TW472384B - Semiconductor device and method of manufacturing the same - Google Patents

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TW472384B
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film
insulating film
capacitor
scope
wiring
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TW089111628A
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Akio Itoh
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Fujitsu Ltd
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Description

472384 A7
I明ϋ 1.發明領域
本發明係有關一種半導體元件及其製備方法，而更特 疋3之，係有關一種以使用用於電容器之介電薄膜之鐵電 貝材料的非揮發性半導體記憶體（FeRAM :鐵電質隨機存 取記憶體）、或是使用用於電容器之介電薄膜之高介電材 料的揮發性半導體記憶體（DRAM :動態隨機存取記憶 體）、或是由此記憶體元件與一邏輯元件所構成之混合系 統LSI所呈現的半導體元件，以及—種製備該元件之方Z 近年來，使用用於電容器之介電薄膜之鐵電質材料的 FeRAM係因非揮發性半導體記憶體具有低能量耗損而成 為大眾的焦點。再者’近年來，係、需求半導體記憶體之小 型化與高集積度。& 了滿足該等需求，係發展使用用於電 容器之介電薄膜之高介電材料的DRAM。 —般而言，金屬氧化物係分別使用作為1^11八1^之鐵 電質材料與DRAM之高介電材料。 此等鐵電質材料與高介電材料在減壓下係為薄弱的。 特別是，具有極性特性之鐵電質材料’其極性係被減低。 於專利申請公告案（KOKAI)第9-307074號中，作為防 止鐵電質材料之極性特性退化的方法，其教示設若一由濺 鍍氧化矽或SOG(旋塗式玻璃）所形成之底下絕緣薄膜係形 成在電容器上，而後一由氧化矽所形成之上覆 用臭氧與郷（四乙氧基w2H5)4)而形成== 下絕緣薄膜上，則可防止電容器之介電薄膜之退化。再者， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公慶） -----------裝-- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
• m -I- I -1 1-- -4- 472384 A7 B7 五、發明説明（2 ) 於專利申請公告案（KOKAI)第10-275897號中，其教示設 若佈線傳導薄膜係非在減遂下，藉由使用金屬CVD(化 予療氣沈積）設備或是MO(金屬有機物）CVD設備而形成， 而是藉由DC濺鍍來形成，則可防止形成在佈線傳導薄膜 下方之電容器之介電薄膜的退化。於此公告案中，亦教示 藉由使用TEOS之電漿增強CVD方法而將Si〇2薄膜形成於 電容器上，而後經由形成在該Si%薄膜内之孔而使佈線連 接至電容器之上部電極。 再者，於專利申請公告案（KOKAI)第1 1-238855號中， 係教示一種結構，即，細傳導圖案（佈線）係經由形成在覆 蓋電容器之細絕緣薄膜内之孔而連接至電容器之上部電 極，接著厚銘佈線圖案係形成在覆蓋該傳導圖案 膜上，而後形成絕緣薄膜，以覆蓋該銘佈線圖案。丨 然而，於專利申請公告案（反〇反入1)第u_238855號中’ 由於使用作為位元線之紹佈線圖案之薄膜厚度為厚，u因而 增加形成在佈線圖案上之内層絕緣薄膜之表面不均句的程 度。 經濟部智慧財產局員工消費合作社印製 接著，設若覆蓋銘佈線圖案之内層絕緣薄膜之不均句 度係被增加，於施驛上佈線形成至内層絕緣薄膜上之微 影步驟中之曝光光線的焦點係容易被散焦。因&，係產生 ^佈線之圖案準確度降低的問題。特別是，設若内層絕緣 薄膜係以電漿增強C VD方法而开;{忐，兮知 而形成该内層絕緣薄膜之表 面不均勻程度係容易被增加。 相對地，可考量形成具有小表
a』衣面不均勻度之HDp(高 -5. 472384 A7 B7 五、發明説明（3 經濟部智慧財產局員工消費合作社印製 密度電漿）CVD SiCV薄膜。於此情況τ，則有於形成該猜 CVD Si02薄膜時’氫侵入絕緣薄膜的可能性，因而退化 電容器之氧化物介電薄膜。 發明概述 本發明之一目的在於提供一種半導體元件，其可形成 佈線，該佈線係藉由使用鐵電質材料或高介電材料與具有 良好準確度之位元線而形成在電容器上，且亦可防I電容 器之退化，本發明並提供該半導體元件之製備方法。 根據本發明之-面，半導體元件包括使用鐵電質材料 或高介電材料之電容器、經由絕緣薄膜形成在該電容器 之第一佈線、該絕緣薄膜係形成在該第一佈線上，且其 表面係被平坦化，以及形成在該絕緣薄膜上之第二佈線 因此，形成在使用鐵電質材料或高介電材料之電容 器之第二佈線的圖案可具有良好的準確度。 再者，本發明的另一面係包含於使用作為介電薄膜 鐵電質材料或高介電材料之電容器形成後，將第—絕緣外 膜形成在該電容器上，而後例如以CMp(化學機械拋光）法 平坦化該第一絕緣薄臈等步驟。 於拋光步驟t，於研磨劑或是清潔溶液中的水氣不 疋會附著到第一絕緣薄膜之表面，且水氣亦會進入該第 絕緣薄膜。於本發明中，為了移除附著至第—絕緣薄膜 表面之水氣與進入第一絕緣薄膜之水氣，係於第一絕緣 膜之拋光表面施加於如N2〇氣體或N〇氣體之電漿環境 上 上 器 之 薄 僅 之薄 内 (請先閱讀背面之注意事項再填寫本頁) -裝 、-0 本纸張从冑财關丨辟（eNS_) A爾 •6- 472384
之電裝退火的脫水程序。 同時，設若於絕緣薄膜内/上之水氣係於電熔爐内移 除，於電熔爐内之加熱溫度係限制於45〇艺以下，以防止 在絕緣薄膜下方之金屬佈線（如鋁佈線）被破壞。然而，此 低溫之退火係無法達成脫水的功效。但是，於本發明中， 電漿退火係可在45〇r下移除絕緣薄膜内/上之水氣。又， 在絕緣層下方之金屬佈線在4501之低溫下係難以被氧 化。 於第-絕緣薄膜内之水氣可更確認地藉由電漿退火而 ::簡早的熱程序加以移除。因此，可防止導因於第一絕緣 =膜上之水氣或是第—絕緣薄膜内之水氣所造成之鐵電質 薄膜或高介電材料薄膜以及電容器之退化，且因此可製造 良好的FeRAM或是DRAM。 當第-絕緣薄膜係由氧化石夕形成時，於使用乂〇或凡 之電漿退火後’至少該第―、絕緣薄膜之表面係含有氮。 當凹穴（吹穴、空穴或鑰匙孔）形成於表面以cMp方法 加以平坦化之第-絕緣薄膜内時，於某些情況下，凹穴係 以類似於縫隙而自拋光的表面曝露出纟。接著，設若佈線 層係形成在該拋光表面上，則有因構成佈線層之傳導材料 係被填入凹穴内，使得多個橫越凹穴之佈線短路的可能 性。有鑑於此’較佳係應使第二絕緣薄膜形成於第一絕緣 =膜之拋光表面上’以覆蓋或填滿自第_絕緣薄膜之抛光 表面曝露之凹穴。 為了成功獲得上述優點，較佳係將第二絕緣薄膜之厚 ________________ 本纸張尺度朝 t ii^^(CNS)A4^( 210X2974^7 ---------^—— (請先閲讀背面-泣意事項存填寫本貫〕 ir-- 丨線 經 濟 部 智 慧 財 產 局 畐 X 消 費 人 h 社 印 製 -7- A7 '''' _____ B7 五、發明説㈤(7~) ~ ~ ~~ 度设定為1 〇〇nm或更厚。 ,设若凹穴因自拋光表面曝露之凹穴的寬度改變，而使 侍未被第二絕緣薄膜覆蓋之凹穴係部分產生時，則有於形 成在第二絕緣薄膜上之金屬薄膜内之縫隙的一部分上，形 ，縫隙的問題。設若縫隙存在於金屬薄膜上，電容器將因 氫係經由該缝隙進入第一絕緣薄膜，而於某些情況下退 化。因此1 了防止金屬薄膜上縫隙之產生，較佳係應將 第二絕緣薄膜之薄膜厚度設定為至少3〇〇nm。 再者，第二絕緣薄膜係形成在第一絕緣薄膜上，而後 ，可施加上述電漿退火。於此情況下，不僅可避免第一與 第二絕緣薄膜之退化，且可亦同時移除包含於第一與第二 絕緣薄膜内之水氣。 遭式簡單說明 第1至16圖係顯示根據本發明一實施例之半導體元件 製造方法的截面圖； 第ΠΑ圖係顯示於第8圖中沿w線所取之截面形的載 面圖，而第17B圖係顯示於第9圖中沿^⑴線所取之截面形 的截面圖，而第17C圖係顯示於第n圖中沿ln_m線所取 之截面死^的截面圖，而第17D圖係顯示於第13圖中沿I 線所取之截面形的截面圖； 第18A圖係顯示以微照相為主所描述之第17B圖内之 截面形的戴面圖，而第18B圖係顯示以微照相為主所描述 之第17C圖内之截面形的截面圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公楚） (請先閱讀背面之注意事項再填寫本頁) •裝· 經濟部智慧財產局員工消費合作社印製 -8- 472384 A7 B7 經濟部名慧財產局員工消費合作社印製 五、發明説明（6 第19 A至19 D圖係顯示隹1 7 ·ρ闽如 '貝不於第17Β®内之凹穴未充分地被 一絕緣薄膜掩埋時之步驟的截面圖； 第20圖係顯示使用於本發明實施例之半導體元件的記 憶槽内之電容器内的遺漏電流與累積的可能性，其中表示 累積可能性之縱座標與表示i貴温當.¾夕— Μ ν ，'衣不逍馮冤/爪之松座標係以對數作 圖； 第21圖係顯示本發明實施例之半導體元件之記憶槽區 域之傳導圖案的設置；及 第22圖係顯示形成於本發明實施例内之電容器内之脫 水程序時間與極化電荷數量的關係。 較佳f施例之詳細説明 以下將參照附圖詳細解說本發明之實施例。 第1至16圖係顯示以製造步驟排序之根據本發明一實 施例之半導體元件製造方法的截面圖。於此揭露内容中， FeRAM將以實施例之半導體元件的實例來加以解說。 首先’用於獲得顯示於第1圖中之截面形所需的步驟 將如後所解說。 如第1圖所示，藉由使用LOCOS(矽之區域氧化）法， 一元件隔離絕緣薄膜11係選擇性地形成於p型矽（半導體） 底材10之部分表面上。其他除了 LOC〇S之元件隔離結構 形成方法’如STI(淺渠溝隔離）可使用作為元件隔離絕緣 薄膜11。 於形成該元件絕緣薄膜11後，藉由選擇性地將p型雜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) -9- 472384 五、發明説明（ 質與η型雜質摻雜於尤 〇 ”、夕底材10上之記憶槽區域1與周圍電 路區域2之預定的作用區域(電晶體形成區域)内，而形幻 型井12_n型井12b。儘管未顯示於第i圖中，用於形成 CMOS之p型井（未示出）係亦形成於周圍電路區域2内。 ^ 、接著，藉由熱氧化該矽底材1〇之作用區域的表面，而 形成一作為閘極絕緣薄膜1〇a之氧化矽薄膜。 接著’-不定形石夕薄膜與一石夕化鶴薄膜係依序形成於 該=底材H)之總上表面上，而後藉由微影方法將該不定形 石夕薄膜與石夕化鶴薄膜以預定的形狀形成圖案。因此，形成 了閑極電極13a至13c與佈線14。可形成—多晶石夕薄膜來取 代該構成閘極電極13a至13c之不定形矽薄膜。 於記憶槽區域！中，三閘極電極Ua、⑸係以幾乎平 行而^於—P型井12a上。此等閘極電極i3a、i3b係構成 字線WL的一部分。 接著，於圮憶槽區域1中，作為n通道M〇s電晶體之源 極/汲極的η型雜質擴散區域15a係藉由將11型雜質植入位於 閉極電極13a、13b之兩側上的p型井12a而形成。於此同時， 經濟部智慧財產局員工消費合作社印製 一 η型雜質擴散區域可形成於周圍電路區域2之p型井（未示 出）上。交互地，於周圍電路區域2内，作為ρ通道河〇3電 晶體之源極/汲極的ρ型雜質擴散區域15b係藉由將ρ型雜質 植入位於閘極電極13c之兩側上的n型井12b而形成。^型雜 質與P型雜質的植入係藉由使用光阻圖案而分離開。 接著’ 一絕緣薄膜係形成於矽底材！ 〇之總表面上，而 後側壁絕緣薄膜1 6係藉由後蝕刻該絕緣薄膜而形成於閘極
-10· 472384 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（8 ) 電極13a、13b與佈線14之兩側上。二氧化矽（Si〇2)可藉由 CVD方法而形成作為絕緣薄膜。 接著’ 一厚度約200nm之氮氧化矽（SiON)薄膜係藉由 電漿增強CVD方法而形成於矽底材丨〇之總表面上而作為一 覆蓋薄膜3。接著’厚度約1〇# m之二氧化矽（Si〇2)薄膜 係藉由使用TEOS氣體之電漿增強CVD方法而於該覆蓋薄 膜3上成長’藉此形成一第一内層絕緣薄膜17。於此情況 下，以使用TEOS氣體之電漿增強CVD方法所形成之Si〇2 薄膜以下亦稱為一 TEOS薄膜。 接著’作為第一内層絕緣薄膜1 7之密實程序，該第一 内層絕緣薄膜17係於大氣壓下之氮氣壓力内，在7〇〇。匸下 退火30分鐘。接著，該第一内層絕緣薄膜口之上表面係以 藉由使用CMP(化學機械拋光）方法而拋光該第一内層絕緣 薄膜1 7而平坦化。 接著’以下將解說獲得於第2圖所示之截面形所需的 步驟。 首先；木度到達雜質擴散區域15a、15b之接觸孔17a 至17 d與深度到達佈線丨4之介層孔係分別藉由微影方法而 形成在第一内層絕緣薄膜17内。接著，一厚度為2〇nm之 Τι(鈦）細薄膜與一厚度為5〇nm之TiN(氮化鈦）細薄膜係藉 由濺鍍方法依序形成於第—内層絕緣薄膜17上與孔17a至 1〜内。接著，w(鎢）係藉由CVD方法而生長於該TiN細薄 膜上。結果，鎢薄膜係包埋於接觸孔17a至17d與介層孔17e 内。 CNS ) Μ規格丁21GX297公楚)--- ---------襄------ΐτ------0 (請先閱讀背面之注意事項再填寫本頁) 472384
經濟部智慧財產局員工消費合作社印製 接著，鎢薄膜、TiN細薄瞑與丁丨細薄膜係以cMP方法 來加以拋光，直到第一内層絕緣薄膜口之上表面曝露為 止。於此拋光後，殘留於孔17a至17e内之鎢薄膜等係使用 作為用於將後述佈線（互連）與雜質擴散區域15&、i5b及佈 線14電氣連接之插塞183至18e。 形成於放置在記憶槽區域！内_p型井12a上之二閘極 電極13a、13b之間的„型雜質擴散區域上之第一插塞i8a 係連接至後述之位元線，而二剩餘之第二插塞丨8b係連接 至後述之電容器。 於此情況下，於接觸孔17a至17d與介層孔17e形成後， 為了接觸補償的目的，雜質可離子植入雜質擴散區域〗5a、 1 5b 内。 接著，如第3圖所示，為了防止插塞18a至18e的氧化， 一厚度為lOOnm之SiON薄膜（絕緣薄膜）21係藉由使用矽甲 烷（SiH4)之電漿增強CVD方法而形成於第一内層絕緣薄膜 Η與插塞18a至18e上，而後一厚度為15〇nm2Si〇2薄膜22 係藉由使用TEOS與氧氣作為反應氣體之電漿增強CVD方 法而形成。形成此SiON薄膜2 1係用以防止水氣進入第— 内層絕緣薄膜1 7内。 接著’為了密實SiON薄膜21與Si〇2薄膜22，此等薄 膜係於大氣壓下之氮氣壓力内，在65〇°c下退火3〇分鐘。 以使用TEOS氣體之電漿增強CVD方法而形成之第_ 内層絕緣薄膜17與Si〇2薄膜22係分別於700°C與650。(：下進 行退火。於此情況下’由於具有低熔點之鋁薄膜等金屬薄 本紙渠尺度適用中國國家標準（CNS ) A4規格（2】〇x297公釐） .^1 u n ! I n t! m ϋ m m m m II - - I m 丁 、T (請先閱讀背面之注意事項再填寫本頁) •12- 472384
經濟部-^慧財產局員工消費合作社印製 膜並未存在於此等薄膜下方，因此，該等薄膜之此等程度 的退火並不會對底下的薄膜產生任何不良的影響。 隨後，如第4圖所示，具有雙層結構之第—傳導薄膜ha 係藉由使用DC(直流電流）濺鍍方法依序沈積Ti與pt(鉑）而 形成於Si02薄獏22上。於此情況下，Ti薄膜的厚度係設定 約10至30nm，而Pt薄膜係設定約1〇〇至3〇〇1^。例如 薄膜之厚度係可設定為20nm，而pt薄膜之厚度可設定為 175nm。一由銥、釕、氧化釕、氧化銥、氧化釕鰓（SrRU〇3) 或其等類似之物所形成之薄膜可作為第一傳導薄膜Ua。 接著，一厚度為100至3〇〇nm之ρζτ薄膜24a係藉由使 用RF(射頻）濺鍍方法沈積錯鈦酸鉛（ρζτ : pb(Zq、Ti 作為鐵電質材料。舉例而言，Ρζτ薄膜24a的厚度可設定 為 240nm。 接著，作為PZT薄膜24a之結晶程序，係於氧氣壓内， 在650°C至850X：下執行PZT薄膜24a之RTA(快速熱退火）3〇 至120秒。舉例而言，ρζτ薄膜24a係可於75〇。〇下執行退 火60秒。 恪成鐵電質薄膜的方法除了上述之濺鍍方法外，尚有 旋塗法、洛膠法、M〇D(金屬有機沈積）法與。 又，作為鐵電質材料，除了 Ρζτ外，尚有鍅鈦酸鉛鑭 (PLZT)、SrBiJTaxNbuLOd其中 〇<x<1)、Bi4Ti2〇】2等等。 再者，為了建構DRAM，高介電材料，如（BaSr)Ti〇3(BST)、 鈦酸鏍（STO)等等可用於取代上述鐵電質材料。 於形成該PZT薄膜24a後，一厚度為100至300nm之Pt 本紙i尺度適用中國國家標準（CNS )八4規格（21GX297公釐) '" -13- (請先閲讀背面之注意事項再填寫本頁) •裝- 、* ^----- 472384 A7 -------B7 五、發明説明（n ) ' ' -— 缚膜係藉由沉踐鑛方法而形成於該pzt薄膜上作為 一傳導薄膜…。舉例而f，第二傳導薄膜25a之厚戶可< 定為施m。作為第二傳導薄膜仏，可藉由幾鍍：法： 成一氧化銥（Ir〇2)薄膜或氧化鋰釕（SR〇)。 接者’如第5圖所示，具有預定形狀之電容器。係藉 由微影方法將第二傳導薄膜25a、ρζτ薄膜24a與第一傳導 薄膜23a依序形成圖案而形成。 此時，第二傳導薄膜25a係作為一上部電極h 薄膜24a係作為-介電薄膜24，而第—傳導薄膜仏係作為 一下部電極23。目此，該電容器Q係由上部電極25、介電 薄膜24與下部電極23所構成。事實上，與形成在一 p型井pa 内之MOS電晶體相同數目之電容器（^係形成在p型井周 圍。 於此同時，於藉由將第二傳導薄膜25a形成圖案而形 成上部電極25後，係施加恢復退火，以去除電容器〇之危 險。更特定言之，於矽底材10置於氧氣壓下後，電容器q 係於500至700°C下退火30至120分鐘。舉例而言，恢復退 火可藉由於650°C下加熱60分鐘來加以施行。又，於藉由 將第一傳導薄膜23a形成圖案而形成下部電極23後，係在 相同的條件下施加恢復退火。 如第6圖所示，於經由上述步驟形成電容器卩後，一 具有由TEOS薄膜與SOG(旋塗玻璃）薄膜所組成之雙層結 構的第二内層絕緣薄膜26係形成於總表面上，使得電容器 Q係被該第二内層絕緣薄膜26所覆蓋。厚度為1〇〇至3〇〇11111 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） n m I - In 1* I I— i I! -I ! (請先閲讀背面之注意事項再4-寫44頁) 訂 經濟部智慧財產局員工消費合作社印製 -14 - 472384 經濟部身慧財產局員工消費合作社印製 A7 B7 五、發明説明（12 ) 之TEOS薄膜係藉由使用在成長溫度39〇。〇下且電力 之TEOS氣體的電襞增強CVD方法而形成於矽底材1〇之總 上表面上。又，SOG薄膜係藉由將一s〇G溶液塗佈於該 TEOS薄旗上，使其具有8〇至·nm之厚度而後加熱該s〇g 溶液而形成。於此實例中’ TE〇s薄膜的厚度係設定為 20〇nm，而S0G薄膜的厚度係設定為i 〇〇nm。於此，由於s〇g 薄膜為一塗佈絕緣薄膜，S0G薄膜之表面不平坦性係變得 較小。 該SOG薄膜可被移除。於此情況下，s〇G薄膜之厚度 為lOOnm，而TEOS薄膜的厚度為500nm。 接著，一接觸孔26a係藉由以微影方法將第二内層絕 緣薄膜26形成圖案而形成於電容器q之上部電極以上。接 著，恢復退火係施加至介電薄膜24。更特定言之，電容器 Q係於氧氣壓内，在5〇〇至65(rc之溫度下退火3〇至12〇分 鐘。於此實施中，恢復退火係藉由於55〇t下加熱6〇分鐘 來施行。 接著，一接觸孔26b係藉由以微影方法將第二内層絕 緣薄膜26、Si0N薄膜21與以〇2薄膜22形成圖案而形成於 記憶槽區域1内之第二插塞18b上，以曝露該第二插塞i8b。 接著，一厚度為1〇〇nmiTiN薄膜係藉由濺鍍方法而形成 於第二内層絕緣薄膜26上與接觸孔26a、2补内。交互地， 一用於經由接觸孔26a、26b而將p型井12a上之第二插塞18b 與電容器之上部電極25電氣連接之局部互連27係藉由以微 影方法將TiN薄膜形成圖案而加以形成。 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐 ^iT線 (請先閱讀背面之注意事項再填寫本頁) -15- 472384 經 濟 部 智 慧 財 產 局 員 工 消 費 合 η 社 印 製 Α7 Β7 五、發明説明（13 接著，以下將解說建構顯示於第7圖之截面形所需的 步驟。 ^先，200至40〇nm(例如3〇〇nm)之TE〇s薄膜係藉由電 漿增強CVD方法而形成於局部互連27與第二内層絕緣薄膜 26上。此TEOS薄膜係用於作為一第三内層絕緣薄膜3 j。 於此情況下，由於底下的第二内層絕緣薄膜26之上表面的 不均勻度，該第三内層絕緣薄膜31之上表面的不均勻度係 不會大到需求抛光。 接著，設若自第三内層絕緣薄膜3l至SiON薄膜2〗之 個別的薄膜係以微影方法而形成圖案，一接觸孔31a係形 成於位在記憶槽區域丨内之p型井12a之中央區域内的第一 插塞18a上且接觸孔31c至31e係形成於周圍電路區域2内 之各別的插塞18c至I8e上。 接著 Tl薄膜、一 TlN薄膜、一 A1(鋁）薄膜及一丁iN 薄t係依序堆f於第二内層絕緣薄膜3 j上與接觸孔3 ^ c至 31e内’以建構四層。設若此等金属帛膜係被形成圖案， 一位元線32a係形成於記憶槽區域1内，而佈線32c至32e係 形成於周圍電路區域2内。該位⑽…與佈線A至A係 作為第一層鋁佈線（互連）。 於圮憶槽區域1内之位元線32a係連接至第一插塞 …，而於周圍電路區域2内之佈線32c至α係連接至㈣ 18c至18e 。 “舉例而言，作為建構位元線32a與佈線32c至32e之金 屬薄膜的個別厚度，作為最下層之丁i薄膜的厚度可設定為 適财21GX297公釐） (請先閱讀背面之注意事項再填筠^頁)
-16· 經濟部考慧財產局員工消費合作社印製 472384 五、發明説明（14 ) 2〇nm，底下的TiN薄膜之厚度可設定為5〇nm，Ai薄膜之 厚度可設定為500nm，而上覆的TiN薄膜之厚度可設定為 1 OOnm。 接著’如第8圖所示’一由Si〇2形成並具有2〇心厚 度之第四内層絕緣薄膜33係藉由使用TEOS氣體與氧氣（ο。 之電漿增強CVD方法而形成於第三内層絕緣薄膜3ι、位元 線32a與佈線32c至32e上。 一用於將矽底材 10負載於其上之第一電極與相對於該第一電極之第二電 極'與一施加高頻電力至第二電極並使第一電極保持在— 常壓下之單頻施加結構。作為此時之薄膜形成條件，成長 溫度係低於400。(：（例如39CTC)而壓力係設定至〗2Pa。又， 高頻電力之頻率為13.56HZ，而電力係設定至400W。舉例 而言’氧氣對TEOS氣體之流率比係設定約丨。根據此等條 件，於薄膜形成期間，建構電容器器Q之鐵電質材料係難 以被退化，而位元線32a與佈線32c至32e係不會遭到不良 影響。 又 同時，由於以使用TEOS氣體與氧氣之電漿增強cVD 方法所形成之第四内層絕緣薄膜33係為各向同性，第四内 層絕緣薄膜33之上表面形狀係容易受到底下的第一層鋁佈 線’如位元線32a、佈線32c至32e等等的形狀影響。因此， 當第二層鋁佈線係形成於TE〇s薄膜上作為位元線與佈 線32c至32e時，係會產生第二層鋁佈線之圖案準確度遭到 破壞、佈線容易產生不互連等等的問題。 ---------抑衣------1T------M (請先閲讀背面之注意事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 472384 A7 ___B7 五、發明説明（15 ) 因此，如第9圖所示，為了平坦化作為第四内層絕緣 肩膜33之TEOS薄膜的上表面’可施用以cmp方法抛光上 表面的步驟。搬光的量可設定為自最上表面起約1〇 的厚度。 順便一提’基於實驗可明顯看出，設若於第四内層絕 緣薄膜33已經由CMP方法拋光後’第四内層絕緣薄膜33係 以後述來進行退火’則電容器Q之極性電荷量可因此退火 而減少。 此乃由於使用於以CMP方法之平坦化之電襞内的水氣 與於使用於其後清潔之清潔溶液内之水氣係吸附至作為第 四内層絕緣薄膜33之TEOS薄膜的上表面或是吸收至TE〇s 薄膜之内部區域，以到達底下的電容器Q，而後該等水氣 係於退火期間退化電容器Q。 更特定言之，可猜測為，由於電容器Q係於拋光第四 内層絕緣薄膜後，於高溫下進行退火，建構電容器之介電 薄膜24係因内層絕緣薄膜内之水氣而退化，進而損失鐵電 質特性，或者是鐵電質材料與電極之間之介面係因水氣而 退化。特別是，設若第四内層絕緣薄膜33與第三内層絕緣 薄膜31係在第四内層絕緣薄膜33覆蓋有一後述之金屬薄膜 的情況下進行退火，吸收於第四内層絕緣薄膜33内之水氣 將變得排至外面。因此，水氣係經由位元線％間之縫隙 進入第三内層絕緣薄膜3丨，以到達電容器Q之周圍，因而 加速了導因於水氣之電容器Q的退化。 因此’如第10圖所示，為了藉由將拋光時進入第四内 ------------抑衣------1τ (請先閱讀背面之注意事項再4-寫t頁)
-18· 經濟部智慧財產局員工消費合作社印製 472384 、發明説明（16) 層3溥膜33之水氣或者是吸附至表面之水氣移除而防止 電合SSQ的退化，係藉由電漿退火而將脫水程序施加至第 四内層絕緣薄膜33。 ,易言之，於以CMP方法將第四内層絕緣薄膜33平坦化 後，矽底材10係負載於電漿產生設備（未示出）之室内，接 者N2〇氣體與凡氣體係分別以7〇〇似爪與細8贿之流速 被供⑺至至内並加以電漿化，而後第四内層絕緣薄膜Μ 在低於45(TC(如350。〇之底材溫度下，曝露至電漿3分鐘， 車乂佳為超過4分鐘。因此，於第四内層絕緣薄膜33内之水 氣係被排出外面，而Si0N係藉由導入氮氣而至少形成於 第四内層絕緣薄膜33之表面，且因此於此之後，水氣係難 以進入。 設若電漿TEOS薄膜係在沒有電漿下，於氣壓内藉 由加熱而氮化，該氮化溫度係需大於丨〇〇〇乞。由於乂為 不具活性，當活性較&氣體為大的氣體，如氨（NH3)氣係 被用以氮化電楽 TEOS時，加熱溫度係需大於75〇.°c。 此溫度係會熔解在電漿TE0S薄膜下方之鋁佈線。 電裝退火係為電漿TEOS薄膜最有效的氮化。人 由於電漿退火係在低於450°C下之溫度執行，此退火 將不會反向地影響形成於第四内層絕緣薄膜33下方之第一 層鋁佈線32a、32c至32e。 同時’於專利申請公告案1〇_8399〇號中（美 國專利策ι6,017,784)，其教示了氧化矽薄膜係藉由使用 TEOS氣體而後以乂或化〇電漿程序使氧化矽薄膜内之氫 私衣------，玎------^ (請先閲讀背面之注意事項再填寫本頁) -19- 4723S4 五、發明説明（ 17 A7 B7 氣脫氣而形成。此電漿序 ^ θ # 斤係未轭加至拋光的氧化矽薄磨 或疋覆盍鐵電質電容器之氧化矽薄膜。 而^對於此，於本發明之實施例中，於藉由使用TE0S 7 Sl〇2所形成之第四内層絕緣薄膜33之表面進行拋光 後，電漿退火係施加至第四内層絕緣薄膜33。於上述前案 中，並切關於n2〇電裝退火係有效於移除進入抛光程序 中之水乳之功效的揭示。又，於本發明之實施例中，明顯 可見，介電或是高介電電容器Q之良好特性可經由在上述 條件下之電漿退火而加以維持。 如第U圖所示，於上述電裝退火完成後，作為再沈積 内層絕緣薄膜34之TE〇S薄膜係形成於第四内層絕緣薄膜 33上，以具有大於1〇〇nm(如2〇〇nm)之厚度。如後所述， 形成該再沈積内層絕緣薄膜34係用以覆蓋出現於第四内層 絕緣薄膜33之拋光表面上的凹穴。該再沈積内層絕緣薄膜 34係作為一蓋帽層，且亦具有防止第四内層絕緣薄膜33之 水氣再吸收的優點。再沈積内層絕緣薄膜34之最佳化薄膜 厚度將於後描述。 經濟部智慧財產局員工消費合作社印製 於此情況下’ Νθ電漿退火可施加至再沈積内層絕緣 薄膜34。 接著，如上所述，有時候，稱為鑰匙孔或縫隙（亦稱 為0人八或空穴）之凹穴係會出現於第四内層絕緣薄膜3 3之 拋光表面上。此原因將於後述。 設若TEOS薄膜係藉由電漿增強CVD方法而形成，此 TEOS薄膜係各向同性地成長。接著’薄膜厚度係變為約2.〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） •20· ^2384 A7 B7 五、 發明説明（18 ) 經濟部智慧財產局員工消費合作社印製 β m ’凹穴係準備好產生於第一層鋁佈線之間，即，於記 憶槽區域1内之位元線32a與周圍電路區域2内之第一層鋁 佈線32c至32e之間。 於此情況下，如第1 7A圖所示，由於位元線32a係被 電容Is Q舉起，產生於位元線間之凹穴33u係於較其他區 域為南的位置形成。 因此，如第17B圖所示，於由TE〇s薄膜形成之第四内 層絕緣薄膜33進行拋光後，形成於記憶槽區域之位元 線32a係容易自拋光表面曝露出來。 第17A圖係顯示於第8圖中沿w線所取之截面形的截 面圖，而第17B圖係顯示於第9圖中沿π_π線所取之載面形 的截面圖。於第17A與17B圖中’標號32f、32g係分別表 示第一層鋁佈線。 於此方法中’自於圮憶槽區域i内之第四内層絕緣薄 膜33曝露的凹穴33u係呈現類似—沿其間之位元線m的縫 隙。因此’設若-佈線形成金屬薄膜係在凹穴❿曝露的 情況下’直接形成於第四内《紹 鬥層絕緣溥膜33上，金屬薄膜係填入該凹穴。因此，於获士收a '稭由將金屬薄膜形成圖案而形成佈 線之後，於凹穴33u内之金眉後腌你t a!屬溥膜係未被移除，且仍然殘 留。由於在凹穴33u内之令屬續胺及仏上金屬/專肤係作為使由相同金屬薄 媒形成之共有佈線短路 吩幻琛；丨，因此，不需於凹穴3311内 先形成金屬薄膜。 於此實施例中，如H 1 1同 — 弟11圖所不’由於在第四内層絕緣 溥膜拋光後，第四内層絕緣薄 琢/辱犋33係破再沈積内層絕緣薄 本紙張尺度適财關家標準（CNS ) A4im7ll〇7297li' (請先閱讀背面之注意事項再填寫本頁) •裝 >11 線 -21- 472384 、發明説明（ 膜34所覆蓋，金屬薄膜係未形於自第四内層絕緣薄膜^之 拋光表面曝露之凹穴33u内。一沿m-m線所取之載面形 係如第17C圖所示。 第18A圖係顯示設若未設置再沈積内層絕緣薄獏34 時1四内層絕緣薄膜33與一底下結構的載面圖，而第i8B 圖係顯示再沈積内層絕緣薄膜34係形成於第四内層絕緣薄 膜33上之狀態下的載面圖。於此情況下，第i8A與i8b圖 係以FeRAM之記憶槽的截面微照相為主加以例示說明。 於形成上述再沈積内層絕緣薄膜34後，如第12至16圖 所示，程序係進入形成第二層鋁佈線之步驟。 首先’如第12圖所示，一到達第—層銘佈線，如於周 圍電路區域2之佈線32<1的介層孔33a係藉由以使用微影方 法將再沈積内層絕緣薄膜34與第四内層絕緣薄膜形成圖案 而形成。此後，形成在第四内層絕緣薄膜33下方之佈線32d 的表面係經由該介層孔33a而以一預定的長度，如3511爪來 加以蝕刻。 經濟部智慧財產局員工消費合作社印製 --------t------'11 (請先閱讀背面之注意事項再填寫本頁) 接著，如第13圖所示，一厚度為2〇nmiTi薄膜與一 厚度為5〇nm之TiN薄膜係藉由濺鍍依序形成於介層孔33& 内與再沈積内層絕緣薄膜34上。於此，第17D圖係顯示於 第13圖中沿iv-IV線所取之截面形钠截面圖。 接著’鎮種子（未示出）係藉由使用六氟化鎢（Wf6)氣 體與石夕甲烷（SiH4)氣體之CVD方法而形成於黏著層35a 上。接著一鎢薄膜35b係藉由在430°C之成長溫度下，將氫 氣（H2)添加至六氟化鎢（WF6)氣體與矽曱烷（3汨4)氣體而形 本纸張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） -22· 經濟部智慧財產局員工消費合作社印製 4723S4 A7 ---------B7 五、發明説明（2〇) 成於該黏著層35a上。因此，如第14圖所示，黏著層35a與 鶴薄膜35b係充填於介層孔33a内。 接著’形成於再沈積内層絕緣薄膜34上之鎢薄膜35b 係藉由CMP方法或後蝕刻方法加以移除至僅殘留於介層孔 33a内。此時，形成於再沈積内層絕緣薄膜％上之黏著層35a 可被移除或仍如原狀殘留。第15圖顯示藉由CMP方法將黏 著層3 5a自再沈積内層絕緣薄膜34之上表面移除的情況。 因此，一將佈線32電氣連接至上覆佈線36之介層35(插 塞）係形成於介層孔3 3 a内。 同時’由於在藉由CMP或其等類似方法進行撤光時之 變化，出現自第四内層絕緣薄膜33之拋光表面之凹穴33u 的寬度係不均勻。設若凹穴33u之曝露寬度改變，則會產 生下列問題。亦即，如第19a圖所示，當細再沈積内層絕 緣薄膜34係形成於自第四内層絕緣薄膜33曝露之凹穴33u 上時，如第19B圖所示，該凹穴33u係未被該再沈積内層 絕緣薄獏34完全覆蓋，而部分該凹穴係仍曝露。接著，如 第19C圖所示，設若上述黏著層35a係於等情況下形成， 則有該黏著層35a係於該凹穴33u上分開而形成縫隙的可能 性。如第19D圖所示，設若產生該等縫隙，使用於形成鎢 薄膜35b之反應氣體内的氫將經由該等縫隙進入第四内層 絕緣薄膜33内。該進入第四内層絕緣薄膜33内之氫係為非 所欲的，此乃由於其退化了電容器Q，進而退化電容器特 性。 因此，由實驗結果明顯可見，為了成功覆蓋自第四 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------批衣------1T------線 (請先閱讀背面之注意事項再填寫本頁) -23- 472384 A7 B7 經漓部智慧財產局員工消費合作社印製 五、發明説明（21) 層絕緣薄膜33曝露之凹穴33u，再沈積内層絕緣薄膜34之 薄獏厚度係需至少超過3〇〇nm。 接者，為了防止黏著層35a與鎢薄膜35b填入凹穴33u 的情況，係檢測再沈積内層絕緣薄模34所需形成之薄膜厚 度的範圍。因此，係產生顯示於第2G圖中之結果。第2〇圖 之縱座標表示佈線間之遺漏發生頻率，而橫座標表示遺漏 電圳·值。根據第2〇圖之結果，必須瞭解的是，設若再沈積 内層絕緣薄膜34的薄膜厚度為5〇nm，佈、線間之遺漏發生 頻率係非常大’而後當薄膜厚度增加時，該佈線間之遺漏 毛生頻率係被降低，而佈線間之短路於薄膜厚度為丨 時可被實質上地防止。因此，期望是，為了降低因凹穴33u 的曝路而於佈線間之遺漏，再沈積内層絕緣薄膜34的厚度 必須設定為至少l〇〇nm。 相對地，再沈積内層絕緣薄膜34之薄膜厚度與電容器 之極性電荷數目之改變兩者的關係係在一系列的步驟完 成，使得黏著層35a與鎢薄膜35b係形於再沈積内層絕緣薄 膜34上、而後藉由將該等形成圖案而形成插塞35、後述的 第一層鋁佈線係形成於其上，而第二層鋁佈線係被絕緣薄 膜所覆蓋之後，基於加速測試來檢測。接著，獲得如表j 所示之結果。於此情況下，該加速測試係在大氣下，藉由 將底材加熱直到2〇(TC _小時來進行。 -------------扣衣------、訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規‘TT^297公楚） -24·
五、發明説明（ 第二内層絕緣 _.薄膜的厚度 Onm 1 OOnm 300nm μλλλά 24·2^ C/cm2 25.1 β C/cm2 25.3" C/cm2
» - I 1·! 經濟部智慧財產局員工消費合作社印製 ΛΒ ^ ^ --------- U L/Cm如 根據表i，於加速測試 絕緣缚膜係形成較厚，極性電荷數量係稍大。相對地，於 f火後，樣品間之極性電荷數量的差距係變得明顯。特別 疋，設若再沈積内層絕緣薄膜34之薄膜厚度為0nm，即， 设若未形成再沈積内層絕緣薄膜，退火後極性電荷數量係 被減半或減少，而鐵電質電容器〇之特性係顯著地退化。 再者，設若再沈積内層絕緣薄膜34之薄膜厚度為300nm, ft質電容Μ之退㈣輕微的。因此，於退火後極性電 何數量係減少至22.6 β C/cm2，其係一足以正常操作FeRAM 之值。 再沈積内層絕緣薄膜34之薄膜厚度，如3〇〇nm係判定 為關於凹穴33u之曝露部分的變化。 相反地，設若再沈積内層絕緣薄膜34係形成得過厚， 會增加介層孔33a之縱橫尺寸比，使得介層孔33&内之黏著 層35a與鎢薄膜35b之覆蓋變差。亦即，再沈積内層絕緣薄 膜34之薄膜厚度的上限值係以介層孔33之縱橫尺寸比來決 定。舉例而言，於介層孔33a之縱橫尺寸比設定為2·3的情 況下，再沈積内層絕緣薄膜34需求約〇·4私m(4〇〇nm)的薄 膜厚度，而設若介層孔33a之直徑設定為〇.6"m時，第四 内層絕緣薄膜33之厚度係設定為ι.〇 ------夢—— f諸先閲讀背面之注意事項再填寫本頁) 訂' 線 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 472384 五、發明説明（ 23 經濟部智慧財產局員工消費合作社印 於依據上述步驟完成带少I 成形成再沈積内層絕緣薄膜34與介 層孔3 5的步驟後，一佑始 ' 線36係藉由依序將—50nm厚之 一 TiN薄膜、一 5〇〇nmt A1 植▲ 第 缚膜與一 50nm厚之第二TiN薄 膜形成於再沈積内層絕緣簿 涛 緣薄勝34上’而後將此等薄膜形成 圖案而形成。設若黏著声3 ^ B 35係殘留於再沈積内層絕緣薄膜 4之上表面上，第—TiN薄膜之形成係被省略 、 缚膜與第二了_關形成於黏著層35ap 紐 接著，如第16圖所示1 , 第一層紹佈線36係藉由以微 影方法將第一與第二每腊咖A ^ > ^ lN潯膜與A1薄膜或第二TiN薄膜、A1 薄膜與黏著層形成圖牵而艰士、& $ ^ 士 茶而元成於再沈積内層絕緣薄膜34 上0 接著 2〇〇nm厚度之Sl〇2薄膜係藉由使用TEOS之電 裝增強C VD方法而形成於第-爲^说 〜取於弟—層鋁佈線36與再沈積内層絕 緣薄膜34上，作為一第一覆蓋絕緣薄膜37。接著，一由_ 製成並具有5_m厚度之第二覆蓋絕緣薄膜％係藉由電浆 增強CVD方法而形成於該第一覆蓋絕緣薄膜”上。第二層 佈線36係被第-覆蓋絕緣薄膜37與第二覆蓋絕緣薄膜⑻斤覆蓋。 於苐二層佈線36形成後，於記憶槽區域1内之各傳導 圖案間的平面位置關係係如第21圖所示。於此情況下，除 了 π件隔離絕緣薄膜“外之絕緣薄膜係自第21圖省略。 由於上述步驟，一可完成一作為電容器介電薄膜24之 使用鐵電質物質之FeRAM的基本結構。 於本實施例中，覆蓋電容器Q與第—層鋁佈 3之 (請先閱讀背面之注意事項再填寫本頁) ---裝- -訂----- H . • m —i— · 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -26- 472384 A7 ______B7_ 五、發明説明（24 ) 第四内層絕緣薄膜33之上表面係以CMP方法加以平坦化。 因此，可增進平坦地形成於電容器Q與佈線32a上之第四 内層絕緣薄膜33上之第二層鋁佈線36的圖案準埃度。 又’由於在第四内層絕緣薄膜33内之水氣係在第四内 層絕緣薄膜3 3抛光後藉由施加N2 0而加以移除，使得即便 是當後續的步驟進行加熱，亦可避免鐵電質薄膜（電容器 介電薄膜24)之退化。結果，可製造具有良好特性之 FeRAM。再者，由於ΝΑ電漿退火係在低於450。(：之溫度 下進行，第一層鋁佈線係絕不會退化。 不論是在FeR AM係以施加N#電裝退火步驟而形成以 及FeRAM係以省略該仏0電漿退火步驟而形成的兩種情況 下’皆進行電容器Q之極性電荷數量的檢測。接著，產生 顯示於表2中之結果。其確認了 ΝΑ電漿退火係有效於防 止電容器的退化。 極性電荷數量（QSW) ν2ο電漿退火 2 1.15 " (j/cmz —— 沒有Ν20電漿退火 15.4 // C/cm2 於上述貫施例中，係討論在藉由N2〇電漿退火而使脫 水程序施加至第四内層絕緣薄膜33的情況。然而，使用於 脫水程序的氣體係非限於ΝζΟ氣體。舉例而言，藉由使用 單—氣體’如N2氣體或A氣體，或者是no氣體或者是 N2〇+N2、或N20+02之混合氣體之電漿退火可獲得相同的 優點。惰性氣體，如Ar、He、或Ne可與該單—氣體或混 合氣體相混合。 (請先閲讀背面之注意事項再填寫本頁) 、τ 禮濟部4曰慧財產局員工消費合作社印製 -27- 472384 A7 --------_B7__ 五、發明説明（' 再者，於上述實施財，再沈積内層、绝緣薄膜34係於 脫水程序施加至第四内層絕緣薄膜33後形成。於此情況 下，再沈積内層絕緣薄膜34係形成於已置於CMp拋光程序 而後可施加脫水程序之第四内層絕緣薄膜33上。 經濟部智慧財產局員工消費合作社印製 一設若再沈積内層絕緣薄膜34係形成如同上述實施般細 薄，包含於再沈積内層絕緣薄膜34内之水氣的量係非常 少。相對地，設若再沈積内層絕緣薄膜34係形成較厚，則 有電容器介電薄膜被包含於再沈積内層絕緣薄獏34之水氣 退化的可能性。為了防止此情況，於形成再沈積内層絕緣 薄膜34後，可藉由使用να或N〇之電漿退火施加脫水程 序。然而，於此情況下，設若再沈積内層絕緣薄膜3 4為藉 由電漿增強CVD方法而由氮氧化矽（si〇N)薄膜形成或是藉 由電漿增強CVD方法而由氮化矽薄膜（siN)薄膜形成，由 於此等薄膜係難以穿透’故於第四内層絕緣薄膜3 3内之水 氣係無法被有效地移除。因此，較佳係，設若電毁退火係 於再沈積内層絕緣薄膜34形成後施加，再沈積内層絕緣薄 膜34應由電漿TEOS薄膜、CVTEOS薄膜或電漿Si〇2薄膜 形成。 更特定言之，可使用藉由使用03與TEOS之熱CVD方 法所形成的（03-TE0S)薄膜、藉由電漿增強CVD方法所形 成的Si02(P-Si02)薄膜、藉由未偏壓HDP(高密度電漿）-CVD 所形成的Si02薄膜、藉由電漿增強CVD方法所形成的 SiON(P-SiON)薄膜、藉由電漿增強CVD方法所形成的 SiN(P-SiN)薄膜等等來取代藉由上述電漿增強CVD方法所 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇'乂297公釐） -28· 472384 A7
形成的TEOS薄膜（ρ_τρ·〇ς續胺& 、（ s溥膜）作為再沈積内層絕緣薄膜 3 4。於此情況下，由 Γ) Τ' ΊΓ Λ\ C **· 由於〇3_TE〇S溥膜之水氣含量係較ρ_ TEOS薄膜來得大，ρ_τ職薄膜係使用於上述步驟。块而， 心SiON薄膜與SiN薄膜係、具有低水氣穿透度，設若此等 薄膜倍'使用作為再沈積内層絕緣薄膜34，該再沈積内層絕 緣薄膜34必須於第四内層絕緣薄膜33之脫水程序執行^形 成0 第22圖係顯示極化電荷數量與脫水程序時間㈣係， 其中橫座標表示内層絕緣薄膜之電漿退火程序時間，而縱 座標表示極化電荷數量（QSW)。作為電聚退火條件，溫度 為35(TC ’電聚施加電力為3〇〇w，N2〇之流速為7〇〇scc/ 而N2氣體之流速為2〇〇 sceme可說是’設若極化電荷數量 QSW的值增加’可增進極化特性。 由第22圖可見，藉由將電装退火程序時間設定為… 鐘或更高可獲得足夠的特性。鐵電質薄膜於最初狀態的極 化電荷數量為約28"C/cm2。因此，藉由執行電裝退火4分 鐘可使極化電荷數量回復到最初的狀態。 於上述實施例中，藉由使用TE〇s氣體之電聚增強CVD 方法所形成的SiQ2薄膜係使用作為第四内層絕緣薄膜η。 除此之外，第四内層絕緣薄膜33可藉由使用〇3與了£〇5之 熱CVD方法所形成之TE〇s(〇3_TE〇s)薄媒藉由電衆增強 CVD方法所形成的Si〇2(p_Si〇2)薄膜等等來形成。h_TE〇s 薄膜的成長速率係小於P_TE〇s薄膜的成長速率。且，其 係難以於03-TE0S薄膜内形成凹穴。 、 批衣-- (請先閲讀背面之注意事項再填寫本頁) 輕濟部考慧財產局員工消費合作社印製 本紐尺度適用中關家標準（CNS ) A4規格（2】GX297公釐 ,訂 ------------ n n n II n -29- 472384 A7 ------- B7 五、發明説明（27 ) ' 於上述只施例中，係解說FeRAM與其形成方法。又 於具有回；！私電容器（DRAM)之揮發性記憶體尹，高介電 材料之IS緣I·生質係被水氣與退火破壞，而高介電材料薄膜 與電極間之"面係容易被退化。因此，如同上述，於形成 在鐵電質電令器上之絕緣薄膜之上表面被以cm p方法平坦 化後’係藉由使用如n2〇、N〇等等之氣體執行絕緣薄膜 之脫水矛王序，否則，於藉由使用P-TEOS之脫水程序之後 或之前’再沈積内層絕緣薄膜可形成於經平坦化的表面 上。高介電材料如（BaSr)Ti〇3等等可使用作為高介電材 料。 再者，本發明可應用至由鐵電質非揮發性半導體記憶 體或高介電半導體記憶體與邏輯元件所構成之混合系統 LSI的製造。 如上所述，根據本發明，由於形成在電容器上之絕緣 薄膜與形成在電容器上的佈線係以拋光來加以平坦化，該 佈線可於絕緣薄膜之平坦表面上容易地形&冑良好的準確 度。 經濟部智慧財產局員工消費合作社印製 再者，由於脫水程序係藉由含有]^〇或>1〇之電漿退 火而施加至拋光的絕緣薄膜，吸附至絕緣薄膜之表面的水 氣或是進入絕緣薄膜之水氣可被更確實地移除，且因此可 防止建構電容器之鐵電質材料或是高介電材料的退化。結 果，可避免鐵電質材料或是高介電材料之介電特性的退 化，且因此可製造具有良好特性之FeRAM或是DR AM。 本紙張尺度適用中國國家標率（CNS〉A4規格（2ι〇χ297公釐） -30- 472384 五、發明説明（28 ) -M濟部嘴慧財產局員工消費合作社印製 1 2 3 10 10a 11 12a 12b 元件標號對照： 記憶槽區域 _ ^ 24a PZT 薄膜 周圍電路區域 覆蓋薄膜 發底材 閘極絕緣薄膜 元件隔離絕緣薄膜 P型井 η型井 13 a-13 c 閘極電極 14 佈線 15a、15b雜質擴散區域 16 側壁絕緣薄膜 17 第一内層絕緣薄膜 17a-17d 接觸孔 17 e 介層孔 18a-18e 插塞 18a 第一插塞 18b 第二插塞 21 SiON(絕緣）薄膜 22 Si02薄膜 23 下部電極 23a 第一傳導薄膜 24 介電薄膜 25 上部電極 25a 第二傳導薄膜 26 第二内層絕緣薄膜 26a、26b 接觸孔 27 局部互連 31 第三内層絕緣薄膜 31a 接觸孔 3 1 c-3 1 e 接觸孔 32a 位元線 32c-32e 佈線 32f、32g 第一層鋁佈綠 33 第四内層絕緣薄膜 33a 介層孔 33u 凹穴 34 再沈積内層絕緣薄潜 35 介層（插塞） 35a 黏著層 35b 鎢薄膜 36 第二層銘佈線 37 第一覆蓋絕緣薄膜 38 第二覆蓋絕緣薄膜 I I I I n - I 士^....... - - - - I T n I I I n I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -31-

Claims (1)

  1. 472384 六、申請專利範圍 l —種半導體元件，其包含： —電晶體，其具有形成於一半導體底材上之第— 雜質區域與第二雜質區域，以及一形成於該半導體底 材上之閘極電極； 第絕緣薄膜’其用以覆蓋該電晶體； 一電容器，其係形成於該第—絕緣薄膜上，該電 容器具有一由鐵電質材料或高介電材料中之一者所形 之 成之介電薄膜，以及設置成將該介電薄膜置於其間 上部電極與下部電極；及 其 »- - - -I - κ .* In 1 · I m In i 、-p f請先閱讀背面之>i意事1¾再填、寫本頁) 氧化矽薄膜，其係形成於該電容器上並具有— 平坦的表面，至少該氧化矽薄膜之平坦的表面係含有 氮。 2.如申請專利範圍第！項之半導體元件，其中凹穴係形 成於該氧化矽薄膜之内部。 3·如申請專利範圍第1項之半導體元件，其進一步包含： 一第二絕緣薄膜，其係形於該電容器與該氧化矽 薄膜之間；及 經濟部智慧財4局員工消費合作社印製 —佈線’其係形成於該第二絕緣薄膜上。 4. 如申請專利範圍第2項之半導體元件，其進一步包含： 一第三絕緣薄膜，其係形成於該氧化矽薄膜上。 5. —種半導體元件，其包含： 一電晶體，其具有形成於一半導體底材上之第一 雜質區域與第二雜質區域，以及一形成於該半導體底 材上之閘極電極； — 本紙承尺度適用中國國家標準.[CNS ) Α· ( 2ι〇χ297公釐 -32- 4723S4 申請專利範圍 一第一絕緣薄膜，其用以覆蓋該電晶體； 一-電容器’其係形成於該第一絕緣薄膜上，該電 容器具有-由鐵電質材料或高介電材料中之一者所形 成之介電薄膜，以及設置成將該介電薄膜置於其間之 上部電極與下部電極； 第一絕緣薄膜，其係形成於該電容器上； 局部互連，其係形成於該第二絕緣薄膜上，以 將該電容器之上部電極電氣連接至該第一雜質區域； —第二絕緣薄膜，其係形成於該局部互連與該第 二絕緣薄膜上； 、°x 訂 第一佈線，其係形成於該第三絕緣薄膜上，並 經由一形成於該第一絕緣薄膜、第二絕緣薄膜與第三 ’’邑緣薄臈上之孔而電氣連接至該第二雜質區域； —第四絕緣薄膜，其係形於該第一佈線上，並具 有其上部平坦的表面；及 線 一第二佈線，其係形成於該第四絕緣薄膜上。 6·如申請專利範圍第5項之半導體元件，其中L部份自 .經 濟 部 ，智 慧 財 產 局 X 消 費 人 社 印 製 該第四絕緣薄膜之上表面曝露的凹穴係形成於該第四 絕緣薄膜之内部。 7. 如申請專利範圍第6項之半導禮元件，其中該凹穴係 位於多個電容器間之區域。 8. 如申請專利範圍第6項之半導體元件，其進—步包含： 第五絕緣薄膜，其係形成於該第四絕緣薄膜上， 以覆蓋自該第四絕緣薄膜之上表面曝露的凹穴。 ( 2,0X297^ ) -33- 經濟部智慧財產局員工消費合作社印製 申請專利範圍 9 ·如申請專利範图筮< π 項之半導體元件， _ 線係經由形成於該第四絕㈣㈣其中该第二佈 一佈線。 、 匕而連接至該第 1〇‘=請專利範圍第5項之半導體元件，其中該第三絕 緣薄膜與該第四絕緣薄膜係由氧化石夕薄膜所形 U.如申請專利範圍第5項之半導體 / 緣薄膜之上表面係為—平坦的表面。中第絕 12_ —種半導體元件，其包含： 雜晶體’其具有形成於—半導體底材上之第一 姑、〇、與第二雜質區域’以及—形成於該半導體底 材上之閘極電極； 一 第、、.巴緣薄膜，其用以覆蓋該電晶體； 電令态，其係形成於該第—絕緣薄膜上，該電 容器具有：由鐵電質材料或高介電材料中之一者所形 成之電薄膜，以及设置成將該介電薄膜置於其間之 上部電極與下部電極； 一第二絕緣薄膜’其用以覆蓋該電容器上；及 其中遠第二絕緣薄膜之一表面係被平坦化及電漿 退火。 13.—種製造半導體元件之方法，其包括下列步驟： 於一半導體底材上形成一電晶體； 於該半導體底材上形成一第一絕緣薄膜，以覆蓋 該電晶體； 於該第一絕緣薄膜上形成一電容器，該電容器含 本纸張尺度適用中國國家標牟（CNS〉A4規格（210X297公釐） n - ί > In n t kin - - - 士之 -ill i l I I 03. 、T (請先閱讀背面之注意事項再填寫本頁) -34- 有一由鐵電質材料或； 雷^、 ⑽料财之—者所形成之介 介電薄膜置於其間之上部 電極與下部電極； 1 於該電容器上形成—笸_ Μ 第一絕緣薄膜； 藉由拋光該第二絕绫盖胺1τ 和 s緣潯肤而平坦化一上表面； 藉由電毁退火而對該坌_Μ ^ —、、邑緣薄膜施加一脫水程 /J» 〇 14.2請專利範圍第13項之方法，其中該電衆退火係藉 將一 Ν2〇、Ν2、ΝΟ與〇2之單一氣體，或一含有— N2〇、N2、NO與〇2之混人裔踩上 毛α軋體加以電漿化而執行。 15. 如申請專利範圍第13 其t該第二絕緣薄骐 係错由使用TEOS氣體之„增強Cvd方法而形成。 16. 如申請專利範圍第u項之方法， μ万，去，其中凹穴係形成於該 第二絕緣薄膜内。 其t該凹穴之上部係 其進一步包含下列步 17. 如申請專利範圍第16項之方法 藉由拋光該第二絕緣薄膜而曝露 18. 如申請專利範圍第13項之方法 驟： 於脫水程序後，於該第二絕緣薄膜上形成一第三 絕緣薄膜。 19. 如申請專利範圍第13項之方法， 丹進一步包含下列步 驟： 於該電容器與第二絕緣薄膜之間形成一第四絕緣 薄膜，以覆蓋該電容器；及 本纸伕尺度適用中國國家標準（CNS ) A4規格（210X；297公釐） 472384 A8 B8 C8 D8 六、申請專利範圍 於該第二絕緣薄膜與第四絕緣薄膜之間形成一佈 線。 c I 、1τ (請先S讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS〉Α4規格（210Χ297公釐） -36-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI580054B (zh) * 2009-07-10 2017-04-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
KR100418568B1 (ko) * 2001-05-02 2004-02-14 주식회사 하이닉스반도체 수소배리어막을 구비하는 반도체 소자의 제조 방법
KR100421048B1 (ko) * 2001-09-07 2004-03-04 삼성전자주식회사 국부배선층을 갖는 반도체 소자 및 그 제조방법
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
JP2004146772A (ja) 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP3833580B2 (ja) 2002-06-20 2006-10-11 富士通株式会社 半導体装置の製造方法
JP3847683B2 (ja) 2002-08-28 2006-11-22 富士通株式会社 半導体装置の製造方法
JP2004095861A (ja) 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
WO2004059736A1 (ja) 2002-12-25 2004-07-15 Fujitsu Limited 半導体装置の製造方法
JP2005098981A (ja) * 2003-08-27 2005-04-14 Nec Corp 半導体集積回路装置、測定結果管理システム、及び管理サーバ
KR20050051140A (ko) * 2003-11-27 2005-06-01 삼성에스디아이 주식회사 커패시터 및 이를 구비한 평판표시장치
JP4578471B2 (ja) * 2004-05-27 2010-11-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8552484B2 (en) * 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
KR100722787B1 (ko) * 2005-04-25 2007-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8742540B2 (en) * 2005-08-31 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Insulation layer to improve capacitor breakdown voltage
JP4984558B2 (ja) * 2006-02-08 2012-07-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4838026B2 (ja) * 2006-03-27 2011-12-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011066126A (ja) * 2009-09-16 2011-03-31 Elpida Memory Inc 半導体記憶装置およびその製造方法
CN113809085A (zh) * 2020-06-17 2021-12-17 和舰芯片制造(苏州)股份有限公司 一种flash存储器的制备方法及flash存储器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5110023B2 (zh) * 1973-08-28 1976-04-01
JPH0750295A (ja) 1993-08-05 1995-02-21 Fujitsu Ltd 半導体装置の製造方法
JPH07302912A (ja) * 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP3331795B2 (ja) 1994-09-06 2002-10-07 ソニー株式会社 段差基体の平坦化方法
KR0169602B1 (ko) * 1994-12-29 1999-02-01 김영환 다층 배선 형성방법
JPH08203890A (ja) 1995-01-25 1996-08-09 Sony Corp 半導体装置の層間絶縁膜形成方法
JP3368726B2 (ja) 1995-08-07 2003-01-20 ヤマハ株式会社 半導体記憶装置とその製造方法
US5847464A (en) * 1995-09-27 1998-12-08 Sgs-Thomson Microelectronics, Inc. Method for forming controlled voids in interlevel dielectric
JPH09199495A (ja) 1995-12-29 1997-07-31 Hyundai Electron Ind Co Ltd 半導体素子のエス．オー．ジー（ｓｏｇ）膜形成方法
JP3027941B2 (ja) 1996-05-14 2000-04-04 日本電気株式会社 誘電体容量素子を用いた記憶装置及び製造方法
JP3220645B2 (ja) * 1996-09-06 2001-10-22 富士通株式会社 半導体装置の製造方法
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JP3343055B2 (ja) 1996-07-09 2002-11-11 株式会社東芝 半導体装置の製造方法および半導体装置
JPH1079491A (ja) 1996-07-10 1998-03-24 Fujitsu Ltd 半導体装置およびその製造方法
JPH10189578A (ja) 1996-12-20 1998-07-21 Toshiba Corp 半導体装置の製造方法
US5902131A (en) 1997-05-09 1999-05-11 Ramtron International Corporation Dual-level metalization method for integrated circuit ferroelectric devices
JPH1117124A (ja) 1997-06-24 1999-01-22 Toshiba Corp 半導体装置およびその製造方法
JPH1187633A (ja) * 1997-09-02 1999-03-30 Fujitsu Ltd 半導体装置の製造方法
JPH1187647A (ja) 1997-09-04 1999-03-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3509510B2 (ja) * 1997-11-05 2004-03-22 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3718034B2 (ja) 1997-11-11 2005-11-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11238855A (ja) 1998-02-19 1999-08-31 Fujitsu Ltd 半導体装置およびその製造方法
JP2000036568A (ja) 1998-07-17 2000-02-02 Toshiba Corp 半導体記憶装置及びその製造方法
US6046490A (en) * 1998-08-10 2000-04-04 Matsushita Electronics Corporation Semiconductor device having a capacitor dielectric element and wiring layers
JP4501170B2 (ja) 1999-03-18 2010-07-14 ソニー株式会社 半導体装置およびその製造方法
JP3907921B2 (ja) * 2000-06-19 2007-04-18 富士通株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI580054B (zh) * 2009-07-10 2017-04-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US6911686B1 (en) 2005-06-28
KR20010020995A (ko) 2001-03-15
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KR100691675B1 (ko) 2007-03-09
US7074625B2 (en) 2006-07-11
EP1061573A3 (en) 2003-10-15
US20050037569A1 (en) 2005-02-17

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