TW320743B - - Google Patents

Download PDF

Info

Publication number
TW320743B
TW320743B TW083110662A TW83110662A TW320743B TW 320743 B TW320743 B TW 320743B TW 083110662 A TW083110662 A TW 083110662A TW 83110662 A TW83110662 A TW 83110662A TW 320743 B TW320743 B TW 320743B
Authority
TW
Taiwan
Prior art keywords
type
concentration
domain
impure
substrate
Prior art date
Application number
TW083110662A
Other languages
English (en)
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW320743B publication Critical patent/TW320743B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Description

Ο 0743 Α7 Β7 五、發明説明（ [產業上之利用領域] 本發明係闞於半導艚裝董及其製造方法，尤其係驩於半 導《元件分雕構造及其製造方法。 [習知之技術] 首先，使用附來說明習知之半導β裝置之構造。
(請先閲讀背面之注意事項再填寫本頁) _ 24是剖面_，用來《I略的表示習知之半導艚裝置之櫛 參照 24，在ρ型矽基板1之元件分難匾域60之表面形 離氧化膜。在被該分難氧化膜5分難之元件形成Β域 有 η Μ 0 S (M e t a 1 0 X i d e S e i c ο n d u c t 〇 r ) & fl 2 0 0 HOS «晶》20包含有1對之源極/吸植S域11*團極氧 化臟15，和閘極霣極曆17。該1對之源檯/吸槿S域11在p 型矽基板1之表面上形成互相隔開指定之距雛。該灌極/吸 極區域11具有濃度較低之n_不純物擴散匾域7和潇度較高 之η +不纯物掮散區域9，形成二簠構造，亦即，具有LDD (Lightly Doped Drain)構造。在被該1對之源概/吸極fi 域11包夾之區域上，經由W極氧化膜15形成有W籌《極靥 17 〇 經濟部中央標準局員工消費合作社印製 因為源極/吸極區域11形成LDD構造，所Μ吸楫K域近傍 之通道方向之«場強度被«和，藉热電子之發生。 另外，該源槿/吸極匾域11形成鄰接化臢5。另外， 侧壁狸緣雇19形成覆Μ在閜極霣楹饜價I S之方式。 在ρ型矽基板1内，形成有Ρ +不婢物11¾ ®域3。該ρ + 不純物攘散區域3，在元件分離區域60形成接合在該分離 氧化膜5之下面，在元件形成匾域50形成位於nMOS霣晶β 4 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 320743 A7 _B7___ 五、發明説明（2 ) 20之下供附近。該p +不典物擴歎K域3之P型不«物濃度 被设定成大於P型矽基板1之不《物濃度。另外，在P +不 «物攘散K域3具有Μ點嬢3a表示之p型不>6物濃度尖峰。 該P +不«物擴敗匾域3和元件分雛氧化顏5之作用是用來 使nMOS«晶臁20和其他之元件產生霄的分讎。 25和_26用來表示沿著_24之Csa-Csb和DsA—DsB蠔 之撕份之位置所對應之載麵濃度之變化。參照囫2 5和_ 26 ，在習知之半導讎装置中，P型矽基板1之P型不婢物濃度 資質上為1X101BC·-3 ，p +不《物擴敗fi域3之P型不» 物濃度為1X10 17 C· - 3 Μ上，1X10 18 c· - 3以下。另外 ，η +不«物擴敗Κ域9之η型不《物濃度為〜lxl〇2°c·-,η -不«物孃敗β域7之η型不《物濃度為lix l〇i7c· — 3 以上，1X10 18 c· - 3 Μ 下。 下面賻說明 24所示之習知半導髑裝置之製造方法。 _ 27〜圏3.4暴*略拥面_ •用來表示習知半導臞裝置之 製造方法之矣黃# *。 首先參照_ 在P型矽基板1之表面之全《I之面•形成 薄矽氧化膜21 $<該薄矽氧化_ 21之表面之全體之面•形 成矽氮化_ 23。 經濟部中央標準局員工消費合作社印製 參照_28·在矽氟化膜23之表面之全麵之面塗布光抗触 fll 25。該光抗鱸繭25利用曝光處理等進行_型製作。Μ被 匾型典作後之該抗鍤两鼷型25作為覃幕，對矽氮化_ 23逭 行_型製作。然後，除去抗鼬劑面型25。 參照_29· Μ矽氮化_23作為罩幕，利用L0C0S(L〇cal Oxidation of Silicon)·對從砂氰化臢2311出之部份遣 -5 一 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部中央標準局員工消费合作社印製 320743 A7 B7五、發明説明（3 ) 行麵揮性的氣化。利用該*揮性氧化*在P型矽基板1之表 面，形成分雕氧化膜5。然後，依照顚序Μ Μ[刻方法除去p 型矽基板1上之矽氪化膜23和薄矽氧化膜21。 參照 30，在ρ型矽基板1之表面之全*之面，利用艨子 注入法注入_(Β)。利用該注入，在ρ型矽基板1内肜成Ρ + 不典物擴散《域3。該ρ +不婢物攘散Κ域3，在元件分雛 ®域形成位於分雛氧化膜5之下侧近傍•在元件形成Β域 形成位於離Wp型矽基板1之表面具有指定深度之位置。另 外•該P +不鈍物掮敗S域3之不»物壤度被設定成大於p 型矽基板1之不鲔物濃度。 參照國31，利用热氧化等，在p型矽基板1之露出表面上 形成薄的矽氣化膜15。在該p型矽基板1之表面之全髑之面 形成多结晶矽曆17。 參照画32，利用照相法，RIEUeactive Ion Etching) 法等，對多结晶矽靥17和薄矽氧化膜15順序的逢行鼴型製 作。利用疽種方式形成明極電植« 17和矚極氧化膜15。另 外· K W植霣槿靥17和分*氧化膜5作為罩幕，利用離子 注入法在P型矽基板1之表面之全β之面注入磷（P)。利用 該注入，在Ρ型矽基板1之表面形成1對之η —不純物攘敝Β 域7，使其成為包夾W極電極暦17之下俩Κ域之方式。 參照鼷33，在ρ型矽基板1之表面之全艚之面形成矽氣化 膜之後，對該矽氧化膜雎加異方性触刻。利用該触刻形成 供壁絕緣靥19使其成為覆董在Μ極霣植蹰17之ft鑒之方式。 參照 34，Μ供壁緬緣曆19·阐槿霣槿曆17和分雛氧化 (請先閲讀背面之注意事項再填寫本頁) 裝. 訂. f 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 臢13作為罩幕*利用離子注入法在p型矽基板1之表面之全 艚之面注入砷（As)。利用該注入形成1對之n +不純嫌擴散 K域9使其包極電極層17和供轚19之下侧厪域之方式 。利用該η +不純物攘散匾域9和η -不婢物擴歎6域7用來 梅成具有LDD(Lightly Doped Drain)構造之η型灏極/吸極 區域11。 利用該1對之η型濛極/吸極s域11·蘭極氧化膜15和Μ 極霣極靥17用來構成n M0S霣晶艚20。 另外，η +表示具有比較高之η型不純物濃度，η —表示 具有比較低之η型不«物濃度。另外ρ +表示具有比較高之 Ρ型不典物濃度，Ρ -表示具有比較低之Ρ型不婢物灌度。 [發明所欲解決之問題] 經濟部中央標準局員工消費合作社印製 在L0C0S分離構造中，當形成分雛氧化顏5時，如_2 4所 示，在P型矽基板1和分離氧化膜5之界面近傍舍產生结晶 缺陷，該结晶缺陷50是造成洩篇霣流之原因•此為一般所 習知者。流經該结晶缺陷50之洩漏電流分布到由η型湄極/ 吸極匾域11和Ρ型矽基板1所構成之ρη接合部之空乏靥内時 躭變大此為一般所習知者。此種現象見于日本之日刊工業 「M0S場效霣晶《」，管野，小野，垂井編，Ρ219和 Solid-State Electronics Vol. 9 pp 783-806* 1966° 其中*需要進行不«物分布之設計用M控制此種pn接合 部之空乏靥之延伸。用Μ抑制此種空乏靥之延伸之不純物 分布之構造見于日本專利案特闢平2-1 33929虢公報。下面 將銳明上述之公報所示之構造。 -7 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（5) 圈35是剖面_，用來*略的表示上述之公報所示之半導 »装置之構造。參照_35，在矽基板301之表面，龌擇性 的形成分雛氧化臢305。在該分雛氧化膜305之下供近傍之 P型矽基板301內，形成有p +通道切割雇303。在被該分鑼 氣化膜305和p +通道切割層303加K分難之元件形成®域 ，形成有nMOS霣晶«I 320。 該nMOS霣晶艚320具有1對之灌Ϊ®/吸極匾域703·309， 313，和Κ極猪緣_315及閛槿霣極曆317。該1對之灞極/ 吸檯S域307，309，313形成在ρ型矽基板301之表面。在 該1對之源極/吸槿S域所包夾之Μ域上，經由Μ極緬蝝瞜 315形成有Μ極霣極雇317。 在上述公報所掲示之半導«裝置之構造中，該源極/吸 極Κ域具有構成LDD構造之部份307，309，和用以防止由 於结晶缺陷而產生洩漏霣流之部份313。利用逭種方式， 在分難絕緣膜305之形成時，形成在ρ型矽基板301和分雛 氧化膜305之界面近傍之结晶缺陷被包含在η型不婢物擴敗 Κ域313之區域内。因此，可Μ抑制nM0S霣晶黷之動作時 ，被導入到分饑氧化膜305之側《部之结晶缺陷分布到空 乏靥。其结果是可以防止由於分離氧化_305之側蠼部之 结晶缺陷之分布到空乏曆內所產生之洩漏霄流之發生，藉 Μ改菩元件特性。 然而，在圓35所示之上述公報所掲示之構造中，所具有 之問題是①《路動作級慢，②元件分難能力很低。下面將 詳细的說明該等問囲。 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝· tr 320743 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（6 ) ① *路動作之延蠼化 在 35所示之半導臞装置中，附加有η型不純物擴敗K 域313用來防止由於结晶缺陷而衋生洩獮電流。然而’經 由附加該η型不拽物攘败®域313時，會使ρ型矽基板310和 η型源極/吸i匾域之Ρη接合面積请加。其结果是在ρη接合 部之接合容量俞埔加’因而使霣路動作延蠼。 ② 元件分雛能力之降低 _36是植略剖面_ *用來表示形成有多俪_35所示之半 導鐮裝置之構造。參照_ 36·經由附加η型不鈍栴擴散fi 域3 13使鄺接之nMOS霣晶讎320之η型源極/吸極K域閜之間 隔1^2鏞小。亦即，在未設置η型不«物擴散Β域313之情況 時·酆接之n H0S電晶髓320之η型源槿/吸槿區域間之間闲 U大玫與分雕氧化膜305之寬度相同。輿此相對的，在設 置有η型不婢物擴敢Κ域313之情況時，鄺接之η型源樞/吸 SB域間之間WLZ小於該分雕氧化膜305之寬度。因此， 會使鄺接之n M0S»晶體320之η型源植/吸極礓；域間之霣分 離之能力降低。 因此，本發明之一目的是使结晶缺陷不會分布到空乏曆 内，減少洩漏《潦之發生。 另外•本發明之另一目的是提供一種半導艚裝董，可以 抑制《路動作之延*和提高霣分離之能为。 [發明之解決手段] 申睛專利範第1項之半辱《I裝置具衡有第型之半 専«基板，分離絕緣膜，第1辱霣型之第1不肫衡g域•第 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝‘ . A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（7) 2導霣型之第2不純物區域，和第1導電型之第3不婢嫌匾域 。該半導髓基板具有主表面和具有第1濃度之第1導竃型之 不纯物。分雛《緣膜形成在半導黼基板之主表面•用來使 元件形成K域分難。第1不姹物Η域在半導讎基板内位於 接合在分離》緣膜之下面之位置•具有比第1灞度高之第2 濃度之第1導電型不婢物。第2不域在鄒接分纖«緣 縝之元件形成區域内，形成在半導靄基板之主表面。第3 不純物Μ域在第1不姹物匾域和第2不鲔物β域之間•形成 在半専體基板内成為沿著分離涵緣膜和接合在第2不典物 匾域之方式，具有比第1濃度高和比第2澹度低之第3漉度 之第1導«型不純物。 在申謫専利範園第2項之半導β装置中，其第1不典物Β 域在半導釅基板內，從接合分雕《緣膜之下面之位置延伸 到元件形成區域内之指定深度之位置，具有第1等電型之 不纯物濃度尖峰。 在申請専利範画第3項之半導體裝置中，該第3不鮪物β 域沿著第2不純物匾域之下面延伸。 申請専利範第4項之半導艚裝置是在半導體基板之主 表面更設有MIS*晶钃具有一對之濛*/吸櫥區域。第2不 鈍物S域為該H IS «晶艚之源極/吸極S域 在申請專利範園第5項之半導讎裝置中，第實質上 為 IX 10iec· - 3 ，第 2 壤度為 IX 10 η c· - 3 H 1 χ 】〇 18 c· - 3 以下，第3濃渡為 lxlO16 CiT3 从上，ΐχίο1^^13 Μ下 請 先 閲 讀 背 面 之 注 意 事r\I i 本 頁 訂 % A' 申請專利範第6項之半導臞装置之製造方法所具備之 10 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 320743 A7 B7 五、發明説明（8) 工程如下所述。 首先•在具有第1濃度之第1導霣型之不鲔物之第1導竃 型之半導艚基板之主表面形成分纖涵緣臢，用來使元件形 成B域分離。然後•形成具有比第1濃度高之第2灞度之第 1専*型之不純物之第1導電型之第1不«物®域，使其在 半導钃基板內成為接合在分難絕緣贓之下面之方式。其次 ，在鄰接分雕絕緣膜之元件形成K域内，於半導鱷基板之 主表面形成第2専霣型之第2不婢物B域。最後，在平導艚 基板内形成具有比第1濃度高和比第2澹度低之第3濃度之 第1導竃型不純物之第1導霄型之第3不鲔物Μ域，在第1不 婢物匾域和第2不拽物區域之間，形成沿著分難豳緣膜之 方式和接合第2不«物®域之方式。 在申請専利範_第7項之半導鱷裝置之製造方法中，用 Κ形成第3不姹物Β域之工程更包含有注入工程，利用傾 斜旋轉注入法，Μ輿半導艚基板之主表面正交之法嬢形成 30度Μ上，60度以下之角度，將第1導霣型之不婢嫌注入 到半導鱺基板。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) [作用] 在申請專利範圈第1〜5項之半導«裝置中•第3不捭物 區域接合在分離鮰緣膜之供靖部之形成M0S霣晶霡之源極/ 吸極Κ域之第2不肫物匾域。該第3不鲔物匾域具有比半導 艚基板高之不純物濃度。因此，可Κ控制由第3不«物Κ 域和第2不純物匾域所構成之Ρη接合部之空乏靥之寬度。 所Κ被取入到空乏曆内之结晶缺陷變成很少，滅小由 ~ 11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） B7 五、發明説明（9) 於該结晶缺陷所產生之洩漏《流。 另外，第3不婢物K域所具有之導謹型與形成M0Seft鑛 之潭概/吸檯K域之第2不«物K域之導爾型相反。因此’ 即使设置第2不銪物R域，在M〇S竃晶驊之源橛/吸極18域 和半導臞基板之閜所構成之Pn接合面積亦不♦增大。因此 ，pn接合之容量不翕埔加，所以《路動作可以维持在高速 之狀態。 另外，即使設置第3不肫物K域時，鄒接之M〇S鼋晶臞間 之用以形成源概/吸極區域之第2不婢物K域之間Μ亦不舍 變窄。另外，接合第2不典物匾域之第3不麴物矗域具有比 半導*基板高之第1導霣型之不鈍物灞度°具有此種离不 鈍物濃度之第3不純物Μ域*除了第1不婢物Κ域外，附加 在鄺接之MOS霣晶《I間之用以形成源植/吸極β域之第2不 钝域之間•所以可Μ提高*分離之能力。 在申請專利範鼷第6項之半導靄裝置之製造方法中，所 製造之半導Η裝置，可Μ減小由於结晶缺陷所豪生之洩漏 霣流和抑制竃路動作之延蓮•和提高霄分難鹿力。 經濟部中央標準局員工消費合作社印製 在申講專利範顯第7項之半導«裝置之製造方法中，因 為利用傾斜旋轉注入法用以形成第1不純物匾域，所以在 分離絕緣膜之側纗部之近傍，第1不純物匾域和第2不純物 匾域形成互相接近。該第1不純物區域之第1導《型之不纯 物濃度高於第3不純物匾域者，所以經由使第1不炖物匾域 和第3不純物區域接近，可Μ更進一步的抑制空乏靥之寬 度。因此，可Μ更進一靥的抑制由於踣昜肤陷分布到空乏 T2 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 五、發明説明（1 0) 曆內而產生之洩獮«流。 [實施例] 下面將根據附來說明本發明之資豳例。 實豳例1 1是剖面_，用來*略的表示本發明之實豳例1之半導 β裝置之梅造。參照面1，在P -矽基板1之元件分艫Η域 60之表面形成由矽氧化物所製成之分鐮氧化膜5。然後， 在被該分難氧化膜5分雛之ρ -矽基板1之元件形成區域50 之表面形成nMOS霣晶艚20。 該nMOS «晶》20具有1對之濛極/吸槿β域11，W«i氧化 膜15，和W極電植靥17。該1對之η型源極/吸flifi域11在 P -矽基板1之表面形成具有指定之距離。該1對之*極/吸 極矗域11具有LDD構造。亦即，源極/吸極區域11形成二重 構造，包含有濃度較低之η -不«物攘散K域7和濃度較离 之η +不銪物擴散®域9。在被該1對之濛植/吸極Κ域11包 夾之®域上·經由閛禳氧化15形成有閛極《極蹰17。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 另外，利用矽氧化臢形成有供鑒絕緣雇19，使其成為覆 Μ在閛極霣極靥17之供壁部之方式。 在Ρ -矽基板1内形成有Ρ +不純物擴败《域3。該ρ +不 纯物掮散S域3·在元件分難匾域60形成接合在分離氧化 臢5之下面之方式，和在元件形成Β域50形成難開9_矽基 板1之表面具有指定之深度位置之方式。另外•該Ρ +不典 物攘敗區域3在黏鑲3a所示之位置具有不純物濺度尖峰。 在分雕氧化臢5之侧纗部之近傍，於η型灌極/吸檯B域 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ______B7____ 五、發明説明（u) 11和p +不純物攘散g域3之間，形成有P型不婢物擴敫g 域13成為接合在該η型源極/吸極B域11之方式。 (請先閲讀背面之注意事項再填寫本頁) _2和_3用來表示對應到沿著_ι之ClA_ClB嬢和diA-D 1B编之部份之位置之載體濃度之變化。 參照_2和_3，p -矽基板1之p型不拽物溻度實質上為1 X 101B c· _ 3 ，p +不纯物擴敗K域3之p型不典物瀠度為1
Xl017c·-3以上，1X1018 3以下，p型不純物攘散 B域13之p型不钝物禳度為ixi〇iecll-3以上，iXl〇rr c·-3 Μ下。另外，n -不鈍物擴敗區域7之η型不《物灞 度為1父1017(：騰-3以上，1)<1〇18(；||-3以下，〇十不麴 物擴散Μ域9之η型不純物濃度為〜1 X 1 〇 c - 3 。 下面將說明本發明之實豳例1之半導艚裝置之製造方法。 圈4〜圈9是霱略剖面_，用來表示本發明之實施例1之 半導β装置之製埴方法之工程步骤。本實豳例之製造方法 首先烴逢_ 27〜麵29所示之工程。然後，參照_4，Κ矽 氮化膜23和分離氧化膜5作為罩幕*利用加«霣歷：80〜 130Kev * 爾量：lX10ia 〜1X10 13 c· - 2 之條件， 經濟部中央標準局員工消費合作社印製 將騙（B)注入。利用該雛子注入等，在分雛氧化_5之側鳙 部形成P型不纯物擴敗區域13。然後*除去矽氮化膜23和 元件形成Η域上之薄的矽氧化膜21。 參照_5*在ρ -矽基板1之表面之全部之面，利用加速 «壓：100〜150Kev，W^:3xi0ia〜5xl0ls»Ci-2 之條 件，將钃注入。利用該離子注入，在P -矽*板1內形成 P +不婢物擴敗B域3。該p +不銪物攘敗匾域3·在元件分 _ 14 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） 320743 A7 B7 五、發明説明（l 2) 雛匾域形成接合在分離氧化膜5之下面之方式，在元件形 成《域形成離開P -矽基板1之表面具有相定之深度位置之 (請先閲讀背面之注意事項再填寫本頁) 方式。 參照圓6，利用热飆化法等，在p -矽基板1之表面之全 艚之面，形成薄的矽氧化_15°另外，在p -矽基板1之表 面之全艚之面》形成被導入有不典物之多结晶矽膜17。利 用照相法· RIE法等*對該多结晶矽_17和薄矽氣化_15 進行順序之_型製作。 參照圓7，利用該型製作用以形成阐極霣極靥17和Μ 極氧化膜15。Κ該閜極霣極靥17和分雛氧化膜5作為罩幕 ，利用加逋霣壓：30〜40Kev，W最：lXl〇i3〜3xi〇i3c· -a之條件*在p -矽基板1之表面之全靄之面注入縝（p) 。利用該《子注入形成1對之η —不純物鱭散K域7使其成 為包夾位於W檷曆17之下供之匾域之方式。 經濟部中央標準局員工消費合作社印製 參照_8，在Ρ -矽基板1之表面之全轚之面形成矽氧化 膜之後，對該矽氧化臍》加異方性触刻。利用該鍤麵用以 形成俩壁涵緣雇19使其成為覆蹵在閘播霣捶靥17之僳壁之 方式。 參照鼷9，以閛極霣捶曆17，傷壁絕緣曆19，和分離氧 化膜5作為單幕，利用加速f壓：30〜60Kev，嫌悬：1X10 仍〜3X10 16 c· - a之條件注入砷（As)。利用該注入用以 形成n +不純物擴散區域9使其成為包夾位於W槿霣極靥17 和側鑒絕蝝曆19之下儼之區域之方式。另外，該n +不纯 物擴散區域9在分鼴氧化膜5之ft皤部近傍形成輿P +不肫 ___- 15 -_ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ~ " 經濟部中央標準局員工消費合作社印製 A7 _B7_____ 五、發明説明4 3)
物擴歎0£域13接合之方式。利用該n +不純物掮散匾域9和 η -不典物擴散K域7用來形成具有LDD構造之瀛槿/吸極B 域11。 利用該1對之源極/吸極Β域11和阐檯氧化鎮15及閛極竃 檯曆1 7用以構成η Μ 0 S電晶艚2 0 ° 其次，對鼷1所示之本實施例之半導鱷裝置和_2 4所示 之習知之半導《裝置之空乏曆寬度進行携擬。下面將說明 其横擬之方法和结果。 首先將分雛氧化膜之侧蟠部之空乏跚寬度定義成如鼷10 所示。參照鼷10，利用η型源檷/吸槿g域丨丨和^矽基板1 構成pn接合界面，MWni表不從該pn接合界面到朗向η型源 極/吸極區域11供延伸到空乏曆1〇η之靖部之距離，以Vpi 表示從該pn接合界面朝向P__砂基板1侧延伸到空乏^ι〇ρ 之蟠部之距離。 在1^05窗晶體之源極/吸極S域上形成霉榧，在對該n型 源概/吸禳Β域»加5V之《臛之情況時，就费成遺行空乏 靥X度之棋擬。 圓11和圓1 2.用來表示本實腌例和習知實例之横擬之结果 。參照_11和画12，在本實施例（Bli)和習知實例（画12) 中，朗向源極/吸極E域铒延伸之空乏朦1〇ηι，10nz近似 不變。與此相對的，本實施例之朝向P -砂基板1供延伸之 空乏雇l〇Pi之空乏曆寬度Wpi為0，13<i臌，在習知實例中， 空乏靥10p2之空乏靥宽度\^1為0.23«雇。 依照該棋擬之结果’在·1所示之本實廉例之構造方式 -______-16- 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） ' 一 (諳先閲讀背面之注意事項再填寫本頁) 裝 J%. 經濟部中央標準局員Η消費合作社印製 A7 B7 五、發明説明（14) 中，經由形成p型不純物擴散匾域13可以顚著的抑制空乏 雇10之宽度。利用埴種方式可K減少結晶缺陷被取入到分 離氧化臢5之側纗部之空乏曆10内之比例，因此可以減小 由於被取入到該空乏曆10内之結晶缺陷所產生之洩漏霣流。 另外*在函11和_12中之形成在矽基板1之表面上之導 霣曆31是用來將霣颸雎加到η型源捶/吸槿匾域9之霣棰。 另外，為著說明上之方便，圓1和 24所示之ρ型不炖物擴 散區域13和ρ +不純物掮散區域3在此處之附_中加以省略。 如上所述，在本實嫌例之半導β裝置中，園1所示之ρ型 不鈍物擴散區域13在分離氧化膜5之側鵰部，形成輿„型源 檯/吸極匾域9互相接合之方式。另外，ρ型不拽物擴散匾 域13所具有之ρ型不純物濃度高於ρ -矽基板】者。因此， 在分離氧化_5之供皤部近傍，可Μ抑_*Ρ型不《物擴败 Ε域13和η型濛檯/吸極匾域11所構成之Ρη接合部之空乏雇 之寬度。因此，可Μ使被取入到空乏曆10內之结晶缺陷變 少，藉以減小由於該结晶缺陷所產生之洩漏霣流。 另外，在本實施例之半導體裝置中，Ρ型不鈍物擴歎Κ 域13所具有之導《型與η型源極/吸極區域者相反。因此， 即使設置Ρ型不鈍物掮散區域13時，在η型源榷/吸極區域 11和ρ -矽基板1之間所構成之ρη接合面稹亦不會镥大。因 此，即使Ρη接合之電容量增大時，«路動作亦可以維持原 來之高速。 另外，即使設置_1所示之Ρ型不純物擴散區域13時，鄺' 接之MOS霣晶霡20間之η型源榧/吸欏區域11間之間隔L3亦 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ' ^~" ~ (請先閲讀背面之注意事項再填寫本頁) 裝- % . 五、發明説明（15) 不俞變狹。 另外，在鄒接之nHOS霣晶艚20之η型源極/吸極匾域之間 *變成分布具有&Ρ_矽基板1高之Ρ型不纯物濃度之Ρ型不 純物擴散區域13。因此，當與·2 4所示之習知實例之構造 比較時，可Κ提高酈接之nMOS«昂鱷20之間之竃分離能力。 實腌例2 13是剖面豳，用來*略的表示本發明之實W例2之半 導《裝置之構造。參照圓13，本實施例之半導艚裝置之構 造，當與麵1所示之實施例1之構造比較時*其不同之處在 於P +不纯物擴敗®域3b之構埴。亦即•本實豳例中之P + 不純物擴散K域3b只形成在元件分難B域60内’形成接合
在分離氧化膜5之下面之方式。該P +不純物攘散區域31>之 p型不純物濃度為IX 10 17 - 8 K下，IX 10 18 c· - 3 K 下。 此外，其他之構造輿實旆例1之構造大致相同，故其說 明加K說明。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 當輿實施例1比較時，即使變化P +不炖物擴敗礙域3b之 梅造時，亦可以獲得與資»例1同樣之效果。 實腌例3 14是剖面，用來氟略的表示本發明之實ft例3之半 導黼装置之構造。參照_14’本寶豳例之半導髖装置之構 造，當與實施例1之半導β裝置比較時，其不同之處在於P 型不純物擴敗匾域113。亦即，ρ型不肫物擴散區域113不 只在分_氧化顧5之«纗郜近傍接合η型源植/吸植Β域11 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） A7 B7 五、發明説明（16) ，而且更沿著η型灌極/吸極區域11之下面延伸。 15和_ 16表示沿蓍_ 14之CzA-CzB鑲和D2A_D2b嬝之 部份之位置所對應之載麵濃度之變化。參照！·15®_16， 因為ρ型不純物擴散®域113沿著η型源極/吸樞區域。之下 面延伸，所以沿著_14之CzA-CzB嬢和DzA-DzB®之載鱷濃 度之變化變成大致相同。其中，P型不炖物掮败區域113之 P型不純物濃度為1X10 iec· - 3以上，IX 1〇 17 c· - 3从 下0 此外，其他之構造輿上述之實旛例1大致相同*故其說 明加K省略。 下面將說明本實雎例之半導«裝置之製造方法。 17是《略剖面園，用來表示本發明之實施例3之半導 II裝置之製造方法之一工程步«。本實腌例之半導β裝置 之製造方法是首先經逢_27〜_34所示之工程。然後，參 照圓17，以閜極霣極）V 17，供壁絕缘曆19，和分讎氧化臍 5作為罩幕，利用加速«壓：80〜130Kev，莆量：1X1012〜 IX 10 13 c· - 2之條件注入«ΜΒ)。利用該注入形成p型不 鈍物擴散區域113*使其接合在分離氧化臢5之側蟠部之η 型源極/吸極匾域，和接合在η型源植/吸極區域11之下面 的進行延伸。 依照Μ上之珙明，本實»例亦與實腌例1同樣的，ρ型不 婢物擴敫S域11 3接合在分離氧化膜5之側鳙部之η型源槿/ 吸極匾域11，而且具有比Ρ -矽基板1高之ρ型不炖物濃度 。因此，可Κ抑制由η型源極/吸檷Β域11和ρ型不鈍梅擴 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) ;裝 . 經濟部中央標準局員工消費合作社印製 五、發明説明（17) (請先閲讀背面之注意事項再填寫本頁) 散K域13所梅成之pn接合部之空乏庸之寬度。因此，可M 使被取入到空乏庸10内之结晶缺陷變少，鞴以減小由於該 结晶缺陷所產生之洩漏霣流。 另外•輿實豳例1同樣的，經由設置p型不飩物鑛歎匾域 113，使構成在η型源極/吸極區域11和p -矽基板1之間之 Ρ η接合面積不會堆大。因此，由於Ρ η接合之«容悬不舍壜 加•所以霣路動作可Μ維持原來之高速。 另外，與實旛例同樣的*即使設置ρ型不鲔物擴散Κ域 113時，鄰接之n M0S霣晶黷20間之源檯/吸極區域11間之間 隔亦不會變狹。另外，在鄺接之nMOS霣晶_之η型之源極/ 吸極區域之間，變成分布具有比Ρ -矽基板1高之Ρ型不姹 物_度之Ρ型不純物_敗區域113。因此，當與圓24所示之 習知實例之構造比較時，可Κ提高鄰接之riMOS«晶嫌間之 霣分離能力。 實嫌例4 圈18是剖面，用來*略的表示本發明之實»例4之半 専tt裝置之構造。參照麵18*本實施例之構造，當與資雎 經濟部中央標準局員工消費合作社印製 例3之構造比較時，其不同之處在於P +不純物擴散K域3b 之構造。亦即，p +不純物擴敗區域3b只形成在元件分難 區域60，形成接合在分離化膜5之下面之方式。 此外*其他之構造與實施例3之構造大致相同，故其說 明加Μ省路。 本實豳例之半導β装置因為只有Ρ +不純物擴散矗域3b 之構造不同，所Μ可Μ獲得與實》例3大致相同之效果。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（18) 變化例 _19是拥面_，用來《略的表示本發明之變化例之半導 鱷裝置之構造。另外，_20是*略剖面_，用來擴大的表 示_19之分鐮氧化膜近傍之構造。 參照麵19和_20*當與_ 24所示之習知半導鱺裝置之構 造比較時》本變化例之構造之不同在於P +不鈍物擴敗區 域203之構造。 特別參照_ 20·在本變化例中，p +不純物攘敗S域20 3 在元件形成匾域内形成比習知實例之P +不純物擴散區域3 淺。另外，當與習知實例之P +不婢物擴散暦®域3比較時 ，本變化例之P +不純物擴散匾域203在從分雛氧化膜5之 下面朝向元件形成區域供之尺寸T之部份，維持與接合在 分離氧化麟5之下面之S域具有相同之深度位置。 _21和_22用來表示沿著圓19之（：“-(：36嬢和034-036媒 之部份之位置所對應之載«濃度之變化。參照鼸21和鼷22 * P +不纯物擴散區域203之p型不纯物濃度為IX 10 17 c· - 3 以上，1X10 π c· - 3 Μ下。尤其是在分艫氧化膜5之俩蠼 部之近傍，Ρ +不钝物攘散匾域20 3鄺接η型源植/吸極6域 11° 下面將說明本變化例之製造方法。 _ 23是瓤略剖面圓，用來表示本發明之變化例之半導艚 裝置之製造方法之一工程步朦。本變化例之製進方法是首 先經》圓27〜·29之工程。然後，參照_23，利用加速電 屋：100 〜180Kev -耀 Λ·· 1x10 13 ，〜5X10 13 c· - a 本紙張尺度適用中國國家標準(CNS)A4規格ριοχ 297公釐) (請先閱讀背面之注意事項再填寫本頁) :裝 、可 五、發明説明（I9) A7 B7 經濟部中央標準局員工消費合作社印製 之條件’在p -矽基板1之表面之全*之面，使用傾斜旋轉 雛子注入法注入霸（B)。該傾斜旗轉離子注入法之注入角 度9 ’對與p -矽基板1之表面正交之法繚·形成為3〇度以 上，60度Μ下。 然後，經邊_31~_34之一達貢之工程，用以製造_19 所示之半導臞裝*。 在本變化例中，因為Ρ +不純物掮散區域20 3利用上述方 式之傾斜旋轉離子注入法來形成，所以ρ +不純物擴散g 域203_接分離氧化膜5之供端部之η型瀟極/吸極K域11。 因此•可Μ抑制由η型灌植/吸極Κ域和ρ型矽基板丨所構成 之ρη接合部之空乏暦之寬度。因此，可以使被取入到空乏 暦内之结晶缺陷變少，藉Μ減小由於該结晶缺陷所產生之 洩漏霣涑。 另外，在本發明之實雎例1和資豳例3中是利用通常之難 子注入法用Μ形成Ρ +不純物擴歎Κ域3，但是也可以利用 上述之變化例所說明之傾斜旋轉離子注入法來形成。在疽 種情況時，因為在分雛氧化臢5之側蟠部，使Ρ +不純物擴 敝®域203接近η型源極/吸極匾域11，所Μ可以更進—餍 的減小洩漏霣流之發生。 另外*在本實嫌例和變化例中，所說明的是使用矽氧化 膜作為閛槿絕緣膜之M0S霣晶艚，但是蘭植鲲緣臢也可以 使用矽氧化膜Κ外之絕緣膜。 [發明之效果] 在申請専利輯圔第1〜5項之半専髖裝置中，第3不純衡 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ^11 ~ (請先閱讀背面之注意事項再填寫本頁) 裝· ·νβ % 32〇743 A7 B7 五、發明説明) (請先閲讀背面之注意事項再填寫本頁) 鼇域接合在分離涵緣臢之供纗部之形成MOS電晶讎之霣極/ 吸極匾域之第2不炖物匾域。該第3不典物S域具有比半導 髖基板高之不纯物濃度。因此，可Μ控制由第3不純物B 域和第2不鈍物區域所構成之ρη接合部之空乏蹰之寘度， 鞴Μ減小洩漏霣流之發生。 另外，第3不純物區域所具有之導霣型與形成HOS電晶覼 之源極/吸極區域之第2不纯物匾域之導霣型相反。因此， MOS霣晶Η之湄極/吸極6域和半導讎基板之間所構成之Ρη 接合面積不會增大，ρη接合之霣容量亦不會增加，所Κ電 路動作可持在高速狀態。 另外，即使設置第3不婢物區域時，因為_接之MOS電晶 體間之用以形成源極/吸植Κ域之第2不鲔物6域之閬颺亦 不舍變窄，所Μ可Μ提高鄰接之MOS霣晶鱺間之電分難之 能力。 在申請專利範國第6項之半赛«装置之製造方法中•所 製造之半導體裝置*可以減小由於结晶缺陷所產生之洩漏 霣流和抑制霣路動作之延《，和提高電分離能力。 經濟部中央標準局員^消費合作社印製 在申讅專利範圓第7項之半導*裝置之製造方法中，因 為利用傾斜旋轉注入法用Μ形成第1不純物Β域，所以在 分難鮰緣膜之側嬙部之近傍•第1不純物厪域和第2不純物 區域形成互相接近。該第1不«物Κ域之第1導竃型之不姹 物濃度高於第3不純物匾域者，所Μ經由更進一曆的抑制 由於结晶缺陷分布到空乏靥内而產生之洩漏霣流。 [附鱷之籣單說明] 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ^ ^""" 320743 A7 B7 五、發明説明（2 1) _1是剖面•用來*略的表示本發明之實胸例1之半導 體裝置之構造。 _2表示對應到沿著匾1之（：以-C^嬢之部份之位置之載 臞濃度之變化。 _3表示對應到沿著_1之014-〇迅線之部份之位置之載 體灌度之變化。 _4是«略剖面鼷，用來表示本發明之實豳例1之半導β 裝置之製造方法之第1工程。 _5是《略剖面圓，用來表示本發明之實腌例1之半導β 装置之製造方法乏第2工程。 _6是《略剖面麵，用來表示本發明之實胞例1之半導_ 裝置之製造方法之第3工程。 _ 7是《略剖面•用來表示本發明之資Ife例1之半導β 装置之製造方法之第4工程。 _8是《略剖面_，用來表示本發明之實廉例1之半導β 裝置之製造方法之第5工程。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 麵9是《略剖面圓，用來表示本發明之實施例1之半導體 裝置之製造方法之第6工程。 10之圓形用來定義分鐮氧化臢之·蟠部之空乏曆寬度。 鼷11之形用來表示本實施例之空乏靥宽度之横轚结、果。 _12之_形用來表示習知實例之空乏曆寬度之横擬结果。 _13是剖面，用來《略的表示本發明之實施例2之半 導«裝置之構造。 _1 4是剖面_，用來«略的表示本發明之實施例3之半 -2 4 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） A7 B7 320743 五、發明説明（52) 導β裝置之構造。 (請先閲讀背面之注意事項再填寫本頁) _15表示對應到沿著_14之{：4-(：“嬢之部份之位置之 載β濃度之變化。 鼷16表示對應到沿著_14之D2A-D邊線之部份之位置之 載β壤度之變化。 _ 17是«略剖面_，用來表示本發明之實《例3之半導 麵裝置之製造方法之一工程。 鼷18是剖面園，用來概略的表示本發明之實施例4之半 導釅裝置之構造。 _ 19是剖面_，用來《略的表示本發明之變化例之半導 β裝置之構造。 . _20是剖面_，用來擴大的表示_19之分雕氧化臢之供 嫌部之近傍之構造。 21表示對應到沿著鼷19之（：“-(：印媒之部份之位置之載 體濃度之變化。 鼷22表示對應到沿著_19之D3A-D3B線之部份之位置之 載β濃度之變化。 經濟部中央標準局員工消費合作社印製 _ 23是《略剖面圓，用來表示本發明之變化例之半導體 裝置之製造方法之一工程。 圓24是剖面，用來*略的表示習知實例之半導臞裝置 之構造。 «25表示對應到沿著_24之（：以-C5b媒之部份之位置之 載體濃度之變化。 _ 26表示對應到沿著圓24之D5A -DSB鑲之部份之位置之 __- 25 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） 320743 A7 B7 五、發明説明（2 3) 載»濃度之變化。 _27是《略剖面圓，用來表示習知實例之半導黷裝置之 製造方法之第1工程。 28是《略剖面讕，用來表示習知之實例之半導體装置 之製造方法之第2工程。 圈2 9是紙略剖面 *用來表示習知之實例之半導體裝置 之製造方法之第3工程。 圓30是《略剖面 *用來表示習知之實例之半導«装置 之製造方法之第4工程。 _31是«略剖面，用來表示習知之實例之半導體装置 之製造方法之第5工程。 _ 32是《略剖面_，用來表示習知之實例之半導«装置 之製造方法之第6工程。 _ 33是蜒略剖商園，用來表示習知之實例之半辱艚裝置 之製造方法之第7工程。 _3 4是麋略剖面_ *用來表示習知之實例之半導體装置 之製造方法之第8工程。 經濟部中央標準局員工消費合作社印製 圈35是剖面_，用來《略的表示被掲示在公報之半導體 裝置之構造。 圓36是剖面麵，用來《略的表示將被掲示在公報之半導 «裝置設置多個之情況時之構造。 [符«之說明] 1...... ρ _砂基板， 3 * 3 b...... P +不純物礙域， 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -~~= A7 B7 五、發明説明（2 4) 5......分離氣化_ * 11……η型源極/吸極區域， 13 * 113……ρ型不鈍物擴散®域。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 _- 27 - 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐）

Claims (1)

  1. 六、申請專利範圍 j 1. 一種半導黼裝置，具備有： 第1導《型之半専艚基板·具有主表面和具有第1濃度之 第1導«型之不«物； V 分饑絕緣贓，形成在上述半導《基板之主表面，用來使 元件形成Μ域分難； 第1導《型之第1不姹物區域，在上述半導體基板内位於 接合在上述分離絕緣膜之下面之位置，具有比上述第1濃 度高之第2濃度之第1導電型之不纯物；第2導霣型之第2不 典物匾域，在酈接上述分離絕緣鎮之上述元件形成區域内 ，形成在上述半導*基板之主表面ί和 第1導《型之第3不纯物匾域，在上述第1不姹物匾域和 上述第2不婢物區域之間，形成在上述半導β基板內成為 沿著上述分雛絕緣膜而且接合在上述第2不純物區域之方 式，具有比上述第1濃度高和比上逑第2濃度低之第3濃度 之第1導霣型不純物。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再蜞窝本頁) 2. 如申請專利範麵第1項之半導《装置，其中第1不鲔物 區域在上述之半専豔基板內，從接合上述分雕絕緣_之下 面之位置延伸到上述元件形成Ε域内之指定深度之位置， 具有第1導《型之不純物濃度尖峰。 3. 如申請専利範園第1項之半導«裝置，其中第3不純物 區域沿著第2不鈍物匾域之下面延伸。 4. 如申請専利範園第1項之半導嫌裝置，其中 在上述之半導β基板之主表面更設有MIS霣晶體具有1對 之源極/吸極匾域： 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公鮝） 六、申請專利範圍 上述之第2不鈍物區域為上述MIS霣晶*之上述之源極/ 吸極區域。 5.如申請専利範園第1項之半導«装置，其中上述之第1 濃度實質上為IX 10 1Bc· - 3 ，第2濃度為IX 10 17 c«_ 3 以上，1X10 iec· - 3以下，上述第3濃度為1X10 16 c· — 3 以上，IX 10 17 c· - 3 K 下。 7 6. —種半導«装置之製造方法，所具備之工程有： I 在具有第1濃度之第1導《型之不纯物之第1導《型之半 導«基板之主表面形成分離絕緣臢，用來使元件形成K域 分雕； 在上述之半導體基板内•形成具有比上述第1濃度高之 第2濃度之第1導電型之不纯物之第1導霣型之第1不純物區 域，使其成為接合在上述分離絕緣膜之下面之方式； 在鄹接上述分離絕緣膜之上述之元件形成匾域内，於上 述半導«基板之主表面形成第2導霣型之第2不钝物S域； 和 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填窝本頁) 在上述半導髓基板内形成具有比上述第1濃度高和比上 述第2濃度低之第3濃度之第1導«型不純物之第1導霣型之 第3不鈍物區域，在上述第1不純物K域和上述第2不鈍物 S域之間，形成沿著上述分離絕緣膜之方式和接合上述第 2不純物匾域之方式。 7.如申請専利範蘭第6項之半導體裝置之製造方法，其 中形成上述第3不鈍物區域之工程更包含有注入工程，利 用傾斜旋轉注入法，以與上述半導«基板之主表面正交之 -2 - 本紙張尺度適用中國國家標準(CNS)A4规格(210 X 297公釐） A8 S20743 ?8s D8 六、申請專利範圍 法線形成30度以上，60度K下之角度，將第1導霣型之不 鈍物注入到上述之半導臞基板。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
TW083110662A 1994-10-25 1994-11-17 TW320743B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6260400A JPH08125180A (ja) 1994-10-25 1994-10-25 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW320743B true TW320743B (zh) 1997-11-21

Family

ID=17347392

Family Applications (1)

Application Number Title Priority Date Filing Date
TW083110662A TW320743B (zh) 1994-10-25 1994-11-17

Country Status (4)

Country Link
US (1) US5623154A (zh)
JP (1) JPH08125180A (zh)
KR (1) KR100211635B1 (zh)
TW (1) TW320743B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
JP2778550B2 (ja) * 1995-09-08 1998-07-23 日本電気株式会社 半導体集積回路の製造方法
JPH1050994A (ja) * 1996-08-05 1998-02-20 Sharp Corp 半導体装置の製造方法
JPH118387A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11204786A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法
US6555894B2 (en) * 1998-04-20 2003-04-29 Intersil Americas Inc. Device with patterned wells and method for forming same
US6072216A (en) * 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
US6225662B1 (en) * 1998-07-28 2001-05-01 Philips Semiconductors, Inc. Semiconductor structure with heavily doped buried breakdown region
KR100393200B1 (ko) * 2001-02-20 2003-07-31 페어차일드코리아반도체 주식회사 정전기적 방전으로부터의 보호를 위한 필드 트랜지스터 및그 제조방법
US6586817B1 (en) * 2001-05-18 2003-07-01 Sun Microsystems, Inc. Device including a resistive path to introduce an equivalent RC circuit
KR101044609B1 (ko) * 2003-12-01 2011-06-29 매그나칩 반도체 유한회사 반도체소자 및 그 형성방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649629A (en) * 1985-07-29 1987-03-17 Thomson Components - Mostek Corp. Method of late programming a read only memory
JPS63300567A (ja) * 1987-05-29 1988-12-07 Nec Corp 浮遊ゲ−ト型絶縁ゲ−ト電界効果トランジスタ
JP2727552B2 (ja) * 1988-02-29 1998-03-11 ソニー株式会社 半導体装置の製造方法
JP2897215B2 (ja) * 1988-07-15 1999-05-31 ソニー株式会社 半導体装置の製造方法
JPH02133929A (ja) * 1988-11-15 1990-05-23 Fujitsu Ltd 半導体装置およびその製造方法
JPH0399430A (ja) * 1989-09-12 1991-04-24 Mitsubishi Electric Corp 半導体装置の製造方法
JPH04196341A (ja) * 1990-11-28 1992-07-16 Hitachi Ltd 半導体装置の製造方法
US5466957A (en) * 1991-10-31 1995-11-14 Sharp Kabushiki Kaisha Transistor having source-to-drain nonuniformly-doped channel and method for fabricating the same
JPH05335568A (ja) * 1992-05-29 1993-12-17 Toshiba Corp 半導体装置及びその製造方法
JP3435173B2 (ja) * 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
US5623154A (en) 1997-04-22
JPH08125180A (ja) 1996-05-17
KR100211635B1 (ko) 1999-08-02
KR960015858A (ko) 1996-05-22

Similar Documents

Publication Publication Date Title
US4242691A (en) MOS Semiconductor device
TW320743B (zh)
TWI284925B (en) High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
JP3091610B2 (ja) 集積回路のための分離形成方法及び集積回路
TW200847429A (en) Semiconductor device and method for fabricating the same
CN100485968C (zh) 芯片及其制造方法
TW484206B (en) Semiconductor device and method of manufacturing the same
KR920022380A (ko) 반도체장치의 소자분리방법
JPH0461127A (ja) 半導体装置の製造方法
JPS5916427B2 (ja) 接合型電界効果トランジスタ
EP0905761A3 (en) Method of manufacturing a field effect transistor
US4143386A (en) Junction type field effect transistor
Cham et al. A study of the trench surface inversion problem in the trench CMOS technology
JPS58134443A (ja) 半導体装置の製造方法
CN104485358B (zh) 一种基于陷阱产生机制的半导体器件其制造方法及应用
JPS58200554A (ja) 半導体装置の製造方法
JPS57102073A (en) Semiconductor memory and manufacture thereof
JPS60105247A (ja) 半導体装置の製造方法
JPH08264723A (ja) 集積抵抗の製造方法
JPS54100270A (en) Semiconductor device
JP2536013B2 (ja) 半導体装置
JPS5848471A (ja) ダイオ−ド
JPS6269544A (ja) 半導体集積回路装置およびその製造方法
JPS63169059A (ja) 半導体装置及びその製造方法
JPS63236343A (ja) 半導体装置及びその製造方法