JPS6269544A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPS6269544A JPS6269544A JP60209772A JP20977285A JPS6269544A JP S6269544 A JPS6269544 A JP S6269544A JP 60209772 A JP60209772 A JP 60209772A JP 20977285 A JP20977285 A JP 20977285A JP S6269544 A JPS6269544 A JP S6269544A
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、素子間分離を溝によって行う半導体集積回
路装置およびその製造方法に関する。
路装置およびその製造方法に関する。
第２図は、従来の半導体集積回路装置を示す断面図であ
り、図において、ｆ＋１はシリコン基板、（２）はシリ
コン基板（１＋の選択酸化によって形成されたシリコン
酸化膜、（３）は−１−記シリコン基板（１）と逆導電
型の不純物層、＋４１４１１−）：記シリコン基板（１
）と同導電型の不純物層、（５）はキャパシタ絶縁膜、
（６）はキャパシタ電極、（７）はＭＯＳ）ランジスタ
のゲート、（８）はＭＯＳトランジスタのソース・ドレ
イン拡散層である。
り、図において、ｆ＋１はシリコン基板、（２）はシリ
コン基板（１＋の選択酸化によって形成されたシリコン
酸化膜、（３）は−１−記シリコン基板（１）と逆導電
型の不純物層、＋４１４１１−）：記シリコン基板（１
）と同導電型の不純物層、（５）はキャパシタ絶縁膜、
（６）はキャパシタ電極、（７）はＭＯＳ）ランジスタ
のゲート、（８）はＭＯＳトランジスタのソース・ドレ
イン拡散層である。
次に動作について説明する。従来の半導体集積回路装置
では、素子間分離はシリコン基板（１）の選択酸化によ
って形成されたシリコン酸化膜（２）によって行われて
きた。この場合、電気的に素子間を確実に分離し、例え
ばキャパシタ電極（６）の電位が高くなった場合に発生
ずる寄生トランジスタの動作を避けるために、分離用シ
リコン酸化膜（２）の下側にシリコン基板（１）と同導
電型（Ｐ型シリコン基板の場合にはボロン等）の不純物
を高濃度（Ｐ型シリコン基板の場合にはＰ＋４）に有す
る不純物層（４）を形成し、寄生トランジスタの閾値Ｖ
７Ｈを高くすることが一般に行われている。
では、素子間分離はシリコン基板（１）の選択酸化によ
って形成されたシリコン酸化膜（２）によって行われて
きた。この場合、電気的に素子間を確実に分離し、例え
ばキャパシタ電極（６）の電位が高くなった場合に発生
ずる寄生トランジスタの動作を避けるために、分離用シ
リコン酸化膜（２）の下側にシリコン基板（１）と同導
電型（Ｐ型シリコン基板の場合にはボロン等）の不純物
を高濃度（Ｐ型シリコン基板の場合にはＰ＋４）に有す
る不純物層（４）を形成し、寄生トランジスタの閾値Ｖ
７Ｈを高くすることが一般に行われている。
従来の半導体集積回路装置では、シリコン酸化膜（２）
はその端が０．３〜１．０μｍの長さに鳥の嘴状になっ
ており（一般にバーズビークｂｉｒｄ’ｓ ｂｅａｋと
呼ばれている）、その分だけ活性領域の面積が減少し、
素子の微細化や種々の電気的特性上好ましくないという
不具合があった。
はその端が０．３〜１．０μｍの長さに鳥の嘴状になっ
ており（一般にバーズビークｂｉｒｄ’ｓ ｂｅａｋと
呼ばれている）、その分だけ活性領域の面積が減少し、
素子の微細化や種々の電気的特性上好ましくないという
不具合があった。
このような不具合の対策の１つとして、第３図に示すよ
うな溝型分離法が提案されてきた。この方法は、シリコ
ン基板（１１中に深さ０．５〜数μｍの溝（１ａ）をイ
オンエツチング等の手段を用いて形成し、酸化物等の絶
縁物（２”）で溝を埋め平坦化する方法である。この方
法の場合には、ａ（ｌａ）の幅は１μｍ以下も可能であ
り、第１図に示した選択酸化法にみられるようなバーズ
ビークも発生せず、素子の微細化に有利である。
うな溝型分離法が提案されてきた。この方法は、シリコ
ン基板（１１中に深さ０．５〜数μｍの溝（１ａ）をイ
オンエツチング等の手段を用いて形成し、酸化物等の絶
縁物（２”）で溝を埋め平坦化する方法である。この方
法の場合には、ａ（ｌａ）の幅は１μｍ以下も可能であ
り、第１図に示した選択酸化法にみられるようなバーズ
ビークも発生せず、素子の微細化に有利である。
しかし、この溝型分離法の場合には、電気的に素子間を
完全に分離するためには、高濃度不純物層（４）を溝（
１ａ）の周囲に形成する必要がある。高濃度不純物層（
４）をイオン注入法で形成しようとする場合、開口部が
狭く深い溝（１ａ）の側壁は注入角度を変えても均一に
注入されない。第４図は溝（１ａ）の上からある角度で
イオン注入した場合の要部斜視図を示す。図中のａで示
した斜線領域は注入された部分を、ｂで示す領域は注入
されない部分を示す。
完全に分離するためには、高濃度不純物層（４）を溝（
１ａ）の周囲に形成する必要がある。高濃度不純物層（
４）をイオン注入法で形成しようとする場合、開口部が
狭く深い溝（１ａ）の側壁は注入角度を変えても均一に
注入されない。第４図は溝（１ａ）の上からある角度で
イオン注入した場合の要部斜視図を示す。図中のａで示
した斜線領域は注入された部分を、ｂで示す領域は注入
されない部分を示す。
また、イオン注入をシリコン基板（１１に垂直に行った
場合は、溝（ｌａ）の底面には注入されるが側壁には注
入されない。この対策として、イオン注入の代わりに溝
（１ａ）から不純物を拡散させる方法もあるが、不純物
層（４）の濃度および深さの制御が難しいという問題点
があった。
場合は、溝（ｌａ）の底面には注入されるが側壁には注
入されない。この対策として、イオン注入の代わりに溝
（１ａ）から不純物を拡散させる方法もあるが、不純物
層（４）の濃度および深さの制御が難しいという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、シリコン基板と逆導電型の不純物層と同導電
型の不純物層とによってＰＮ接合を形成した構造（以下
、Ｈｉ−Ｃ構造と称する）と比較的浅い溝とを用いて素
子間の分離を行う半導体集積回路装置を得ることを目的
とする。
たもので、シリコン基板と逆導電型の不純物層と同導電
型の不純物層とによってＰＮ接合を形成した構造（以下
、Ｈｉ−Ｃ構造と称する）と比較的浅い溝とを用いて素
子間の分離を行う半導体集積回路装置を得ることを目的
とする。
また、この発明の別の発明は、Ｈｉ−Ｃ構造と比較的深
い溝とイオン注入領域とを用いて素子間の分離を行う半
導体集積回路装置を得ることを目的とする。
い溝とイオン注入領域とを用いて素子間の分離を行う半
導体集積回路装置を得ることを目的とする。
さらに、この発明のさらに別の発明は、Ｈ４−Ｃ構造と
比較的浅い溝とを用いて素子間の分離を行う半導体集積
回路装置の製造方法を得ることを目的とする。
比較的浅い溝とを用いて素子間の分離を行う半導体集積
回路装置の製造方法を得ることを目的とする。
さらにまた、この発明のさらに別の発明は、Ｈｉ−Ｃ構
造と比較的深い溝とイオン注入領域とを用いて素子間の
分離を行う半導体集積回路装置の製造方法を得ることを
目的とする。
造と比較的深い溝とイオン注入領域とを用いて素子間の
分離を行う半導体集積回路装置の製造方法を得ることを
目的とする。
この発明に係る半導体集積回路装置は、シリコン基板の
表面がわに形成された同シリコン基板と逆導電型の第１
の不純物層とこの第１の不純物層の下位に設けられた−
１−記シリコンＪＮ板と同導電型の第２の不純物層とで
なるＩＩＩ−Ｃ構造と、上記第１の不純物層を貫ｊｍす
るように穿設された溝とを組み合わせたものである。
表面がわに形成された同シリコン基板と逆導電型の第１
の不純物層とこの第１の不純物層の下位に設けられた−
１−記シリコンＪＮ板と同導電型の第２の不純物層とで
なるＩＩＩ−Ｃ構造と、上記第１の不純物層を貫ｊｍす
るように穿設された溝とを組み合わせたものである。
また、この発明の別の発明に係る半導体集積回路装置は
、シリコン基板の表面がわに形成された同シリコン基板
と逆導電型の第１の不純物層とこの第１の不純物層の下
位に設けられた上記シリコン基板と同導電型の第２の不
純物層とでなるＴ［ｉ−Ｃ構造と、上記第１の不純物層
を貫１１ｆｉ シーに記第２の不純物層の下面の近傍に
至るように穿設された溝と、イオン注入によってｌ−配
溝の底部の近傍に形成された上記シリコン基板と同導電
型でより高濃度の第３の不純物層とを組み合わせたもの
である。
、シリコン基板の表面がわに形成された同シリコン基板
と逆導電型の第１の不純物層とこの第１の不純物層の下
位に設けられた上記シリコン基板と同導電型の第２の不
純物層とでなるＴ［ｉ−Ｃ構造と、上記第１の不純物層
を貫１１ｆｉ シーに記第２の不純物層の下面の近傍に
至るように穿設された溝と、イオン注入によってｌ−配
溝の底部の近傍に形成された上記シリコン基板と同導電
型でより高濃度の第３の不純物層とを組み合わせたもの
である。
さらに、この発明のさらに別の発明に係る半導体集積回
路装置の製造方法は、シリコン基板の表面がわに同シリ
コン基板と逆導電型の第１の不純物層を形成する工程と
、この第１の不純物層の下位にＰＮ接合を形成するよう
に上記シリコン基板と同導電型の第２の不純物層を形成
する工程と、上記シリコン基板の分離領域に上記第１の
不純物層を貫通ずるように溝を穿設する工程と、上記溝
を含む上記キャパシタ領域にキャパシタ絶縁膜を形成す
る工程と、このキャパシタ絶縁膜上にキャパシタ電極を
形成する工程とを含むものである。
路装置の製造方法は、シリコン基板の表面がわに同シリ
コン基板と逆導電型の第１の不純物層を形成する工程と
、この第１の不純物層の下位にＰＮ接合を形成するよう
に上記シリコン基板と同導電型の第２の不純物層を形成
する工程と、上記シリコン基板の分離領域に上記第１の
不純物層を貫通ずるように溝を穿設する工程と、上記溝
を含む上記キャパシタ領域にキャパシタ絶縁膜を形成す
る工程と、このキャパシタ絶縁膜上にキャパシタ電極を
形成する工程とを含むものである。
さらにまた、この発明のさらに別の発明に係る半導体集
積回路装置の製造方法は、シリコン基板の表面がわに同
シリコン基板と逆導電型の第１の不純物層を形成する工
程と、この第１の不純物層の下位にＰＮ接合を形成する
ように上記シリコン基板と同導電型の第２の不純物層を
形成する工程と、上記シリコン基板の分離領域に上記第
１の不純物層を貫通し上記第２の不純物層の下面の近傍
に至るように溝を穿設する工程と、イオン注入によって
上記シリコン基板の上記溝の底部がわの近傍に上記シリ
コン基板と同導電型でより高濃度の第３の不純物層を形
成する工程と、上記溝を含む上記キャパシタ領域にキャ
パシタ絶縁膜を形成する工程と、このキャパシタ絶縁膜
上にキャパシタ電極を形成する工程とを含むものである
。
積回路装置の製造方法は、シリコン基板の表面がわに同
シリコン基板と逆導電型の第１の不純物層を形成する工
程と、この第１の不純物層の下位にＰＮ接合を形成する
ように上記シリコン基板と同導電型の第２の不純物層を
形成する工程と、上記シリコン基板の分離領域に上記第
１の不純物層を貫通し上記第２の不純物層の下面の近傍
に至るように溝を穿設する工程と、イオン注入によって
上記シリコン基板の上記溝の底部がわの近傍に上記シリ
コン基板と同導電型でより高濃度の第３の不純物層を形
成する工程と、上記溝を含む上記キャパシタ領域にキャ
パシタ絶縁膜を形成する工程と、このキャパシタ絶縁膜
上にキャパシタ電極を形成する工程とを含むものである
。
この発明における半導体集積回路装置は、シリコン基板
のメモリキャパシタ領域に形成したＩ（ｉ−Ｃ構造と、
分１５ｆｆＪ域に形成した溝とを組み合わせることによ
って容易かつ確実に素子間の分離を行う。
のメモリキャパシタ領域に形成したＩ（ｉ−Ｃ構造と、
分１５ｆｆＪ域に形成した溝とを組み合わせることによ
って容易かつ確実に素子間の分離を行う。
また、この発明の別の発明における半導体集積回路装置
は、シリコン基板の所望のメモリキャパシタ領域に形成
したＴ（ｌ −Ｃ構造と、分離領域に形成した溝と、こ
の溝の底部の近傍にイオン注入によって形成した高濃度
不純物層とを組め合わせることによって容易かつ確実に
素子間の分離を行う。
は、シリコン基板の所望のメモリキャパシタ領域に形成
したＴ（ｌ −Ｃ構造と、分離領域に形成した溝と、こ
の溝の底部の近傍にイオン注入によって形成した高濃度
不純物層とを組め合わせることによって容易かつ確実に
素子間の分離を行う。
さらに、この発明のさらに別の発明における半導体集積
回路装置の製造方法は、キャパシタ領域にＨｉ−Ｃ構造
を形成し、分１１ｉｌｆｉＪＴ域に溝を形成して、この
溝を含むキャパシタ領域にキャパシタ絶縁層を形成する
。
回路装置の製造方法は、キャパシタ領域にＨｉ−Ｃ構造
を形成し、分１１ｉｌｆｉＪＴ域に溝を形成して、この
溝を含むキャパシタ領域にキャパシタ絶縁層を形成する
。
さらにまた、この発明のさらに別の発明における半導体
集積回路装置の製造方法は、キャパシタ領域にＨＬＣ構
造を形成し、分離領域に溝を形成して、この溝にイオン
注入して高濃度不純物層を形成した後に溝を含むキャパ
シタ領域にキャパシタ絶縁層を形成する。
集積回路装置の製造方法は、キャパシタ領域にＨＬＣ構
造を形成し、分離領域に溝を形成して、この溝にイオン
注入して高濃度不純物層を形成した後に溝を含むキャパ
シタ領域にキャパシタ絶縁層を形成する。
以下、この発明の一実施例を図について説明する。第１
図ｆａｌ 〜（ｄｌにおいて、ｆｌ）、 ４３１〜（８
１は第１図および第２図に示した従来の半導体集積回路
装置におけるものと同様のものである。（９）は絶縁物
等でなるマスク、（１０）は溝（１ａ）の底部に設けら
れた絶縁層である。
図ｆａｌ 〜（ｄｌにおいて、ｆｌ）、 ４３１〜（８
１は第１図および第２図に示した従来の半導体集積回路
装置におけるものと同様のものである。（９）は絶縁物
等でなるマスク、（１０）は溝（１ａ）の底部に設けら
れた絶縁層である。
次に、本実施例の半導体集積回路装置の製造方法につい
て説明する。まず、キャパシタ領域に相当するシリコン
基板（１，１中にシリコン基板（１）と逆導電型の不純
物層（３）をイオン注入法によって形成し、さらにそれ
よりもシリコン基板（１）中の深い位置にシリコン基板
（１１と同導電型の不純物層（４）をイオン注入により
形成して、ＰＮ接合領域を設ける（第１図ｆａｔ参照）
。次に、絶縁物等をマスク（９）にして分離領域のシリ
コン基板（１）中に反応１’ｌイオンエツチングによっ
て溝（１ａ）を形成する。このとき、溝（１ａ）の深さ
はＰＮ接合の位置よりも深くし、かつシリコン基板（１
）と同導電型の不純物層（４）の深さと同じかそれより
も浅くなるように設定する。不純物層（４）とｍ（ｌａ
）とが同程度の深さの場合には、さらに溝（１ａ）の垂
直ブノ向からシリコン基板（１）と同導電型の不純物を
イオン注入し、溝（１ａ）の底部およびそれに連なる側
面を高濃度な不純物層（４゛）で覆う（第１図（ｂｌ参
照）。次いで、マスク（９）を除去しキャパシタ絶縁膜
（５）を形成した後（第１図ｔｃ）参照）、多結晶シリ
コン等によってキャパシタ電極（６）を形成する。最後
に、ＭＯＳトランジスタのゲート（７）およびソース・
トレイン拡散領域（８）等により素子を形成し、メモリ
セルが完成する（第１図（ｄｌ参照）。
て説明する。まず、キャパシタ領域に相当するシリコン
基板（１，１中にシリコン基板（１）と逆導電型の不純
物層（３）をイオン注入法によって形成し、さらにそれ
よりもシリコン基板（１）中の深い位置にシリコン基板
（１１と同導電型の不純物層（４）をイオン注入により
形成して、ＰＮ接合領域を設ける（第１図ｆａｔ参照）
。次に、絶縁物等をマスク（９）にして分離領域のシリ
コン基板（１）中に反応１’ｌイオンエツチングによっ
て溝（１ａ）を形成する。このとき、溝（１ａ）の深さ
はＰＮ接合の位置よりも深くし、かつシリコン基板（１
）と同導電型の不純物層（４）の深さと同じかそれより
も浅くなるように設定する。不純物層（４）とｍ（ｌａ
）とが同程度の深さの場合には、さらに溝（１ａ）の垂
直ブノ向からシリコン基板（１）と同導電型の不純物を
イオン注入し、溝（１ａ）の底部およびそれに連なる側
面を高濃度な不純物層（４゛）で覆う（第１図（ｂｌ参
照）。次いで、マスク（９）を除去しキャパシタ絶縁膜
（５）を形成した後（第１図ｔｃ）参照）、多結晶シリ
コン等によってキャパシタ電極（６）を形成する。最後
に、ＭＯＳトランジスタのゲート（７）およびソース・
トレイン拡散領域（８）等により素子を形成し、メモリ
セルが完成する（第１図（ｄｌ参照）。
ナオ、＃（ｌａ）の底部の絶縁膜（１０）は、他のキャ
パシタ絶縁層（５）に比べて厚くし、寄生トランジスタ
の閾値ＶｔＵを高くして電圧マージンを拡大することも
可能である。
パシタ絶縁層（５）に比べて厚くし、寄生トランジスタ
の閾値ＶｔＵを高くして電圧マージンを拡大することも
可能である。
また、上記実施例では、ＭＯ３集積回路の単一基板につ
いて説明したが、エピタキシャル層を有する基板、ウェ
ル構造を有する場合のウェル分離においても同様の効果
が期待できる。
いて説明したが、エピタキシャル層を有する基板、ウェ
ル構造を有する場合のウェル分離においても同様の効果
が期待できる。
以」二のように、この発明によればＨｉ−Ｃ構造と溝と
を結合するように構成したので、溝の底部の周囲を確実
かつ容易にシリコン基板と同導電型で高濃度な不純物層
で囲うことができ、素子間のリークおよび寄生トランジ
スタの動作等を回避することができる半導体集積回路装
置が得られる効果がある。
を結合するように構成したので、溝の底部の周囲を確実
かつ容易にシリコン基板と同導電型で高濃度な不純物層
で囲うことができ、素子間のリークおよび寄生トランジ
スタの動作等を回避することができる半導体集積回路装
置が得られる効果がある。
また、この発明の別の発明によれば、Ｈｊ−Ｃ構造と溝
とイオン注入領域とを結合するように構成したので、溝
の底部の周囲を確実かつ容易にシリコン基板と同導電型
で高濃度な不純物層で囲うことができ、素子間のリーク
および寄生トランジスタの動作等を回避することができ
る半導体集積回路装置が得られる効果がある。
とイオン注入領域とを結合するように構成したので、溝
の底部の周囲を確実かつ容易にシリコン基板と同導電型
で高濃度な不純物層で囲うことができ、素子間のリーク
および寄生トランジスタの動作等を回避することができ
る半導体集積回路装置が得られる効果がある。
さらに、この発明のさらに別の発明によれば、Ｈ４−Ｃ
構造を形成する工程と、溝を形成する工程とを含むよう
にしたので、溝の底部の周囲を確実かつ容易にシリコン
基板と同導電型で高濃度な不純物層で囲うことができ、
素子間のリークおよび寄生トランジスタの動作等を回避
することができる半導体集積回路装置の製造方法が得ら
れる効果がある。
構造を形成する工程と、溝を形成する工程とを含むよう
にしたので、溝の底部の周囲を確実かつ容易にシリコン
基板と同導電型で高濃度な不純物層で囲うことができ、
素子間のリークおよび寄生トランジスタの動作等を回避
することができる半導体集積回路装置の製造方法が得ら
れる効果がある。
さらにまた、この発明のさらに別の発明によれば、Ｈｉ
−Ｃ構造を形成する工程と、溝を形成する工程と、イオ
ン注入領域を形成する工程とを含むようにしたので、溝
の底部の周囲を確実かつ容易にシリコン基板と同導電型
で高濃度な不純物層で囲うことができ、素子間のリーク
および寄生トランジスタの動作等を回避することができ
る半導体集積回路装置の製造方法が得られる効果がある
。
−Ｃ構造を形成する工程と、溝を形成する工程と、イオ
ン注入領域を形成する工程とを含むようにしたので、溝
の底部の周囲を確実かつ容易にシリコン基板と同導電型
で高濃度な不純物層で囲うことができ、素子間のリーク
および寄生トランジスタの動作等を回避することができ
る半導体集積回路装置の製造方法が得られる効果がある
。
第１図１ａｌ〜ｆｄｌはこの発明の一実施例による半導
体集積回路装置およびその製造方法を示す順次の断面工
程図、第２図は従来の半導体集積回路装置における素子
間分離方法の一例を示す断面図、第３図は従来の半導体
集積回路装置における素子間分離方法の他の例を示す断
面図、第４図は第３図中に示した溝の要部拡大斜視図で
ある。 （１）はシリコン基板、（１ａ）は溝、（３）は第１の
不純物層、（４）は第２の不純物層、（４°）は第３の
不純物層、（５）はキャパシタ絶縁膜、（６）はキャパ
シタ電極、（７）はゲート、（８）はソース・ドレイン
拡散層、（９）はマスク、（１０）は絶縁膜。 なお、図中、同一符号は同一または相当部分を示す。
体集積回路装置およびその製造方法を示す順次の断面工
程図、第２図は従来の半導体集積回路装置における素子
間分離方法の一例を示す断面図、第３図は従来の半導体
集積回路装置における素子間分離方法の他の例を示す断
面図、第４図は第３図中に示した溝の要部拡大斜視図で
ある。 （１）はシリコン基板、（１ａ）は溝、（３）は第１の
不純物層、（４）は第２の不純物層、（４°）は第３の
不純物層、（５）はキャパシタ絶縁膜、（６）はキャパ
シタ電極、（７）はゲート、（８）はソース・ドレイン
拡散層、（９）はマスク、（１０）は絶縁膜。 なお、図中、同一符号は同一または相当部分を示す。
Claims (4)
- （１）シリコン基板と、このシリコン基板のキャパシタ
領域の表面がわに形成された上記シリコン基板と逆導電
型の第１の不純物層と、この第１の不純物層の下位に同
第１の不純物層とＰＮ接合を形成するように設けられた
上記シリコン基板と同導電型の第２の不純物層と、上記
第１の不純物層を貫通するように穿設された溝と、この
溝を含む上記キャパシタ領域に形成されたキャパシタ絶
縁膜と、このキャパシタ絶縁膜の上に形成されたキャパ
シタ電極とを有することを特徴とする半導体集積回路装
置。 - （２）シリコン基板と、このシリコン基板のキャパシタ
領域の表面がわに形成された上記シリコン基板と逆導電
型の第１の不純物層と、この第１の不純物層の下位に同
第１の不純物層とＰＮ接合を形成するように設けられた
上記シリコン基板と同導電型の第２の不純物層と、上記
第１の不純物層を貫通し上記第２の不純物層の下面の近
傍に達するように穿設された溝と、イオン注入によって
上記溝の底部の近傍に形成された上記シリコン基板と同
導電型でより高濃度の第３の不純物層と、上記溝を含む
上記キャパシタ領域に形成されたキャパシタ絶縁膜と、
このキャパシタ絶縁膜の上に形成されたキャパシタ電極
とを有することを特徴とする半導体集積回路装置。 - （３）１トランジスタ１コンデンサ型半導体集積回路装
置のメモリセル領域における素子間分離を行う半導体集
積回路装置の製造方法において、シリコン基板のキャパ
シタ領域の表面がわに同シリコン基板と逆導電型の第１
の不純物層を形成する工程と、この第１の不純物層の下
位にＰＮ接合を形成するように上記シリコン基板と同導
電型の第２の不純物層を形成する工程と、上記シリコン
基板の分離領域に上記第１の不純物層を貫通するように
溝を穿設する工程と、上記溝を含む上記キャパシタ領域
にキャパシタ絶縁膜を形成する工程と、このキャパシタ
絶縁膜の上にキャパシタ電極を形成する工程とを含むこ
とを特徴とする半導体集積回路装置の製造方法。 - （４）１トランジスタ１コンデンサ型半導体集積回路装
置のメモリセル領域における素子間分離を行う半導体集
積回路装置の製造方法において、シリコン基板のキャパ
シタ領域の表面がわに同シリコン基板と逆導電型の第１
の不純物層を形成する工程と、この第１の不純物層の下
位に同第１の不純物層とＰＮ接合を形成するように上記
シリコン基板と同導電型の第２の不純物層を形成する工
程と、上記シリコン基板の分離領域に上記第１の不純物
層を貫通し上記第２の不純物層の下面の近傍に達するよ
うに溝を穿設する工程と、イオン注入によって上記溝の
底部がわの近傍に上記シリコン基板と同導電型でより高
濃度の第３の不純物層を形成する工程と、上記溝を含む
上記キャパシタ領域にキャパシタ絶縁膜を形成する工程
と、このキャパシタ絶縁膜の上にキャパシタ電極を形成
する工程とを含むことを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209772A JPH0654793B2 (ja) | 1985-09-21 | 1985-09-21 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209772A JPH0654793B2 (ja) | 1985-09-21 | 1985-09-21 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269544A true JPS6269544A (ja) | 1987-03-30 |
| JPH0654793B2 JPH0654793B2 (ja) | 1994-07-20 |
Family
ID=16578351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209772A Expired - Lifetime JPH0654793B2 (ja) | 1985-09-21 | 1985-09-21 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654793B2 (ja) |
-
1985
- 1985-09-21 JP JP60209772A patent/JPH0654793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654793B2 (ja) | 1994-07-20 |
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