TW201826275A

TW201826275A - 電阻式記憶裝置及其選擇性寫入電路和操作方法

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Publication number: TW201826275A
Application number: TW106128979A
Authority: TW
Inventors: 朴起德
Original assignee: 愛思開海力士有限公司
Priority date: 2016-10-14
Filing date: 2017-08-25
Publication date: 2018-07-16
Also published as: CN107958685B; TWI742145B; US9947404B1; US20180108411A1; KR102636091B1; CN107958685A; KR20180041327A

Abstract

電阻式記憶裝置可以包括記憶單元陣列和選擇性寫入電路。記憶單元陣列可以包括耦接在多個字元線與多個位元線之間的多個電阻式記憶單元。基於針對寫入操作所提供的輸入數據的邏輯位準，選擇性寫入電路可以確定是否對計畫要執行下一寫入操作的記憶單元執行預讀取/比較操作。選擇性寫入電路可以根據預讀取/比較操作的確定結果來控制記憶單元陣列的寫入操作。

Description

電阻式記憶裝置及其選擇性寫入電路和操作方法

各個實施例總體而言可以關於半導體裝置，且更具體而言關於電阻式記憶裝置及其選擇性寫入電路和操作方法。

電阻式記憶裝置可以是記憶裝置，該記憶裝置透過改變設置在一對電極之間的數據儲存材料層的電阻狀態來將數據儲存在數據儲存材料層中。電阻式記憶裝置利用由電壓或電流導致的數據儲存材料層的電阻改變。

電阻式記憶裝置的示例可以包括相變隨機存取記憶體（PRAM）。PRAM的單位記憶單元可以包含存取元件和由相變材料製成的數據儲存材料層。當預設電壓被施加到字元線以將數據寫入（編程）到PRAM中以及寫入脈衝被施加到位元線時，數據儲存材料層的電阻狀態可以從低電阻狀態變為高電阻狀態，或反之亦然。例如，數據儲存材料層的相可以從晶態變為非晶態，或反之亦然。

電阻式記憶裝置的寫入操作所需要的電流量可能是決定電阻式記憶裝置的操作性能和效率的重要因素。

因此，重要的是使寫入操作所需的電流量最小化。

相關申請案的交叉引用：本申請案請求2016年10月14日在韓國智慧財產局提交的韓國專利申請案第10-2016-0133319號的優先權，其全部內容透過引用合併於此。

在本發明的一個實施例中，電阻式記憶裝置可以包括記憶單元陣列和選擇性寫入電路。記憶單元陣列可以包括耦接在多個字元線與多個位元線之間的多個電阻式記憶單元。選擇性寫入電路可以基於針對寫入操作所提供的輸入數據的邏輯位準，確定是否對計畫要執行下一寫入操作的記憶單元執行預讀取/比較操作。選擇性寫入電路可以根據預讀取/比較操作的確定結果來控制記憶單元陣列的寫入操作。

在本發明的一個實施例中，選擇性寫入電路可以包括預讀取控制電路、讀取電路、比較電路和寫入電路。預讀取控制電路可以基於輸入數據的邏輯位準和讀取命令產生讀取致能信號。讀取電路可以回應於讀取致能信號，讀取儲存在計畫要執行下一寫入操作的記憶單元中的數據以及輸出讀取數據。比較電路可以根據讀取數據與輸入數據的比較結果產生寫入控制信號。寫入電路可以回應於寫入控制信號來操作。

在本發明的一個實施例中，公開了一種電阻式記憶裝置的操作方法，所述電阻式記憶裝置包括記憶電路和被配置成將數據寫入記憶電路中的選擇性寫入電路，所述方法可以包括：基於輸入數據的邏輯位準和讀取命令，經由選擇性寫入電路產生讀取致能信號。所述方法可以包括：當讀取致能信號被致能時，透過讀取儲存在計畫要執行下一寫入操作的記憶單元中的數據來輸出讀取數據。所述方法可以包括：根據讀取數據與輸入數據的比較結果，產生寫入控制信號。所述方法可以包括：回應於寫入控制信號，控制寫入操作。

下面在標題為「具體實施方式」的段落描述這些和其它特徵、方面和實施例。

將參照附圖更加詳細地描述本發明的各個實施例。附圖是各個實施例（和中間結構）的示意圖。如此，可以預期由於例如製造技術和/或誤差導致的圖示的配置和形狀的變化。因此，所描述的實施例不應理解為限於本文所圖示的具體配置和形狀，而是可以包括不脫離如所附申請專利範圍所限定的本發明的精神和範圍的配置和形狀方面的差異。

本文參照本發明的理想實施例的截面圖和/或平面圖來描述本發明。然而，本發明的實施例不應理解為限制本發明的概念。儘管將會示出和描述本發明的幾個實施例，但是本領域技術人員將理解，在不脫離本發明的原則和精神的前提下可以在這些實施例中進行改變。

圖1是說明根據一個實施例的電阻式記憶裝置的示例的圖。

參見圖1，根據一個實施例的電阻式記憶裝置10可以包括記憶電路110和選擇性寫入電路120。

記憶電路110可以包括記憶單元陣列112、行選擇電路114以及列選擇電路116。

記憶單元陣列112可以包括耦接在多個字元線與多個位元線之間的多個記憶單元。記憶單元可以是電阻式記憶單元，例如，PRAM記憶單元。

在一個實施例中，記憶單元陣列112可以包括多個區塊，這是一個單位的記憶單元陣列。每個區塊可以包括耦接在多個字元線與多個位元線之間的多個電阻式記憶單元。區塊可以包括包含多個記憶單元的多個塊。此外，記憶單元陣列可以劃分為多個頁。可以以一頁為基礎對頁執行電阻式記憶裝置的寫入操作，且可以同時對多個頁執行寫入操作。

構成記憶單元陣列112的每個記憶單元可以是每一個記憶單元儲存一位元數據的單位準單元（SLC），或者可以是每一個記憶單元儲存兩位元或多更位元數據的多位準單元（MLC）。

行選擇單元114和列選擇單元116可以是位址解碼器。行選擇單元114可以接收位址信號以將位址信號解碼和獲得要存取的記憶單元的行位址，例如，要存取的記憶單元的字元線位址。列選擇單元116可以接收位址信號以將位址信號解碼和獲得要存取的記憶單元的列位址，例如，要存取的記憶單元的位元線位址。

根據針對寫入操作所提供的輸入數據DIN的邏輯位準，選擇性寫入電路120可以基於預讀取/比較操作的結果執行寫入操作，或者可以在不執行預讀取/比較操作的情況下執行寫入操作。例如，如果輸入數據DIN具有特定的邏輯位準，則選擇性寫入電路120可以省略預讀取/比較操作。

預讀取/比較操作可以是這樣的操作，即讀取儲存在計畫要執行下一寫入操作的記憶單元中的數據並且比較之前儲存的數據與輸入數據DIN。這裡，輸入數據DIN可以是當前接收的要寫入記憶單元中的數據。

選擇性寫入電路120可以基於預讀取/比較操作的結果對記憶單元執行寫入操作。例如，只有當之前儲存的數據與輸入數據DIN不同時，才可以對記憶單元執行寫入操作。然而，在一個實施例中，只要輸入數據DIN在被寫入記憶單元時具有消耗較大量電荷的邏輯位準，就可以執行預讀取/比較操作。如果輸入數據DIN在被寫入記憶單元時具有消耗較小量電荷的邏輯位準，則選擇性寫入電路120可以省略預讀取/比較操作，並且在不執行預讀取/比較操作的情況下執行寫入操作。

在一個實施例中，選擇性寫入電路120可以包括預讀取控制電路122、讀取電路124、比較電路126以及寫入電路128。

預讀取控制電路122可以基於針對寫入操作提供的輸入數據DIN確定是否執行預讀取操作。例如，預讀取控制電路122可以回應於針對寫入操作提供的輸入數據DIN確定輸入數據DIN的位準，以及可以回應於讀取命令輸出讀取致能信號RB_EN。

在一個實施例中，預讀取控制電路122可以在輸入數據DIN具有第一位準時致能讀取致能信號RB_EN，並且可以在輸入數據DIN具有第二位準時失能讀取致能信號RB_EN。例如，讀取致能信號RB_EN可以在「設置」數據被寫入時被致能，而在「重設」數據被寫入時被失能。

換言之，當輸入數據DIN的邏輯位準是這樣的邏輯位準，即在該邏輯位準被寫入時消耗較大量的電荷時，預讀取控制電路122可以致能讀取致能信號RB_EN，並且當輸入數據DIN的邏輯位準是這樣的邏輯位準，即在該邏輯位準被寫入時消耗較小量的電荷時，預讀取控制電路122可以失能讀取致能信號RB_EN。

讀取電路124可以回應於讀取致能信號RB_EN來操作。當讀取致能信號RB_EN被致能時，讀取電路124可以基於將要執行下一寫入操作的記憶單元的單元數據，輸出讀取數據PRD。例如，讀取電路124可以基於由與將要執行下一寫入操作的記憶單元耦接的位元線BL的電壓位準所表示的單元數據，輸出讀取數據PRD。當讀取致能信號RB_EN被失能時，讀取電路124可以不操作。

比較電路126可以透過比較讀取數據PRD的邏輯位準和輸入數據DIN的邏輯位準來產生寫入控制信號WCON。

在一個實施例中，比較電路126可以在讀取數據PRD的邏輯位準等於輸入數據DIN的邏輯位準時失能寫入控制信號WCON，並且可以在讀取數據PRD的邏輯位準與輸入數據DIN的邏輯位準不同時致能寫入控制信號WCON。

當讀取致能信號RB_EN被失能且讀取數據PRD不從讀取電路124提供時，比較電路126可以致能寫入控制信號WCON。

寫入電路128可以回應於寫入控制信號WCON來操作。當寫入控制信號WCON被致能時，寫入電路128可以產生與輸入數據DIN的邏輯位準相對應的寫入脈衝並且將所產生的寫入脈衝施加到位元線BL。

在諸如PRAM的電阻式記憶裝置中，「設置」數據寫入操作中的功耗量可以比「重設」數據寫入操作的功耗量大。在一個實施例中，在「設置」數據被寫入電阻式記憶裝置之前，讀取致能信號RB_EN可以被致能以執行預讀取操作。這裡，只有當輸入數據DIN的邏輯位準與讀取數據PRD的邏輯位準不同時才可以執行預讀取操作。當「重設」數據被寫入電阻式記憶裝置時，讀取致能信號RB_EN可以被失能，使得可以在不執行預讀取操作的情況下執行寫入操作。

電阻式記憶裝置的讀取操作中所需要的電荷量可以比某些數據的寫入操作中所需要的電荷量大。因此，透過省略關於某些數據（例如，「重設」數據）的預讀取操作，電阻式記憶裝置可以降低功耗。

圖2是示出根據一個實施例的預讀取控制電路的示例的圖。

參見圖2，預讀取控制電路122可以包括確定電路210和控制信號產生電路220。

確定電路210可以透過確定輸入數據DIN的邏輯位準來產生確定信號DEF。在一個實施例中，預讀取控制電路122可以包括至少一個反相器，但本發明不限於此。

控制信號產生電路220可以回應於確定信號DEF和讀取命令RD，輸出讀取致能信號RB_EN。

在一個實施例中，當讀取命令RD被致能時，如果確定信號DEF處在預設的位準，則控制信號產生電路220可以失能讀取致能信號RB_EN。當讀取命令RD被失能時，不管確定信號DEF的位準如何，控制信號產生電路220都可以失能讀取致能信號RB_EN。

在一個實施例中，控制信號產生電路220可以包括AND運算電路（例如，AND閘）或者NAND運算電路（例如，NAND閘），但本發明不限於此。

在執行預讀取操作時，當輸入數據DIN的邏輯位準為特定的位準（例如，由高電阻狀態所表示的邏輯位準）時，讀取致能信號RB_EN可以被失能。

例如，用來執行「設置」數據讀取操作的電荷量可以是10 pC，用來執行「設置」數據寫入操作的電荷量可以是40 pC。此外，用來執行「重設」數據讀取操作的電荷量可以是8 pC，用來執行「重設」數據寫入操作的電荷量可以是6 pC。

當不管要寫入的數據的邏輯位準如何，預讀取操作總能在執行寫入操作時被執行時，在下表1中示出用於執行預讀取操作和寫入操作兩者的電荷總量。

[表1]

當在要寫入的數據具有特定的位準（例如，由高電阻狀態所表示的邏輯位準）的情況下省略預讀取操作時，在下表2中示出用於執行預讀取操作和寫入操作兩者的電荷總量。

[表2]

從上表中可以看出，當重設數據被寫入時，可以透過省略預讀取操作來降低總功耗。

一些預讀取操作（例如，在輸入數據DIN是「重設」數據時要執行的預讀取操作）另外需要的電功率的節省可以提高PRAM的操作效率。

此外，還可以抑制因為預讀取操作的重複而另外出現的電阻漂移，因而可以提高PRAM的可靠性和壽命。

圖3至圖5是示出根據實施例的記憶單元的示例性配置的圖。

圖3示出包括串聯耦接的儲存節點SN和存取元件D的記憶單元MC-1的示例。

儲存節點SN可以包含電阻值根據施加的電流而改變的材料。存取元件D可以是垂直通道電晶體。可選擇地，存取元件D可以是水平通道電晶體。

圖4示出記憶單元MC-2的示例，在記憶單元MC-2中，儲存節點SN與存取元件OTS串聯耦接。這裡，存取元件OTS可以是雙向閾值切換裝置。

圖5示出記憶單元MC-3的示例，在記憶單元MC-3中，儲存節點SN與存取元件TR串聯耦接。這裡，存取元件TR可以是電晶體。在一個實施例中，存取元件TR可以是MOS電晶體。例如，存取元件TR可以是垂直通道MOS電晶體。

圖6是示出根據一個實施例的記憶單元陣列的示例性配置的圖。

圖6中所示的記憶單元陣列112-1可以具有交叉點陣列結構。

例如，第一記憶單元MC1可以被佈置在第一接線L1與第二接線L2之間，且第二記憶單元MC2可以被佈置在第二接線L2與第三接線L3之間。

第二接線L2可以被佈置在第一接線L1之上，第一接線L1佈置在基底（未示出）之上。第三接線L3可以被佈置在第二接線L2之上。

第一記憶單元MC1和第二記憶單元MC2可以相對於第二接線L2對稱，但本發明不限於此。

圖7至圖11是示出根據本發明的各個實施例的電子裝置的示例的圖。

圖7是示出根據本發明的一個實施例的作為電子裝置的處理器的示例的圖。

參見圖7，處理器30可以包括控制器310、算數運算單元320、儲存單元330以及高速緩衝記憶單元340。

控制器310可以回應於從外部裝置提供的命令和數據信號來控制處理器30的整體操作，諸如命令解碼、數據輸入/輸出和數據處理。

算數運算單元320可以根據經控制器310解碼的命令來執行數個算數運算。算數運算單元320可以包括至少一個數學和邏輯單元（ALU），但本發明不限於此。

儲存單元330可以用作暫存器，並且可以將數據儲存在處理器30中。儲存單元330可以包括數據暫存器、位址暫存器、浮點暫存器和其它各種暫存器。儲存單元330可以儲存位址，該位址中儲存有算數運算單元320中正在處理或要處理的數據。

儲存單元330可以包括電阻式記憶裝置，例如，儲存單元330可以包括如圖1中所示的選擇性寫入電路。因此，當執行使用較大量的電荷的寫入操作時，儲存單元330可以在執行預讀取操作之後執行寫入操作，而當執行使用較小量的電荷的寫入操作時，儲存單元330可以在不執行預讀取操作的情況下執行寫入操作。

高速緩衝記憶單元340可以用作暫時儲存空間。

圖7中所示的處理器30可以是電子裝置的中央處理單元（CPU）、圖形處理單元（GPU）、數位信號處理器（DSP）、應用處理器（AP）等。

圖8和圖9是示出根據本發明技術精神的各個實施例的作為電子裝置的數據處理系統的示例的圖。

圖8中所示的數據處理系統40可以包括處理器410、介面420、主記憶裝置430以及輔助記憶裝置440。

數據處理系統40可以執行輸入、處理、輸出、通訊、儲存等以執行一系列數據處理的操作，並且數據處理系統40可以是電子裝置，諸如電腦伺服器、個人便攜式終端機、便攜式電腦、網路平板電腦、無線終端機、行動通訊終端機、數位內容播放機、照相機、衛星導航系統、視訊照相機、磁帶錄音機、遠端資訊處理設備、音訊/視訊（AV）系統或智慧電視（TV）。

在一個實施例中，數據處理系統40可以是數據儲存裝置。數據處理系統40可以是碟式裝置諸如硬碟、光學驅動器、固態硬碟或者數位化多功能光碟（DVD），或者可以是卡式裝置諸如通用序列匯流排（USB）記憶體、安全數位（SD）卡、記憶卡、智慧媒體卡、內部/外部多媒體卡或緊湊型快閃記憶體卡。

處理器410可以經由介面420在數據處理系統40與外部裝置之間交換數據，並且處理器410可以執行整體操作，諸如將經由介面420從外部裝置輸入的命令的解碼，以及系統中儲存的數據的操作或比較。

介面420可以提供其中命令和數據在外部裝置與數據處理系統40之間是可交換的環境。根據數據處理系統40的應用環境，介面420可以是人機介面裝置，包括輸入裝置（例如，鍵盤、按鍵、滑鼠、語音辨識裝置等）和輸出裝置（例如，顯示器、揚聲器等），或者介面420可以是卡式介面裝置或碟式介面裝置（例如，整合裝置電路（IDE）、小型電腦系統介面（SCSI）、序列先進技術附件（SATA）、外部SATA（eSATA）、個人電腦記憶卡（PCMCIA等）。

主記憶裝置430可以儲存數據處理系統40的操作所需要的應用程式、控制信號、數據等，並且可以用作可以從輔助儲存裝置440傳輸程式或數據以執行程式的儲存空間。可以利用電阻式記憶裝置來實現主記憶裝置430。

輔助記憶裝置440可以是用於儲存程式碼、數據等的空間，並且可以是高容量記憶裝置。例如，可以利用電阻式記憶裝置來實現輔助記憶裝置440。

主記憶裝置430和輔助記憶裝置440可以包括圖1中所示的選擇性寫入電路。因此，當執行使用較大量的電荷的寫入操作時，主記憶裝置430和輔助記憶裝置440可以在執行預讀取操作之後執行寫入操作，而當執行使用較小量的電荷的寫入操作時，主記憶裝置430和輔助記憶裝置440可以在不執行預讀取操作的情況下執行寫入操作。

圖9中所示的數據處理系統50可以包括記憶體控制器510和包括電阻式記憶裝置的非揮發性記憶裝置（NVM）520。

記憶體控制器510可以回應於來自主機的請求來存取非揮發性記憶裝置520。記憶體控制器510可以包括處理器511、工作記憶體513、主機介面（IF）515以及記憶介面（IF）517。

處理器511可以控制記憶體控制器510的整體操作。工作記憶體513可以儲存記憶體控制器510的操作所需要的應用程式、數據、控制信號等。

主機介面515可以執行用於主機與記憶體控制器510之間的數據和控制信號的交換的協定轉換，記憶介面517可以執行用於記憶體控制器510與非揮發性記憶裝置520之間的數據和控制信號的交換的協定轉換。

在一個實施例中，非揮發性記憶裝置520和/或工作記憶體513可以包括圖1中所示的選擇性寫入電路。因此，當執行使用較大量的電荷的寫入操作時，非揮發性記憶裝置520可以在執行預讀取操作之後執行寫入操作，而當執行使用較小量的電荷的寫入操作時，非揮發性記憶裝置520可以在不執行預讀取操作的情況下執行寫入操作。圖9中所示的數據處理系統50可以用在便攜電子裝置的內部/外部記憶卡或碟式裝置中。數據處理系統50可以用作影像處理器和其它應用晶片組。

圖10和圖11是示出根據本發明的各個實施例的電子裝置的示例的圖。

圖10中所示的電子裝置60可以包括處理器601、記憶體控制器603、非揮發性記憶裝置（NVM）605、輸入/輸出（I/O）裝置607以及功能模組600。

記憶體控制器603可以回應於處理器601所提供的控制信號來控制非揮發性記憶裝置605的數據處理操作，諸如寫入操作和讀取操作。

在非揮發性記憶裝置605中被編程的數據可以回應於記憶體控制器603和處理器601所提供的控制信號來經由I/O裝置607輸出。例如，I/O裝置607可以包括顯示裝置、揚聲器裝置等。

在一個實施例中，非揮發性記憶裝置605可以包括圖1中所示的電阻式記憶裝置，如圖1中所示，電阻式記憶裝置可以包括選擇性寫入電路。因此，當執行使用較大量的電荷的寫入操作時，非揮發性記憶裝置605可以在執行預讀取操作之後執行寫入操作，而當執行使用較小量的電荷的寫入操作時，非揮發性記憶裝置605可以在不執行預讀取操作的情況下執行寫入操作。

I/O裝置607還可以包括輸入裝置，並且I/O裝置607可以經由輸入裝置來輸入用於控制處理器601的操作的控制信號或處理器601中要處理的數據。

在一個實施例中，記憶體控制器603可以作為處理器601的一部分或者作為與處理器601獨立的晶片組來實現。

功能模組600可以是可以執行根據圖10所示的電子裝置60的應用示例選中的功能的模組，並且圖10中示出了作為功能模組600的示例的通訊模組609和影像感測器611。

通訊模組609可以提供電子裝置60耦接到有線通訊網路或無線通訊網路以交換數據和控制信號的通訊環境。

影像感測器611可以將光學影像轉換為數位影像信號，並且將數位影像信號傳輸到處理器601和記憶體控制器603。

當功能模組600包括通訊模組609時，圖10的電子裝置60可以是便攜式通訊裝置諸如無線通訊終端機。當功能模組600包括影像感測器611時，電子裝置60可以是數位照相機、數位攝影機或數位照相機和數位攝影機中的任何一個所附接的電子系統（例如，個人電腦（PC）、膝上型電腦、行動通訊終端機等）。

電子裝置60還可以包括通訊模組609和影像感測器611兩者。

圖11中所示的電子裝置70可以包括卡介面701、記憶體控制器703以及非揮發性記憶裝置（NVM）705。

圖11是示出用作記憶卡或智慧卡的電子裝置70的示例的圖，且圖11中所示的電子裝置70可以是PC卡、多媒體卡、嵌入式多媒體卡、安全數位卡和通用序列匯流排（USB）驅動器中的一種。

卡介面701可以根據主機的協定，對主機與記憶體控制器703之間的數據交換執行交互作用。在一個實施例中，卡介面701可以是可以支援在主機中使用的協定的硬體。可選擇地，卡介面701可以是安裝在支援用在主機中的協定的硬體中的軟體，或者可以是信號傳輸方法。

記憶體控制器703可以控制非揮發性記憶裝置705 與卡介面701之間的數據交換。

非揮發性記憶裝置705可以採用圖1中所示的電阻式記憶裝置10，例如，電阻式記憶裝置可以包括圖1中所示的選擇性寫入電路。因此，當執行使用較大量的電荷的寫入操作時，非揮發性記憶裝置705可以在執行預讀取操作之後執行寫入操作，而當執行使用較小量的電荷的寫入操作時，非揮發性記憶裝置705可以在不執行預讀取操作的情況下執行寫入操作。

本發明的上述實施例意在說明出本發明而並非限制本發明。各種替換方案和等同方案都是可能的。本發明不限於本文所描述的實施例。本發明也不限於半導體裝置的任何具體類型。其它添加、減少或修改相對於本發明是顯而易見的且意圖落入所附申請專利的範圍之內。

10‧‧‧電阻式記憶裝置

110‧‧‧記憶電路

112‧‧‧記憶單元陣列

112-1‧‧‧記憶單元陣列

114‧‧‧行選擇電路

116‧‧‧列選擇電路

120‧‧‧選擇性寫入電路

122‧‧‧預讀取控制電路

124‧‧‧讀取電路

126‧‧‧比較電路

128‧‧‧寫入電路

210‧‧‧確定電路

220‧‧‧控制信號產生電路

30‧‧‧處理器

310‧‧‧控制器

320‧‧‧算數運算單元

330‧‧‧儲存單元

340‧‧‧高速緩衝記憶單元

40‧‧‧數據處理系統

410‧‧‧處理器

420‧‧‧介面

430‧‧‧主記憶裝置

440‧‧‧輔助記憶裝置

50‧‧‧數據處理系統

510‧‧‧記憶體控制器

511‧‧‧處理器

513‧‧‧工作記憶體

515‧‧‧主機介面

517‧‧‧記憶介面

520‧‧‧非揮發性記憶裝置

60‧‧‧電子裝置

600‧‧‧功能模組

601‧‧‧處理器

603‧‧‧記憶體控制器

605‧‧‧非揮發性記憶裝置

607‧‧‧輸入/輸出裝置

609‧‧‧通訊模組

611‧‧‧影像感測器

70‧‧‧電子裝置

701‧‧‧卡介面

703‧‧‧記憶體控制器

705‧‧‧非揮發性記憶裝置

BL‧‧‧位元線

D‧‧‧存取元件

DEF‧‧‧確定信號

DIN‧‧‧輸入數據

L1‧‧‧第一接線

L2‧‧‧第二接線

L3‧‧‧第三接線

MC-1‧‧‧記憶單元

MC-2‧‧‧記憶單元

MC-3‧‧‧記憶單元

NVM‧‧‧非揮發性記憶裝置

OTS‧‧‧存取元件

PRD‧‧‧讀取數據

RB_EN‧‧‧讀取致能信號

RD‧‧‧讀取命令

SN‧‧‧儲存節點

TR‧‧‧存取元件

WCON‧‧‧寫入控制信號

從結合附圖進行的以下詳細描述可以更加清楚地理解本發明主題的上述和其它方面、特徵和優點，在附圖中：圖1是示出根據本發明的一個實施例的電阻式記憶裝置的示例的圖；圖2是示出根據本發明的一個實施例的預讀取控制電路的示例的圖；圖3至圖5是示出根據本發明的實施例的記憶單元的示例性配置的圖；圖6是示出根據本發明的一個實施例的記憶單元陣列的示例性配置的圖；以及圖7至圖11是示出根據本發明的實施例的電子裝置的示例的圖。

無

Claims

一種電阻式記憶裝置，包括：記憶單元陣列，其包括耦接在多個字元線與多個位元線之間的多個電阻式記憶單元；以及選擇性寫入電路，其被配置成基於針對寫入操作所提供的輸入數據的邏輯位準，確定是否對計畫要執行下一寫入操作的記憶單元執行預讀取/比較操作，選擇性寫入電路根據預讀取/比較操作的確定結果來控制記憶單元陣列的寫入操作。
如請求項1所述的電阻式記憶裝置，其中，預讀取/比較操作包括讀取儲存在計畫要執行下一寫入操作的記憶單元中的數據和比較之前儲存的數據與輸入數據的操作。
如請求項1所述的電阻式記憶裝置，其中，當輸入數據的邏輯位準是需要電阻式記憶裝置在寫入輸入數據時使用較大量電荷的邏輯位準時，選擇性寫入電路基於預讀取/比較操作的結果執行寫入操作，而當輸入數據的邏輯位準是需要電阻式記憶裝置在寫入輸入數據時使用較小量電荷的邏輯位準時，選擇性寫入電路在不執行預讀取/比較操作的情況下執行寫入操作。
如請求項1所述的電阻式記憶裝置，其中，當輸入數據是由記憶單元的低電阻狀態所表示的數據時，選擇性寫入電路基於預讀取/比較操作的結果執行寫入操作，而當輸入數據是由記憶單元的高電阻狀態所表示的數據時，選擇性寫入電路在不執行預讀取/比較操作的情況下執行寫入操作。
如請求項1所述的電阻式記憶裝置，其中，當預讀取/比較操作的結果是記憶單元中之前儲存的數據的邏輯位準等於輸入數據的邏輯位準時，選擇性寫入電路省略寫入操作。
如請求項1所述的電阻式記憶裝置，其中，當預讀取/比較操作的結果是記憶單元中之前儲存的數據的邏輯位準與輸入數據的邏輯位準不同時，選擇性寫入電路執行寫入操作。
一種選擇性寫入電路，包括：預讀取控制電路，其被配置成基於輸入數據的邏輯位準和讀取命令產生讀取致能信號；讀取電路，其被配置成回應於讀取致能信號，讀取儲存在計畫要執行下一寫入操作的記憶單元中的數據以及輸出讀取數據；比較電路，其被配置成根據讀取數據與輸入數據的比較結果產生寫入控制信號；以及寫入電路，其被配置成回應於寫入控制信號來操作。
如請求項7所述的選擇性寫入電路，其中，預讀取控制電路包括：確定電路，其被配置成透過確定輸入數據的邏輯位準來產生確定信號；以及控制信號產生電路，其被配置成當讀取命令被致能且確定信號處在預設的位準時失能讀取致能信號，並且當讀取命令被失能時失能讀取致能信號。
如請求項7所述的選擇性寫入電路，其中，預讀取控制電路包括：確定電路，其被配置成透過確定輸入數據的邏輯位準來產生確定信號；以及控制信號產生電路，其被配置成當在讀取命令被致能的狀態下且確定信號不處在預設的位準時致能讀取致能信號。
如請求項7所述的選擇性寫入電路，其中，當讀取命令被致能且讀取致能信號被失能時，比較電路致能寫入控制信號。
如請求項7所述的選擇性寫入電路，其中，當寫入控制信號被致能時，寫入電路產生與輸入數據的邏輯位準相對應的寫入脈衝。
如請求項7所述的選擇性寫入電路，其中，當寫入控制信號被失能時，寫入電路不操作。
如請求項7所述的選擇性寫入電路，其中，當輸入數據處在第一位準時，預讀取控制電路致能讀取致能信號。
如請求項13所述的選擇性寫入電路，其中，第一位準是由低電阻狀態所表示的邏輯位準。
如請求項7所述的選擇性寫入電路，其中，當輸入數據處在第二位準時，預讀取控制電路失能讀取致能信號。
如請求項15所述的選擇性寫入電路，其中，第二位準是由高電阻狀態所表示的邏輯位準。
一種電阻式記憶裝置的操作方法，所述電阻式記憶裝置包括記憶電路和被配置成將數據寫入記憶電路中的選擇性寫入電路，所述方法包括：基於輸入數據的邏輯位準和讀取命令，產生讀取致能信號；當讀取致能信號被致能時，透過讀取儲存在計畫要執行下一寫入操作的記憶單元中的數據來輸出讀取數據；根據讀取數據與輸入數據的比較結果，產生寫入控制信號；以及回應於寫入控制信號，控制寫入操作。
如請求項17所述的方法，還包括透過確定輸入數據的邏輯位準產生確定信號，其中，產生讀取致能信號還包括：當讀取命令被致能且確定信號處在預設的位準時失能讀取致能信號，以及當讀取命令被失能時失能讀取致能信號；以及當在讀取命令被致能的狀態下且確定信號不處在預設的位準時，使讀取致能信號致能。
如請求項17所述的方法，其中，產生寫入控制信號還包括當讀取命令被致能且讀取致能信號被失能時致能寫入控制信號。
如請求項17所述的方法，其中，當寫入控制信號被致能時，寫入電路產生與輸入數據的邏輯位準相對應的寫入脈衝。