KR20190019543A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 호스트 장치로부터 수신된 복수의 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들 각각에 대응하는 리드 영역들을 모두 포함하는 리드 범위를 연산하고, 연산된 리드 범위를 동시에 리드할 통합 리드 커맨드를 생성하여 상기 불휘발성 메모리 장치로 제공하는 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 특정 메모리 셀의 특성 저하를 방지하고, 리드 성능이 향상된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 및 호스트 장치로부터 수신된 복수의 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들 각각에 대응하는 리드 영역들을 모두 포함하는 리드 범위를 연산하고, 연산된 리드 범위를 동시에 리드할 통합 리드 커맨드를 생성하여 상기 불휘발성 메모리 장치로 제공하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 호스트 장치로부터 수신된 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들을 검출하는 단계; 상기 검출된 리드 커맨드들 각각의 리드할 영역들을 모두 포함하는 리드 범위를 연산하는 단계; 및 상기 연산된 리드 범위 내에 포함된 리드 영역들을 동시에 리드하기 위한 통합 리드 커맨드를 생성하여 불휘발성 메모리 장치로 제공하는 단계를 포함한다.
본 실시 예들에 따르면, 동일한 물리 어드레스에 대한 복수의 리드 커맨드들이 리드할 영역들에 저장된 데이터들을 1 회의 센싱 및 전송 동작을 통해 동시에 독출하여 컨트롤러의 랜덤 액세스 메모리에 저장할 수 있다.
이에 따라, 특정 메모리 셀에 대한 센싱 동작이 감소되고, 그 결과, 특정 메모리 셀의 특성이 저하되는 문제를 방지할 수 있다.
또한, 복수의 리드 커맨드들에 대한 리드 데이터들이 랜덤 액세스 메모리에 저장되고, 각 리드 커맨드 별 리드 데이터를 랜덤 액세스 메모리에서 리드하여 즉시 호스트 장치로 전송함에 따라, 리드 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 구성을 개략적으로 도시한 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 구성을 개념적으로 도시한 도면이다.
도 4는 도 1의 랜덤 액세스 메모리의 구성을 개념적으로 도시한 도면이다.
도 5는 도 1의 리드 커맨드 매니저의 구성을 개념적으로 도시한 도면이다.
도 6은 리드 커맨드의 필드 구성을 개념적으로 도시한 도면이다.
도 7은 리드 커맨드 매니저가 리드 범위를 연산하고, 통합 리드 커맨드를 생성하는 동작을 개념적으로 도시한 도면이다.
도 8은 통합 리드 커맨드에 의해 독출된 리드 데이터가 랜덤 액세스 메모리에 저장된 예를 도시한 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 도 10에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이고, 도 2는 도 1의 불휘발성 메모리 장치의 구성을 개략적으로 도시한 블록도이고, 도 3은 도 2의 메모리 셀 어레이의 구성을 개념적으로 도시한 도면이고, 및 도 3은 도 1의 랜덤 액세스 메모리의 구성을 개념적으로 도시한 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(도시되지 않음)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130), 컬럼 디코더(140), 입출력 회로(150), 전압 공급 회로(160) 및 제어 로직(170)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WLn)과 비트 라인들(BLm)이 서로 교차된 영역에 배열된 메모리 셀(도시되지 않음)들을 포함할 수 있다. 예를 들어, 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
메모리 셀 어레이(110)는 복수의 플레인(plane)들을 포함할 수 있고, 각 플레인(Plane)은 복수의 블록(block)들을 포함할 수 있고, 각 블록(block)은 복수의 페이지(page)들을 포함할 수 있다.
예를 들어, 도 3을 참조하면, 본 실시 예에서 메모리 셀 어레이(110)는 4 개의 플레인들(PNE1 ~ PNE4)을 포함할 수 있고, 각 플레인(PNE1 ~ PNE4)은 복수의 블록들(BLK1 ~ BLKi)을 포함할 수 있다. 또한, 각 블록(BLK1 ~ BLKi)은 복수의 페이지들(PG1 ~ PGj)을 포함할 수 있고, 각 페이지(PG1 ~ PGj)는 2 개의 섹터들(S1 및 S2)을 포함할 수 있다. 각 섹터(S1 및 S2)는 하프 페이지(half page)일 수 있다. 도 3에 도시된 메모리 셀 어레이(110)의 구성은 설명의 편의를 위해 예시적으로 도시된 것이며, 본 발명의 메모리 셀 어레이(110)의 구성이 특별히 이에 한정되는 것은 아니다.
로우 디코더(120)는 메모리 셀 어레이(110)와 연결된 복수의 워드 라인들(WLn) 중 어느 하나를 선택할 수 있다. 예를 들어, 로우 디코더(120)는 제어 로직(170)으로부터 수신된 로우 어드레스에 근거하여 복수의 워드 라인들(WLn) 중 어느 하나의 워드 라인을 선택하고, 전압 공급 회로(160)로부터 제공된 워드 라인 전압을 선택된 워드 라인으로 제공할 수 있다.
페이지 버퍼(130)는 복수의 비트 라인들(BLm)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)에 쓰여질 프로그램 데이터들 또는 메모리 셀 어레이(110)로부터 독출된 리드 데이터들을 임시 저장하도록 구성될 수 있다.
컬럼 디코더(140)는 메모리 셀 어레이(110)와 연결된 복수의 비트 라인들(BLm) 중 어느 하나를 선택할 수 있다. 예를 들어, 컬럼 디코더(140)는 제어 로직(170)으로부터 수신된 컬럼 어드레스에 근거하여 복수의 비트 라인들(BLm) 중 수신된 어느 하나의 비트 라인을 선택할 수 있다.
입출력 회로(150)는 입출력 라인(I/O)을 통해 컨트롤러(200, 도 1 참조)에 연결되고, 컨트롤러(200)와 커맨드, 어드레스 및 데이터를 주고받을 수 있다.
전압 공급 회로(160)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 공급 회로(160)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(170)은 불휘발성 메모리 장치(100)의 프로그램(또는 라이트), 리드 및 소거 동작과 관련된 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직(170)은 컨트롤러(200, 도 1 참조)로부터 수신된 프로그램 커맨드 및 리드 커맨드에 응답하여 메모리 셀 어레이(110)에서 프로그램 동작 및 리드 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 또한, 제어 로직(170)은 컨트롤러(200)로부터 수신된 소거 커맨드에 응답하여 메모리 셀 어레이(110)에서 소거 동작이 수행되도록 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 프로그램 동작 및 리드 동작은 페이지 단위로 수행되고, 소거 동작은 블록 단위로 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.
제어 로직(170)은 컨트롤러(200)로부터 수신된 어드레스에 근거하여 워드 라인을 선택하기 위한 로우 어드레스 및 비트 라인을 선택하기 위한 컬럼 어드레스를 각각 로우 디코더(120) 및 컬럼 디코더(140)로 제공할 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
컨트롤러(200)는 랜덤 액세스 메모리(220)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(100)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스 유닛(210), 프로세서(220), 랜덤 액세스 메모리(230), 및 메모리 인터페이스 유닛(240)을 포함할 수 있다.
호스트 인터페이스 유닛(210)은 호스트 장치(도시되지 않음)의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스 유닛(210)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 요청을 처리할 수 있다. 호스트 장치로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 랜덤 액세스 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 내부의 기능 블럭들(210, 230 및 240) 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스 유닛(240)으로 제공할 수 있다.
랜덤 액세스 메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
또한, 랜덤 액세스 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
예를 들어, 랜덤 액세스 메모리(230)는 도 4에 도시된 바와 같이, 프로세서(220)에 의해 구동되는 펌웨어 또는 소프트웨어를 저장하는 시스템 데이터 영역(SDR) 및 프로그램 데이터 또는 리드 데이터를 임시 저장하는 사용자 데이터 영역(UDR)으로 구성될 수 있다. 사용자 데이터 영역(UDR)은 복수의 버퍼들(BF0 ~ BFn)을 포함할 수 있다. 각 버퍼(BF0 ~ BFn)에는 프로그램 데이터 또는 리드 데이터가 저장될 수 있다.
메모리 인터페이스 유닛(240)은 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스 유닛(240)은 메모리 컨트롤 유닛으로도 불릴 수 있다. 메모리 인터페이스 유닛(240)은 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 제어 신호 등을 포함할 수 있다. 메모리 컨트롤 유닛(140)은 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다.
메모리 인터페이스 유닛(240)은 프로세서(220)로부터 제공된 리드 커맨드들을 관리하는 리드 커맨드 매니저(RCM)를 포함할 수 있다. 도 5는 본 실시 예에 의한 리드 커맨드 매니저(RCM)의 구성을 개념적으로 도시한 도면이다.
도 5를 참조하면, 리드 커맨드 매니저(RCM)는 프로세서(220)로부터 제공된 복수의 리드 커맨드들을 FIFO(first in first out) 방식으로 큐잉하는 리드 커맨드 큐(RCQ), 리드 커맨드 큐(RCQ)에 큐잉된 복수의 리드 커맨드들(RCMD1 ~ RCMDk) 중 동일한 물리 어드레스(physical address)에 대한 리드 커맨드들을 검출하고, 검출된 리드 커맨드들 각각의 리드할 영역들을 모두 포함하는 리드 범위를 연산하는 리드 범위 연산부(RRC), 및 리드 범위 연산부(RRC)에서 연산된 리드 범위에 근거하여 통합 리드 커맨드를 생성하고, 생성된 통합 리드 커맨드를 불휘발성 메모리 장치(100)로 제공하는 통합 리드 커맨드 생성부(CRCG)를 포함할 수 있다.
도 6은 리드 커맨드의 필드 구성을 개념적으로 도시한 도면이다.
도 6을 참조하면, 각 리드 커맨드(RCMD)는 물리 어드레스(physical address) 필드, 및 유효 섹터 비트맵(valid sector BMP) 필드 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
물리 어드레스(physical address) 필드는 해당 리드 커맨드(RCMD)가 불휘발성 메모리 장치(100)에서 리드할 페이지(page)에 대한 어드레스 정보를 저장할 수 있다.
유효 섹터 비트맵(valid sector BMP) 필드는 해당 리드 커맨드(RCMD)가 리드할 플레인 및 섹터에 대한 정보들을 저장할 수 있다. 유효 섹터 비트맵(valid sector BMP) 필드는 메모리 셀 어레이(110)의 플레인의 개수와 각 플레인에 포함된 섹터의 개수의 곱에 대응하는 개수만큼의 비트들로 구성될 수 있다.
예를 들어, 도 3에 도시한 바와 같이, 메모리 셀 어레이(110)는 4 개의 플레인들(PNE1 ~ PNE4)을 포함하고, 4 개의 플레인들(PNE1 ~ PNE4)은 각각 2 개의 섹터들(S1 및 S2)을 포함하므로, 유효 섹터 비트맵(valid sector BMP) 필드는 8 비트로 구성될 수 있다.
도 4 및 도 6을 참조하면, 리드 커맨드(RCMD)의 유효 섹터 비트맵(valid sector BMP) 필드는 제1 플레인의 제1 섹터(S1/PNE1), 제1 플레인의 제2 섹터(S2/PNE1), 제2 플레인의 제1 섹터(S1/PNE2), 제2 플레인의 제2 섹터(S2/PNE2), 제3 플레인의 제1 섹터(S1/PNE3), 제3 플레인의 제2 섹터(S2/PNE3), 제4 플레인의 제1 섹터(S1/PNE4), 및 제4 플레인의 제2 섹터(S2/PNE4) 각각에 대응하는 비트들로 구성될 수 있다.
유효 섹터 비트맵(valid sector BMP) 필드의 각 비트는 ‘0’ 또는 ‘1’로 설정될 수 있다. 예를 들어, 메모리 인터페이스 유닛(240)은 비트 값이 ‘0’으로 설정되어 있는 플레인의 섹터들은 리드하지 않는 영역으로 판단할 수 있고, 비트 값이 ‘1’로 설정되어 있는 플레인의 섹터들은 리드할 영역으로 판단할 수 있다.
리드 범위 연산부(RRC)는 리드 커맨드 큐(RCQ)에 큐잉된 복수의 리드 커맨드들(RCMD1 ~ RCMDk) 중 동일한 물리 어드레스(physical address)에 대한 리드 커맨드들을 검출할 수 있다. 예를 들어, 리드 범위 연산부(RRC)는 복수의 리드 커맨드들(RCMD1 ~ RCMDk) 각각의 물리 어드레스(physical address) 필드에 저장된 값에 근거하여 동일한 물리 어드레스에 대한 리드 커맨드들을 검출할 수 있다.
리드 범위 연산부(RRC)는 검출된 리드 커맨드들 즉, 동일한 물리 어드레스에 대한 리드 커맨드들 각각의 유효 섹터 비트맵(valid sector BMP) 필드에 저장된 정보에 근거하여 검출된 리드 커맨드들 각각의 리드할 영역들을 모두 포함하는 리드 범위를 연산할 수 있다.
도 7은 리드 커맨드 매니저가 리드 범위를 연산하고, 통합 리드 커맨드를 생성하는 동작을 개념적으로 도시한 도면이다. 설명의 편의를 위하여, 동일한 물리 어드레스에 대한 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)이 검출된 것으로 가정한다.
도 7을 참조하면, 검출된 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)의 물리 어드레스들은 모두 ‘0x00’으로 서로 동일하다. 이때, 제1 리드 커맨드(RCMD1)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들은 ‘11000000’으로 설정되어 있고, 제2 리드 커맨드(RCMD2)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들은 ‘00110000’으로 설정되어 있고, 제3 리드 커맨드(RCMD3)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들은 ‘00001100'으로 설정되어 있고, 제4 리드 커맨드(RCMD4)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들은 ‘00000011’로 설정되어 있으므로, 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)은 각각 리드할 영역이 서로 다르다.
즉, 제1 리드 커맨드(RCMD1)의 리드할 영역은 제1 플레인(PNE1, 도 6 참조)의 제1 및 제2 섹터들(S1 및 S2, 도 6 참조)이고, 제2 리드 커맨드(RCMD2)의 리드할 영역은 제2 플레인(PNE2, 도 6 참조)의 제1 및 제2 섹터들(S1 및 S2, 도 6 참조)이고, 제3 리드 커맨드(RCMD3)의 리드할 영역은 제3 플레인(PNE3, 도 6 참조)의 제1 및 제2 섹터들(S1 및 S2, 도 6 참조)이고, 및 제4 리드 커맨드(RCMD4)의 리드할 영역은 제4 플레인(PNE4, 도 6 참조)의 제1 및 제2 섹터들(S1 및 S2, 도 6 참조)이다.
종래의 메모리 인터페이스 유닛(240)은 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)을 개별적으로 불휘발성 메모리 장치(100)로 전송하고, 불휘발성 메모리 장치(100)의 제어 로직(170)은 개별적으로 전송된 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)에 대한 센싱 및 전송 동작들을 개별적으로 수행하도록 불휘발성 메모리 장치(100)를 제어하였다. 여기에서, ‘센싱 동작’은 메모리 셀 어레이(110)로부터 데이터를 독출하여 페이지 버퍼(130)에 임시 저장하는 동작을 의미할 수 있고, ‘전송 동작’은 불휘발성 메모리 장치(100)의 페이지 버퍼(130)에 임시 저장된 리드 데이터를 컨트롤러(200)로 전송하여 컨트롤러(200)의 랜덤 액세스 메모리(230)의 사용자 데이터 영역(UDR)에 임시 저장하는 동작을 의미할 수 있다.
본 실시 예에서는 리드 범위 연산부(RRC)가 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)의 유효 섹터 비트맵(valid sector BMP) 필드들을 오어(OR) 연산하여 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)이 리드할 영역들(예를 들어, 섹터들)을 모두 포함하는 리드 범위를 연산한다.
예를 들어, 도 7에 도시한 바와 같이, 리드 범위 연산부(RRC)는 제1 리드 커맨드(RCMD1)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들(0 ~ 7), 제2 리드 커맨드(RCMD2)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들(0 ~ 7), 제3 리드 커맨드(RCMD3)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들(0 ~ 7), 및 제4 리드 커맨드(RCMD4)의 유효 섹터 비트맵(valid sector BMP) 필드의 비트들(0 ~ 7)에 대하여 대응하는 비트 별로 오어(OR) 연산을 수행하여 리드 범위를 연산할 수 있다.
즉, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘0’번째 비트들, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘1’번째 비트들, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘2’번째 비트들, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘3’번째 비트들, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘4’번째 비트들, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘5’번째 비트들, 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘6’번째 비트들, 및 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)의 ‘7’번째 비트들을 각각 오어(OR) 연산하여 8 비트의 리드 범위를 연산할 수 있다.
리드 범위 연산부(RRC)에 의해 연산된 리드 범위는 도 7에 도시한 바와 같이, ‘11111111’일 수 있다. 즉, 해당 물리 어드레스(0x00)의 모든 플레인의 모든 섹터들이 리드 범위 내에 포함될 수 있다.
통합 리드 커맨드 생성부(CRCG)는 리드 범위 연산부(RRC)에 의해 연산된 리드 범위에 대한 리드 동작을 지시할 통합 리드 커맨드(CRCMD)를 생성하고, 생성된 통합 리드 커맨드(CRCMD)를 불휘발성 메모리 장치(100)로 제공할 수 있다. 생성된 통합 리드 커맨드(CRCMD)의 물리 어드레스(physical address) 필드 및 유효 섹터 비트맵(valid sector BMP) 필드에 저장된 값들은 각각 도 7에 도시된 바와 같이, ‘0x00’ 및 ‘11111111’일 수 있다.
메모리 인터페이스 유닛(240)으로부터 통합 리드 커맨드(CRCMD)를 제공 받은 불휘발성 메모리 장치(100)는 해당 물리 어드레스(즉, ‘0x00’)에 대응하는 모든 플레인들(PNE1 ~ PNE4)의 모든 섹터들(S1 및 S2)에 대하여 리드 동작을 수행할 수 있다. 리드 동작은 앞서 말한 바와 같이, 센싱 및 전송 동작을 포함할 수 있다.
이에 따라, 메모리 인터페이스 유닛(240)은 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)에 대응하는 리드 데이터들을 불휘발성 메모리 장치(100)로부터 동시에 수신하여 랜덤 액세스 메모리(230)의 사용자 데이터 영역(UDR)의 임의의 버퍼(BF)에 저장할 수 있다.
도 8은 리드 데이터들이 랜덤 액세스 메모리의 버퍼에 저장된 예를 개념적으로 도시한 도면이다.
도 8을 참조하면, 랜덤 액세스 메모리(230)의 사용자 데이터 영역(UDR)의 임의의 버퍼(BF)에는 제1 리드 커맨드(RCMD1)에 대응하는 제1 리드 데이터(RD1), 제2 리드 커맨드(RCMD2)에 대응하는 제2 리드 데이터(RD2), 제3 리드 커맨드(RCMD3)에 대응하는 제3 리드 데이터(RD3), 및 제4 리드 커맨드(RCMD4)에 대응하는 제4 리드 데이터(RD4)가 저장될 수 있다.
도 8에서는 제1 내지 제4 리드 데이터(RD1 ~ RD4)가 순차적으로 저장된 것으로 도시하였으나, 이는 실시 예에 불과하며, 제1 내지 제4 리드 데이터(RD1 ~ RD4)가 랜덤 액세스 메모리(230)의 버퍼에 저장되는 형태가 특별히 이에 한정되는 것은 아니다.
프로세서(220)는 제1 내지 제4 리드 커맨드들(RCMD1 ~ RCMD4)에 대응하는 호스트 장치의 제1 내지 제4 리드 요청들 별로 랜덤 액세스 메모리(230)의 버퍼(BF0)에 저장된 제1 내지 제4 리드 데이터들(RD1 ~ RD4)을 각각 호스트 장치로 전송할 수 있다.
종래에는 동일한 물리 어드레스에 대한 4 개의 리드 커맨드들(RCMD1 ~ RCMD4)이 수신되면, 각 리드 커맨드 별로 별도로 센싱 및 전송 동작이 이루어짐에 따라, 총 4 회의 센싱 및 전송 동작이 이루어졌다. 이와 같이, 동일한 물리 어드레스에 대한 센싱 동작이 연속적으로 반복 수행됨에 따라 대응하는 메모리 셀들의 특성이 저하되는 문제가 있었다. 또한, 리드 커맨드 별로 센싱 및 전송 동작이 별도로 수행됨에 따라, 리드 성능이 저하되는 문제가 있었다.
본 실시 예에서는 동일한 물리 어드레스에 대한 리드 커맨드들에 대해서는 1 회의 센싱 및 전송 동작만을 수행하여 동시에 리드할 수 있으므로, 특정 메모리 셀에 대한 센싱 및 전송 동작 횟수를 획기적으로 감소시킬 수 있다. 이에 따라, 메모리 셀의 특성이 저하되는 문제를 방지할 수 있다.
또한, 복수의 리드 커맨드들에 대한 리드 데이터들을 동시에 수신하여 랜덤 액세스 메모리에 저장한 후, 각 리드 커맨드 별로 대응하는 리드 데이터를 랜덤 액세스 메모리에서 리드하여 즉시 호스트 장치로 전송할 수 있으므로, 리드 성능을 향상시킬 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 9를 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 8이 참조될 것이다.
S910 단계에서, 컨트롤러(200)는 호스트 장치로부터 수신된 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들을 검출할 수 있다. 예를 들어, 동일한 물리 어드레스에 대한 리드 커맨드들을 검출하는 동작은 컨트롤러(200)의 메모리 인터페이스 유닛(240) 내에 구비된 리드 커맨드 매니저(RCM)의 리드 범위 연산부(RRC)에 의해 수행될 수 있다.
S920 단계에서, 리드 커맨드 매니저(RCM)의 리드 범위 연산부(RRC)는 검출된 리드 커맨드들 즉, 동일한 물리 어드레스에 대한 리드 커맨드들 각각의 리드할 영역들을 모두 포함하는 리드 범위를 연산할 수 있다. 예를 들어, 리드 범위 연산부(RRC)는 검출된 리드 커맨드들 각각의 상기 유효 섹터 비트맵 필드들의 비트들을 대응하는 비트 별로 오어(OR) 연산을 수행하여 리드 범위를 연산할 수 있다. 리드 범위를 연산하는 동작에 대한 상세한 설명은 위에서 상세히 서술하였으므로, 여기에서는 생략한다.
S930 단계에서, 리드 커맨드 매니저(RCM)의 통합 리드 커맨드 생성부(CRCG)는 연산된 리드 범위 내에 포함된 리드 영역들을 동시에 리드하기 위한 통합 리드 커맨드를 생성하여 불휘발성 메모리 장치(100)로 제공할 수 있다.
S940 단계에서, 불휘발성 메모리 장치(100)는 수신된 통합 리드 커맨드에 응답하여 리드 범위 내에 포함된 모든 메모리 셀들을 센싱하여 데이터를 독출하고, 독출된 리드 데이터를 컨트롤러(200)로 전송할 수 있다.
S950 단계에서, 컨트롤러(200)는 불휘발성 메모리 장치(100)로부터 수신된 리드 데이터를 랜덤 액세스 메모리(230)에 저장하고, 랜덤 액세스 메모리(230)에 저장된 리드 데이터를 대응하는 리드 커맨드 별로 구분하여 호스트 장치로 전송할 수 있다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 도 10에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 10의 데이터 저장 장치(2200), 도 12의 데이터 저장 장치(3200), 도 13의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
110: 메모리 셀 어레이 120: 제어 로직
120: 로우 디코더 130: 페이지 버퍼
140: 컬럼 디코더 150: 입출력 회로
160: 전압 공급 회로 170: 제어 로직
200: 컨트롤러 210: 호스트 인터페이스 유닛
220: 프로세서 230: 랜덤 액세스 메모리
240: 메모리 인터페이스 유닛

Claims (15)

  1. 불휘발성 메모리 장치; 및
    호스트 장치로부터 수신된 복수의 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들 각각에 대응하는 리드 영역들을 모두 포함하는 리드 범위를 연산하고, 연산된 리드 범위를 동시에 리드할 통합 리드 커맨드를 생성하여 상기 불휘발성 메모리 장치로 제공하는 컨트롤러
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 호스트 장치와 데이터를 송수신하는 호스트 인터페이스 유닛;
    상기 불휘발성 메모리 장치와 데이터를 송수신하는 메모리 인터페이스 유닛;
    상기 데이터를 임시 저장하는 랜덤 액세스 메모리; 및
    상기 컨트롤러의 제반 동작들을 제어하는 프로세서
    를 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 메모리 인터페이스 유닛은,
    상기 리드 커맨드들이 큐잉되는 리드 커맨드 큐;
    상기 리드 커맨드 큐에 큐잉된 상기 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들을 검출하고, 검출된 리드 커맨드들 각각의 리드 영역들을 모두 포함하는 리드 범위를 연산하는 리드 범위 연산부; 및
    상기 연산된 리드 범위에 근거하여 상기 통합 리드 커맨드를 생성하는 통합 리드 커맨드 생성부
    를 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 불휘발성 메모리 장치는 복수의 플레인들을 포함하고,
    각 플레인은 복수의 페이지들을 갖는 블록을 복수 개 포함하고, 및
    각 페이지는 2 개의 섹터를 포함하는 데이터 저장 장치.
  5. 제4항에 있어서,
    각 리드 커맨드는,
    해당 리드 커맨드가 상기 불휘발성 메모리 장치에서 리드할 페이지에 대한 물리 어드레스 정보가 저장되는 물리 어드레스 필드; 및
    해당 리드 커맨드가 리드할 상기 플레인 및 상기 섹터에 대한 정보들이 저장되는 유효 섹터 비트맵 필드
    를 포함하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 유효 섹터 비트맵 필드는 상기 플레인의 개수와 상기 섹터의 개수를 곱한 개수만큼의 비트들로 구성되는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 리드 범위 연산부는 상기 검출된 리드 커맨드들 각각의 상기 유효 섹터 비트맵 필드들의 비트들을 대응하는 비트 별로 오어(OR) 연산을 수행하여 상기 리드 범위를 연산하는 데이터 저장 장치.
  8. 제3항에 있어서,
    상기 불휘발성 메모리 장치는 상기 통합 리드 커맨드에 응답하여 상기 리드 범위 내에 포함된 메모리 셀들을 센싱하여 데이터를 독출하고, 독출된 리드 데이터를 상기 메모리 인터페이스 유닛으로 전송하는 데이터 저장 장치.
  9. 제8항에 있어서,
    상기 메모리 인터페이스 장치는 상기 불휘발성 메모리 장치로부터 전송된 상기 리드 데이터를 상기 랜덤 액세스 메모리에 임시 저장하고, 및 상기 프로세서는 상기 랜덤 액세스 메모리에 저장된 리드 데이터를 대응하는 리드 커맨드 별로 구분하여 상기 호스트 장치로 전송하는 데이터 저장 장치.
  10. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    호스트 장치로부터 수신된 리드 커맨드들 중 동일한 물리 어드레스에 대한 리드 커맨드들을 검출하는 단계;
    상기 검출된 리드 커맨드들 각각의 리드할 영역들을 모두 포함하는 리드 범위를 연산하는 단계; 및
    상기 연산된 리드 범위 내에 포함된 리드 영역들을 동시에 리드하기 위한 통합 리드 커맨드를 생성하여 상기 불휘발성 메모리 장치로 제공하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 리드 범위를 연산하는 단계는,
    상기 검출된 리드 커맨드들 각각의 상기 유효 섹터 비트맵 필드들의 비트들을 대응하는 비트 별로 오어(OR) 연산을 수행하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 불휘발성 메모리 장치는 복수의 플레인들을 포함하고, 각 플레인은 복수의 페이지들을 갖는 블록을 복수 개 포함하고, 및 각 페이지는 2 개의 섹터를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    각 유효 섹터 비트맵 필드는 상기 복수의 플레인들 중 해당 리드 커맨드가 리드할 적어도 하나의 플레인 및 적어도 하나의 섹터에 대한 정보들이 저장된 필드인 데이터 저장 장치의 동작 방법.
  14. 제10항에 있어서,
    상기 불휘발성 메모리 장치가 상기 통합 리드 커맨드에 응답하여 상기 리드 범위 내에 포함된 메모리 셀들을 센싱하여 데이터를 독출하는 단계;
    상기 불휘발성 메모리 장치가 상기 독출된 리드 데이터를 상기 컨트롤러로 전송하는 단계; 및
    상기 컨트롤러가 수신된 상기 리드 데이터를 랜덤 액세스 메모리에 저장하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 컨트롤러는 상기 랜덤 액세스 메모리에 저장된 상기 리드 데이터를 대응하는 리드 커맨드 별로 구분하여 상기 호스트 장치로 전송하는 데이터 저장 장치의 동작 방법.
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