TW201803131A - 半導體裝置、半導體晶圓及電子裝置 - Google Patents

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Abstract

本發明的目的是藉由在使具有極小的關態電流的電晶體成為導通狀態期間增大通態電流、以及降低驅動電壓來實現低功耗化。本發明包括記憶單元、第一電路及第二電路。記憶單元包括第一電晶體。第一電晶體包括第一半導體層、第一閘極電極及第一背閘極電極。第一閘極電極與字線連接。第一背閘極電極與背閘極線連接。第一電路將用來控制第一電晶體的導通狀態的信號施加到字線。第二電路將用來控制第一電晶體的臨界電壓的電壓施加到背閘極線。第二電路具有在將用來控制第一電晶體的導通狀態的信號施加到字線期間使背閘極線成為電浮動狀態的功能。

Description

半導體裝置、半導體晶圓及電子裝置
本發明的一個實施方式係關於一種半導體裝置、半導體晶圓及電子裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，本說明書等中的半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、撮像裝置及電子裝置等有時包括半導體裝置。
近年來，將氧化物半導體(Oxide Semiconductor)用於通道形成區域的電晶體(OS電晶體)受到關注。OS電晶體處於非導通狀態時流過的洩漏 電流(關態電流)極小。因此，已在研究將其應用於能夠保持資料的半導體裝置(例如，參照專利文獻1)。
OS電晶體被要求長時間保持關態電流極小的狀態。因此，已在研究如下結構：除了控制導通狀態的閘極電極之外還設置背閘極電極，對該背閘極電極施加電壓來控制臨界電壓(例如，參照專利文獻2)。
[專利文獻1]美國專利申請公開第2011/0147737號說明書
[專利文獻2]美國專利申請公開第2012/0051118號說明書
在將用來控制臨界電壓的電壓施加到背閘極電極的OS電晶體的結構中，可以保持關態電流極小的狀態。但是，該結構會使電晶體處於導通狀態時流過的電流(通態電流：on-state current)也變小。因此，需要增大閘極電極的驅動電壓而增大通態電流，其結果是，不能降低功耗。再者，當採用增高閘極電極的驅動電壓的結構時，電晶體的電特性發生變動，有可能導致電路的可靠性下降。
本發明的一個實施方式的目的之一是提供一種能夠在保持OS電晶體的極小的關態電流的結構中增大通態電流的半導體裝置等。此外，本發明的一個實施方式 的目的之一是提供一種能夠降低閘極電極的驅動電壓而實現低功耗化的半導體裝置等。此外，本發明的一個實施方式的目的之一是提供一種能夠抑制電晶體的電特性變動而提高電路的可靠性的半導體裝置等。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。
另外，這些目的的記載並不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載中可自然地明顯看出這些目的以外的目的，而可以從說明書、圖式、申請專利範圍等的記載中抽取這些目的以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：記憶單元；第一電路；以及第二電路，其中，記憶單元包括第一電晶體，第一電晶體包括第一半導體層、第一閘極電極以及第一背閘極電極，第一閘極電極與第一佈線電連接，第一背閘極電極與第二佈線電連接，第一電路具有將用來控制第一電晶體的導通狀態的信號施加到第一佈線的功能，第二電路具有將用來控制第一電晶體的臨界電壓的電壓施加到第二佈線的功能，並且，第二電路具有在將用來控制第一電晶體的導通狀態的信號施加到第一佈線期間使第二佈線成為電浮動狀態的功能。
本發明的一個實施方式是一種半導體裝置，包括：記憶單元；第一電路；以及第二電路，其中，記憶單元包括第一電晶體，第一電晶體包括第一半導體層、第 一閘極電極以及第一背閘極電極，第一閘極電極與第一佈線電連接，第一背閘極電極與第二佈線電連接，第一電路具有將用來控制第一電晶體的導通狀態的信號施加到第一佈線的功能，第二電路具有將用來控制第一電晶體的臨界電壓的電壓施加到第二佈線的功能，第二電路包括第二電晶體，第二電晶體包括第二半導體層及第二閘極電極，並且，第二閘極電極與第二電晶體的源極和汲極中的一個電連接。
本發明的一個實施方式是一種半導體裝置，包括：記憶單元；第一電路；以及第二電路，其中，記憶單元包括第一電晶體，第一電晶體包括第一半導體層、第一閘極電極以及第一背閘極電極，第一閘極電極與第一佈線電連接，第一背閘極電極與第二佈線電連接，第一電路具有將用來控制第一電晶體的導通狀態的信號施加到第一佈線的功能，第二電路具有將用來控制第一電晶體的臨界電壓的電壓施加到第二佈線的功能，第二電路包括第二電晶體，第二電晶體包括第二半導體層、第二閘極電極及第二背閘極電極，並且，連接於第二閘極電極的佈線與連接於第二背閘極電極的佈線不同。
在本發明的一個實施方式的半導體裝置中，較佳的是，第二半導體層包含氧化物半導體。
在本發明的一個實施方式的半導體裝置中，較佳的是，第一電晶體及第二電晶體為n通道型電晶體，並且第二電晶體的臨界電壓比使第一閘極電極與第一背閘 極電極具有相同電位時的第一電晶體的臨界電壓高。
在本發明的一個實施方式的半導體裝置中，較佳的是，第一佈線及第二佈線具有第一靜電容量，第二佈線、第一佈線之外的與記憶單元連接的佈線及記憶單元所包括的電極具有第二靜電容量，並且第一靜電容量為第二靜電容量的1.2倍以上。
在本發明的一個實施方式的半導體裝置中，較佳的是，形成有第一佈線的層設置在形成有第二佈線的層的上方，並且第一佈線和第二佈線具有隔著絕緣層重疊的區域。
注意，本發明的其他實施方式記載於下面所述的實施方式中的說明及圖式中。
藉由本發明的一個實施方式，可以提供一種能夠在保持OS電晶體的極小的關態電流的結構中增大通態電流的半導體裝置等。此外，藉由本發明的一個實施方式，可以提供一種能夠降低閘極電極的驅動電壓而實現低功耗化的半導體裝置等。此外，藉由本發明的一個實施方式，可以提供一種能夠抑制電晶體的電特性變動而提高電路的可靠性的半導體裝置等。此外，藉由本發明的一個實施方式，可以提供一種新穎的半導體裝置等。
另外，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要實現所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載中可自然地明顯看出這些效果以外的效果，而可以從說明 書、圖式、申請專利範圍等的記載中抽取這些效果以外的效果。
BGL_1‧‧‧背閘極線
BGL_2‧‧‧背閘極線
BL_n‧‧‧位元線
BL_1‧‧‧位元線
BL_2‧‧‧位元線
C1‧‧‧電容器
C5‧‧‧電容器
D1‧‧‧二極體
D5‧‧‧二極體
INV1‧‧‧反相器
INV3‧‧‧反相器
M1‧‧‧電晶體
M1_n‧‧‧電晶體
M1_Q‧‧‧電晶體
M1_1‧‧‧電晶體
M1_2‧‧‧電晶體
M2_A‧‧‧電晶體
M2_B‧‧‧電晶體
M2_n‧‧‧電晶體
M2_1‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M6‧‧‧電晶體
M11‧‧‧電晶體
M15‧‧‧電晶體
M21‧‧‧電晶體
M25‧‧‧電晶體
MC1_1‧‧‧記憶單元
MC1_2‧‧‧記憶單元
MC2_1‧‧‧記憶單元
P1‧‧‧期間
P2‧‧‧期間
RM1‧‧‧電晶體
RM1_A‧‧‧電晶體
RM1_B‧‧‧電晶體
RM2‧‧‧電晶體
SN1‧‧‧節點
SN1_1‧‧‧節點
SN1_2‧‧‧節點
SW1‧‧‧開關
SW2‧‧‧開關
T1‧‧‧時刻
T2‧‧‧時刻
T3‧‧‧時刻
T4‧‧‧時刻
T5‧‧‧時刻
T6‧‧‧時刻
T7‧‧‧時刻
T8‧‧‧時刻
WL_1‧‧‧字線
WL_2‧‧‧字線
10‧‧‧半導體裝置
11‧‧‧記憶單元陣列
12‧‧‧週邊電路
13‧‧‧電壓保持電路
14‧‧‧電壓生成電路
14A‧‧‧電壓生成電路
14B‧‧‧電壓生成電路
14C‧‧‧電壓生成電路
31‧‧‧層
32‧‧‧層
33‧‧‧層
34‧‧‧層
36‧‧‧區域
37‧‧‧區域
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧絕緣層
103‧‧‧絕緣層
104‧‧‧絕緣層
105‧‧‧電極
105_1‧‧‧電極
105_2‧‧‧電極
106‧‧‧絕緣層
107‧‧‧絕緣層
108‧‧‧絕緣層
109‧‧‧半導體層
109_1a‧‧‧半導體層
109_1b‧‧‧半導體層
109_1c‧‧‧半導體層
109_2a‧‧‧半導體層
109_2a1‧‧‧半導體層
109_2a2‧‧‧半導體層
109_2b‧‧‧半導體層
109_2b1‧‧‧半導體層
109_2b2‧‧‧半導體層
109_2c‧‧‧半導體層
109a‧‧‧半導體層
109b‧‧‧半導體層
109c‧‧‧半導體層
110‧‧‧電極
110_1‧‧‧電極
110_1a‧‧‧電極
110_1b‧‧‧電極
110_2‧‧‧電極
110_2a‧‧‧電極
110_2b‧‧‧電極
111‧‧‧絕緣層
111_1‧‧‧絕緣層
111_2‧‧‧絕緣層
112‧‧‧電極
112_1‧‧‧電極
112_2‧‧‧電極
113‧‧‧絕緣層
113_1‧‧‧絕緣層
113_2‧‧‧絕緣層
114‧‧‧絕緣層
115‧‧‧絕緣層
116‧‧‧電極
116_1‧‧‧電極
116_1a‧‧‧電極
116_1b‧‧‧電極
116_1c‧‧‧電極
116_2‧‧‧電極
116_2a‧‧‧電極
116_2b‧‧‧電極
116_2c‧‧‧電極
117‧‧‧電極
117_1‧‧‧電極
117_1a‧‧‧電極
117_1b‧‧‧電極
117_1c‧‧‧電極
117_2‧‧‧電極
117_2a‧‧‧電極
117_2b‧‧‧電極
117_2c‧‧‧電極
121a‧‧‧區域
121b‧‧‧區域
128‧‧‧層
128_1‧‧‧層
128_1a‧‧‧層
128_1b‧‧‧層
128_2‧‧‧層
128_2a‧‧‧層
128_2b‧‧‧層
129‧‧‧層
129_1‧‧‧層
129_1a‧‧‧層
129_1b‧‧‧層
129_2‧‧‧層
129_2a‧‧‧層
129_2b‧‧‧層
129a‧‧‧層
129b‧‧‧層
131‧‧‧部分
132‧‧‧部分
133‧‧‧部分
200‧‧‧電晶體
382‧‧‧Ec
383a‧‧‧Ec
383b‧‧‧Ec
383c‧‧‧Ec
384‧‧‧Ec
386‧‧‧Ec
387‧‧‧Ec
390‧‧‧陷阱能階
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1000‧‧‧半導體裝置
7000‧‧‧電子構件
7001‧‧‧引線
7002‧‧‧印刷電路板
7004‧‧‧電路基板
7100‧‧‧半導體晶圓
7102‧‧‧電路區域
7104‧‧‧分離區域
7106‧‧‧分離線
7110‧‧‧晶片
在圖式中：圖1A和圖1B是說明半導體裝置的結構及工作的圖；圖2A和圖2B是說明半導體裝置的結構的圖；圖3A和圖3B是說明半導體裝置的工作的圖；圖4A和圖4B是說明半導體裝置的工作的圖；圖5A和圖5B是說明半導體裝置的工作的圖；圖6是說明半導體裝置的工作的圖；圖7A和圖7B是說明半導體裝置的結構的圖；圖8A至圖8D是說明半導體裝置的結構的圖；圖9是說明半導體裝置的結構的圖；圖10A和圖10B是說明半導體裝置的結構的圖；圖11A至圖11C是說明半導體裝置的結構的圖；圖12A至圖12E是說明半導體裝置的結構的圖；圖13A和圖13B是說明半導體裝置的結構的圖；圖14A至圖14C是示出半導體裝置及該半導體裝置的電特性的圖；圖15A至圖15D是示出電晶體的圖；圖16A至圖16C是示出電晶體的圖； 圖17A和圖17B是示出電晶體的能帶結構的圖；圖18是示出電晶體的能帶結構的圖；圖19A至圖19C是說明氧化物的原子個數比的範圍的圖；圖20是說明InMZnO4的結晶的圖；圖21A至圖21E是說明半導體晶圓及電子構件的結構的圖；圖22A至圖22E是示出電子裝置的結構實例的圖；圖23是說明半導體裝置的結構的圖。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，這不是為了限定組件的數量而附加上的。此外，這不是為了限定組件的順序而附加上的。例如，在本說明書等的實施方式之一中附有“第一”的組件有可能在其他實施方式或申請專利範圍中附有“第二”。此外，例如，在本說明書等的實施方式之一中附有“第一”的組件有可能在其他實 施方式或申請專利範圍中被省略。
在圖式中，有時對同一要素、具有相同功能的要素、同一材料的要素或者同時形成的要素等賦予同一元件符號，並且有時省略重複說明。
實施方式1
參照圖1A至圖13B對本發明的一個實施方式的半導體裝置的結構及工作進行說明。此外，本發明的一個實施方式的半導體裝置具有能夠在一定期間保持資料的記憶體裝置的功能。
〈半導體裝置的結構和工作〉
圖1A所示的半導體裝置10包括：記憶單元陣列11(在圖式中，記載為Memory Cell Array)；週邊電路12(在圖式中，記載為Peripheral Circuits)；以及電壓保持電路13(在圖式中，記載為VBG Retention Circuit)。
記憶單元陣列11例如包括2行2列的四個記憶單元MC(MC1_1、MC1_2、MC2_1、MC2_2)。記憶單元MC的個數不侷限於四個，也可以為四個以上。
記憶單元MC1_1包括電晶體M1_1。記憶單元MC1_1保持對應於資料的電壓(資料電壓)。例如，當資料為“1”時，資料電壓為高位準電壓，當資料為“0”時，資料電壓為低位準電壓。記憶單元MC1_1包括用來 保持資料電壓的電容器CS。資料電壓保持在電晶體M1_1與電容器CS之間的節點SN1_1。
同樣地，記憶單元MC1_2、MC2_1及MC2_2分別包括電晶體M1_2、M2_1及M2_2。記憶單元MC1_2、MC2_1及MC2_2都包括用來保持資料電壓的電容器CS。資料電壓保持在記憶單元MC1_2、MC2_1及MC2_2的節點SN1_2、SN2_1及SN2_2。
電晶體M1_1、M1_2、M2_1及M2_2都包括閘極電極及背閘極電極。在電晶體M1_1、M1_2、M2_1及M2_2中，較佳為將氧化物半導體(OS)用於形成通道的半導體層。將OS用於形成通道的半導體層的電晶體被稱為OS電晶體。注意，雖然在以下說明中以電晶體M1_1、M1_2、M2_1及M2_2為n通道型電晶體進行說明，但是它們也可以為p通道型電晶體。
OS電晶體處於非導通狀態時流過的洩漏電流(關態電流)極小。因此，藉由使電晶體M1_1、M1_2、M2_1及M2_2成為非導通狀態，可以一直保持與寫入到節點SN1_1、SN1_2、SN2_1及SN2_2的資料電壓對應的電荷。
例如，在2行2列的記憶單元MC中，由施加到字線WL(WL_1、WL_2)的字信號控制將資料電壓寫入到節點SN1_1、SN1_2、SN2_1及SN2_2。
字線WL_1與電晶體M1_1及M1_2的閘極電極連接。字線WL_2與電晶體M2_1及M2_2的閘極電極 連接。藉由將字信號設定為高位準電壓(VH)使電晶體M1_1及M1_2、或者電晶體M2_1及M2_2成為導通狀態。藉由將字信號設定為低位準電壓(VL)使電晶體M1_1及M1_2、或者電晶體M2_1及M2_2成為非導通狀態。
在2行2列的記憶單元MC中，例如將資料電壓施加到位元線BL(BL_1、BL_2)。藉由控制對各行的字線WL施加的字信號，資料電壓藉由電晶體M1_1、M1_2、M2_1及M2_2寫入到節點SN1_1、SN1_2、SN2_1及SN2_2。
位元線BL_1與電晶體M1_1及M2_1的源極和汲極中的一個連接。位元線BL_2與電晶體M1_2及M2_2的源極和汲極中的一個連接。
在2行2列的記憶單元MC中，例如由對背閘極線BGL(BGL_1、BGL_2)施加的背閘極電壓(VBG)控制電晶體M1_1、M1_2、M2_1及M2_2的臨界電壓。
背閘極電壓是能夠使電晶體M1_1、M1_2、M2_1及M2_2的臨界電壓向正方向漂移或向負方向漂移的電壓。例如，在使臨界電壓向正方向漂移的情況下，背閘極電壓是小於基準電壓(0V)的電壓。藉由採用上述結構，可以不必將字信號的低位準電壓設定為更小的電壓而使電晶體M1_1、M1_2、M2_1及M2_2成為非導通狀態。因此，可以降低字信號的振幅電壓，從而可以實現低 功耗化。
背閘極線BGL_1與電晶體M1_1及M1_2的背閘極電極連接。背閘極線BGL_2與電晶體M2_1及M2_2的背閘極電極連接。
週邊電路12具有將字信號施加到字線WL_1、WL_2的功能。週邊電路12具有將資料電壓施加到位元線BL_1、BL_2的功能。週邊電路12由字線驅動電路及位元線驅動電路等多個電路構成。週邊電路12在與記憶單元MC之間進行資料電壓的寫入及讀出期間輸出字信號及資料電壓，上述期間以外將字信號設定為低位準電壓使電晶體M1_1、M1_2、M2_1及M2_2成為非導通狀態。
電壓保持電路13具有將背閘極電壓施加到背閘極線BGL_1、BGL_2的功能。電壓保持電路13具有在週邊電路12與記憶單元MC之間進行資料電壓的寫入及讀出期間使背閘極線BGL_1、BGL_2處於電浮動狀態(浮動)的功能。
在將背閘極電壓一直施加到背閘極線BGL_1、BGL_2的情況下，如上所述，可以使電晶體M1_1、M1_2、M2_1及M2_2的臨界電壓向正方向漂移。藉由使臨界電壓向正方向漂移，可以降低使電晶體M1_1、M1_2、M2_1及M2_2成為非導通狀態時的字信號的電壓，但是在使它們成為導通狀態時會使流過電晶體的電流(通態電流)降低。因此，需要對用於使電晶體成為 導通狀態的字信號的電壓增高該被降低的通態電流部分，所以有不能充分實現低功耗化的憂慮。
在本發明的一個實施方式中，採用至少在週邊電路12與記憶單元MC之間進行資料電壓的寫入及讀出期間使背閘極線BGL_1、BGL_2成為電浮動狀態(浮動)的結構，而不採用將背閘極電壓一直施加到背閘極線BGL_1、BGL_2的結構。藉由採用上述結構，只在由字線WL與背閘極線的電容耦合將字信號設定為高位準電壓期間增高背閘極線BGL的電壓。藉由採用上述結構，即使將字信號的高位準電壓設定為更小的電壓也可以增大使電晶體M1_1、M1_2、M2_1及M2_2成為導通狀態時的通態電流，並且可以降低字信號的振幅電壓，所以可以實現低功耗化。
再者，在本發明的一個實施方式中，分別使背閘極線BGL_1和背閘極線BGL_2成為電浮動狀態。換言之，背閘極線BGL_1及背閘極線BGL_2都成為電浮動狀態。當藉由將字線WL_1的字信號設定為高位準電壓，由電容耦合增高背閘極線BGL_1的電壓時，在將字線WL_2的字信號設定為低位準電壓的情況下，可以降低由於電容耦合的背閘極線BGL_2的電壓的上升，而可以抑制最初施加的背閘極電壓的變動。藉由採用上述結構，可以抑制將字信號設定為高位準電壓的電晶體的通態電流的降低，同時可以在將字信號設定為低位準電壓的電晶體中維持極小的關態電流。
下面，參照圖1B對圖1A所示的半導體裝置10的工作進行說明。圖1B示出期間P1和期間P2中的字線WL_1的字信號、字線WL_2的字信號、背閘極線BGL_1的電壓及背閘極線BGL_2的電壓的時間變化。在圖1B中，為了進行說明，示出時刻T1至T7。
注意，期間P1相當於設定背閘極線的背閘極電壓的期間。期間P2相當於為了進行資料電壓的寫入或讀出將字信號施加到字線的期間。
在圖1B中，將字線WL_1、WL_2的字信號的高位準電壓表示為VH。VH較佳為大於基準電壓(0V)，並是使電晶體M1_1、M1_2、M2_1及M2_2成為導通狀態的電壓。在圖1B中，將字線WL_1、WL_2的字信號的低位準電壓表示為VL。VL較佳為基準電壓(0V)以下，並是使電晶體M1_1、M1_2、M2_1及M2_2成為非導通狀態的電壓。
在圖1B中，將背閘極線BGL_1、BGL_2的背閘極電壓表示為VBG。VBG小於基準電壓(0V)，且較佳為小於VL。藉由將VBG設定為小於VL的電壓，可以確實防止電晶體的臨界電壓向負方向漂移，可以維持關態電流極小的狀態。
在圖1B的期間P1中，在時刻T1，將背閘極線BGL_1、BGL_2的電壓從基準電壓(0V)切換為VBG。在期間P1，將字線WL_1、WL_2設定為低位準電壓。
在圖1B的期間P1中，在時刻T2，背閘極線BGL_1、BGL_2的電壓保持為VBG。電晶體M1_1、M1_2、M2_1及M2_2的背閘極電極的電壓成為VBG。因此，臨界電壓向正方向漂移，成為關態電流極小的狀態。
在圖1B的期間P2中，在時刻T3，在使背閘極線BGL_1、BGL_2的電壓保持為VBG的狀態下成為電浮動狀態。在期間P2中，為了進行資料電壓的寫入或讀出，將字線WL_1、WL_2設定為VH或VL。在時刻T3，字線WL_1、WL_2都為VL，電晶體M1_1、M1_2、M2_1及M2_2處於非導通狀態。另外，電晶體M1_1、M1_2、M2_1及M2_2在背閘極電極的電壓保持為VBG的狀態下處於電浮動狀態。因為與施加到背閘極電極的VBG對應的電荷被保持，所以臨界電壓向正方向漂移，關態電流極小的狀態得到維持。
在圖1B的期間P2中，在時刻T4，為了將資料電壓寫入到與第1行的字線WL_1連接的記憶單元MC1_1、MC1_2或從該記憶單元MC1_1、MC1_2讀出資料電壓，將字線WL_1設定為VH，將字線WL_2設定為VL。電晶體M1_1及M1_2成為導通狀態，電晶體M2_1及M2_2成為非導通狀態。
如上所述，在圖1B的期間P2中，在使背閘極線BGL_1、BGL_2的電壓保持為VBG的狀態下成為電浮動狀態。因此，藉由在時刻T4使電晶體M1_1及M1_2成為導通狀態，亦即將字線WL_1從VL升壓到VH，可以 由字線WL_1與背閘極線BGL_1的電容耦合增高背閘極線BGL_1的電壓。
藉由採用上述結構，即使將字線WL_1的VH設定為更小的電壓，也可以增大使電晶體M1_1及M1_2成為導通狀態時的通態電流。再者，藉由降低VH，可以降低對字線WL_1施加的字信號的振幅電壓，所以可以實現低功耗化。再者，可以抑制電晶體的電特性變動，從而可以提高電路的可靠性。
再者，在圖1B的期間P2中，在背閘極線BGL_1、BGL_2的電壓保持為VBG的狀態下成為電浮動狀態。因此，藉由在時刻T4使電晶體M2_1及M2_2成為非導通狀態，亦即將字線WL_2保持為VL，可以抑制背閘極線BGL_2的電壓發生變動。
藉由分別使背閘極線BGL_1和背閘極線BGL_2成為電浮動狀態，可以實現上述結構。換言之，藉由開關或電晶體等將背閘極線BGL_1與背閘極線BGL_2電連接，可以分別實現電浮動狀態。藉由採用上述結構，可以同時實現因將字線WL_1設定為VH以使背閘極線BGL_1升壓導致的電晶體的通態電流的降低的抑制以及將字線WL_2設定為VL並將背閘極線BGL_2設定為VBG時的電晶體的關態電流的極小的狀態的維持。
在圖1B的期間P2中，在時刻T5，成為與時刻T3同樣的狀態。換言之，字線WL_1、WL_2都為VL，電晶體M1_1、M1_2、M2_1及M2_2處於非導通狀 態。此外，在上述時刻T4的背閘極線BGL_1的電壓隨著在時刻5將字線WL_1從VH降低到VL而下降。該下降起因於字線WL_1與背閘極線BGL_1之間的電容耦合的降壓。其結果是，背閘極線BGL_1的電壓返回到原來的VBG。因此，電晶體M1_1、M1_2、M2_1及M2_2在將背閘極電極的電壓設定為VBG的狀態下成為電浮動狀。注意，背閘極線BGL_1的電壓有時因字線WL_1之外的位元線BL或節點SN等的電壓變動而變動。
在圖1B的期間P2中，在時刻T6，為了將資料電壓寫入到與第2行的字線WL_2連接的記憶單元MC2_1、MC2_2或從該記憶單元MC2_1、MC2_2讀出資料電壓，將字線WL_1設定為VL，將字線WL_2設定為VH。電晶體M1_1及M1_2成為非導通狀態，電晶體M2_1及M2_2成為導通狀態。
如上所述，在圖1B的期間P2中，在使背閘極線BGL_1、BGL_2的電壓保持為VBG的狀態下成為電浮動狀態。因此，藉由在時刻T6使電晶體M2_1及M2_2成為導通狀態，亦即將字線WL_2從VL升壓到VH，可以由字線WL_2與背閘極線BGL_2的電容耦合增高背閘極線BGL_2的電壓。
藉由採用上述結構，即使將字線WL_2的VH設定為更小的電壓，也可以增大使電晶體M2_1及M2_2成為導通狀態時的通態電流。再者，藉由降低VH，可以降低對字線WL_2施加的字信號的振幅電壓，所以可以實 現低功耗化。
再者，在圖1B的期間P2中，在背閘極線BGL_1、BGL_2的電壓保持為VBG的狀態下成為電浮動狀態。因此，藉由在時刻T6使電晶體M1_1及M1_2成為非導通狀態，亦即將字線WL_1保持為VL，可以抑制背閘極線BGL_1的電壓發生變動。
藉由分別使背閘極線BGL_1和背閘極線BGL_2成為電浮動狀態，可以實現上述結構。換言之，藉由開關或電晶體等將背閘極線BGL_1與背閘極線BGL_2電連接，由此可以分別實現電浮動狀態。藉由採用上述結構，可以同時實現因將字線WL_2設定為VH以使背閘極線BGL_2升壓導致的電晶體的通態電流的降低的抑制以及將字線WL_1設定為VL並將背閘極線BGL_1設定為VBG時的電晶體的關態電流的極小的狀態的維持。
在圖1B的期間P2中，在時刻T7，成為與時刻T3、T5同樣的狀態。
圖2A和圖2B示出能夠實現圖1B所說明的工作的電壓保持電路13的結構實例。圖2A和圖2B示出2行n列的記憶單元MC所包括的電晶體M1_1至M1_n及M2_1至M2_n。電晶體M1_1至M1_n的閘極電極與字線WL_1連接。電晶體M1_1至M1_n的背閘極電極與背閘極線BGL_1連接。電晶體M2_1至M2_n的閘極電極與字線WL_2連接。電晶體M2_1至M2_n的背閘極電極與背閘極線BGL_2連接。
圖2A所示的電壓保持電路13包括電晶體RM1、電晶體RM2、電晶體RM、電容器CVR及電壓生成電路14。注意，在圖2A中，將電晶體RM1、電晶體RM2、電晶體RM與電容器CVR連接的節點表示為節點NVR。
圖2A所示的電壓生成電路14生成能夠抑制記憶單元MC所包括的電晶體的臨界電壓的VBG。例如，VBG可以藉由對基準電壓(0V)進行降壓而生成。
圖2A所示的電晶體RM是如下電晶體：將在電壓生成電路14中生成的VBG施加到節點NVR，然後即使停止由電壓生成電路14生成電壓也能夠保持節點NVR的VBG。電晶體RM較佳為OS電晶體。電晶體RM的臨界電壓較佳為比記憶單元MC所包括的電晶體高。藉由使電晶體RM的通態電流及關態電流小於記憶單元MC所包括的電晶體，可以容易保持節點NVR的VBG，所以是較佳的。電晶體RM的閘極與其源極和汲極中的一個連接。藉由採用圖2A所示的結構，電晶體RM被用作二極體，無論來自外部的控制信號如何都可以保持節點NVR的VBG。
圖2A所示的電晶體RM1、RM2是如下電晶體：將保持在節點NVR的VBG施加到背閘極線BGL_1及BGL_2，在將背閘極線BGL_1及BGL_2設定為VBG之後能夠使背閘極線BGL_1及BGL_2成為電浮動狀態。電晶體RM1、RM2較佳為OS電晶體。與電晶體RM同樣，電晶體RM1、RM2的臨界電壓較佳為比記憶單元MC所包 括的電晶體高。與電晶體RM同樣，藉由使電晶體RM1、RM2的通態電流及關態電流小於記憶單元MC所包括的電晶體，可以容易保持背閘極線BGL_1及BGL_2的VBG，所以是較佳的。在電晶體RM1、RM2中，閘極與源極和汲極中的一個連接。藉由採用圖2A所示的結構，電晶體RM1、RM2被用作二極體，無論來自外部的控制信號如何都可以保持RM1、RM2的VBG，並且在節點NVR與背閘極線BGL_1及BGL_2為等電位的情況下，可以使背閘極線BGL_1及BGL_2成為電浮動狀態。
可以將圖2A所示的電晶體RM、RM1及RM2換為開關。圖2B示出此時的電路結構。圖2B所示的電壓保持電路13包括開關SW1、開關SW2、開關SW、電容器CVR及電壓生成電路14。此外，在圖2B中，將開關SW1、開關SW2、開關SW與電容器CVR連接的節點表示為節點NVR。在圖2B中，控制各開關，將背閘極線BGL_1及BGL_2設定為VBG，然後使其成為電浮動狀態，由此可以實現圖1B所說明的工作。
參照圖3A至圖6對圖2A所示的電壓保持電路13的工作及背閘極線BGL_1及BGL_2的狀態進行說明。圖3A的狀態對應於圖1B的時刻T1。圖3B的狀態對應於圖1B的時刻T2。圖4A的狀態對應於圖1B的時刻T3。圖4B的狀態對應於圖1B的時刻T4。圖5A的狀態對應於圖1B的時刻T5。圖5B的狀態對應於圖1B的時刻T6。圖6的狀態對應於圖1B的時刻T7。
在圖3A中，電壓生成電路14生成VBG。此外，在初始狀態下，將節點NVR、背閘極線BGL_1及BGL_2設定為基準電壓(0V)。
在圖3B中，在電壓生成電路14與節點NVR之間產生電位差，所以電流流過電晶體RM。其結果是，節點NVR的電壓為VBG。同樣地，在背閘極線BL_1與節點NVR之間產生電位差，所以電流流過電晶體RM1。其結果是，背閘極線BGL_1的電壓為VBG。同樣地，在背閘極線BL_2與節點NVR之間產生電位差，所以電流流過電晶體RM2。其結果是，背閘極線BGL_2的電壓為VBG。注意，實際上，下降了相當於電晶體RM、RM1及RM2的臨界電壓的部分的電壓被施加到節點NVR、背閘極線BGL_1及BGL_2，但是在以下說明中省略臨界電壓，因為其值很小。
在圖4A中，停止由電壓生成電路14生成VBG。其結果是，電壓生成電路14與電晶體RM之間的電壓成為基準電壓(0V)。節點NVR的VBG小於基準電壓(0V)。被用作二極體的電晶體成為非導通狀態。節點NVR成為電浮動狀態。電晶體RM的關態電流極小。因此，可以長時間保持節點NVR的VBG。背閘極線BGL_1的VBG成為與節點NVR的VBG相同的電位。被用作二極體的電晶體成為非導通狀態。背閘極線BGL_1成為電浮動狀態。此外，電晶體RM1的關態電流極小。因此，可以長時間保持背閘極線BGL_1的VBG。
在圖4B中，將字線WL_1設定為VH，將字線WL_2設定為VL。因為背閘極線BGL_1的電壓處於電浮動狀態，所以藉由電容耦合從VBG上升ΔV。雖然背閘極線BGL_2的電壓處於電浮動狀態，但是因為字線WL_1與背閘極線BGL_2之間產生的電容耦合小，所以保持為VBG。注意，背閘極線BGL_2的電壓有時因字線WL_2之外的位元線BL或節點SN等的電壓變動而變動。
在圖5A中，將字線WL_1及字線WL_2設定為VL。因為背閘極線BGL_1的電壓處於電浮動狀態，所以藉由將字線WL_1返回到VL，背閘極線BGL_1的電壓成為VBG。
在圖5B中，將字線WL_1設定為VL，將字線WL_2設定為VH。因為背閘極線BGL_2的電壓處於電浮動狀態，所以藉由電容耦合從VBG上升ΔV。雖然背閘極線BGL_1的電壓處於電浮動狀態，但是因為字線WL_2與背閘極線BGL_1之間產生的電容耦合小，所以保持為VBG。注意，背閘極線BGL_1的電壓有時因字線WL_1之外的位元線BL或節點SN等的電壓變動而變動。
在圖6中，將字線WL_1及字線WL_2設定為VL。因為背閘極線BGL_2的電壓處於電浮動狀態，所以藉由將字線WL_2返回到VL，背閘極線BGL_2的電壓成為VBG。
如上所述，在本發明的一個實施方式中，採用在週邊電路12與記憶單元MC之間進行資料電壓的寫 入及讀出期間使背閘極線BGL_1、BGL_2成為電浮動狀態(浮動)的結構，而不採用將背閘極電壓一直施加到背閘極線BGL_1、BGL_2的結構。藉由採用上述結構，只在藉由字線WL與背閘極線的電容耦合使字信號為高位準電壓期間增高背閘極線BGL的電壓。藉由採用上述結構，即使將字信號的高位準電壓設定為更小的電壓也可以增大使電晶體M1_1、M1_2、M2_1及M2_2成為導通狀態時的通態電流，並且可以降低字信號的振幅電壓，所以可以實現低功耗化。
再者，在本發明的一個實施方式中，分別使背閘極線BGL_1和背閘極線BGL_2成為電浮動狀態。換言之，背閘極線BGL_1及背閘極線BGL_2都成為電浮動狀態。當藉由將字線WL_1的字信號設定為高位準電壓，由電容耦合增高背閘極線BGL_1的電壓時，在將字線WL_2的字信號設定為低位準電壓的情況下，可以降低由於電容耦合的背閘極線BGL_2的電壓的上升，而可以抑制最初施加的背閘極電壓的變動。藉由採用上述結構，可以抑制將字信號設定為高位準電壓的電晶體的通態電流的降低，同時可以在將字信號設定為低位準電壓的電晶體中維持極小的關態電流。
〈變形例子〉
參照圖7A至圖10B對上述圖1A至圖6所說明的結構的變形例子進行說明。
圖2A所示的背閘極線BGL_1及BGL_2較佳為具有由於電容器的大靜電容量，以便容易保持已施加的電壓。另一方面，當背閘極線BGL_1及BGL_2具有大容量(靜電容量)時，有由於字線與背閘極線之間的電容耦合，背閘極線的電壓不能充分升壓的憂慮。因此，用來保持背閘極線BGL_1及BGL_2的電壓的電容器CVR較佳為設置在藉由電晶體RM1、RM2連接的節點NVR。
為了藉由字線與背閘極線之間的電容耦合增高背閘極線的電壓，較佳為預先降低處於電浮動狀態的背閘極線的寄生電容。參照圖7A和圖7B對背閘極線的寄生電容及字線與背閘極線之間的容量進行說明。
如圖7A所示，背閘極線BGL_1除了與字線WL_1之間的電容器CWL-BGL之外，還包括與位元線BL_1至BL_n之間的電容器CBL-BGL、與節點SN之間的電容器CSN-BGL以及與其他佈線OL(不相鄰的BL或WL等其他佈線)之間的電容器COL-BGL。
圖7B是包括對上述背閘極線BGL附加的電容器CWL-BGL、電容器CBL-BGL、電容器CSN-BGL及電容器COL-BGL的等效電路圖。為了與字線WL的電壓變化對應地改變處於電浮動狀態的背閘極線BGL的電壓，較佳為使電容器CWL-BGL的容量大於電容器CBL-BGL、電容器CSN-BGL及電容器COL-BGL。明確而言，電容器CWL-BGL的容量較佳為電容器CBL-BGL、電容器CSN-BGL及電容器COL-BGL的容量的總和的1.2倍以上。
為了增大電容器CWL-BGL的容量，以增大字線WL與背閘極線BGL之間的容量的方式進行設計。參照圖8A至圖8D及圖9說明例子。
如圖8A所示，在形成記憶單元MC所包括的電晶體M1的層31(在圖式中，記載為Transistor Layer)上設置包括字線WL及背閘極線BGL的層32(在圖式中，記載為WL+BGL Layer)。
圖8B是對應於圖8A的電路簡圖。藉由採用圖8A的結構，如圖8B所示，可以將字線WL與背閘極線BGL平行地配置，從而可以增大電容器CWL-BGL的容量。
或者，如圖8C所示，在包括背閘極線BGL的層33(在圖式中，記載為BGL Layer)上設置形成記憶單元MC所包括的電晶體M1的層34(在圖式中，記載為Transistor Layer)，並且，在其上設置包括字線WL的層35(在圖式中，記載為WL Layer)。
圖8D是對應於圖8C的電路簡圖。藉由採用圖8C的結構，如圖8D所示，可以將字線WL與背閘極線BGL重疊配置，從而可以增大電容器CWL-BGL的容量。並且，較佳為採用將設置電晶體M1的區域36與包括電容器CWL-BGL的區域37分開的結構。藉由採用上述結構，可以在層34中的絕緣層厚的區域36中設置電晶體M1，並且在層34中的絕緣層薄且使字線WL與背閘極線BGL接近而彼此重疊的區域37中形成電容器CWL-BGL，由此可 以增大電容器CWL-BGL的容量。
或者，如圖9所示，也可以採用將在背閘極線BGL與字線WL之間形成的電容器CWL-BGL設置在記憶單元陣列11的外側的結構。藉由採用上述結構，無論記憶單元陣列11內的佈局等如何，都可以形成大容量的電容器CWL-BGL。
另外，圖2A和圖2B示出電晶體RM、RM1是沒有背閘極電極的頂閘極結構或底閘極結構的電晶體的情況，但是不侷限於此。例如，如圖10A所示，可以採用包括背閘極電極的電晶體RM_A及RM1_A。藉由採用圖10A的結構，可以增大流過電晶體RM_A及RM1_A的電流的量，在較短的期間內將背閘極線BGL設定為VBG。
或者，如圖10B所示，可以使用將閘極電極與佈線ENL_A連接，將背閘極電極與佈線ENL_B連接的電晶體RM1_B代替圖10A的電晶體RM1_A。佈線ENL_A和佈線ENL_B較佳為被施加不同的控制信號。例如，對佈線ENL_A和佈線ENL_B施加的控制信號在對字線WL施加字信號期間使電晶體RM1_B成為非導通狀態，在其他期間則為導通狀態。藉由採用如圖10B所示的結構，可以從外部容易控制電晶體RM1_B的狀態。
〈電壓生成電路14的結構實例〉
圖11A示出能夠用於上述電壓生成電路14的電路結構的一個例子。
圖11A所示的電壓生成電路14A是包括二極體D1至D5、電容器C1至C5及反相器INV的4級電荷泵。時脈信號CLK直接或者藉由反相器INV被施加到電容器C1至C5。當反相器INV的電源電壓是基於VDD和接地(0V)而被施加的電壓時，可以藉由時脈信號CLK得到從0V降壓到VDD的4倍的負電壓的VBG。注意，二極體D1至D5的正向電壓為0V。另外，藉由改變電荷泵的級數，可以得到所希望的VBG。
注意，上述電壓生成電路14A的電路結構不侷限於圖11A所示的電路圖的結構。圖11B、圖11C示出電壓生成電路14A的變形例子。
圖11B所示的電壓生成電路14B相當於使用二極體連接的電晶體M11至M15代替圖11A所示的電壓生成電路14A的二極體D1至D5的結構。在圖11B所示的電壓生成電路14B中，藉由作為電晶體M11至M15採用OS電晶體可以減少關態電流，而可以抑制保持在電容器C1至C5的電荷的洩漏。因此，可以將電壓0V高效地升壓到電壓VBG。
另外，圖11C所示的電壓生成電路14C的結構相當於使用包括背閘極的電晶體M21至M25代替圖11B所示的電壓生成電路14B中的電晶體M11至M15的結構。因為在圖11C所示的電壓生成電路14C中，可以對背閘極施加與閘極電極相同的電壓，所以可以增大流過電晶體的電流量。因此，可以將電壓0V高效地升壓到電 壓VBG。
〈記憶單元MC的結構實例〉
圖12A至圖12E示出在圖1A中說明過的記憶單元MC可以採用的電路結構的例子。在圖12A至圖12E所示的記憶單元的電路圖中，從源極線SL或位元線BL寫入資料電壓，並控制寫入字線WWL及讀出字線RWL的電壓，由此可以控制資料電壓的寫入或讀出。
圖12A所示的記憶單元MC_A包括電晶體M1、電晶體M2_A及電容器CS。電晶體M1包括背閘極電極，由此可以控制從背閘極線BGL對背閘極電極施加的電壓。電晶體M2_A為p通道電晶體。藉由使電晶體M1成為非導通狀態，可以在節點SN中保持對應於資料電壓的電荷。在電晶體M2_A中，控制根據對應於被保持的資料電壓的電荷流過的電流。圖12A的結構可以被應用於圖1A的記憶單元MC。
圖12B所示的記憶單元MC_B包括電晶體M1、電晶體M2_B和電容器CS。圖12B與圖12A之間的不同之處在於圖12B的電晶體M2_B為n通道電晶體。圖12B的結構可以被應用於圖1A的記憶單元MC。
圖12C所示的記憶單元MC_C包括電晶體M1、電晶體M2_A、電晶體M3和電容器CS。圖12C與圖12A之間的不同之處在於圖12C的記憶單元MC_C包括電晶體M3。與電晶體M2_A同樣，電晶體M3為p通 道電晶體。藉由使電晶體M3成為非導通狀態，可以控制流過位元線BL與源極線SL之間的電流。圖12C的結構可以被應用於圖1A的記憶單元MC。
圖12D所示的記憶單元MC_D包括電晶體M1、電晶體M2_A和電容器CS。電晶體M1與寫入位元線WBL連接，電晶體M2_A與讀出位元線RBL連接。在圖12D的結構中，例如，可以將讀出位元線RBL用於資料電壓的讀出，將寫入位元線WBL用於資料電壓的寫入。圖12D的結構可以被應用於圖1A的記憶單元MC。
圖12E所示的記憶單元MC_E包括電晶體M1、電晶體M2_A、電晶體M3和電容器CS。圖12E與圖12A之間的不同之處在於圖12E的記憶單元MC_E包括電晶體M3。與電晶體M2_A同樣，電晶體M3為p通道電晶體。藉由使電晶體M3成為非導通狀態，可以控制流過位元線BL與源極線SL之間的電流。再者，在圖12E所示的記憶單元MC_E中，電晶體M1與寫入位元線WBL連接，電晶體M2_A與讀出位元線RBL連接。在圖12E的結構中，例如，可以將讀出位元線RBL用於資料電壓的讀出，將寫入位元線WBL用於資料電壓的寫入。圖12E的結構可以被應用於圖1A的記憶單元MC。
圖13A所示的記憶單元MC_F包括構成SRAM(Static RAM)的電晶體M4、M5、反相器INV1、INV2、電晶體M1_Q、M1_QB及電容器CS。
記憶單元MC_F藉由控制控制線ENL，來將 SRAM的節點Q、QB的資料電壓備份到節點SN1、SN2並將資料電壓從節點SN1、SN2恢復到節點Q、QB。電晶體M1_Q、M1_QB包括背閘極電極，藉由背閘極線BGL可以控制對背閘極電極施加的電壓。藉由使電晶體M1_Q，M1_QB成為非導通狀態，可以將對應於資料電壓的電荷保持在節點SN1、SN2。圖13A的結構可以被應用於圖1A的記憶單元MC。
圖13B所示的記憶單元MC_G包括構成SRAM(Static RAM)的電晶體M4、M5、反相器INV1、INV2、電晶體M1、M6、電容器CS及反相器INV3。
記憶單元MC_G藉由控制寫入控制線WEN，來將SRAM的節點Q的資料電壓備份到節點SN。另外，記憶單元MC_F藉由控制讀出控制線REN，來將資料電壓從節點SN藉由反相器INV3恢復到節點QB。電晶體M1包括背閘極電極，藉由背閘極線BGL_A可以控制對背閘極電極施加的電壓。電晶體M6包括背閘極電極，藉由背閘極線BGL_B可以控制對背閘極電極施加的電壓。藉由使電晶體M1成為非導通狀態，可以將對應於資料電壓的電荷保持在節點SN。藉由使電晶體M6成為非導通狀態，可以抑制來自節點QB的洩漏電流。圖13B的結構可以被應用於圖1A的記憶單元MC。
如上所述，本發明的一個實施方式可以採用各種結構而進行工作。
實施方式2
在本實施方式中，對將具有不同的電特性的電晶體設置在同一層上的結構進行說明。藉由採用上述結構，可以提高半導體裝置的設計彈性。此外，藉由將具有不同的電特性的電晶體設置在同一層上，可以提高半導體裝置的集成度。
作為電晶體的電特性，可以舉出臨界電壓(Vth)。在本實施方式中，對在同一層上設置具有不同的Vth的電晶體的結構實例進行說明。
〈半導體裝置1000的結構實例〉
圖14A是示出半導體裝置1000的剖面圖。半導體裝置1000包括電晶體100及電晶體200。電晶體100和電晶體200具有不同的結構。圖14A示出設置在基板101上的電晶體100及電晶體200的剖面。圖14A相當於在圖15A中由點劃線L1-L2表示的部分及在圖16A中由點劃線L3-L4表示的部分的剖面圖。
圖15A是電晶體100的平面圖。圖15B是在圖15A中由點劃線L1-L2表示的部分及由點劃線W1-W2表示的部分的剖面圖。在圖15B中，L1-L2是電晶體100的通道長度方向上的剖面圖，W1-W2是電晶體100的通道寬度方向上的剖面圖。圖15C是圖15B所示的部分131的放大圖。圖15D是圖15B所示的部分132的放大圖。
圖16A是電晶體200的平面圖。圖16B是在 圖16A中由點劃線L3-L4表示的部分及由點劃線W3-W4表示的部分的剖面圖。在圖16B中，L3-L4是電晶體200的通道長度方向上的剖面圖，W3-W4是電晶體200的通道寬度方向上的剖面圖。圖16C是圖16B所示的部分133的放大圖。
圖14B及圖14C示出電晶體的電特性之一的Vg-Id曲線。在圖14B及圖14C所示的Vg-Id曲線中，橫軸表示以源極為基準時的閘極和源極之間的電位差(Vg)，縱軸以對數表示流過電晶體的汲極的電流(Id)。
電晶體100及電晶體200是具有背閘極的電晶體。圖14B示出背閘極的電位與源極或閘極的電位相同時的電晶體100的Vg-Id曲線，圖14C示出背閘極的電位與源極或閘極的電位相同時的電晶體200的Vg-Id曲線。如圖14B及圖14C所示，電晶體100和電晶體200具有不同的電晶體特性。與電晶體100的Vg-Id曲線相比，在電晶體200的Vg-Id曲線中，Vg向正方向漂移。就是說，電晶體200的Vth比電晶體100大。
將參照圖式說明電晶體100及電晶體200。
[電晶體100]
電晶體100是一種頂閘極型電晶體。電晶體100包括電極105_1、絕緣層106、絕緣層107、絕緣層108、半導體層109_1a、半導體層109_1b、半導體層109_1c、電極110_1a、電極110_1b、層128_1a、層128_1b、層 129_1a、層129_1b、絕緣層111_1以及電極112_1(參照圖15A至圖15C)。
圖15A至圖15C所示的電晶體100隔著絕緣層102及絕緣層103設置在基板101上。明確而言，在絕緣層103上包括絕緣層104，該絕緣層104的一部分被去除並填埋有電極105_1。在電極105_1及絕緣層104上包括絕緣層106，在絕緣層106上包括絕緣層107，在絕緣層107上包括絕緣層108。絕緣層108具有凸部，在該凸部上包括半導體層109_1a，在半導體層109_1a上包括半導體層109_1b。
此外，在半導體層109_1b上設置有電極110_1a及電極110_1b。電極110_1a和電極110_1b中的一個可以被用作源極電極和汲極電極中的一個，另一個可以被用作源極電極和汲極電極中的另一個。因此，半導體層109_1b中的與電極110_1a重疊的區域可以被用作電晶體100的源極區域和汲極區域中的一個。半導體層109_1b中的與電極110_1b重疊的區域可以被用作電晶體100的源極區域和汲極區域中的另一個。因此，平面圖中的半導體層109_1b的夾在電極110_1a與電極110_1b之間的區域121a可以被用作通道形成區域。
此外，在電極110_1a上設置有層128_1a，在層128_1a上設置有層129_1a。電極110_1a的側面的一部分、層128_1a的側面的一部分、半導體層109_1b的側面的一部分及半導體層109_1a的側面的一部分被層129_1a 覆蓋。
此外，在電極110_1b上設置有層128_1b，在層128_1b上設置有層129_1b。電極110_1b的側面的一部分、層128_1b的側面的一部分、半導體層109_1b的側面的一部分及半導體層109_1a的側面的一部分被層129_1b覆蓋。
此外，在絕緣層114中的與區域121a重疊的區域中形成有開口，沿著該開口的側面及底面設置有半導體層109_1c。半導體層109_1c在該開口的底面與半導體層109_1b接觸。此外，在該開口中，隔著半導體層109_1c且沿著該開口的側面及底面設置有絕緣層111_1。此外，在該開口中，隔著半導體層109_1c及絕緣層111_1設置有電極112_1。
此外，在通道寬度方向上的剖面中，該開口的尺寸大於半導體層109_1a及半導體層109_1b。因此，在區域121a中，半導體層109_1a及半導體層109_1b的側面被半導體層109_1c覆蓋。
此外，在絕緣層114上設置有絕緣層115，在絕緣層115上設置有電極117_1a、電極117_1b及電極117_1c。電極117_1a在去除絕緣層115、絕緣層114、層129_1a及層128_1a的一部分而形成的開口中，藉由電極116_1a與電極110_1a電連接。此外，電極117_1b在去除絕緣層115、絕緣層114、層129_1b及層128_1b的一部分而形成的開口中，藉由電極116_1b與電極110_1b電連 接。電極117_1c在去除絕緣層115的一部分而形成的開口中，藉由電極116_1c與電極112_1電連接。
[s-channel結構]
如圖15B所示，在電晶體100中，半導體層109_1b在通道寬度方向上夾在電極105_1與電極112_1之間。如上所述，絕緣層108具有凸部。半導體層109_1a及半導體層109_1b設置在該凸部上。藉由設置該凸部，與半導體層109_1b的底面相比，可以使位於不與該凸部重疊的區域(不與半導體層109_1b重疊的區域)中的電極112_1的底面更靠近於基板。該凸部的高度較佳為絕緣層111_1的厚度以上。或者，該凸部的高度較佳為絕緣層111_1和半導體層109_1c的總厚度以上。由此，可以由電極112_1覆蓋半導體層109_1b的側面。
也就是說，可以使電晶體100具有由電極105_1及電極112_1的電場電圍繞半導體層109_1b的結構。將如此由導電層(電晶體100中的電極105_1及電極112_1)的電場電圍繞形成通道的半導體層的電晶體結構稱為surrounded channel(s-channel)結構。在s-channel結構的電晶體100中，可以在半導體層109_1b的整體(塊體)形成通道。在s-channel結構中，可以增大電晶體的汲極電流，來可以得到更高的通態電流(在電晶體處於開啟狀態時流在源極與汲極之間的電流)。此外，也可以由電極105_1及電極112_1的電場使形成在半導體層 109_1b中的通道形成區域的整個區域空乏化。因此，在s-channel結構中，可以進一步降低電晶體的關態電流。另外，藉由縮短通道寬度，可以提高s-channel結構的通態電流的增大效果和關態電流的降低效果等。
[閘極電極及背閘極電極]
電極105_1和電極112_1中的一個可以被用作閘極電極，另一個可以被用作背閘極電極。一般而言，閘極電極及背閘極電極使用導電層來形成。此外，閘極電極和背閘極電極以夾著半導體層的通道形成區域的方式配置。因此，背閘極電極可以具有與閘極電極同樣的功能。背閘極電極的電位可以與閘極電極相等，也可以為接地電位或任意電位。另外，藉由使背閘極電極的電位不跟閘極電極聯動而獨立地變化，可以改變電晶體的臨界電壓。
電極105_1和電極112_1都可以被用作閘極電極。因此，絕緣層106、絕緣層107、絕緣層108及絕緣層111_1都可以被用作閘極絕緣層。
當將電極105_1和電極112_1中的一個稱為“閘極電極”或“閘極”時，將另一個稱為“背閘極電極”或“背閘極”。例如，在電晶體100中，當將電極105_1稱為“閘極電極”時，將電極112_1稱為“背閘極電極”。當將電極112_1用作“閘極電極”時，可以認為電晶體100是底閘極型電晶體的一種。有時將電極105_1和電極112_1中的一個稱為“第一閘極電極”或“第一閘極”，將另一個稱為“第 二閘極電極”或“第二閘極”。當將電極105_1和電極112_1中的一個稱為“背閘極”時，有時將另一個稱為“前閘極”。
藉由隔著半導體層109_1b設置電極105_1及電極112_1並將電極105_1及電極112_1的電位設定為相同，半導體層109_1b中的載子流過的區域在膜厚度方向上更加擴大，所以載子的移動量增加。其結果是，電晶體100的通態電流增大，並且場效移動率也增高。
因此，電晶體100是相對於佔有面積具有較大的通態電流的電晶體。亦即，可以相對於所要求的通態電流縮小電晶體100的佔有面積。因此，可以實現集成度高的半導體裝置。
另外，由於閘極電極及背閘極電極使用導電層來形成，因此具有防止在電晶體的外部產生的電場影響到形成通道的半導體層的功能(尤其是針對靜電等的電場遮蔽功能)。藉由以在俯視時大於半導體層的方式形成背閘極電極並由背閘極電極覆蓋半導體層，可以提高電場遮蔽功能。
因為電極105_1及電極112_1分別具有屏蔽來自外部的電場的功能，所以產生在電極112_1的上方和電極105_1的下方的帶電粒子等電荷不影響到半導體層109_1b的通道形成區域。其結果是，可以抑制應力測試(例如，對閘極施加負電荷的-GBT(Gate Bias-Temperature：閘極偏壓-溫度)應力測試)所導致的劣化。此外，電極105_1及電極112_1能夠遮蔽汲極電極所產生 的電場以防止該電場影響到半導體層。因此，可以抑制起因於汲極電壓的變動而發生的通態電流的上升電壓的變動。另外，上述效果當電極105_1及電極112_1被供應電位時尤其顯著。
GBT應力測試是一種加速試驗，它可以在短時間內評估由於長時間的使用而產生的電晶體的特性變化(隨時間變化)。尤其是，GBT應力測試前後的電晶體的臨界電壓的變動量是用於檢查可靠性的重要指標。可以說，在GBT應力測試前後，臨界電壓的變動量越少，則電晶體的可靠性越高。
另外，藉由具有電極105_1及電極112_1且將電極105_1及電極112_1設定為相同電位，臨界電壓的變動量得到降低。因此，多個電晶體之間的電特性的不均勻也同時被降低。
另外，具有背閘極電極的電晶體的對閘極施加正電荷的+GBT應力測試前後的臨界電壓的變動也比不具有背閘極電極的電晶體小。
另外，在光從背閘極電極一側入射時，藉由作為背閘極電極使用具有遮光性的導電膜形成，能夠防止光從背閘極電極一側入射到半導體層。由此，能夠防止半導體層的光劣化，並防止電晶體的臨界電壓偏移等電特性劣化。
[電晶體200]
電晶體200是一種頂閘極型電晶體。電晶體200包括電極105_2、絕緣層106、絕緣層107、絕緣層108、半導體層109_2a1、半導體層109_2a2、半導體層109_2b1、半導體層109_2b2、半導體層109_2c、電極110_2a、電極110_2b、層128_2a、層128_2b、層129_2a、層129_2b、絕緣層111_2以及電極112_2(參照圖16A至圖16C)。
圖16A至圖16C所示的電晶體200隔著絕緣層102及絕緣層103設置在基板101上。明確而言，在絕緣層103上包括絕緣層104，該絕緣層104的一部分被去除並填埋有電極105_2。在電極105_2及絕緣層104上包括絕緣層106，在絕緣層106上包括絕緣層107，在絕緣層107上包括絕緣層108。
絕緣層108具有第一凸部及第二凸部。電晶體200在第一凸部上包括半導體層109_2a1，在半導體層109_2a1上包括半導體層109_2b1。此外，電晶體200在半導體層109_2b1上包括電極110_2a，在電極110_2a上包括層128_2a，在層128_2a上包括層129_2a。此外，電晶體200在第二凸部上包括半導體層109_2a2，在半導體層109_2a2上包括半導體層109_2b2。此外，電晶體200在半導體層109_2b2上包括電極110_2b，在電極110_2b上包括層128_2b，在層128_2b上包括層129_2b。
電極110_2a和電極110_2b中的一個可以被用作源極電極和汲極電極中的一個，另一個可以被用作源極電極和汲極電極中的另一個。因此，半導體層109_2b1 和半導體層109_2b2中的一個可以被用作電晶體200的源極區域和汲極區域中的一個。半導體層109_2b1和半導體層109_2b2中的另一個可以被用作電晶體200的源極區域和汲極區域中的另一個。
此外，在電極110_2a上設置有層128_2a，在層128_2a上設置有層129_2a。電極110_2a的側面的一部分、層128_2a的側面的一部分、半導體層109_2b1的側面的一部分及半導體層109_2a1的側面的一部分被層129_2a覆蓋。
此外，在電極110_2b上設置有層128_2b，在層128_2b上設置有層129_2b。電極110_2b的側面的一部分、層128_2b的側面的一部分、半導體層109_2b2的側面的一部分及半導體層109_2a2的側面的一部分被層129_2b覆蓋。平面圖中的半導體層109_2c的夾在半導體層109_2b1與半導體層109_2b2之間的區域121b可以被用作通道形成區域。
此外，在絕緣層114中的與區域121b重疊的區域中形成有開口。沿著該開口的側面及底面設置有半導體層109_2c。此外，在該開口中，半導體層109_2b1及半導體層109_2b2的一部分被露出。半導體層109_2c在該開口中與半導體層109_2b1及半導體層109_2b2接觸。此外，在該開口中，隔著半導體層109_2c且沿著該開口的側面及底面設置有絕緣層111_2。此外，在該開口中，隔著半導體層109_2c及絕緣層111_2設置有電極 112_2。
此外，在絕緣層114上設置有絕緣層115，在絕緣層115上設置有電極117_2a、電極117_2b及電極117_2c。電極117_2a在去除絕緣層115、絕緣層114、層129_2a及層128_2a的一部分而形成的開口中，藉由電極116_2a與電極110_2a電連接。此外，電極117_2b在去除絕緣層115、絕緣層114、層129_2b及層128_2b的一部分而形成的開口中，藉由電極116_2b與電極110_2b電連接。電極117_2c在去除絕緣層115的一部分而形成的開口中，藉由電極116_2c與電極112_2電連接。
與電晶體100同樣地，在電晶體200中電極105_2和電極112_2中的一個可以被用作閘極電極，另一個可以被用作背閘極電極。因此，絕緣層106、絕緣層107、絕緣層108及絕緣層111_2都可以被用作閘極絕緣層。
當將電極105_2和電極112_2中的一個稱為“閘極電極”或“閘極”時，將另一個稱為“背閘極電極”或“背閘極”。例如，在電晶體200中，當將電極105_2稱為“閘極電極”時，將電極112_2稱為“背閘極電極”。當將電極112_2用作“閘極電極”時，可以將電晶體200認為底閘極型電晶體的一種。有時將電極105_2和電極112_2中的一個稱為“第一閘極電極”或“第一閘極”，將另一個稱為“第二閘極電極”或“第二閘極”。當將電極105_2和電極112_2中的一個稱為“背閘極”時，有時將另一個稱為“前閘極”。
在本說明書等中，有時將電極105_1和電極105_2總稱為“電極105”。有時將半導體層109_1a、半導體層109_2a1和半導體層109_2a2總稱為“半導體層109a”。有時將半導體層109_2a1和半導體層109_2a2總稱為“半導體層109_2a”。有時將半導體層109_1b、半導體層109_2b1和半導體層109_2b2總稱為“半導體層109b”。有時將半導體層109_2b1和半導體層109_2b2總稱為“半導體層109_2b”。有時將半導體層109_1c和半導體層109_2c總稱為“半導體層109c”。有時將半導體層109a、半導體層109b和半導體層109c總稱為“半導體層109”。有時將層128_1a、層128_1b、層128_2a和層128_2b總稱為“層128”。有時將層128_1a和層128_1b總稱為“層128_1”。有時將層128_2a和層128_2b總稱為“層128_2”。有時將層129_1a、層129_1b、層129_2a和層129_2b總稱為“層129”。有時將層129_1a和層129_1b總稱為“層129_1”。有時將層129_2a和層129_2b總稱為“層129_2”。有時將絕緣層111_1和絕緣層111_2總稱為“絕緣層111”。有時將電極110_1a、電極110_1b、電極110_2a和電極110_2b總稱為“電極110”。有時將電極110_1a和電極110_1b總稱為“電極110_1”。有時將電極110_2a和電極110_2b總稱為“電極110_2”。有時將電極112_1和電極112_2總稱為“電極112”。有時將絕緣層113_1和絕緣層113_2總稱為“絕緣層113”。有時將電極116_1a、電極116_1b、電極116_1c、電極116_2a、電極116_2b和電極 116_2c總稱為“電極116”。有時將電極116_1a、電極116_1b和電極116_1c總稱為“電極116_1”。有時將電極116_2a、電極116_2b和電極116_2c總稱為“電極116_2”。有時將電極117_1a、電極117_1b、電極117_1c、電極117_2a、電極117_2b和電極117_2c總稱為“電極117”。有時將電極117_1a、電極117_1b和電極117_1c總稱為“電極117_1”。有時將電極117_2a、電極117_2b和電極117_2c總稱為“電極117_2”。
在電晶體100中，通道形成在半導體層109b中。在電晶體200中，通道形成在半導體層109c中。半導體層109b和半導體層109c較佳為使用物理性質不同的半導體材料。當將物理性質不同的半導體材料用於半導體層109b和半導體層109c時，電晶體100和電晶體200能夠具有不同的電特性。例如，藉由將能帶間隙不同的半導體材料分別用於半導體層109b和半導體層109c，可以分別設定電晶體100和電晶體200的場效移動率。
另外，例如藉由將其電子親和力比半導體層109b小的半導體材料用於半導體層109c，可以使電晶體200的Vth大於電晶體100的Vth。明確而言，在半導體層109c是In-M-Zn氧化物(包含In、元素M和Zn的氧化物)並且半導體層109b也是In-M-Zn氧化物的情況下，當半導體層109c為In：M：Zn=x1：y1：z1[原子個數比]並且半導體層109b為In：M：Zn=x2：y2：z2[原子個數比]時，可以使用y1/x1大於y2/x2的半導體層109c及半 導體層109b。藉由使用這種In-M-Zn氧化物，可以使電晶體200的Vth大於電晶體100的Vth。
另外，藉由以與電極110_2a及半導體層109_2c接觸的方式設置半導體層109_2b1，可以降低電晶體200的電特性的不均勻。藉由以與電極110_2b及半導體層109_2c接觸的方式設置半導體層109_2b2，可以降低電晶體200的電特性的不均勻。關於設置半導體層109_2b1及半導體層109_2b2的效果，將在後面的實施例中進行說明。
〈構成材料〉 [基板]
雖然對可用於基板101的材料沒有較大的限制，但是基板需要至少具有能夠耐受後面進行的熱處理的耐熱性。例如，作為基板101，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺為材料的化合物半導體基板等。此外，也可以使用SOI基板或者在半導體基板上設置有應變電晶體或FIN型電晶體等半導體元件的基板等。另外，也可以使用可用於高電子移動率電晶體(HEMT：High Electron Mobility Transistor)的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。也就是說，基板101不僅是支撐基板，也可以是形成有電晶體等其他裝置的基板。此時，電晶體100和/或電晶體200的閘極、源極和汲極中的至少一個可以與上述其它裝置電連 接。
此外，作為基板101，可以使用硼矽酸鋇玻璃和硼矽酸鋁玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板101可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接製造電晶體和電容元件等，又可以在其他製造基板上製造電晶體和電容元件等，然後將其剝離並轉置到撓性基板上。另外，為了從製造基板剝離電晶體和電容元件等並將其轉置到撓性基板上，較佳為在製造基板與電晶體和電容元件等之間設置剝離層。
作為撓性基板，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。被用作基板101的撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。被用作基板101的撓性基板例如可以使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作為樹脂例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是，芳族聚醯胺具有低線性膨脹係數，因此適用於撓性基板。
[絕緣層]
作為絕緣層102至絕緣層104、絕緣層106至絕緣層108、絕緣層111以及絕緣層113至絕緣層115採用選自如下材料的單層或疊層：氮化鋁、氧化鋁、氮氧化鋁、氧 氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、鋁矽酸鹽等。另外，也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多種的材料。
在本說明書中，氮氧化物是指氮含量大於氧含量的化合物。另外，氧氮化物是指氧含量大於氮含量的化合物。另外，各元素的含量例如可以使用拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等來測量。
尤其是，絕緣層102和/或絕緣層103以及絕緣層115較佳為使用不易使雜質透過的絕緣性材料形成。例如，可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣材料的單層或疊層。例如，作為不易使雜質透過的絕緣性材料，可以舉出氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、氮化矽等。
藉由作為絕緣層102和/或絕緣層103使用不易使雜質透過的絕緣性材料，可以抑制從基板101一側的雜質擴散而可以提高電晶體的可靠性。藉由作為絕緣層115使用不易使雜質透過的絕緣性材料，可以抑制來自絕緣層115的上層的雜質擴散而可以提高電晶體的可靠性。
絕緣層102和/或絕緣層103以及絕緣層115 可以採用多個由上述材料形成的絕緣層的疊層。此外，可以省略絕緣層102和絕緣層103中的任一個。
另外，當將氧化物半導體用於半導體層109時，為了防止半導體層109中的氫濃度增加，較佳為降低絕緣層中的氫濃度。明確而言，絕緣層中的利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。尤其是，較佳為降低絕緣層104、絕緣層106至絕緣層108、絕緣層111及絕緣層114中的氫濃度。較佳為至少降低與半導體層109接觸的絕緣層108、絕緣層111及絕緣層114中的氫濃度。
另外，為了防止半導體層109中的氮濃度增加，較佳為降低絕緣層中的氮濃度。明確而言，絕緣層中的利用SIMS測量的氮濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
絕緣層108中的至少與半導體層109接觸的區域以及絕緣層111中的至少與半導體層109接觸的區域較佳為缺陷少，典型的是藉由電子自旋共振法(ESR：Electron Spin Resonance)觀察的信號較佳為少。例如，作為上述信號可舉出在g值為2.001時觀察到的E’中心。該E’中心起因於矽的懸空鍵。作為絕緣層108及絕緣層111可以使用起因於E’中心的自旋密度為3×1017spins/cm3 以下、較佳為5×1016spins/cm3以下的氧化矽層或氧氮化矽層。
有時觀察到除了上述信號以外起因於二氧化氮(NO2)的信號。該信號因N的核自旋而分裂成三個信號，各自的g值為2.037以上且2.039以下(第一信號)、g值為2.001以上且2.003以下(第二信號)及g值為1.964以上且1.966以下(第三信號)。
例如，作為絕緣層108及絕緣層111較佳為使用起因於二氧化氮(NO2)的信號的自旋密度為1×1017spins/cm3以上且低於1×1018spins/cm3的絕緣層。
二氧化氮(NO2)的氮氧化物(NOx)在絕緣層中形成能階。該能階位於氧化物半導體層的能隙中。由此，當氮氧化物(NOx)擴散到絕緣層與氧化物半導體層的介面時，有時該能階在絕緣層一側俘獲電子。其結果是，被俘獲的電子留在絕緣層與氧化物半導體層的介面附近，由此使電晶體的臨界電壓向正方向漂移。因此，當作為絕緣層108及絕緣層111使用氮氧化物的含量少的膜時，可以降低電晶體的臨界電壓的漂移。
作為氮氧化物(NOx)的釋放量少的絕緣層例如可以使用氧氮化矽層。該氧氮化矽層是在熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)中氨釋放量比氮氧化物(NOx)的釋放量多的膜，典型的是氨釋放量為1×1018/cm3以上且5×1019/cm3以下。注意，上述氨釋放量為TDS中的加熱處理溫度為50℃以上且650℃以下或 50℃以上且550℃以下的範圍內的總量。
由於當進行加熱處理時，氮氧化物(NOx)與氨及氧起反應，所以藉由使用氨釋放量多的絕緣層可以減少氮氧化物(NOx)。
絕緣層108、絕緣層111和絕緣層114中的至少一個較佳為使用藉由加熱釋放氧的絕緣層形成。具體來說，較佳為使用如下絕緣層：在進行TDS分析時換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1019atoms/cm3以上。將藉由加熱釋放出的氧也稱為“過量氧”。
包含過量氧的絕緣層可以進行對絕緣層添加氧的處理來形成。作為氧的添加處理，可以使用氧氛圍下的加熱處理、離子植入法、離子摻雜法、電漿浸沒離子佈植技術或電漿處理等。作為用來添加氧的氣體，可以使用16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等。在本說明書中，將添加氧的處理稱為“氧摻雜處理”。
作為絕緣層114，可以使用聚醯亞胺、丙烯酸類樹脂、苯并環丁烯類樹脂、聚醯胺、環氧類樹脂等具有耐熱性的有機材料。除了上述有機材料以外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以藉由層疊多個由這些材料形成的絕緣層來形成絕緣層114。
矽氧烷類樹脂相當於以矽氧烷類材料為起始 材料而形成的包含Si-O-Si鍵的樹脂。矽氧烷類樹脂還可以使用有機基(例如烷基或芳基)或氟基作為取代基。此外，有機基也可以包括氟基團。
對絕緣層114的形成方法沒有特別的限制，根據其材料可以利用濺射法、SOG法、旋塗、浸塗、噴塗、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)等。藉由將絕緣層114的焙燒製程兼作其他加熱處理製程，能夠高效地製造電晶體。
此外，可以將上述絕緣層用作層128。當將上述絕緣層用作層128時，較佳為使用不容易釋放氧和/或不容易吸收氧的絕緣層。
此外，可以將上述絕緣層用作層129。當將上述絕緣層用作層129時，較佳為使用不容易釋放氧和/或不容易吸收氧的絕緣層。
[電極]
作為用來形成電極105、電極110、電極112、電極116及電極117的導電材料，可以使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦等中的一種以上的金屬元素的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體、鎳矽化物等矽化物。
另外，也可以使用包含上述金屬元素和氧的導電材料。另外，也可以使用包含上述金屬元素和氮的導 電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。另外，也可以使用銦錫氧化物(ITO：Indium Tin Oxide)、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。
另外，也可以使用層疊有多個由上述材料形成的導電層。例如，可以使用組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構。此外，可以使用組合包含上述金屬元素的材料與包含氮的導電材料的疊層結構。此外，可以使用組合包含上述金屬元素的材料、包含氧的導電材料與包含氮的導電材料的疊層結構。
另外，在作為半導體層使用氧化物半導體，並且作為閘極電極使用組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構的情況下，較佳為在半導體層一側設置包含氧的導電材料。藉由在半導體層一側設置包含氧的導電材料，從該導電材料釋放出的氧容易供應給半導體層中。
另外，作為電極116，例如可以使用鎢或多晶矽等埋入性高的導電材料。此外，也可以使用埋入性高的導電材料與鈦層、氮化鈦層、氮化鉭層等障壁層(擴散防止層)的組合。有時將電極116稱為“接觸插頭”。
尤其是，作為與絕緣層103及絕緣層104接觸的電極105較佳為使用不容易使雜質透過的導電材料。 此外，作為與絕緣層114及絕緣層115接觸的電極116較佳為使用不容易使雜質透過的導電材料。作為不容易使雜質透過的導電材料，例如可以舉出氮化鉭。
藉由作為絕緣層103及絕緣層115使用不容易使雜質透過的絕緣材料，並且作為電極105及電極116使用不容易使雜質透過的導電材料，來可以進一步抑制雜質擴散到電晶體100及電晶體200中。由此，可以進一步提高電晶體100及電晶體200的可靠性。
另外，也可以將上述導電材料用於層128。當將導電材料用於層128時，較佳為使用不容易釋放氧和/或不容易吸收氧的導電材料。
另外，也可以將上述導電材料用於層129。當將導電材料用於層129時，較佳為使用不容易釋放氧和/或不容易吸收氧的導電材料。
[半導體層]
作為半導體層109，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等中的一個或多個。作為半導體材料，例如可以使用矽或鍺等。另外，也可以使用矽鍺、炭化矽、砷化鎵、氧化物半導體、氮化物半導體等化合物半導體或有機半導體等。
另外，當作為半導體層109使用有機物半導體時，可以使用具有芳環的低分子有機材料或π電子共軛導電高分子等。例如，可以使用紅螢烯、稠四苯、稠五 苯、苝二醯亞胺、四氰基對醌二甲烷、聚噻吩、聚乙炔、聚對伸苯基伸乙烯基等。
另外，半導體層109a、半導體層109b及半導體層109c可以分別使用不同結晶狀態的半導體，並且可以分別使用不同的半導體材料。
另外，由於氧化物半導體的能帶間隙為2eV以上，當作為半導體層109使用氧化物半導體時，可以實現關態電流極小的電晶體。明確而言，在源極與汲極間的電壓為3.5V且室溫(典型為25℃)下的每1μm通道寬度的關態電流可以為低於1×10-20A，低於1×10-22A，或低於1×10-24A。就是說，導通截止比可以為20位數以上且150位數以下。另外，在作為半導體層109使用氧化物半導體的電晶體中，源極與汲極間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。另外，可以提供具有高輸出電壓及高耐壓的電晶體。另外，可以提供可靠性良好的半導體裝置等。另外，可以提供具有高輸出電壓及高耐壓的半導體裝置。
另外，在本說明書等中，將在形成通道的半導體層中使用氧化物半導體的電晶體稱為“OS電晶體”。此外，在本說明書等中，將在形成通道的半導體層中使用具有結晶性的矽的電晶體稱為“晶體Si電晶體”。
與OS電晶體相比，晶體Si電晶體可以容易得到較高的移動率。另一方面，晶體Si電晶體難以實現如OS電晶體那樣的極小關態電流。因此，重要的是，根 據目的或用途適當地選擇用於半導體層的半導體材料。例如，根據目的或用途，可以使用OS電晶體和晶體Si電晶體等的組合。
當作為半導體層109使用氧化物半導體層時，較佳為藉由濺射法形成氧化物半導體層。藉由濺射法形成的氧化物半導體層的密度較高，所以是較佳的。在藉由濺射法形成氧化物半導體層的情況下，作為濺射氣體，可以使用稀有氣體(典型為氬)、氧、稀有氣體和氧的混合氣體。此外，需要進行濺射氣體的高度純化。例如，作為用作濺射氣體的氧氣體或稀有氣體，使用露點為-60℃以下，較佳為-100℃以下的高純度氣體。藉由使用高純度濺射氣體形成薄膜，可以儘可能地防止水分等混入氧化物半導體層中。
在藉由濺射法形成氧化物半導體層的情況下，較佳為儘可能地去除濺射裝置所具有的成膜處理室內的水分。例如，較佳為使用低溫泵等吸附式真空泵對成膜處理室進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)。尤其是，在濺射裝置的待機時成膜處理室內的相當於H2O的氣體分子(相當於m/z=18的氣體分子)的分壓為1×10-4Pa以下，較佳為5×10-5Pa以下。
此外，作為層128可以使用上述半導體層。此外，作為層129可以使用上述半導體層。
在本實施方式中，對作為半導體層109、層128及層129使用氧化物半導體時的例子進行說明。
[氧化物半導體]
下面說明根據本發明的氧化物半導體。氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含選自硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此考慮氧化物半導體包含銦、元素M及鋅的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用作元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
首先，參照圖19A至圖19C說明根據本發明的氧化物半導體所包含的銦、元素M及鋅的較佳的原子個數比範圍。注意，在圖19A至圖19C中，沒有記載氧的原子個數比。將氧化物半導體所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。
在圖19A至圖19C中，虛線表示[In]：[M]：[Zn]=(1+α)：(1-α)：1的原子個數比(-1
Figure TW201803131AD00001
α
Figure TW201803131AD00002
1)的線、[In]：[M]：[Zn]=(1+α)：(1-α)：2的原子個數比的線、[In]：[M]：[Zn]=(1+α)：(1-α)：3的原子個數比的線、[In]：[M]：[Zn]=(1+α)：(1-α)：4的原子個數比的線及[In]：[M]：[Zn]=(1+α)：(1-α)：5的原子個數比的線。
點劃線表示[In]：[M]：[Zn]=1：1：β的原子個數比的(β
Figure TW201803131AD00003
0)的線、[In]：[M]：[Zn]=1：2：β的原子個數比的線、[In]：[M]：[Zn]=1：3：β的原子個數比的線、[In]：[M]：[Zn]=1：4：β的原子個數比的線、[In]：[M]：[Zn]=2：1：β的原子個數比的線及[In]：[M]：[Zn]=5：1：β的原子個數比的線。
此外，雙點劃線表示[In]：[M]：[Zn]=(1+γ)：2：(1-γ)的原子個數比(-1
Figure TW201803131AD00004
γ
Figure TW201803131AD00005
1)的線。此外，圖19A至圖19C所示的具有[In]：[M]：[Zn]=0：2：1的原子個數比或其近似值的氧化物半導體容易具有尖晶石型結晶結構。
圖19A和圖19B示出本發明的一個實施方式的氧化物半導體所包含的銦、元素M及鋅的較佳的原子個數比範圍的例子。
作為一個例子，圖20示出[In]：[M]：[Zn]=1：1：1的InMZnO4的結晶結構。圖20是在從平行於b軸的方向上觀察時的InMZnO4的結晶結構。圖20所示的包含M、Zn、氧的層(以下、(M，Zn)層)中的金屬元素表示元素M或鋅。此時，元素M和鋅的比例相同。元素M和鋅可以相互置換，其排列不規則。
InMZnO4具有層狀結晶結構(也稱為層狀結構)，如圖20所示，包含銦及氧的層(下面稱為In層)：包含元素M、鋅及氧的(M，Zn)層=1：2。
銦和元素M可以相互置換。因此，可以用銦取代(M，Zn)層中的元素M，將該層表示為(In，M，Zn)層。在此情況下，具有In層：(In，M，Zn)層=1：2 的層狀結構。
具有[In]：[M]：[Zn]=1：1：2的原子個數比的氧化物半導體具有In層：(M，Zn)層=1：3的層狀結構。就是說，當[Zn]相對於[In]及[M]增大時，在氧化物半導體晶化的情況下，相對於In層的(M，Zn)層的比例增加。
注意，在氧化物半導體中，在In層：(M，Zn)層=1：非整數時，有時具有多種In層：(M，Zn)層=1：整數的層狀結構。例如，在[In]：[M]：[Zn]=1：1：1.5的情況下，有時具有In層：(M，Zn)層=1：2的層狀結構和In層：(M，Zn)層=1：3的層狀結構混在一起的結構。
例如，當使用濺射裝置形成氧化物半導體時，形成其原子個數比與靶材的原子個數比不同的膜。尤其是，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。
有時在氧化物半導體中，多個相共存(例如，二相共存、三相共存等)。例如，在是[In]：[M]：[Zn]=0：2：1的原子個數比的附近值的原子個數比的情況下，尖晶石型結晶結構和層狀結晶結構的二相容易共存。在是[In]：[M]：[Zn]=1：0：0的原子個數比的附近值的原子個數比的情況下，方鐵錳礦型結晶結構和層狀結晶結構的二相容易共存。當在氧化物半導體中多個相共存時，在不同的結晶結構之間有時形成晶界(也稱為grain boundary)。
藉由增高銦含量，可以提高氧化物半導體的載子移動率(電子移動率)。這是因為：在包含銦、元素 M及鋅的氧化物半導體中，重金屬的s軌域主要有助於載子傳導，藉由增高銦含量，s軌域重疊的區域變大，由此銦含量高的氧化物半導體的載子移動率比銦含量低的氧化物半導體高。
另一方面，氧化物半導體的銦含量及鋅含量變低時，載子移動率變低。因此，在是[In]：[M]：[Zn]=0：1：0的原子個數比及其附近值的原子個數比(例如，圖19C中的區域C)的情況下，絕緣性變高。
因此，本發明的一個實施方式的氧化物半導體較佳為具有圖19A的以區域A表示的原子個數比，此時該氧化物容易具有載子移動率高且晶界少的層狀結構。
圖19B中的區域B示出[In]：[M]：[Zn]=4：2：3至4.1的原子個數比及其附近值。附近值例如包含[In]：[M]：[Zn]=5：3：4的原子個數比。具有以區域B表示的原子個數比的氧化物半導體尤其是具有高的結晶性及優異的載子移動率的氧化物半導體。
注意，氧化物半導體形成層狀結構的條件不是根據原子個數比唯一決定的。根據原子個數比，形成層狀結構的難以有差異。另一方面，即使在原子個數比相同的情況下，也根據形成條件，有時具有層狀結構，有時不具有層狀結構。因此，圖示的區域是表示氧化物半導體具有層狀結構時的原子個數比的區域，區域A至區域C的境界不嚴格。
接著，說明將上述氧化物半導體用於電晶體 的情況。
藉由將氧化物半導體用於電晶體，可以減少晶界中的載子散亂等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
此外，作為電晶體較佳為使用載子密度低的氧化物半導體。例如，將氧化物半導體的載子密度設定為低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且1×10-9/cm3以上。
另外，因為在高純度本質或實質上高純度本質的氧化物半導體中，載子發生源少，所以可以降低載子密度。此外，高純度本質或實質上高純度本質的氧化物半導體的缺陷態密度低，所以有時其陷阱態密度也降低。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低靠近的膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷態。因此，將氧化物半 導體中的矽或碳的濃度、與氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體包含氮時，產生作為載子的電子，並載子密度增加，而氧化物半導體容易被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟型特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，利用SIMS分析測得的氧化物半導體中的氮濃度為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有 常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體中，利用SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質充分得到降低的氧化物半導體用於電晶體的通道形成區域，可以賦予穩定的電特性。
作為半導體層109b例如使用能隙大的氧化物半導體。半導體層109b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，當藉由熱CVD法形成InGaZnOx(X>0)膜作為半導體層109時，使用三甲基銦(In(CH3)3)、三甲基鎵(Ga(CH3)3)及二甲基鋅(Zn(CH3)2)。另外，不限定於上述組合，也可以使用三乙基鎵(Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(Zn(C2H5)2)代替二甲基鋅。
例如，在藉由ALD法形成InGaZnOx(X>0)膜作為半導體層109時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後依次反復引入Ga(CH3)3氣體和O3氣體形成GaO層，之後依次反復引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不限定於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層 等。注意，雖然也可以使用利用Ar等惰性氣體對水進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體或三(乙醯丙酮)銦代替In(CH3)3氣體。注意，將三(乙醯丙酮)銦也稱為In(acac)3。另外，也可以使用Ga(C2H5)3氣體或三(乙醯丙酮)鎵代替Ga(CH3)3氣體。另外，將三(乙醯丙酮)鎵也稱為Ga(acac)3。另外，也可以使用Zn(CH3)2氣體或乙酸鋅。氣體不侷限於上述氣體。
當利用濺射法形成半導體層109時，為了降低微粒數，較佳為使用包含銦的靶材。另外，當使用元素M的原子個數比高的氧化物靶材時，靶材的導電性有可能下降。當使用包含銦的靶材時，可以提高靶材的導電率，容易進行DC放電、AC放電，因此容易在大面積基板上進行成膜。因此，可以提高半導體裝置的生產率。
當利用濺射法形成半導體層109時，可以將靶材的原子個數比設置為In：M：Zn為3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2、1：4：4、4：2：4.1、1：3：2或1：3：4等。
當利用濺射法形成半導體層109時，形成之後的氧化物半導體的原子個數比有時與靶材的原子個數比不一致。尤其是，形成之後的膜中的鋅的原子個數比有時小於靶材中的鋅的原子個數比。明確而言，該鋅的原子個數比有時為靶材中的鋅的原子個數比的40atomic%以上且90atomic%以下左右。
半導體層109a及半導體層109c較佳為使用包含構成半導體層109b的氧以外的元素中的一種以上的材料形成。藉由使用這種材料，可以使半導體層109a與半導體層109b之間的介面以及半導體層109c與半導體層109b之間的介面不容易產生介面能階。由此，不容易發生介面中的載子的散射及俘獲，而可以提高電晶體的場效移動率。另外，還可以減少電晶體的臨界電壓的不均勻。因此，可以實現具有良好的電特性的半導體裝置。
另外，在半導體層109b是In-M-Zn氧化物(包含In、元素M和Zn的氧化物)，並且半導體層109a及半導體層109c也是In-M-Zn氧化物的情況下，當將半導體層109a及半導體層109c設定為In：M：Zn=x1：y1：z1[原子個數比]，並且將半導體層109b設定為In：M：Zn=x2：y2：z2[原子個數比]時，較佳為選擇y1/x1大於y2/x2的半導體層109a、半導體層109c及半導體層109b。更佳的是，選擇y1/x1為y2/x2的1.5倍以上的半導體層109a、半導體層109c及半導體層109b。進一步較佳的是，選擇y1/x1為y2/x2的2倍以上的半導體層109a、半導體層109c及半導體層109b。進一步較佳的是，選擇y1/x1為y2/x2的3倍以上的半導體層109a、半導體層109c及半導體層109b。此時，如果在半導體層109b中y1為x1以上就可以使電晶體具有穩定的電特性，所以是較佳的。但是，當y1為x1的5倍以上時，電晶體的場效移動率會下降，因此y1較佳為小於x1的5倍。藉由作為半導體層 109a及半導體層109c採用上述結構，可以使半導體層109a及半導體層109c成為與半導體層109b相比不容易產生氧缺陷的層。
另外，在半導體層109a是In-M-Zn氧化物的情況下，當In和M的總和為100atomic%時，較佳為：In低於50atomic%，M高於50atomic%，更佳為：In低於25atomic%，M高於75atomic%。此外，在半導體層109b是In-M-Zn氧化物的情況下，當In和M的總和為100atomic%時，較佳為：In高於25atomic%，M低於75atomic%，更佳為：In高於34atomic%，M低於66atomic%。此外，在半導體層109c是In-M-Zn氧化物的情況下，當In和M的總和為100atomic%時，較佳為：In低於50atomic%，M高於50atomic%，更佳為：In低於25atomic%，M高於75atomic%。另外，半導體層109c也可以使用與半導體層109a相同的種類的氧化物。
例如，作為包含In或Ga的半導體層109a及包含In或Ga的半導體層109c，可以採用使用其原子個數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：4：5、1：6：4或1：9：6等的靶材形成的In-Ga-Zn氧化物、使用其原子個數比為In：Ga=1：9或7：93等的靶材形成的In-Ga氧化物。另外，作為半導體層109b，例如可以採用使用其原子個數比為In：Ga：Zn=1：1：1或3：1：2等的靶材形成的In-Ga-Zn氧化物。此外，半導體層109a、半導體層109b及半導體層109c的原子個數比都作為誤差包括上述原子個數比的 ±20%的變動。
作為半導體層109b使用其電子親和力大於半導體層109a及半導體層109c的氧化物。例如，作為半導體層109b使用如下氧化物，該氧化物的電子親和力比半導體層109a及半導體層109c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。電子親和力是指真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，半導體層109c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
但是，半導體層109a和/或半導體層109c也可以是氧化鎵。例如，當作為半導體層109c使用氧化鎵時，可以降低在電極105與半導體層109之間產生的洩漏電流。亦即，可以減少電晶體100的關態電流。
此時，若被施加閘極電壓，通道則形成在半導體層109a、半導體層109b和半導體層109c當中的電子親和力最大的半導體層109b中。
為了對OS電晶體賦予穩定的電特性，較佳為降低氧化物半導體層中的雜質及氧缺陷而實現高純度本質化，至少使半導體層109b成為本質或實質上本質的氧化物半導體層。另外，較佳為至少使半導體層109b中的通道形成區域成為本質或實質上本質的半導體層。
可以利用與半導體層109同樣的材料及方法形成層129(層129a及層129b)。當將氧化物半導體層用作層129時，較佳為使用不容易釋放氧和/或不容易吸收氧的氧化物半導體層。
[氧化物半導體層的能帶結構]
參照圖17A和圖17B所示的能帶圖對由半導體層109_1a、半導體層109_1b和半導體層109_1c的疊層構成的氧化物半導體層109的功能及效果進行說明。圖17A示出圖15B及圖15C中的點劃線A1-A2之間的部分的能帶結構。也就是說，圖17A示出電晶體100的通道形成區域的能帶結構。
在圖17A中，Ec382、Ec383a、Ec383b、Ec383c、Ec386分別示出絕緣層108、半導體層109_1a、半導體層109_1b和半導體層109_1c、絕緣層111_1的導帶底能量。
這裡，電子親和力是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測定能隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)測定。
使用其原子個數比為In：Ga：Zn=1：3：2的靶材 形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：3：4的靶材形成的In-Ga-Zn氧化物的能隙大約為3.4eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：3：6的靶材形成的In-Ga-Zn氧化物的能隙大約為3.3eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：6：2的靶材形成的In-Ga-Zn氧化物的能隙大約為3.9eV，電子親和力大約為4.3eV。使用其原子個數比為In：Ga：Zn=1：6：8的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.4eV。使用其原子個數比為In：Ga：Zn=1：6：10的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：1：1的靶材形成的In-Ga-Zn氧化物的能隙大約為3.2eV，電子親和力大約為4.7eV。使用其原子個數比為In：Ga：Zn=3：1：2的靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和力大約為5.0eV。使用其原子個數比為In：Ga：Zn=3：1：4的靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和力大約為4.6eV。使用其原子個數比為In：Ga：Zn=4：2：4.1的靶材形成的In-Ga-Zn氧化物的能隙大約為3.0eV，電子親和力大約為4.4eV。
因為絕緣層108和絕緣層111_1是絕緣物，所以Ec382和Ec386比Ec383a、Ec383b及Ec383c更接近於真空能階(電子親和力小)。
另外，Ec383a比Ec383b更接近於真空能階。明確而言，Ec383a較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
此外，Ec383c比Ec383b更接近於真空能階。明確而言，Ec383c較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
在此，有時在半導體層109_1a與半導體層109_1b之間具有半導體層109_1a和半導體層109_1b的混合區域。另外，有時在半導體層109_1b與半導體層109_1c之間具有半導體層109_1b和半導體層109_1c的混合區域。混合區域的介面態密度較低。因此，在半導體層109_1a、半導體層109_1b和半導體層109_1c的疊層體的能帶結構中，各層之間的介面附近的能量連續地變化(也稱為連續接合)。
此時，電子不在半導體層109_1a及半導體層109_1c中而主要在半導體層109_1b中移動。由此，藉由降低半導體層109_1a與半導體層109_1b的介面處的介面態密度、半導體層109_1b與半導體層109_1c的介面處的介面態密度，在半導體層109_1b中電子移動受到妨礙的情況減少，從而可以增大電晶體100的通態電流。
另外，在半導體層109_1a與絕緣層108的介面以及半導體層109_1c與絕緣層111_1的介面附近有可 能形成起因於雜質或缺陷的陷阱能階390，但是由於半導體層109_1a及半導體層109_1c的存在，可以使半導體層109_1b遠離該陷阱能階。
由於電晶體100具有s-channel結構，所以通道形成在整個半導體層109_1b中。因此，半導體層109_1b的厚度越大，通道區域越大。亦即，半導體層109_1b越厚，越能夠增大電晶體100的通態電流。半導體層109_1b的厚度可以為5nm以上，較佳為10nm以上，更佳為20nm以上，進一步較佳為50nm以上。
此外，為了增大電晶體100的通態電流，半導體層109_1c的厚度越薄越佳。例如，半導體層109_1c的厚度可以為小於20nm，較佳為10nm以下，更佳為5nm以下。另一方面，半導體層109_1c具有阻擋包含在相鄰的絕緣體中的氧之外的元素(氫、矽等)侵入形成通道的半導體層109_1b中的功能。因此，半導體層109_1c較佳為具有一定程度的厚度。例如，半導體層109_1c的厚度可以為0.3nm以上，較佳為1nm以上，更佳為2nm以上。
此外，為了提高可靠性，半導體層109_1a的厚度較佳為大。半導體層109_1a的厚度可以為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上。藉由將半導體層109_1a形成為厚，可以拉開從相鄰的絕緣體(絕緣層108)和半導體層109_1a的介面到形成通道的半導體層109_1b的距離。注意，因為 電晶體100或包括電晶體100的半導體裝置的生產率可能會下降，所以半導體層109_1a的厚度例如可以為50nm以下，較佳為20nm以下，更佳為10nm以下。
另外，半導體層109_1a可以具有阻擋包含在相鄰的絕緣體中的氧之外的元素(氫、矽等)侵入形成通道的半導體層109_1b中的功能。此外，為了抑制半導體層109_1b所包含的氧向外擴散，半導體層109_1a可以具有阻擋氧的性質。
另外，當在半導體層109_1a的下方設置有被用作閘極電極或背閘極電極的電極時，為了增大電晶體100的通態電流，半導體層109_1a的厚度越小越佳。此時，半導體層109_1a例如可以具有其厚度為小於20nm，較佳為10nm以下，更佳為5nm以下的區域。
圖17B示出圖15D中的點劃線B1-B2所示的部分的能帶結構。也就是說，圖17B示出半導體層109_1b的側面的能帶結構。
在圖17B中，Ec387、Ec384、Ec383b分別示出絕緣層114、半導體層129_1b、半導體層109_1b的導帶底能量。在半導體層109_1b的側面與絕緣層114的介面附近有可能形成起因於雜質或缺陷的陷阱能階390，但是由於層129_1b的存在，可以使半導體層109_1b的側面遠離該陷阱能階。
另外，藉由以與半導體層109_1b的側面接觸的方式設置層129_1b，可以抑制包含在相鄰的絕緣體中 的氧之外的元素(氫、矽等)從半導體層109_1b的側面擴散到其內部。此外，可以抑制半導體層109_1b所包含的氧向外擴散。
圖18示出圖16C中的點劃線C1-C2所示的部分的能帶結構。也就是說，圖18示出電晶體200的通道形成區域的能帶結構。
在圖18中，Ec382、Ec383c、Ec386分別示出絕緣層108、半導體層109_2c、絕緣層111_2的導帶底能量。在電晶體200中，由於半導體層109_2c中的形成通道的區域與絕緣層108及絕緣層111_2直接接觸，所以容易受到介面散射或陷阱能階390的影響。因此，與電晶體100相比，電晶體200的通態電流及場效移動率小。此外，與電晶體100相比，電晶體200的Vth大。
雖然在本實施方式中電晶體100的半導體層具有上述三層結構，但是本發明的一個實施方式不限於此。例如，半導體層也可以具有沒有半導體層109_1a和半導體層109_1b中的一個的兩層結構。或者，也可以採用使用半導體層109_1a、半導體層109_1b和半導體層109_1c中的任何一個的單層結構。或者，也可以採用在半導體層109_1a上或下、或者在半導體層109_1c上或下設置有上述半導體中的任何一個的四層結構。或者，也可以採用在半導體層109_1a上、半導體層109_1a下、半導體層109_1c上、半導體層109_1c下中的任何兩個以上的位置設置有作為半導體層109_1a、半導體層109_1b和半 導體層109_1c例示出的半導體中的任何一個的n層結構(n為5以上的整數)。
[氧化物半導體層中的雜質濃度]
氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，半導體層109_1b的矽濃度越低越好。例如在半導體層109_1b與半導體層109_1a之間具有藉由SIMS(二次離子質譜分析法)測到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。此外，在半導體層109_1b與半導體層109_1c之間具有藉由SIMS測到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。
此外，為了降低半導體層109_1b的氫濃度，較佳為降低半導體層109_1a及半導體層109_1c的氫濃度。半導體層109_1a及半導體層109_1c具有藉由SIMS測到的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。
此外，為了降低半導體層109_1b的氮濃度，較佳為降低半導體層109_1a及半導體層109_1c的氮濃度。半導體層109_1a及半導體層109_1c具有藉由SIMS測到的氮濃度為低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較 佳為5×1017atoms/cm3以下的區域。
注意，當銅混入氧化物半導體時，有時生成電子陷阱。電子陷阱有時使電晶體的臨界電壓向正方向漂移。因此，半導體層109b的表面或內部的銅濃度越低越好。例如，半導體層109b較佳為具有銅濃度為1×1019atoms/cm3以下、5×1018atoms/cm3以下或者1×1018atoms/cm3以下的區域。
〈成膜方法〉
用來形成絕緣層的絕緣材料、用來形成電極的導電材料或用來形成半導體層的半導體材料可以利用濺射法、旋塗法、化學氣相沉積(CVD：Chemical Vapor Deposition)法(包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic Chemical Vapor Deposition)法、電漿增強CVD(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、高密度電漿CVD(HDPCVD：High density plasma CVD)法、減壓CVD(LPCVD：low pressure CVD)法、常壓CVD(APCVD：atmospheric pressure CVD)等)、原子層沉積(ALD：Atomic Layer Deposition)法或分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法來形成。
電漿CVD法可以以較低的溫度得到高品質的膜。在利用不使用電漿的諸如MOCVD法、ALD法或熱CVD法等的成膜方法的情況下，在被形成面不容易產生 損傷，並且可以得到缺陷少的膜。
在利用ALD法進行成膜的情況下，作為材料氣體較佳為使用不包含氯的氣體。
實施方式3
在本實施方式中，作為半導體裝置的一個例子，對IC晶片、電子構件及電子裝置等進行說明。
〈電子構件的製造方法實例〉
圖21A是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝或IC用封裝等。該電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程(後製程)，在印刷電路板上組合多個能夠裝卸的構件，可以形成由電晶體構成的半導體裝置。後製程可以藉由進行圖21A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟ST71)之後，對基板背面進行研磨。藉由在此步驟使基板薄膜化，減少在前製程中產生的基板的翹曲等，而實現構件的小型化。接著，進行將基板分成多個晶片的“切割(dicing)製程”(步驟ST72)。
圖21B是進行切割製程之前的半導體晶圓7100的俯視圖。圖21C是圖21B的部分放大圖。半導體晶圓7100設置有多個電路區域7102。電路區域7102設 置有本發明的實施方式的半導體裝置。
多個電路區域7102的每一個都被分離區域7104圍繞。分離線(也稱為“切割線”)7106位於與分離區域7104重疊的位置上。在切割製程ST72中，藉由沿著分離線7106切割半導體晶圓7100，從半導體晶圓7100切割出包括電路區域7102的晶片7110。圖21D示出晶片7110的放大圖。
另外，也可以在分離區域7104中設置導電層或半導體層。藉由在分離區域7104中設置導電層或半導體層，可以緩和可能在切割製程中產生的ESD，而防止起因於切割製程的良率下降。另外，一般來說，為了冷卻基板、去除刨花、防止帶電等，一邊將溶解有碳酸氣體等降低了其電阻率的純水供應給切削部一邊進行切割製程。藉由在分離區域7104中設置導電層或半導體層，可以減少該純水的使用量。因此，可以降低半導體裝置的生產成本。另外，可以提高半導體裝置的生產率。
在進行步驟ST72之後，拾取分離後的晶片並將其安裝且接合於引線框架上，亦即進行晶片接合(die bonding)製程(步驟ST73)。晶片接合製程中的晶片與引線框架的接合方法可以根據產品選擇合適的方法。例如，可以使用樹脂或膠帶進行接合。晶片接合製程中的晶片與引線框架的接合可以藉由在插入物(interposer)上安裝晶片來進行。在打線接合(wire bonding)製程中，將引線框架的引線與晶片上的電極藉由金屬細線(wire) 電連接(步驟ST74)。作為金屬細線可以使用銀線或金線。打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(步驟ST75)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以減輕機械外力所導致的對內置的電路部及金屬細線的損傷，還可以降低因水分或灰塵所導致的特性劣化。接著，對引線框架的引線進行電鍍處理。並且，對引線進行切斷及成型加工(步驟ST76)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲接。接著，對封裝表面實施印字處理(marking)(步驟ST77)。然後，藉由檢驗步驟(步驟ST78)完成電子構件(步驟ST79)。藉由組裝上述實施方式的半導體裝置，可以提供功耗低的小型電子構件。
圖21E示出完成的電子構件的透視示意圖。在圖21E中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。如圖21E所示，電子構件7000包括引線7001及晶片7110。
電子構件7000例如安裝於印刷電路板7002。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，可以將電子構件7000安裝於電子裝置。完成的電路基板7004設置於電子裝置等的內部。藉由安裝電子構件7000，可以減少電子裝置的功耗。或 者，容易實現小型電子裝置。
電子構件7000能夠被用作如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體無線電(software-defined radio systems)、航空電子(如通訊設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、加密、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電子裝置，可以舉出拍攝裝置(視頻攝影機、數位相機等)、顯示裝置、個人電腦(PC)、行動電話、包括可攜式的遊戲機、可攜式資訊終端(智慧手機或平板資訊終端等)、電子書閱讀器終端、可穿戴資訊終端(時脈式、頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及家庭用電器產品等。
接著，說明將上述電子部件用於電腦、可攜式資訊終端(包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等電子裝置的情況。
圖22A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902的至少一部分中設置有之前的 實施方式所示的半導體裝置。因此，可以實現低功耗的可攜式資訊終端。
此外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖22A的左圖所示，可以藉由第一顯示部903a顯示的選擇按鈕904選擇是進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能感覺到容易使用。在此，例如在選擇了“鍵盤輸入”的情況下，如圖22A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，與習知的資訊終端同樣可以利用鍵盤輸入迅速地進行文字輸入等。
此外，圖22A所示的可攜式資訊終端如圖22A的右圖所示，可以將第一顯示部903a和第二顯示部903b中的一個卸下。藉由作為第二顯示部903b採用具有觸摸輸入功能的面板，可以進一步減輕攜帶時的重量，並可以用一隻手拿著外殼902並用另一隻手進行操作，所以很方便。
圖22A所示的可攜式資訊終端可以具有：顯示各種資訊(例如靜態影像、動態影像和文字影像等)的功能；在顯示部上顯示日曆、日期、時間等的功能；操作或編輯顯示在顯示部上的資訊的功能；利用各種軟體(程式)控制處理的功能；等等。另外，也可以在外殼的背面或側面設置外部連接端子(耳機端子、USB端子等)、記錄介質插入部等。
此外，圖22A所示的可攜式資訊終端可以採 用以無線方式發送或接收資訊的構成。還可以採用藉由無線方式從電子書籍伺服器購買並下載所希望的書籍資料等的構成。
此外，也可以使圖22A所示的外殼902具有天線、麥克風功能、無線通訊功能，來將其用作行動電話。
圖22B示出安裝有電子紙的電子書閱讀器終端910，該電子書終端由兩個外殼亦即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915連接，並且可以以該軸部915為軸進行開閉動作。此外，外殼911包括電源開關916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現低功耗的電子書閱讀器終端。
圖22C示出電視機，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關或遙控器924來進行電視機920的操作。在外殼921和遙控器924中設置有之前的實施方式所示的半導體裝置。因此，可以實現低功耗的電視機。
圖22D示出智慧手機，在其主體930上設置有顯示部931、揚聲器932、麥克風933和操作按鈕934等。之前的實施方式所示的半導體裝置設置在主體930中。因此，可以實現誤動作少且低功耗的智慧手機。
圖22E示出數位相機，其包括主體941、顯示部942和操作開關943等。之前的實施方式所示的半導體裝置設置在主體941中。因此，可以實現低功耗的數位相機。
如上所述，在本實施方式所示的電子裝置中都設置有之前的實施方式的半導體裝置。因此，可以實現低功耗的電子裝置。
實施例
藉由電路模擬估計出使背閘極線處於電浮動狀態而使字線的電壓發生變動時的本發明的一個實施方式帶來的效果。在電路模擬中，估計出背閘極線的電壓的變動量、記憶單元MC所包括的電晶體的臨界電壓的變動量及半導體裝置的工作頻率。
使用SILVACO公司的軟體“SmartSpice”進行電路模擬。
圖23示出用於電路模擬的電路圖。圖23示出字線WL、背閘極線BGL及位元線BL。圖23示出構成記憶單元的電晶體M1及電容器CS、用來將背閘極線的電壓保持為VBG的電晶體RM、RM1及電容器CVR。
圖23的結構及工作與上述實施方式1的圖1A和圖1B的說明同樣。明確而言，在將電晶體M1控制為導通狀態或非導通狀態的期間中，使背閘極線BGL處於浮動狀態。當字線WL從低位準變為高位準而電壓發生 變化時，由於字線WL與背閘極線BGL的電容耦合，背閘極線BGL的電壓上升。當背閘極線的電壓上升時，電晶體M1的背閘極電極的電壓變大。電晶體M1的臨界電壓向正方向漂移而通態電流增大，資料電壓的寫入所需要的工作速度得到提高。
表1示出用於電路模擬的與背閘極線BGL電容耦合的節點及其容量。
Figure TW201803131AD00006
CWL-BGL是字線WL與背閘極線BGL之間的容量。CBL-BGL是位元線BL與背閘極線BGL之間的容量。CSN-BGL是節點SN與背閘極線BGL之間的容量。COL-BGL是字線WL、位元線BL、節點SN之外的佈線(OL)與背閘極線BGL之間的容量。
表2是對背閘極線BGL固定為VBG的情況(BGL=VBG)與將背閘極線BGL設定為VBG而使其處於電浮動狀態的情況(BGL=Floating)進行比較的結果。
Figure TW201803131AD00007
ΔVBG是將字線WL從低位準切換為高位準時的背閘極線BGL的電壓的變化量。ΔVTH是將字線WL從低位準切換為高位準時的電晶體M1的臨界電壓的變化量。OF是能夠使半導體裝置工作的驅動頻率(Operating Frequency)的估計值。此外，將字線WL的振幅電壓設定為3.3V。
從表2可知，在將背閘極線BGL設定為VBG而使其成為電浮動狀態的情況下，可以進一步提高驅動頻率。
在上述電路模擬中，將字線WL的振幅電壓設定為3.3V，但是例如可以將其變更為2.5V。在不進行使背閘極線BGL處於電浮動狀態的工作的情況下降低振幅電壓時發生工作劣化，但是藉由進行使背閘極線BGL成為電浮動狀態的工作，可以抑制其影響。
(關於本說明書等的記載的附加說明)
下面，對上述實施方式及實施方式中的各結構的說明進行附加說明。
〈關於實施方式中說明過的本發明的一個實施方式的附加 說明〉
各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出了多個結構實例時，可以適當地相互組合這些結構實例。
另外，可以將某一實施方式中說明的內容(或其一部分)應用於該實施方式中說明的其他內容(或其一部分)及/或一個或多個其他實施方式中說明的內容(或其一部分)、將某一實施方式中說明的內容(或其一部分)與該實施方式中說明的其他內容(或其一部分)及/或一個或多個其他實施方式中說明的內容(或其一部分)組合、用某一實施方式中說明的內容(或其一部分)替換該實施方式中說明的其他內容(或其一部分)及/或一個或多個其他實施方式中說明的內容(或其一部分)。
另外，實施方式中說明的內容是指在各實施方式中參照各個圖式所說明的內容或者利用說明書所記載的文字說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)及/或一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多的圖。
此外，在本實施方式中，說明了本發明的一個實施方式。或者，在其他的實施方式中，說明本發明的 一個實施方式。但是，本發明的一個實施方式不限定於這些。亦即，在本實施方式及其他的實施方式中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不限定於特定的方式。例如，作為本發明的一個實施方式，示出電晶體的通道形成區、源極區汲極區等包含氧化物半導體的例子，但是本發明的一個實施方式不限定於此。根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等可以包含各種半導體。根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等例如可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵和有機半導體等中的至少一種。另外，例如，根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等可以不包含氧化物半導體。因此，根據情況或狀況，電晶體、電晶體的通道形成區、或電晶體的源極區汲極區等可以不包含氧化物半導體。例如，雖然示出將本發明的一個實施方式應用於記憶單元的例子，但是本發明的一個實施方式不限定於此。例如，根據情況或狀況，也可以將本發明的一個實施方式應用於具有其他功能的電路。此外，例如，根據情況或狀況，也可以不將本發明的一個實施方式應用於記憶單元。
〈關於說明圖式的記載的附加說明〉
在本說明書等中，“上”“下”等表示配置的詞句是為了方便參照圖式對組件的位置關係進行說明而使用的。組件的位置關係根據描述各組件的方向適當地改變。因此，表示配置的詞句不限定於在本說明書中說明過的記載，根據情況可以適當地更換表述方式。
此外，“上”或“下”這樣的用語不限定組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他組件的情況。
此外，在本說明書等中，按照功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，有時也存在有在實際的電路等中難以按照功能區分組件、一個電路涉及到多個功能或者多個電路涉及到一個功能的情況。因此，方塊圖中的方塊不限定於在說明書中說明過的組件，而可以根據情況適當地換個方式表述。
此外，為了便於說明，在圖式中，任意示出尺寸、層的厚度或區域。因此，本發明並不限定於圖式中的尺寸。此外，圖式是為了明確起見而示意性地示出的，而不限定於圖式所示的形狀或數值等。例如，可以包括雜訊引起的信號、電壓或電流的不均勻、或者時間偏差引起的信號、電壓或電流的不均勻等。
此外，在俯視圖(也稱為平面圖、佈局圖)或立體圖等的圖式中，為了明確起見，有時省略部分組件 的圖示。
〈關於可以換個方式表述的記載的附加說明〉
在本說明書等中，當說明電晶體的連接關係時，記載為“源極和汲極中的一個”(或者第一電極或第一端子)或“源極和汲極中的另一個”(或者第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而改變。此外，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
此外，在本說明書等中，“電極”或“佈線”這樣的用語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的用語還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地換稱電壓和電位。電壓是指與成為基準的電位之間的電位差，例如在成為基準的電位為接地電位時，可以將電壓換稱為電位。接地電位不一定意味著0V。此外，電位是相對的，對佈線等供應的電位有時根據成為基準的電位而變化。
此外，在本說明書等中，根據情況或狀況，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”這個用語變更為“導電膜”這個用語。此外，例如，有時可以將“絕緣膜”這個用語變更為“絕緣層”這個用語。
〈〈關於詞句的定義的附加說明〉〉
下面，對上述實施方式中提到的詞句的定義進行說明。
〈關於開關〉〉
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換流過電流的路徑的功能的元件。
例如，可以使用電開關或機械開關等。亦即，開關只要可以控制電流，就不限定於特定的元件。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體等)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體等)、或者組合這些元件的邏輯電路等。
此外，當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極與汲極被視為在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極與汲極被視為在電性上斷開的狀態。此外，當將電晶體僅用作開關時，對電晶體的極性(導電型)沒有特別的限制。
機械開關的例子包括像數位微鏡裝置(DMD)這樣的利用了MEMS(微機電系統)技術的開 關。該開關具有能以機械方式可動的電極，並且藉由使該電極移動來控制導通和非導通而進行工作。
〈〈關於通道長度〉〉
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。
另外，在一個電晶體中，通道長度不一定在所有的區域中都成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度被定為是形成通道的區域中的任一個值、最大值、最小值或平均值。
〈〈關於通道寬度〉〉
在本說明書等中，例如，通道寬度是指半導體(或在電晶體處於開啟狀態時在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極相對的部分的長度。
另外，在一個電晶體中，通道寬度不一定在所有的區域中都成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度被定為是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖中所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時實效的通道寬度大於電晶體的俯視圖中所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微小且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例變大。在此情況下，實際形成通道時獲得的實效的通道寬度大於俯視圖中所示的外觀上的通道寬度。
但是，在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要假定預先知道半導體的形狀。因此，當不清楚半導體的形狀時，難以正確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極重疊的區域中的源極與汲極相對的部分的長度亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在只記載為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在只記載為“通道寬度”時，有時是指實效通道寬度。此外，藉由取得剖面TEM影像等並對其進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。
〈〈關於連接〉〉
在本說明書等中，“A與B連接”除了包括A與B直接連接的情況以外，還包括A與B電連接的情況。在此，“A與B電連接”是指當在A與B之間存在具有某種電作用的物件時，能夠在A和B之間進行電信號的授受。
此外，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接、電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下、電晶體的源極(或第一端子等)與Z1的一部分直接連接、Z1的另一部分與X直接連接、電晶體的汲極(或第二端子等)與Z2的一部分直接連接、Z2的另一部分與Y直接連接的情況下，可以表達為如下的內容。
例如，可以表達為“X、Y、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)互相電連接，以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序電連接”。或者，可以表達為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，以X、電晶體的 源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，按照X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的連接順序進行設置”。藉由使用與這些例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而確定技術範圍。
10‧‧‧半導體裝置
11‧‧‧記憶單元陣列
12‧‧‧週邊電路
13‧‧‧電壓保持電路
WL_1‧‧‧字線
WL_2‧‧‧字線
M1_1‧‧‧電晶體
M1_2‧‧‧電晶體
M2_1‧‧‧電晶體
M2_2‧‧‧電晶體
MC1_1‧‧‧記憶單元
MC1_2‧‧‧記憶單元
MC2_1‧‧‧記憶單元
MC2_2‧‧‧記憶單元
BL_1‧‧‧位元線
BL_2‧‧‧位元線
SN1_1‧‧‧節點
SN1_2‧‧‧節點
SN2_1‧‧‧節點
SN2_2‧‧‧節點
BGL_1‧‧‧背閘極線
BGL_2‧‧‧背閘極線
CS‧‧‧電容器

Claims (19)

  1. 一種半導體裝置，包括：包括電晶體的記憶單元；第一電路；以及第二電路，其中，該電晶體包括閘極電極和背閘極電極，該第一電路將用來控制該電晶體的導通狀態的信號供應到該閘極電極，並且，該第二電路將用來控制該電晶體的臨界電壓的電壓供應到該背閘極電極，並在將用來控制該電晶體的該導通狀態的信號供應到該閘極電極的期間使該背閘極電極成為電浮動狀態。
  2. 根據申請專利範圍第1項之半導體裝置，其中與該閘極電極連接的第一佈線及與該背閘極電極連接的第二佈線具有第一容量，該第二佈線、該第一佈線之外的與該記憶單元連接的佈線及該記憶單元所包括的電極具有第二容量，並且該第一容量為該第二容量的1.2倍以上。
  3. 根據申請專利範圍第1項之半導體裝置，其中與該閘極電極連接的第一佈線設置在與該背閘極電極連接的第二佈線上，並且該第一佈線及該第二佈線具有隔著絕緣層彼此重疊的區域。
  4. 一種電子裝置，包括： 申請專利範圍第1項之半導體裝置；以及天線、電池、操作開關、麥克風和揚聲器中的至少一個。
  5. 一種半導體晶圓，包括：多個申請專利範圍第1項之半導體裝置；以及分離區域。
  6. 一種半導體裝置，包括：包括第一電晶體的記憶單元；第一電路；以及包括第二電晶體的第二電路，其中，該第一電晶體包括第一閘極電極和背閘極電極，該第一電路將用來控制該第一電晶體的導通狀態的信號供應到該第一閘極電極，該第二電路將用來控制該第一電晶體的臨界電壓的電壓供應到該背閘極電極，並且，該第二電晶體包括與該第二電晶體的源極和汲極中的一個連接的第二閘極電極。
  7. 根據申請專利範圍第6項之半導體裝置，其中該第二電晶體包含氧化物半導體。
  8. 根據申請專利範圍第6項之半導體裝置，其中該第一電晶體及該第二電晶體為n通道型電晶體，並且該第二電晶體的臨界電壓比該第一閘極電極與該 背閘極電極的電位為相同時的該第一電晶體的該臨界電壓高。
  9. 根據申請專利範圍第6項之半導體裝置，其中與該第一閘極電極連接的第一佈線及與該背閘極電極連接的第二佈線具有第一容量，該第二佈線、該第一佈線之外的與該記憶單元連接的佈線及該記憶單元所包括的電極具有第二容量，並且該第一容量為該第二容量的1.2倍以上。
  10. 根據申請專利範圍第6項之半導體裝置，其中與該第一閘極電極連接的第一佈線設置在與該背閘極電極連接的第二佈線上，並且該第一佈線及該第二佈線具有隔著絕緣層彼此重疊的區域。
  11. 一種電子裝置，包括：申請專利範圍第6項之半導體裝置；以及天線、電池、操作開關、麥克風和揚聲器中的至少一個。
  12. 一種半導體晶圓，包括：多個申請專利範圍第6項之半導體裝置；以及分離區域。
  13. 一種半導體裝置，包括：包括第一電晶體的記憶單元；第一電路；以及包括第二電晶體的第二電路， 其中，該第一電晶體包括第一閘極電極和第一背閘極電極，該第一電路將用來控制該第一電晶體的導通狀態的信號供應到該第一閘極電極，該第二電路將用來控制該第一電晶體的臨界電壓的電壓供應到該第一背閘極電極，該第二電晶體包括第二閘極電極和第二背閘極電極，並且，連接於該第二閘極電極的佈線與連接於該第二背閘極電極的佈線不同。
  14. 根據申請專利範圍第13項之半導體裝置，其中該第二電晶體包含氧化物半導體。
  15. 根據申請專利範圍第13項之半導體裝置，其中該第一電晶體及該第二電晶體為n通道型電晶體，並且該第二電晶體的臨界電壓比該第一閘極電極與該第一背閘極電極的電位為相同時的該第一電晶體的該臨界電壓高。
  16. 根據申請專利範圍第13項之半導體裝置，其中與該第一閘極電極連接的第一佈線及與該第一背閘極電極連接的第二佈線具有第一容量，該第二佈線、該第一佈線之外的與該記憶單元連接的佈線及該記憶單元所包括的電極具有第二容量，並且該第一容量為該第二容量的1.2倍以上。
  17. 根據申請專利範圍第13項之半導體裝置， 其中與該第一閘極電極連接的第一佈線設置在與該第一背閘極電極連接的第二佈線上，並且該第一佈線及該第二佈線具有隔著絕緣層彼此重疊的區域。
  18. 一種電子裝置，包括：申請專利範圍第13項之半導體裝置；以及天線、電池、操作開關、麥克風和揚聲器中的至少一個。
  19. 一種半導體晶圓，包括：多個申請專利範圍第13項之半導體裝置；以及分離區域。
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TW (1) TWI745357B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI763343B (zh) * 2020-07-30 2022-05-01 台灣積體電路製造股份有限公司 記憶體裝置及其製造方法
US11430791B2 (en) 2018-01-19 2022-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operation method thereof
US11508850B2 (en) 2018-09-05 2022-11-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI791009B (zh) * 2018-01-19 2023-02-01 力智電子股份有限公司 半導體元件
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11929426B2 (en) 2018-09-05 2024-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US12022659B2 (en) 2022-07-27 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685983B2 (en) 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US20200343245A1 (en) * 2017-12-06 2020-10-29 Semiconductor Energy Laboratory Co., Ltd. Storage device and electronic device
JP7142029B2 (ja) * 2017-12-27 2022-09-26 株式会社半導体エネルギー研究所 記憶装置
WO2019145814A1 (ja) * 2018-01-25 2019-08-01 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器
US10756613B2 (en) * 2018-02-01 2020-08-25 Marvell Asia Pte, Ltd. Controlling current flow between nodes with adjustable back-gate voltage
JP7092592B2 (ja) * 2018-07-27 2022-06-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器
WO2020152524A1 (ja) * 2019-01-25 2020-07-30 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7474712B2 (ja) 2019-01-29 2024-04-25 株式会社半導体エネルギー研究所 半導体装置
CN113795928A (zh) * 2019-05-10 2021-12-14 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US20220199832A1 (en) * 2019-05-24 2022-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2918307B2 (ja) 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH0763077B2 (ja) 1992-07-06 1995-07-05 カシオ計算機株式会社 薄膜半導体素子
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JPH07176184A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法
JPH08181316A (ja) 1994-12-22 1996-07-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3394133B2 (ja) 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
JPH1084047A (ja) 1996-09-06 1998-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6064589A (en) 1998-02-02 2000-05-16 Walker; Darryl G. Double gate DRAM memory cell
US6445032B1 (en) 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
JP3053178B2 (ja) 1998-09-14 2000-06-19 株式会社日立製作所 半導体集積回路
JP2000124418A (ja) 1998-10-16 2000-04-28 Sony Corp 半導体記憶装置
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
TW461096B (en) 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP2001053167A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001093989A (ja) 1999-09-22 2001-04-06 Sony Corp 半導体装置
TW578028B (en) 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
JP2001230329A (ja) 2000-02-16 2001-08-24 Sony Corp 半導体記憶装置
US6646949B1 (en) 2000-03-29 2003-11-11 International Business Machines Corporation Word line driver for dynamic random access memories
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
JP2002343083A (ja) 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体装置
JP2003092364A (ja) 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003257187A (ja) * 2002-02-28 2003-09-12 Hitachi Ltd 不揮発性メモリ、ｉｃカード及びデータ処理装置
JP4223270B2 (ja) 2002-11-19 2009-02-12 パナソニック株式会社 昇圧回路およびそれを内蔵した不揮発性半導体記憶装置
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
US7200050B2 (en) 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
US6845059B1 (en) 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
CN102176238B (zh) 2004-04-09 2013-05-29 株式会社半导体能源研究所 限幅器以及采用限幅器的半导体器件
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20060118869A1 (en) 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5016244B2 (ja) 2006-03-17 2012-09-05 ルネサスエレクトロニクス株式会社 半導体記憶装置
EP1883109B1 (en) 2006-07-28 2013-05-15 Semiconductor Energy Laboratory Co., Ltd. Memory element and method of manufacturing thereof
JP2008151963A (ja) 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
US20080273366A1 (en) 2007-05-03 2008-11-06 International Business Machines Corporation Design structure for improved sram device performance through double gate topology
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8035139B2 (en) * 2007-09-02 2011-10-11 Suvolta, Inc. Dynamic random access memory having junction field effect transistor cell access device
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
CN102509736B (zh) 2008-10-24 2015-08-19 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102163686B1 (ko) 2008-11-21 2020-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI617029B (zh) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
KR101768786B1 (ko) 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101851403B1 (ko) 2009-07-18 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI559501B (zh) 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR20230066115A (ko) 2009-09-04 2023-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011027664A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
WO2011040213A1 (en) 2009-10-01 2011-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20110037220A (ko) 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
CN102484471B (zh) 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
CN103746001B (zh) 2009-12-04 2017-05-03 株式会社半导体能源研究所 显示装置
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2519972B1 (en) 2009-12-28 2019-06-12 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP5743407B2 (ja) 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
KR101924318B1 (ko) 2010-02-12 2018-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR101939713B1 (ko) 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8588000B2 (en) 2010-05-20 2013-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device having a reading transistor with a back-gate electrode
WO2011155295A1 (en) 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
CN103081092B (zh) 2010-08-27 2016-11-09 株式会社半导体能源研究所 存储器件及半导体器件
KR101952733B1 (ko) * 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
US8891285B2 (en) * 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5807076B2 (ja) 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
JP6162018B2 (ja) 2013-10-15 2017-07-12 株式会社ディスコ ウエーハの加工方法
JP6833315B2 (ja) * 2014-12-10 2021-02-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
KR20170122771A (ko) * 2015-02-26 2017-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 시스템 및 정보 처리 시스템

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430791B2 (en) 2018-01-19 2022-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operation method thereof
TWI791009B (zh) * 2018-01-19 2023-02-01 力智電子股份有限公司 半導體元件
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
US11963343B2 (en) 2018-01-19 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operation method thereof
US11508850B2 (en) 2018-09-05 2022-11-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US11929426B2 (en) 2018-09-05 2024-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US11942370B2 (en) 2018-09-05 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
TWI763343B (zh) * 2020-07-30 2022-05-01 台灣積體電路製造股份有限公司 記憶體裝置及其製造方法
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12022659B2 (en) 2022-07-27 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

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