TW201743450A - Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法 - Google Patents

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本發明係關於一種Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法。在此Ga face之AlGaN/GaN磊晶結構包含有一基底；一位於基底上之i-GaN(C-doped)層；一位於i-GaN(C-doped)層上之i-Al(y)GaN緩衝層；一位於i-Al(y)GaN緩衝層上之i-GaN Channel層；以及一位於i-GaN Channel層上之i-Al(x) GaN層，其中該X=0.1-0.3，該y=0.05-0.75。在元件設計上藉由P-GaN倒置梯型閘極或陽極結構使Ga-face III族/氮化物磊晶結構內之2DEG在P-GaN倒置梯型結構下方處能呈現空乏狀態，以製作出P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體、P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體或混合型元件。

Description

Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法
本發明係關於一種磊晶結構，特別是關於一種可阻擋buffer trap的電子進入channel layer之嶄新的Ga-face III族/氮化物半導體系列磊晶結構，以及利用該磊晶結構所形成之主動元件與其製作方法。
在過去的習知技藝中，以磊晶結構來達到E-Mode AlGaN/GaN HEMT(加強型AlGaN/GaN高速電子遷移率電晶體)最常見的方式就是1. Ga-Face P-GaN Gate E-Mode HEMT structure、2. N-Face Al(x)GaN Gate E-Mode HEMT structure，但正如兩者元件的命名方式就可知只有Gate的區域會保留P-GaN或Al(x)GaN。
最常見的製程方式就是使用一種磊晶結構，並將Gate區域以外的P-GaN以乾式蝕刻的方式蝕刻掉，並盡量保持下一層的磊晶層厚度的完整性，因為當下一層的磊晶層被蝕刻掉太多的話會連帶造成Ga-Face P-GaN Gate E-Mode HEMT structure之AlGaN/GaN介面的2DEG無法形成。因此，以乾式蝕刻的方式其實難度很高因為: 1.蝕刻深度難掌控、2.磊晶片上每一個磊晶層的厚度還是會有不均勻的。
有鑒於此，本發明係針對上述之缺失，提出一種嶄新的Ga-face III族/氮化物磊晶結構與以及利用該磊晶結構所形成之主動元件與其積體化之製作方法。
本發明之主要目的在於提供一種嶄新的Ga-face III族/氮化物磊晶結構與利用該磊晶結構所形成之主動元件與其積體化之製作方法，以解決磊晶結構在高速電子遷移率電晶體所遇到的製程瓶頸，並且本發明之Ga-face III族/氮化物磊晶結構基板上可一次性形成數種能夠在高電壓高速操作之主動元件。
本發明之另一目的在於藉由P-GaN倒置梯型閘極或陽極結構使Ga-face III族/氮化物磊晶結構內之2DEG在P-GaN倒置梯型結構下方處能呈現空乏狀態，以製作出P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體、P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體或混合型元件。
為達上述目的，本發明提出一種Ga face之AlGaN/GaN磊晶結構，其包含有一基底；一位於基底上之i-GaN(C-doped)層；一位於i-GaN(C-doped)層上之i-Al(y)GaN緩衝層；一位於i-Al(y)GaN緩衝層上之i-GaN Channel層；以及一位於i-GaN Channel層上之i-Al(x) GaN層，其中該X=0.1-0.3，該y=0.05-0.75。
本發明更提出數種使用該Ga face之AlGaN/GaN磊晶結構所製得之具有P-GaN倒置梯型結構之電晶體或蕭特基位障二極體元件，與其製作方法。
如下第1圖所示，Ga-face與N-face在不同的磊晶(AlGaN/GaN 系統、GaN/InGaN系統)應力下的ESP 及EPZ 的分佈示意圖，ESP 為Spontaneous polarization(材料本身的極性)而EPZ 為Piezoelectric polarization(應力所產生壓電效應而造成的極性)。因此ESP 是由每個磊晶層區間所決定的，而EPZ 為應力所產生壓電效應所決定的。
在AlGaN/GaN 系統中，EPZ 在AlGaN是擴張應力(Tensile)下是“負”值而在AlGaN是壓縮應力(Compressive)下是“正”值，反之在GaN/InGaN系統中，EPZ 剛好是相反值。另外由文獻[2]可得知，(1)在AlGaN/GaN 系統，極性主導權是由ESP 所決定的，(2) 在GaN/InGaN系統極性主導權是由EPZ 所決定的。
如下第2圖所示，P為ESP (Spontaneous Polarization)而E為其對應的電場。在氮化鎵(GaN)中，其Ga-face（N-face）極性是取決於Ga-N雙層形成晶體的Ga原子（N原子）的面朝向磊晶的表面。如圖所示，為Ga-face及N-face GaN成長在一基板的示意圖，若為Ga-face的極性，其內部電場是遠離基板朝向表面，因此其極性為內部電場的相反方向，也因此極性會造成負電荷累積在晶格表面，而正電荷累積在與基板的接面。相對的，若為N-face的極性，其電荷累積位置及內部電場的方向是相反的。
對於AlGaN/GaN HEMT而言，最重要的就是Ga-face及 N-face極性會如何影響AlGaN/GaN HEMT元件特性。如下第3圖所示，為AlGaN及GaN接面所產生的2DEG 因不同極性存在於不同位置之示意圖。在Ga-face 結構中2DEG 存在於AlGaN/GaN 介面，而在N-face 結構中存在於GaN/AlGaN 介面。2DEG 的存在表示在該介面有正的極化電荷累積，而2DEG 本身就是用以補償極化電荷的自由電子聚集。
如第4A圖到第4D圖所示，P-GaN Gate E-mode AlGaN/GaN-HEMT (P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體)的原理我們可以從兩個角度來看。1. 從極化電場的角度來看，當我們在AlGaN/GaN HEMT磊晶結構上成長一層P-GaN layer後，此P-GaN layer會產生一個極化電場將通道層(iGaN channel layer)的二維電子氣(2DEG)空乏掉。另外，2.從能帶的角度來看，如第4A圖所示，當我們在AlGaN/GaN HEMT磊晶結構上成長一層P-GaN layer後，此P-GaN layer會將阻障層(iAlGaN)的能帶拉高，如此會造成原本iAlGaN/iGaN接面的位能井，會被拉高至費米能階(Fermi Energy Level)的上面，因此，二維電子氣(2DEG)就無法形成。如第4B圖所示，當P-type閘極G的電壓是小於或等於0時，其下方的二維電子氣(2DEG)是完全被空乏掉的，因此汲極(Drain，D)的電流無法通過通道（Channel）到達源極(Source，S)。如第4C圖所示，當P-type閘極G的電壓是大於0時，iAlGaN/iGaN接面的位能井開始被下壓至費米能階的下面，因此電子會回填入其下方的位能井形成二維電子氣(2DEG)，當二維電子氣(2DEG)完全恢復時，我們定義此正電壓為 “臨界電壓” (Vth)，此時通道重新打開，汲極D的電流便可通過通道（Channel）到達源極S。另外，如第4D圖等效電路圖所示，P-GaN Gate E-mode AlGaN/GaN-HEMT的閘極G對汲極D以及閘極G對源極S可視為兩個背對背相連接的蕭特基位障二極體(Schottky Barrier Diode簡稱SBD)。因此，當電壓Vgs ＞ 電壓VF時，閘極G對汲極D的蕭特基位障二極體便會開始導通，此時P-GaN Gate的電洞(正電荷)會注入二維電子氣(2DEG)，也因此，為了保持通道層的電中性，通道的電子數量也會跟著增加造成二維電子氣濃度上升。此時，為了讓電子能夠快速補償注入的電洞以維持通道層的電中性，同時也會造成電子遷移率增加。當電子遷移率增加後，汲極電流也會隨之增加，如此，整個元件的操作電流也會跟著提升。另外，由於電洞的遷移率比電子的遷移率至少低一倍，因此電洞會被牽制並聚集在閘極G下方的的通道處，也因此可以有效的降低閘極G漏電流。但由於P-GaN Gate HEMT的閘極G電極(為Ni/Au, Pt/Au, Mo, TiN等金屬結構電極，主要是形成蕭特基接觸電極(Schottky Contact))是與P-GaN直接接觸的，因此雖然電洞會被牽制並聚集在閘極G下方的的通道處，但當電壓Vgs ＞＞ 電壓VF時，閘極G對汲極D的蕭特基位障二極體的導通電流大到電洞無法被牽制並聚集在閘極G下方的的通道處時，大量電洞會注入通道層造成閘極漏電流迅速上升使得電晶體無法在我們所希望的條件下工作，因此電壓Vgs無法太大一直是P-GaN Gate E-mode AlGaN/GaN-HEMT的缺點。一般而言，因磊晶跟製程條件的不同，電壓Vgs(max)約5~7V左右。
如第5A圖所示，為本發明所設計的Ga-face AlGaN/GaN-HEMT磊晶結構圖。此磊晶結構依序包含有一矽基底11、一Buffer layer(C-dopped)12，一iGaN layer (C-dopped)13，i-Al(y)GaN Buffer Layer 14，一iGaN channel 15，以及一iAl(x)GaN layer16，此磊晶結構具有i-Al(y)GaN Buffer Layer14，此磊晶層主要的功用是阻擋Buffer Trap的電子進入Channel Layer進而降低元件電流崩塌(Current Collapse)的現象。如下第5B圖所示，為本發明所設計的AlGaN/GaN-HEMT另一種磊晶結構圖，主要是考量i-Al(y)GaN Buffer Layer 14（如第5A圖所示）直接成長在i-GaN Layer (C-doped)13（如第5A圖所示）會有過大的晶格不匹配問題，因此加入i-Al(z)GaN Grading Buffer Layer17。
本發明利用P-Type GaN以“倒置梯形結構 26”（如第6A-1圖所示）並且以選擇性區域成長在AlGaN/GaN D-Mode HEMT閘極，以及AlGaN/GaN SBD陽極。由於有成長P-Type GaN （倒置梯形結構 26）的區域，其下方的2DEG會被空乏掉，因此我們可以製作出(1)P-GaN Gate E-mode AlGaN/GaN-HEMT (P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體)、(2) P-GaN Anode AlGaN/GaN-SBD(P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體)，其中，P-Type GaN 倒置梯形結構 26為一閘極結構。
實施例一:選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體。
如第6A-1圖到第6B圖所示，本發明之加強型AlGaN/GaN高速電子遷移率電晶體之特徵在於包含有本發明所設計之AlGaN/GaN磊晶結構；以及一P-GaN倒置梯型結構26，其係位於該第一i-Al(x) GaN層（iGaN channel layer15）上，其中2DEG雖形成在i-Al(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型結構26之存在，使得位於iGaN channel layer15內之2DEG位於該P-GaN倒置梯型結構26下方處將是呈現空乏狀態。
本發明之加強型AlGaN/GaN高速電子遷移率電晶體之結構，於磊晶結構上形成有一源極歐姆接觸電極28與一汲極歐姆接觸電極30，且分設P-GaN倒置梯型結構26之側邊，以及相關之金屬線路佈局與絕緣介電保護層，舉例來說，P-GaN倒置梯型結構26之閘極金屬，與源極歐姆接觸電極28與汲極歐姆接觸電極30連接之連接金屬36等。
以下是此實施例之製作方法，但熟悉該項技藝者當知並不因此拘限本實施例僅可以此方式製作，而其金屬線路佈局方式也是如此。
步驟S11:二氧化矽罩幕層20之圖案化。此步驟首先，如第7A圖所示，先利用PECVD於本發明之Ga-face AlGaN/GaN磊晶結構上沉積一層二氧化矽罩幕層20，其厚度約為100~200nm，接下來利用光阻22(Photo Resist)以曝光顯影的方式定義出閘極選擇性成長的區域24，最後再使用BOE (Buffered Oxide Etchant)利用濕式蝕刻的方式將該區域24的二氧化矽罩幕層20蝕刻掉使得表面的磊晶裸露出來，之後再將光阻22以去光阻液蝕刻掉。由於濕式蝕刻為等向性蝕刻，因此除了會向下蝕刻之外也會同時側向蝕刻，也因此該區域24二氧化矽罩幕層20之開口槽會形成一個“倒置梯形結構”。
步驟S12:選擇性區域成長P-GaN倒置梯型結構26。此步驟先將磊晶片放回MOCVD進行P-GaN選擇性區域成長，也就是表面的磊晶裸露出來的地方才能夠成長P-GaN。由於P-GaN在MOCVD內也是屬於等向性成長，因此除了會向上成長之外也會同時側向成長，也因此P-GaN會形成一個“倒置梯形結構”，形成P-GaN的倒置梯型結構26。最後再使用BOE (Buffered Oxide Etchant)利用濕式蝕刻(Wet Etching)的方式二氧化矽罩幕層20蝕刻掉，形成如第7B圖所示之結構。
此時，由於P-GaN選擇性區域成長區域24佔整個磊晶片僅有一小部分，因此容易形成負載效應(Loading Effect)，也就是P-GaN在所定義的區域成長的速度是一般的3~4倍，也因此P-GaN的P-型參雜的濃度也會等於原先預期的1/3~1/4。
步驟S13:形成汲極歐姆接觸電極30以及源極歐姆接觸電極28。此步驟利用金屬蒸鍍的方式，於磊晶片上沉積金屬層，例如一般為Ti/Al/Ti/Au或Ti/Al/Ni/Au所組成之金屬層，再利用金屬掀離的方式將所沉積之金屬層圖案化為所設定的圖形，以形成位於磊晶片上之汲極以及源極電極金屬，之後再經過700~900o C，30秒的熱處理，使得汲極電極以及源極電極形成歐姆接觸電極30、28，如第7c圖所示。
步驟S14:元件隔離製程。此步驟係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，如第7D-1圖，或採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer (C-doped)層，使得元件與元件隔離，如第7D-2圖。
步驟S15:金屬線路佈局製程。此步驟包含有進行金屬沉積，利用金屬蒸鍍結合掀離方式將材質為為Ni/Au之金屬層圖案化形成閘極、汲極與源極電極之打線區域(Bonding Pad)（或連接(Interconnection)金屬）36，如第7E-1圖或第7E-2圖所示。而在金屬線路佈局上，舉例來說，位於P-GaN倒置梯型結構26上之閘極金屬與閘極打線區域連接。
步驟S16:介電層的沉積與圖案化。此步驟是利用PECVD成長一層絕緣保護的介電層40，其材質可以為SiOx、 SiOxNy或SiNx，厚度為1000A~2000A，此絕緣保護介電層40不要太厚，以避免對元件造成應力而改變其原有的極性。最後再對介電層40進行圖案化，以顯露出打線區域，舉例來說以BOE (Buffered Oxide Etchant)以濕式蝕刻(Wet Etching)的方式將Bonding Pad Region蝕刻出來成為之後打線的區域。
由於P-GaN是一個“倒置梯形結構”，因此虛線圈圍處的地方會形成一個具有斜邊的電容（如第6A-1圖所示），此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT) 汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
實施例二:選擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體。
如第8A-1-8A-2圖所示，本發明之擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體之特徵在於包含有本發明所設計之AlGaN/GaN磊晶結構，與一P-GaN倒置梯型陽極結構26。於實施例二，P-GaN倒置梯型陽極結構26係位於該第一i-Al(x) GaN層上，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型陽極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型陽極結構26下方處將是呈現空乏狀態。
而第二實施例因步驟細節與上述實施例相同，於此將不再進行詳細贅述。製程上，首先，如同上述方式，於磊晶結構上形成一具有倒置梯形結構之圖案化二氧化矽罩幕層，以定義出陽極結構選擇性成長的區域。接續，利用MOCVD於磊晶片上進行P-GaN選擇性區域成長，以形成P-GaN倒置梯形陽極結構，隨後移除圖案化二氧化矽罩幕層。
此時，誠如先前所述，由於P-GaN選擇性區域成長區域佔整個磊晶片僅有一小部分，因此容易形成負載效應(Loading Effect)，也就是P-GaN在所定義的區域成長的速度是一般的3~4倍，導致P-GaN的P-型參雜的濃度也會等於原先預期的1/3~1/4。
隨後，於磊晶片上之P-GaN倒置梯形陽極結構兩側邊各形成一陰極金屬並經過700~900o C，30秒的熱處理，以形成陰極歐姆接觸電極44。再如先前所述利用多重能量破壞性離子佈植或乾式蝕刻方式，來形成元件隔離結構32。
如第8B圖所示，進行金屬線路佈局製程。在本實施例中形成陽極電極金屬層、連接至陽極電極金屬層之陽極打線區域43、連接至陰極歐姆接觸電極之連接金屬，以及與連接金屬連接之陰極打線區域(Bonding Pad)45。最後，於磊晶層上形成一層圖案化絕緣保護介電層40，以顯露出陽極打線區與陰極打線區，其中，圖案化絕緣保護介電層40所覆蓋的磊晶層為元件區域，換言之，元件區域上形成一層圖案化絕緣保護介電層40。
再者，上述P型氮化鎵閘極E-mode結構更可以串接一個空乏型具有閘極氧化層(Gate Oxide)電晶體而形成混合型加強型AlGaN/GaN高速電子遷移率電晶體，此混合型加強型高速電子遷移率電晶體可以降低電晶體的Early Effect現象。如第9A圖，其為本發明之AlGaN/GaN E-Mode HEMT串接一個AlGaN/GaN沒有閘極氧化層(Gate Oxide)D-Mode HEMT的等效電路圖。如圖所示，一個AlGaN/GaN E-Mode HEMT串接一個AlGaN/GaN D-Mode HEMT，另外D-Mode HEMT的閘極(Gate)是直接接到E-Mode HEMT的源極(Source)並且接地(Ground)，其整體而言可以視為具有“Normally Off”性質的一個E-Mode HEMT。如此，當D-Mode HEMT汲極(Drain)給予高電壓時， D-Mode HEMT的Vgd是個“負值”，所以，GaN D-Mode HEMT是呈現關閉狀態，如此一來可以保護整個Hybrid Enhancement-Mode HEMT不會因為D-Mode HEMT汲極(Drain)給予高電壓時崩潰。
此外，除了上述的串接沒有閘極氧化層(Gate Oxide)D-Mode HEMT，還有可以串接另一種結構D-Mode HEMT，如第9B圖，其為本發明之AlGaN/GaN E-Mode HEMT串接一個AlGaN/GaN具有閘極氧化層(Gate Oxide)D-Mode HEMT的等效電路圖。沒有閘極氧化層(Gate Oxide)D-Mode HEMT與具有閘極氧化層(Gate Oxide)D-Mode HEMT的差異在於沒有閘極氧化層的截止電壓Vp (Pinch-off Voltage)會小於具有閘極氧化層的截止電壓Vp。
參閱第10A-10B圖，其為本發明之第9A-9B圖等效電路圖與導通後的示意圖。如圖所示，在閘極電壓Vg是個固定電壓的條件下，當我們給予一個Vds(電壓VD2S1)時會產生一個電流Id會經由D-Mode HEMT流向E-Mode HEMT最後達到E-Mode HEMT的源極。當電流Id 經過E-Mode HEMT時，其電壓VD1 = 電阻Rds(E-Mode，M6) x 電流Id = -電壓VG2S2，此時需要注意的兩點是 1. 電壓VD1為正電壓因此電壓VG2S2為負電壓，2. 當電壓VD2S1為小電壓時，初始的電流Id 是正比於D-Mode HEMT的寬度Wg2。此外，第10A-10B圖的混合型加強型電晶體可以作為Normally-off Transistor，而其設計方式可以總結為，第1項：Short LD1S1 搭配長寬度Wg(D-Mode)使得電阻Rds(E-Mode) + 電阻Rds(D-Mode)最小化；第2項：增加D-Mode HEMT 閘極至汲極之間的距離LG2D2 搭配1. Long LG2 及2. 長寬度Wg(D-Mode)使得電壓VD2S1崩潰電壓上升同時保有電阻Rds(E-Mode) + 電阻Rds(D-Mode)最小化並且電流Id↓的速度變緩和，增加元件設計上較好的預測性；第3項：增加D-Mode HEMT 閘極至汲極之間的距離LG2D2 搭配1. 長寬度Wg(D-Mode)使得電壓VD2S1崩潰電壓上升同時保有電阻Rds(E-Mode) + 電阻Rds(D-Mode)最小化雖然電流Id↓（下降）的速度變快，但長寬度Wg(D-Mode)搭配得恰當，其晶片面積會比第2項方案小。
實施例三: 如第11A-1圖、第11A-2與第11B圖所示，由選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個空乏型不具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
P-GaN Gate E-Mode通常都會有輕微的Early Effect現象，這種現象一般是指通道沒有辦法完全關閉因而造成元件操作在飽和區時(閘極電壓Vg固定)，電流Ids會隨著Vds↑而增加。而本發明的Cascode D-HEMT正好可以解決此問題。
如第11A-1圖、第11A-2與第11B 圖所示，實施例三之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域。左側區域形成有一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。右側區域形成有一空乏型不具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體M1。
此實施例之製程方式，首先，如第12A-12B圖所示，提供一本發明之Ga-face AlGaN/GaN磊晶結構，並將左邊區域設定為製作選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，將右邊區域設定為是製作空乏型AlGaN/GaN高速電子遷移率電晶體。當然左右兩邊區域的設定可依需求變更，這是無庸置疑的。接續，如同先前所述之製作方法，於該Ga-face AlGaN/GaN磊晶結構上形成一具有倒置梯型結構開口槽24之圖案化二氧化矽罩幕層20，以定義出閘極選擇性成長的區域，此二氧化矽罩幕層20之厚度約為100~200nm。於該導致梯型結構開口槽24內成長P-GaN，以形成一P-GaN倒置梯形結構20。隨後移除該圖案化二氧化矽罩幕層20。此時，誠如先前所述，由於P-GaN選擇性區域成長區域佔整個磊晶片僅有一小部分，因此P-GaN的P-型參雜的濃度也會等於原先預期的1/3~1/4。
利用金屬蒸鍍的方式結合金屬掀離的方式形成汲極以及源極電極金屬，之後再經過700~900o C，歷時約30秒的熱處理使得汲極以及源極電極金屬形成汲極以及源極歐姆接觸電極28，如第12C圖所示。
利用如第12D-1圖所示之破壞性離子佈植或如第12D-2圖所示之乾式蝕刻至高阻值iGaN buffer layer (C-doped)層，來施行元件與元件間的隔離製程。
利用金屬蒸鍍結合掀離的方式形成閘極電極金屬、以及汲極及源極電極之打線區域或連接金屬36。當然也可於此步驟同時形成與閘極電極金屬層電性連接之閘極打線區域，如第12E-1圖或第12E-2圖所示之結構。
利用PECVD成長一層絕緣保護介電層40，其材質可以選自於SiOx 、SiOx Ny 或SiNx ，厚度約1000A~2000A，主要是希望絕緣保護介電層40不會因為太厚而對元件造成應力而改變其原有的極性。最後再對絕緣保護介電層40進行圖案化，以顯露出打線的區域以及D-Mode HEMT閘極金屬上方的區域，形成如第12F-1或第12F-2圖所示之結構。
同樣得由於P-GaN倒置梯型結構（閘極）26是一個“倒置梯形結構”，因此如圖所示，虛線圈起來的地方會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT) 汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
最後，利用金屬蒸鍍結合掀離的方式形成D-Mode HEMT Field Plate Metal，閘極場板電極金屬(62)，如11A-1圖、第11A-2與第11B圖所示之最終結構。
實施例四:一選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個空乏型具有閘極氧化層(Gate Oxide) AlGaN/GaN高速電子遷移率電晶體M3而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第13A-1、13A-2與第13B圖所示，實施例四之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域。左側區域形成有一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，此P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。右側區域形成有一空乏型具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體M3。
此實施例之製程方式，首先，如實施例三之步驟，提供一本發明之Ga-face AlGaN/GaN磊晶結構，並將左邊區域設定為製作選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，將右邊區域設定為是製作空乏型AlGaN/GaN高速電子遷移率電晶體。接續，如同先前所述之製作方法，於該Ga-face AlGaN/GaN磊晶結構上形成一具有倒置梯型結構開口槽之圖案化二氧化矽罩幕層，以定義出閘極選擇性成長的區域，於該倒置梯型結構開口槽24內成長P-GaN，以形成一P-GaN倒置梯形閘極結構26。隨後移除該圖案化二氧化矽罩幕層。接續，形成汲極以及源極電極金屬28、30，然後施行元件與元件間的隔離製程34。
隨後，進行D-Mode HEMT閘極氧化層製作，其步驟包含有:利用PECVD沉積一層絕緣介電層，其材質可以為SiOx、SiOxNy或SiNx，厚度為10~100nm，接下來利用光阻(Photo Resist)以曝光顯影的方式定義出D-Mode HEMT閘極氧化層的區域，最後再使用BOE (Buffered Oxide Etchant)利用濕式蝕刻的方式將該區域以外的絕緣介電層蝕刻掉，只保留D-Mode HEMT閘極氧化層72的區域，之後再將光阻以去光阻液蝕刻掉，形成如第14A-1圖或第14A-2圖所示之結構。
利用金屬蒸鍍(一般為Ni/Au)+掀離的方式形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬36，如第14A-3圖或第14A-4圖所示之結構。此時，同樣可一併形成元件運作所需的線路金屬部分，例如與閘極電極金屬連接之閘極打線區域。但不以本案圖示中的上視圖作為權利範疇之侷限。
利用PECVD成長一層絕緣保護介電層40，其材質可以為SiOx、SiOxNy或SiNx，厚度1000A~2000A，主要是希望絕緣保護的介電層40不會因為太厚而對元件造成應力而改變其原有的極性。最後再對絕緣保護介電層40進行圖案化，以將打線區域以及D-Mode HEMT閘極金屬上方的區域蝕刻顯露出來，形成如第13A-1、13A-2與第13B圖所示之結構。
同樣得由於P-GaN是一個“倒置梯形結構”（如第12B圖所示），因此形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect) （如第12f-1圖所示），利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT) 汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
最後，利用金屬蒸鍍結合掀離的方式形成D-Mode HEMT Field Plate Metal，閘極場板電極金屬(62)。
實施例五:如第16A-1、16A-2與第16B圖所示，一選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M4串接一選擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體D1而成的混合型蕭特基位障二極體。如第15圖所示其為上述架構的等效電路圖。一個AlGaN/GaN SBD串接一個AlGaN/GaN E-Mode HEMT，當陽極(Anode)給予正電壓時，除了SBD會導通之外，陽極(Anode)同時也給予Gate正電壓，也因此E-Mode HEMT是屬於完全導通的狀態，如此一來電流便可順利的送到陰極(Cathode)。當陰極給予正電壓時，AlGaN/GaN E-Mode HEMT的電壓Vgs是個“負值”，因此GaN E-Mode HEMT是呈現關閉狀態，如此一來可以保護AlGaN/GaN SBD不會在逆向電壓崩潰。除此之外由於AlGaN/GaN E-Mode HEMT是 “電流負溫度係數的元件”而AlGaN/GaN SBD是 “電流正溫度係數的元件”，因此兩者互相串接之後有互補作用進而使得此 “混合元件” 在給予固定電壓工作時，其電流不容易受到溫度影響而改變。
此混合型蕭特基位障二極體之特色在於選擇性區域成長P型氮化鎵陽極及選擇性區域成長P型氮化鎵閘極下方如先前所述是無法存在2-DEG的，除非給予正電壓才能夠使得2-DEG恢復。也因此陰極在承受逆電壓時可以有效的提升反向崩潰電壓並且抑制逆向漏電流。
如第16A-1-第16B圖所示，實施例五之混合型蕭特基位障二極體主要包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域。左側區域形成有一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體50，此P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型結構下方處將是呈現空乏狀態。右側區域形成有一選擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體80，其包含有一P-GaN倒置梯型陽極結構82，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型陽極結構82下方處將是呈現空乏狀態。
此實施例的製程細節部分與先前實施例相同，將不再進行贅述。主要差異部分在於，於該Ga-face AlGaN/GaN磊晶結構上形成一圖案化二氧化矽罩幕層，其在左側區域具有一倒置梯型結構開口槽，於右側區域具有一陽極結構開口槽，以在左側區域定義出閘極選擇性成長的區域，在右側區域定義出陽極結構選擇性成長的區域，並隨後於該些開口槽內成長P-GaN，並移除該二氧化矽罩幕層，以形成一P-GaN倒置梯形閘極結構與P-GaN倒置梯型陽極結構。接續，於左側區域形成汲極與源極歐姆接觸電極28、30，同步於右側區域形成陰極歐姆接觸電極84，隨後，進行元件與元件間的隔離製程。
接續，利用金屬蒸鍍結合掀離的方式形成金屬層36，以作為閘極電極金屬，以及相關的線路佈局部分，例如汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，以及陽極與陰極之打線區域(Bonding Pad)或連接(Interconnection)金屬。更者，汲極與陰極金屬導線部分是相連通的。此時，同樣可一併形成元件運作所需的線路金屬部分，例如與閘極電極金屬連接之閘極打線區域。但不以本案圖示中的上視圖作為權利範疇之侷限。最後，於磊晶層上形成一層圖案化絕緣保護介電層40，以顯露出部分金屬層36。
如第17A-1-第17B圖所示，實施例六:一選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體50串接一具有場板（Field Plate）陽極AlGaN/GaN蕭特基位障二極體90而成的混合型蕭特基位障二極體。
如圖所示，實施例六之混合型蕭特基位障二極體主要包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域。左側區域形成有一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體50，此P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。右側區域形成有一具有場板（field plate）陽極92 AlGaN/GaN蕭特基位障二極體。
此混合型蕭特基位障二極體之特色在於具有Field Plate陽極及選擇性區域成長P型氮化鎵閘極，如先前所述P型氮化鎵閘極下方是無法存在2-DEG的，除非給予正電壓才能夠使得2-DEG恢復。也因此陰極在承受逆電壓時可以有效的提升反向崩潰電壓並且抑制逆向漏電流。
實施例六與實施例五雖在功能跟特性是類似的，但實施例五之逆向崩潰電壓較高，但元件的啟動電壓Vf也比較高，而實施例六逆向崩潰電壓較低，但元件的啟動電壓Vf比較低。因此，應不同的應用需求才產生這兩種方案。
而實施例六之製程上與實施例五主要差異在於，於該Ga-face AlGaN/GaN磊晶結構上形成一圖案化二氧化矽罩幕層，以在左側區域具有一倒置梯型結構開口槽，以在左側區域定義出閘極選擇性成長的區域，並隨後於該些開口槽內成長P-GaN，並移除該二氧化矽罩幕層，以形成一P-GaN倒置梯形閘極結構26。接續，施行元件隔離製程。隨後，於該右側區域上形成一場板陽極氧化層92。再於於左側區域形成汲極與源極歐姆接觸電極28、30，同步於右側形成陰極歐姆接觸電極84，形成如第17A-1或第17A-2圖所示之結構狀態。
接續，如同先前所述，形成金屬36層作為閘極電極金屬，以及相關的線路佈局金屬導線部分，並於磊晶層上形成一層圖案化絕緣保護介電層40，以顯露出部分金屬層36，形成如第17B圖所示之上視圖。
實施例七:選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體。
如第18A-1、第18A-2與第18B圖所示，此實施例之電晶體主要特徵在於包含有該AlGaN/GaN磊晶結構，磊晶結構之i-Al(x) GaN層上形成有一P-GaN倒置梯型結構（閘極）26、一第一源極金屬層28與一第一汲極金屬層30，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型結構（閘極）26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型結構（閘極）26下方處將是呈現空乏狀態。磊晶結構之i-Al(x) GaN層內形成有一第一源極離子佈植區101與一第一汲極離子佈植區102，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方。P-GaN倒置梯型結構（閘極）26上設置有一第一閘極金屬層103。
選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體與先前實施例之選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體最大的差異是在閘極金屬與選擇性區域成長P型氮化鎵閘極的接觸面積比，由先前實施例之原理敘述中提到當電壓Vgs ＞＞ 電壓VF時，閘極對汲極的蕭特基位障二極體的導通電流大到電洞無法被牽制並聚集在閘極下方的的通道處時，大量電洞會注入通道層造成閘極漏電流迅速上升，使得電晶體無法在所希望的條件下工作，因此電壓Vgs無法太大是P-GaN Gate E-mode AlGaN/GaN-HEMT的缺點。但選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體與選擇性區域成長P型氮化鎵閘極的接觸面積比比先前之實施例會大上許多(完全的覆蓋P型氮化鎵閘極)，如此一來電壓Vgs ＞ 電壓VF時，閘極所注入的電洞較為均勻，電場分部也比較均勻，因此電壓Vgs max (Self-align Gate Metal) ＞ 電壓Vgs max (Non-Self-align Gate Metal)，如此一來電壓Vgs會有更高的操作空間。
由於汲極及源極電極需要經過700℃~900℃的熱處理才會與iAl(x)GaN形成毆姆接觸電極，一般的HEMT製作流程當中，閘極金屬是在汲極及源極電極熱處理後再進行製作，因此閘極金屬不會因為此高溫熱處理而破壞閘極金屬與iAl(x)GaN所形成的蕭特基接觸接面。但選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬卻是在汲極及源極電極完成先製作好閘極金屬電極，因此為了避免閘極受到熱處理而破壞其與iAl(x)GaN所形成的蕭特基接觸接面的特性，因此利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant，如此一來汲極及源極電極不需要經過700℃~900℃的熱處理就會與iAl(x)GaN形成毆姆接觸電極。
步驟S71:利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant並施行活化熱處理，以形成第一源極離子佈植區101與一第一汲極離子佈植區102。因為此為淺層離子佈植，由於離子佈植植入iAl(x)GaN之後會濃度會隨著深度而形成高斯分佈，但我們希望“高斯分佈”濃度最高的地方離iAl(x)GaN表面越近越好，如第19A圖所示，首先利用PECVD沉積一層SiO2 mask105做為一個緩衝層使得在離子佈植時“高斯分佈”濃度最高的地方可以貼近iAl(x)GaN表面。接著就是利用黃光曝光顯影的方式形成一圖案化光阻層104，以定義出汲極及源極電極下方離子佈植區域，之後再用多重離子佈植將汲極及源極電極下方植入N-type Si dopant。
隨後進行大於600℃之熱處理，以將N-type Si Dopant(摻雜)活化，形成第一源極離子佈植區101與一第一汲極離子佈植區102。完成熱處理後，移除圖案化光阻層104及SiO2 mask105。此熱處理的步驟可以在步驟71後進行，也就是說在離子佈植後去除圖案化光阻層104及SiO2 mask105後進行大於600℃熱處理活化。或者是在後續使用MOCVD進行選擇性區域成長P型氮化鎵閘極時，利用成長過的高溫同步進行熱處理活化。
步驟S72:請一併參酌第19B圖，定義選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬區域。利用PECVD沉積一層二氧化矽罩幕層20，其厚度大於2500nm，接下來利用光阻(Photo Resist)曝光顯影的方式定義出Gate選擇性成長的區域，最後再使用BOE以濕式蝕刻的方式將該區域的二氧化矽罩幕層蝕刻掉使得表面的磊晶裸露出來，之後再將光阻以去光阻液蝕刻掉。由於濕式蝕刻為等向性蝕刻，因此除了會向下蝕刻之外也會同時側向蝕刻，也因此二氧化矽罩幕層會形成一個“倒置梯形結構”之開口槽24。
步驟S73:選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬製作。將磊晶片放回MOCVD進行P-GaN選擇性區域成長，也就是表面的磊晶裸露出來的地方才能夠成長P-GaN。由於P-GaN在MOCVD內也是屬於等向性成長，因此除了會向上成長之外也會同時側向成長，也因此P-GaN會形成一個“倒置梯形結構”，作為P-GaN倒置梯型閘極結構26。之後再以金屬鍍膜的方式，在晶片上進行閘極電極金屬鍍膜。最後再使用BOE利用濕式蝕刻(Wet Etching)的方式二氧化矽罩幕層蝕刻掉並且掀離閘極電極金屬區域以外的金屬，形成位於P-GaN倒置梯型閘極結構26上之自對準閘極金屬102，如第19C圖所示之結構。
步驟S74:利用金屬蒸鍍結合掀離的方式形成汲極以及源極電極金屬28、30，如第19D圖所示。
步驟S75:元件隔離製程。如第19E-1圖所示，利用多重能量破壞性離子佈植或乾式蝕刻至高阻值iGaN buffer layer (C-doped)層，使得元件與元件隔離，如第19E-2圖所示）。
步驟S76: 進行金屬線路佈局製程。利用金屬蒸鍍結合掀離的方式形成金屬層36，以作為閘極以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，如第19F-1圖或第19F-2圖所示。
步驟S77:圖案化介電層。利用PECVD成長一層絕緣保護介電層，其厚度約為1000A~2000A，主要是希望絕緣保護介電層40不會因為太厚而對元件造成應力而改變其原有的極性。最後再以BOE以濕式蝕刻(Wet Etching)的方式將介電層進行圖案化，形成一圖案化介電層40，以顯露出部分金屬層36，如第第18A-1、第18A-2與第18B圖所示。舉例來說將Bonding Pad Region蝕刻出來成為之後打線的區域。
由於P-GaN倒置梯型結構（閘極）26是一個“倒置梯形結構”，因此如第18A-1與第18A-2圖所示所示，虛線圈起來的地方會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT) 汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
實施例八:選擇性區域成長P型氮化鎵陽極及自對準接觸陽極金屬加強型AlGaN/GaN蕭特基位障二極體。
如第20A-1圖、第20A-2圖與第20B圖所示，此實施例之蕭特基位障二極體主要特徵在於包含有該AlGaN/GaN磊晶結構，磊晶結構之i-Al(x) GaN層上形成有一P-GaN倒置梯型陽極結構26、一第一陰極金屬層29與一第二陰極金屬層31，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型陽極結構26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型陽極結構下方處將是呈現空乏狀態。磊晶結構之i-Al(x) GaN層內形成有一第一陰極離子佈植區101與一第二陰極離子佈植區102，且第一陰極離子佈植區101是位於第一陰極金屬層28下方，第二陰極離子佈植區102是位於第二陰極金屬30層下方。P-GaN倒置梯型陽極結構上設置有一自對準陽極金屬層作為第一閘極金屬層103。更者，除上述之結構外，當然還有設置有使該蕭特基位障二極體進行運作之金屬層36，但因此部分為熟悉該項技藝者所知且由先前之實施例可推知，於此將不再進行贅述。舉例來說，第一閘極金屬層103上所設置之金屬層36，是連通至外部之閘極金屬打線區域43，第一陰極金屬層28與第二陰極金屬30層上之金屬層36是連接至外部之陰極打線區域45，如第20B圖所示。
其製程步驟與實施例七相同，因此於此不再進行贅述。
實施例九:一選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個空乏型不具有閘極氧化層(Gate Oxide) AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第21A-1、第21A-2與第21B所示，此實施例之混合型加強型AlGaN/GaN高速電子遷移率電晶體主要特徵在於包含有該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域。一加強型AlGaN/GaN高速電子遷移率電晶體100，其係位於左側區域，此加強型AlGaN/GaN高速電子遷移率電晶體包含有:一P-GaN倒置梯型閘極結構26、一第一源極金屬層28與一第一汲極金屬層30，其係位於該i-Al(x) GaN層16上，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer 15內，但因為P-GaN倒置梯型閘極結構之存在，使得iGaN channel layer 15內之2DEG位於P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態；一第一源極離子佈植區101與一第一汲極離子佈植區102，其係位於i-Al(x) GaN層16內，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方；以及一採自我對準方式形成之第一閘極金屬層103，其係位於P-GaN倒置梯型閘極結構26上。
右側區域上設置有一空乏型不具有閘極氧化層AlGaN/GaN高速電子遷移率電晶體110，其包含有:一第二源極金屬層28’與一第二汲極金屬層30’，其係位於該i-Al(x) GaN層16上；以及一第二源極離子佈植區101’與一第二汲極離子佈植區102’，其係位於該i-Al(x) GaN層16內，且該第二源極離子佈植區101’是位於該第二源極金屬層28’下方，該第二汲極離子佈植區102’是位於該第二汲極金屬層30’下方。
此實施例之製程方式，首先，設定磊晶結構10之左邊為製作選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體的區域，右邊則是製作空乏型AlGaN/GaN高速電子遷移率電晶體的區域。
接續，如先前所述，利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant並施行活化熱處理，形成如第22A圖所示之結構。
利用先前所述之步驟S72與步驟S73，於該磊晶結構上形成一具有倒置梯型結構開口槽24之圖案化二氧化矽罩幕層20，如第22B圖所示。隨後，於此開口槽內成長P-GaN，形成一倒置梯型P-GaN閘極結構26。之後再以金屬鍍膜的方式，在晶片上進行閘極電極金屬鍍膜。最後移除二氧化罩幕層並且掀離閘極電極金屬區域以外的金屬，形成如第22C圖所示之結構，於倒置梯型P-GaN閘極結構26形成一自我對準接觸閘極金屬作為第一閘極金屬層103。
再如步驟S74-76所述，依序形成源極及與汲極電極金屬28、30、28’、30’、施行元件隔離製程32、34、利用金屬蒸鍍結合掀離的方式形成金屬層36，以作為閘極以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，如第22E-1至第22F-2圖所示。
再如步驟S77所述，覆蓋一圖案化絕緣保護介電層40層，如第22G-1或第22G-2圖所示，此圖案化絕緣保護介電層40層之厚度約為1000A~2000A，主要是希望絕緣保護介電層40不會因為太厚而對元件造成應力而改變其原有的極性。由於P-GaN是一個“倒置梯形結構”，因此如圖所示，虛線圈起來的地方會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT) 汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
最後，利用金屬蒸鍍結合掀離的方式形成D-Mode HEMT Field Plate Metal，閘極場板電極金屬(62)，形成如第21A-1、第21A-2與第21B所示之結構。
實施例十:一選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個空乏型具有閘極氧化層(Gate Oxide) AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第23A-1、第23A-2與第23B圖所示，此實施例之混合型加強型AlGaN/GaN高速電子遷移率電晶體主要特徵在於包含有該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域。一加強型AlGaN/GaN高速電子遷移率電晶體100，其係位於左側區域，此加強型AlGaN/GaN高速電子遷移率電晶體包含有:一P-GaN倒置梯型閘極結構26、一第一源極金屬層26與一第一汲極金屬層30，其係位於該i-Al(x) GaN層16上，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer 15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer 15內之2DEG位於P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態；一第一源極離子佈植區101與一第一汲極離子佈植區102，其係位於i-Al(x) GaN層16內，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方；以及一自我對準接觸閘極金屬所形成之第一閘極金屬層103，其係位於P-GaN倒置梯型閘極結構26上。
右側區域上設置有一空乏型具有閘極氧化層AlGaN/GaN高速電子遷移率電晶體120，其包含有:一第二源極金屬層28’與一第二汲極金屬層30’，其係位於該i-Al(x) GaN層16上；一閘極氧化層72，其位於該i-Al(x) GaN層16上且介於第二源極金屬28’與第二汲極金屬層30’間；以及一第二源極離子佈植區101’與一第二汲極離子佈植區102’，其係位於該i-Al(x) GaN層16內，且該第二源極離子佈植區101’是位於該第二源極金屬層28’下方，該第二汲極離子佈植區102’是位於該第二汲極金屬層30’下方。
此實施例之製程步驟大致與實施例九相同，主要差異在於元件隔離製程後，於右側區域形成一D-Mode HEMT之閘極氧化層72，如第24A-1圖或第24A-2圖。隨後再依序形成金屬層36，以作為閘極以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，如第24A-1與第24A-2圖所示之結構，隨後形成一覆蓋於上述元件上之圖案化絕緣保護介電層40，以顯露出後續欲進行打線或接合之金屬層部分，如第23A-1、第23A-2與第23B圖所示。在此實施例之圖案化絕緣保護介電層40之厚度約為1000A~2000A。
由於P-GaN是一個“倒置梯形結構”，因此如第23A-1與第23A-2圖，虛線圈起來的地方會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT) 汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
實施例十一:一選擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體與一選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接而成的混合型蕭特基位障二極體。
如第25A-1圖、第25A-2圖與第25B圖所示，此實施例之混合型蕭特基位障二極體主要特徵在於包含有該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域。一加強型AlGaN/GaN高速電子遷移率電晶體100，其係位於左側區域，此加強型AlGaN/GaN高速電子遷移率電晶體包含有:一P-GaN倒置梯型閘極結構26、一第一源極金屬層28與一第一汲極金屬層30，其係位於該i-Al(x) GaN層16上，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer 15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態；一第一源極離子佈植區101與一第一汲極離子佈植區102，其係位於i-Al(x) GaN層16內，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方；以及一自我準接觸閘極金屬所形成之第一閘極金屬層103，其係位於P-GaN倒置梯型閘極結構26上。
右側區域形成有一P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體130，其包含有一第一陰極金屬層84與一P-GaN倒置梯型陽極結構82，其係位於該i-Al(x) GaN層16上，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型陽極結構82之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型陽極結構82下方處將是呈現空乏狀態；以及一第一陰極離子佈植區134，其係位於該i-Al(x) GaN層16內，且該第一陰極離子佈植區134是位於該第一陰極金屬層84下方。
此實施例之製程步驟首先設定磊晶結構之左側為製作選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體的區域，右側則是製作選擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體。
於左側形成源極與汲極佈植區101、102，並同步於右側形成陰極佈植區134，並對此些佈植區進行活化處理。於磊晶結構上形成一圖案化罩幕層，其於左側之磊晶層上具有一倒置梯型閘極開口槽，於右側具有一倒置梯型陽極開口槽。於倒置梯型閘極開口槽與倒置梯型陽極開口槽內成長P-GaN，以在左側區域形成一P-GaN倒置梯型閘極結構26與一P-GaN倒置梯型陽極結構82。利用自對準方式於P-GaN倒置梯型閘極結構26上形成一自對準閘極金屬層103，隨後移除該圖案化罩幕層。
接著依序形成源極、汲極與陰極電極金屬層28、30、84、然後施行元件隔離製程。接續，利用金屬蒸鍍(一般為Ni/Au)+掀離的方式形成金屬層36，以作為閘極、汲極、源極、陽極與陰極之電極的打線區域(Bonding Pad)或連接(Interconnection)金屬。最後覆蓋一層圖案化絕緣保護介電層40，以僅顯露出電性接合之金屬區域。
實施例十二:一具有Field Plate陽極AlGaN/GaN蕭特基位障二極體與一選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接而成的混合型蕭特基位障二極體。
如第26A-1、第26A-2與第26B圖所示，此實施例之混合型蕭特基位障二極體主要特徵在於包含有該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域。一加強型AlGaN/GaN高速電子遷移率電晶體100，其係位於左側區域，此加強型AlGaN/GaN高速電子遷移率電晶體包含有:一P-GaN倒置梯型閘極結構26、一第一源極金屬層28與一第一汲極金屬層30，其係位於該i-Al(x) GaN層16上，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer 15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。一第一源極離子佈植101區與一第一汲極離子佈植區102是位於i-Al(x) GaN層16內，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方；以及一自我準接觸閘極金屬所形成之第一閘極金屬層103，其係位於P-GaN倒置梯型閘極結構26上。
右側區域形成有一具有Field Plate陽極AlGaN/GaN蕭特基位障二極體140，其包含有一第一陰極金屬層84與一場板閘極陽極氧化層92，其係位於該i-Al(x) GaN層16上；以及一第一陰極離子佈植區134，其係位於該i-Al(x) GaN層16內，且該第一陰極離子佈植區134是位於該第一陰極金屬層84下方。
此實施例之製程步驟首先設定磊晶結構之左側為製作選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體的區域，右側則是製作具有Field Plate陽極AlGaN/GaN蕭特基位障二極體。
於左側形成源極與汲極佈植區101、102，並同步於右側形成陰極佈植區134，並對此些佈植區進行活化處理。於磊晶結構之左側區域形成一P-GaN倒置梯型閘極結構26。利用自對準方式於P-GaN倒置梯型閘極結構26上形成一自對準閘極金屬層作為第一閘極金屬層103。
接著依序形成源極、汲極與陰極電極金屬28、30、84，隨後施行元件隔離製程。
在於元件隔離製程後，於右側區域形成一場板閘極氧化層92。隨後，利用金屬蒸鍍(一般為Ni/Au)+掀離的方式形成金屬層36，以作為閘極以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，最後覆蓋一圖案化絕緣保護介電層40，以僅顯露出打線接合金屬層。此實施例之圖案化絕緣保護介電層40之厚度約為1000A~2000A。
10‧‧‧磊晶結構
15‧‧‧iGaN channel layer
16‧‧‧i-Al(x) GaN層
20‧‧‧二氧化矽罩幕層
24‧‧‧開口槽
26‧‧‧倒置梯型閘極結構
28‧‧‧源極電極金屬
28’‧‧‧源極金屬層
29‧‧‧第一陰極金屬層
30‧‧‧汲極電極金屬
30’‧‧‧汲極金屬層
31‧‧‧第二陰極金屬層
32‧‧‧元件隔離製程
34‧‧‧元件隔離製程
36‧‧‧金屬層
40‧‧‧絕緣保護介電層
43‧‧‧閘極金屬打線區域
44‧‧‧陰極歐姆接觸電極
45‧‧‧陰極打線區域
50‧‧‧電晶體
62‧‧‧閘極場板電極金屬
72‧‧‧閘極氧化層
80‧‧‧蕭特基位障二極體
82‧‧‧倒置梯型陽極結構
84‧‧‧陰極電極金屬
90‧‧‧蕭特基位障二極體
92‧‧‧場板閘極氧化層
100‧‧‧電晶體
101‧‧‧源極離子佈植區
101’‧‧‧源極離子佈植區
102‧‧‧汲極離子佈植區
102’‧‧‧汲極離子佈植區
103‧‧‧第一閘極金屬層
104‧‧‧光阻層
105‧‧‧SiO2 mask
110‧‧‧電晶體
120‧‧‧電晶體
130‧‧‧蕭特基位障二極體
134‧‧‧陰極離子佈植區
140‧‧‧蕭特基位障二極體
D1‧‧‧蕭特基位障二極體
Id‧‧‧電流
Ids‧‧‧電流
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
Rds‧‧‧電阻
Vds‧‧‧崩潰電壓
Vf‧‧‧啟動電壓
VG2S2‧‧‧ 電壓
VD1‧‧‧ 電壓
VD2S1‧‧‧ 電壓
VF‧‧‧電壓
Vg‧‧‧閘極電壓
Vgs‧‧‧電壓
VP‧‧‧ 截止電壓
Wg‧‧‧寬度
Wg2‧‧‧寬度
第1圖，其為本發明之Ga-face與N-face在不同的磊晶(AlGaN/GaN 系統、GaN/InGaN系統)應力下的EPS 及EPZ 的分佈示意圖； 第2圖，其為本發明之Ga-face及N-face GaN成長在一基板的示意圖； 第3圖，其為本發明之AlGaN及GaN接面所產生的2DEG 因不同極性存在於不同位置的示意圖； 第4A圖，其為本發明之AlGaN/GaN HEMT磊晶結構上成長一層P-GaN layer後的能帶分佈圖； 第4B-4D圖，其為本發明之P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體在Vd固定下，元件隨著閘極電壓Vg變化的工作圖； 第5A圖，其為本發明所設計的(Ga Face)AlGaN/GaN-HEMT磊晶的結構圖； 第5B圖，其為第5A圖改良後的(Ga Face)AlGaN/GaN-HEMT磊晶的結構圖； 第6A-1、6A-2圖，其為本發明之擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體的剖面圖； 第6B圖，其為本發明之擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體的上視圖； 第7A圖至第7B圖，其為本發明之擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體形成P型氮化鎵閘極的示意圖； 第7C圖，其為本發明之擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體形成汲極以及源極電極金屬的示意圖； 第7D-1、7D-2圖，其為本發明之擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體形成隔離結構之示意圖； 第7E-1、7E-2圖，其為本發明之擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的示意圖； 第8A-1、8A-2圖，其為本發明之擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體的剖面圖； 第8B圖，其為本發明之擇性區域成長P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體的上視圖； 第9A圖，其為本發明之AlGaN/GaN E-Mode HEMT串接一個AlGaN/GaN沒有閘極氧化層(Gate Oxide)D-Mode HEMT的等效電路圖； 第9B圖，其為本發明之AlGaN/GaN E-Mode HEMT串接一個AlGaN/GaN具有閘極氧化層(Gate Oxide)D-Mode HEMT的等效電路圖； 第10A圖，其為本發明之第9A圖等效電路圖與導通後的示意圖； 第10B圖，其為本發明之第9B圖等效電路圖與導通後的示意圖； 第11A-1、11A-2圖，其為本發明之混合型加強型AlGaN/GaN高速電子遷移率電晶體的結構剖面示意圖； 第11B圖，其為第11A-1、11A-2圖之電晶體的上視圖； 第12A至第12F-2圖，其為本發明之第11A-1、11A-2圖之製程步驟示意圖的示意圖； 第13A-1、13A-2圖，其為本發明之另一混合型加強型AlGaN/GaN高速電子遷移率電晶體的結構剖面示意圖； 第13B圖，其為本發明之第13A-1、13A-2圖的上視圖； 第14A-1至第14A-4圖，其為本發明之第13A-1、13A-2圖之製程步驟結構示意圖； 第15圖，其為AlGaN/GaN蕭特基位障二極體與選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接而成的混合型蕭特基位障二極體的等校電路圖； 第16A-1、16A-2圖，其為本發明之一混合型蕭特基位障二極體的結構剖面示意圖； 第16B圖，其為第16A-1、16A-2圖之上視圖； 第17A-1、17A-2圖，其為本發明之另一混合型蕭特基位障二極體的結構剖面示意圖； 第17B圖，其為第17A-1、17A-2圖的上視圖； 第18A-1、18A-2圖，其為本發明之選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體的結構剖面圖； 第18B圖，其為第18A-1、18A-2圖的上視圖； 第19A至第19F-2圖，其為第18A-1、18A-2圖的製程步驟結構剖面圖； 第20A-1與第20A-2圖，其為本發明之選擇性區域成長P型氮化鎵陽極及自對準接觸陽極金屬加強型AlGaN/GaN蕭特基位障二極體的結構剖面示意圖； 第20B圖，其為本發明之第20A-1與第20A-2圖的上視圖； 第21A-1與第21A-2圖，其為本發明之一混合型加強型AlGaN/GaN高速電子遷移率電晶體的結構剖面示意圖； 第21B圖，其為本發明之21A-1與第21A-2圖的上視圖； 第22A至第22G-2圖，其為本發明之第21A-1與第21A-2的製程步驟剖面示意圖； 第23A-1圖與第23A-2圖，其為本發明之混合型加強型AlGaN/GaN高速電子遷移率電晶體的示意圖； 第23B圖，其為第23A-1圖與第23A-2圖的上視圖； 第24A-1至24B-2圖，其為第23A-1圖與第23A-2圖的製程步驟示意圖； 第25A-1與第25A-2圖，其為本發明之一混合型蕭特基位障二極體的示意圖； 第25B圖，其為第25A-1與第25A-2圖的上視圖； 第26A-1與第26A-2圖，其為本發明之一混合型蕭特基位障二極體的剖面結構示意圖； 第26B圖，其為第26A-1與第26A-2圖的上視圖。
10‧‧‧磊晶結構
11‧‧‧矽基底
12‧‧‧Buffer layer(C-dopped)
13‧‧‧iGaN layer(C-dopped)
14‧‧‧i-Al(y)GaN Buffer Layer
15‧‧‧iGaN channel
16‧‧‧iAl(x)GaN layer

Claims (44)

  1. 一種Ga-face AlGaN/GaN磊晶結構，其包含有: 一基底； 一i-GaN(C-doped)層，其係位於該基底上； 一i-Al(y)GaN緩衝層，其係位於該i-GaN(C-doped)層上； 一i-GaN Channel層，其係位於該i-Al(y)GaN緩衝層上；以及 一i-Al(x) GaN層，其係位於該i-GaN Channel層上，其中該X=0.1-0.3，該y=0.05-0.75。
  2. 如請求項1所述之結構，其中該i-GaN(C-doped)層與該i-Al(y)GaN緩衝層間更設置有一i-Al(z)GaN Grading Buffer Layer，該Z=0.01-0.75。
  3. 一種使用請求項1所述磊晶結構來製作加強型AlGaN/GaN高速電子遷移率電晶體的方法，其特徵在於包含有下列步驟: 提供該Ga-face AlGaN/GaN磊晶結構；以及 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以控制2-DEG位於該P-GaN倒置梯型閘極結構下方是空乏狀態。
  4. 如請求項3所述之方法，其中於該AlGaN/GaN磊晶結構上形成該P-GaN倒置梯型閘極結構的步驟更包含有: 於該AlGaN/GaN磊晶結構上形成一二氧化矽罩幕層； 對該二氧化矽罩幕層進行曝光顯影，以定義出一閘極選擇性成長區域； 使用BOE對該閘極選擇性成長區域進行蝕刻，以形成一倒置梯形結構； 於該倒置梯形結構內成長P-GaN，以形成該P-GaN倒置梯型閘極結構;以及 移除該二氧化矽罩幕層。
  5. 一種使用請求項1所述結構所製得之P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其特徵在於包含有: 該AlGaN/GaN磊晶結構；以及 一P-GaN倒置梯型閘極結構，其係位於該第一i-Al(x) GaN層上，其中2DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態。
  6. 一種使用請求項1所述結構來製作P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體的方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構；以及 於該AlGaN/GaN磊晶結構上利用選擇性區域成長形成一P-GaN倒置梯型陽極結構，以控制2DEG位於該P-GaN倒置梯型陽極結構下方是空乏狀態。
  7. 如請求項6所述之方法，其中利用選擇性區域成長於該AlGaN/GaN磊晶結構上形成該P-GaN倒置梯型陽極結構的步驟更包含有: 於該AlGaN/GaN磊晶結構上形成一二氧化矽罩幕層； 對該二氧化矽罩幕層進行曝光顯影，以定義出一陽極選擇性成長區域； 使用BOE對該陽極選擇性成長區域進行蝕刻，以形成一倒置梯形結構； 於該倒置梯形結構內成長P-GaN，以形成該P-GaN倒置梯型陽極結構;以及 移除該二氧化矽光罩層。
  8. 一種使用請求項1所述結構所製得之P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體，其特徵在於包含有: 該AlGaN/GaN磊晶結構；以及 一P-GaN倒置梯型陽極結構，其係位於該第一i-Al(x) GaN層上，2DEG位於該P-GaN倒置梯型陽極結構下方是空乏狀態。
  9. 一種使用請求項1所述結構來製作混合型加強型AlGaN/GaN高速電子遷移率電晶體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，並將該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以控制2DEG位於該P-GaN倒置梯型閘極結構下方是空乏狀態；以及 於該右區域形成一空乏型不具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體。
  10. 如請求項9所述之方法，其中該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體與該空乏型不具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體是一次性完成。
  11. 一種使用請求項1所述結構所製得之混合型加強型AlGaN/GaN高速電子遷移率電晶體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域； 一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構，其中2DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態；以及 一空乏型不具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體，其係位於該右側區域。
  12. 一種使用請求項1所述結構來製作混合型加強型AlGaN/GaN高速電子遷移率電晶體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，其中該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以控制2DEG位於該P-GaN倒置梯型閘極結構下方是空乏狀態；以及 於該右側區域形成一空乏型具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體。
  13. 一種使用請求項1所述結構所製得之混合型加強型AlGaN/GaN高速電子遷移率電晶體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域； 一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構，其中2DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態；以及 一空乏型具有閘極氧化層AlGaN/Ga高速電子遷移率電晶體，其係位於該右區域。
  14. 一種使用請求項1所述結構來製作混合型蕭特基位障二極體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，其中該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以控制2DEG位於該P-GaN倒置梯型閘極結構下方是空乏狀態；以及 於該右區域形成一P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體，其步驟包含有利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型陽極結構，以控制2DEG位於該P-GaN倒置梯型陽極結構下方是空乏狀態。
  15. 一種使用請求項1所述結構所製得之混合型蕭特基位障二極體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域； 一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構，其中2DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態；以及 一P型氮化鎵陽極AlGaN/GaN蕭特基位障二極體，其係位於該右區域，該二極體包含有一P-GaN倒置梯型陽極結構，2DEG位於該P-GaN倒置梯型陽極結構下方是呈現空乏狀態。
  16. 一種使用請求項1所述結構來製作混合型蕭特基位障二極體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，其中該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以控制2DEG位於該P-GaN倒置梯型閘極結構下方是空乏狀態；以及 於該右側區域形成一具有一場板氧化層陽極之蕭特基位障二極體。
  17. 一種使用請求項1所述結構所製得之混合型蕭特基位障二極體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其區分為一左側區域與一右側區域； 一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構，其中2DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態；以及 一蕭特基位障二極體，其係位於該右區域，該蕭特基位障二極體具有一場板氧化層陽極。
  18. 一種使用請求項1所述磊晶結構來製作加強型AlGaN/GaN高速電子遷移率電晶體的製作方法，其特徵在於包含有下列步驟: 提供該Ga-face AlGaN/GaN磊晶結構； 於該iAl(x)GaN層內形成一第一源極離子佈植區與一第一汲極離子佈植區； 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構； 於該P-GaN倒置梯型閘極結構上形成一第一閘極金屬層；以及 於該AlGaN/GaN磊晶結構上形成一第一源極金屬層與一第一汲極金屬層，該第一源極金屬層位於該第一源極離子佈植區上方，該第一汲極金屬層位於該第一汲極離子佈植區上方。
  19. 如請求項18所述之方法，其中於該AlGaN/GaN磊晶結構上形成該P-GaN倒置梯型閘極結構與該第一閘極金屬層的步驟更包含有: 於該AlGaN/GaN磊晶結構上形成一二氧化矽罩幕層； 利用一圖案化光組層與BOE對該二氧化矽罩幕層進行一圖案化製程，以形成一倒置梯形結構； 於該倒置梯形結構內成長P-GaN，以形成該P-GaN倒置梯型閘極結構; 於該二氧化矽罩幕層與該P-GaN倒置梯型閘極結構之表面上形成一第一金屬層；以及 移除該二氧化矽罩幕層與位於該二氧化矽罩幕層上之該金屬層，保留位於該P-GaN倒置梯型閘極結構表面上之第一金屬層，以作為該第一閘極金屬層。
  20. 如請求項18所述之方法，其中於該iAl(x)GaN層內形成該第一源極離子佈植區與該第一汲極離子佈植區之步驟包含有: 於該AlGaN/GaN磊晶結構上形成一離子佈植緩衝層； 於該離子佈植緩衝層上形成一圖案化光阻層，以顯露出部分該離子佈植緩衝層； 對自該圖案化光組層所顯露出之該離子佈植緩衝層進形一N-type Si摻雜，並進行一摻雜活化處理，以在該iAl(x)GaN層內形成該第一源極離子佈植區與該第一汲極離子佈植區;以及 移除該圖案化光阻層與該離子佈植緩衝層。
  21. 如請求項20所述之方法，其中該摻雜活化處理是施行大於600℃之熱處理。
  22. 一種使用請求項1所述結構所製得之加強型AlGaN/GaN高速電子遷移率電晶體，其特徵在於包含有: 該AlGaN/GaN磊晶結構； 一P-GaN倒置梯型閘極結構、一第一源極金屬層與一第一汲極金屬層，其係位於該i-Al(x) GaN層上，2-DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態； 一第一源極離子佈植區與一第一汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一源極離子佈植區是位於該第一源極金屬層下方，該第一汲極離子佈植區是位於該第一汲極金屬層下方；以及 一第一閘極金屬層，其係位於該P-GaN倒置梯型閘極結構上。
  23. 一種使用請求項1所述結構來製作AlGaN/GaN蕭特基位障二極體的製作方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構； 於該iAl(x)GaN層內形成一第一陰極離子佈植區與一第二陰極離子佈植區； 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，使2DEG位於該iAl(x)GaN/iGaN接面處且空乏掉該P-GaN倒置梯型閘極結構之下方處； 於該P-GaN倒置梯型閘極結構上一第一陽極金屬層；以及 於該AlGaN/GaN磊晶結構上形成一第一陰極金屬層與一第二陰極金屬層，該第一陰極金屬層位於該第一陰極離子佈植區上方，該第二陰極金屬層位於該第二陰極離子佈植區上方。
  24. 如請求項23所述之方法，其中於該AlGaN/GaN磊晶結構上形成該P-GaN倒置梯型閘極結構與該第一陽極金屬層的步驟更包含有: 於該AlGaN/GaN磊晶結構上形成一二氧化矽光罩層； 利用一圖案化光組層與BOE對該二氧化矽光罩層進行一圖案化製程，以形成一倒置梯形結構； 於該倒置梯形結構內成長P-GaN，以形成該P-GaN倒置梯型閘極結構; 於該二氧化矽光罩層與該P-GaN倒置梯型閘極結構之表面上形成一第一金屬層；以及 移除該二氧化矽光罩層與位於該二氧化矽光罩層上之該金屬層，保留位於該P-GaN倒置梯型結構表面上之第一金屬層，以作為該第一陽極金屬層。
  25. 如請求項23所述之方法，其中於該iAl(x)GaN層內形成該第一源極離子佈植區與該第一汲極離子佈植區之步驟包含有: 於該AlGaN/GaN磊晶結構上形成一離子佈植緩衝層； 於該離子佈植緩衝層上形成一圖案化光阻層，以顯露出部分該離子佈植緩衝層； 對自該圖案化光組層所顯露出之該離子佈植緩衝層進行一N-type Si摻雜，並施行一摻雜活化處理，以在該iAl(x)GaN層內形成該第一陰極離子佈植區與該第二陰極離子佈植區；以及 移除該圖案化光阻層與該離子佈植緩衝層。
  26. 如請求項25所述之方法，其中該摻雜活化處理是施行大於600℃之熱處理。
  27. 一種使用請求項1所述結構所製得之AlGaN/GaN蕭特基特位障二極體，其特徵在於包含有: 該AlGaN/GaN磊晶結構； 一P-GaN倒置梯型閘極結構、一第一陰極金屬層與一第二陰極金屬層，其係位於該i-Al(x) GaN層上，該P-GaN倒置梯型閘極結構使2DEG位於該iAl(x)GaN/iGaN接面處且空乏掉該P-GaN倒置梯型閘極結構之下方處； 一第一陰極離子佈植區與一第二陰極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一陰極離子佈植區是位於該第一陰極金屬層下方，該第二陰極離子佈植區是位於該第二陰極金屬層下方；以及 一第一陽極金屬層，其係位於該P-GaN倒置梯型閘極結構上。
  28. 一種使用請求項1所述結構來製作混合型加強型AlGaN/GaN高速電子遷移率電晶體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，並將該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有: 於該iAl(x)GaN層內形成一第一源極離子佈植區與一第一汲極離子佈植區； 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以使2DEG位於該P-GaN倒置梯型閘極結構之下方處是呈現空乏狀態； 於該P-GaN倒置梯型閘極結構上形成一第一閘極金屬層；以及 於該AlGaN/GaN磊晶結構上形成一第一源極金屬層與一第一汲極金屬層，該第一源極金屬層位於該第一源極離子佈植區上方，該第一汲極金屬層位於該第一汲極離子佈植區上方；以及 於該右側區域形成一空乏型不具有閘極氧化層AlGaN/GaN高速電子遷移率電晶體，其步驟包含有: 於該iAl(x)GaN層內形成一第二源極離子佈植區與一第二汲極離子佈植區；以及 於該AlGaN/GaN磊晶結構上形成一第二源極金屬層與一第二汲極金屬層，該第二源極金屬層位於該第二源極離子佈植區上方，該第二汲極金屬層位於該第二汲極離子佈植區上方。
  29. 如請求項28所述之方法，其中於該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區、該第二源極離子佈植區與該第二汲極佈植區之步驟包含有: 於該AlGaN/GaN磊晶結構上形成一離子佈植緩衝層； 於該離子佈植緩衝層上形成一圖案化光阻層，以顯露出部分該離子佈植緩衝層； 對自該圖案化光組層所顯露出之該離子佈植緩衝層進行一N-type Si摻雜，並施行一摻雜活化處理，以在該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區、該第二源極離子佈植區與該第二汲極佈植區；以及 移除該圖案化光阻層與該離子佈植緩衝層。
  30. 如請求項29所述之方法，其中該摻雜活化處理是施行大於600℃之熱處理。
  31. 一種使用請求項1所述結構所製得之混合型加強型AlGaN/GaN高速電子遷移率電晶體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域； 一加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該加強型AlGaN/GaN高速電子遷移率電晶體包含有: 一P-GaN倒置梯型閘極結構、一第一源極金屬層與一第一汲極金屬層，其係位於該i-Al(x) GaN層上，2-DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態； 一第一源極離子佈植區與一第一汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一源極離子佈植區是位於該第一源極金屬層下方，該第一汲極離子佈植區是位於該第一汲極金屬層下方；以及 一第一閘極金屬層，其係位於該P-GaN倒置梯型閘極結構上；以及 一空乏型不具有閘極氧化層AlGaN/GaN高速電子遷移率電晶體，其係位於該第二區域上，其包含有: 一第二源極金屬層與一第二汲極金屬層，其係位於該i-Al(x) GaN層上；以及 一第二源極離子佈植區與一第二汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第二源極離子佈植區是位於該第二源極金屬層下方，該第二汲極離子佈植區是位於該第二汲極金屬層下方。
  32. 一種使用請求項1所述結構來製作混合型加強型AlGaN/GaN高速電子遷移率電晶體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，並將該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有: 於該iAl(x)GaN層內形成一第一源極離子佈植區與一第一汲極離子佈植區； 利用選擇性成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以使2DEG位於該P-GaN倒置梯型閘極結構之下方處是呈現空乏狀態； 於該P-GaN倒置梯型閘極結構上形成一第一閘極金屬層；以及 於該AlGaN/GaN磊晶結構上形成一第一源極金屬層與一第一汲極金屬層，該第一源極金屬層位於該第一源極離子佈植區上方，該第一汲極金屬層位於該第一汲極離子佈植區上方；以及 於該右側區域形成一空乏型具有閘極氧化層AlGaN/GaN高速電子遷移率電晶體，其步驟包含有: 於該iAl(x)GaN層內形成一第二源極離子佈植區與一第二汲極離子佈植區； 於該AlGaN/GaN磊晶結構上形成一第二源極金屬層與一第二汲極金屬層，該第二源極金屬層位於該第二源極離子佈植區上方，該第二汲極金屬層位於該第二汲極離子佈植區上方；以及 於該AlGaN/GaN磊晶結構上形成一閘極氧化層。
  33. 如請求項32所述之方法，其中於該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區、該第二源極離子佈植區與該第二汲極佈植區之步驟包含有: 於該AlGaN/GaN磊晶結構上形成一離子佈植緩衝層； 於該離子佈植緩衝層上形成一圖案化光阻層，以顯露出部分該離子佈植緩衝層； 對自該圖案化光組層所顯露出之該離子佈植緩衝層進行一N-type Si摻雜，並施行一摻雜活化處理，以在該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區、該第二源極離子佈植區與該第二汲極佈植區；以及 移除該圖案化光阻層與該離子佈植緩衝層。
  34. 如請求項33所述之方法，其中該摻雜活化處理是施行大於600℃之熱處理。
  35. 一種使用請求項1所述結構所製得之混合型加強型AlGaN/GaN高速電子遷移率電晶體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域； 一加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該加強型AlGaN/GaN高速電子遷移率電晶體包含有: 一P-GaN倒置梯型閘極結構、一第一源極金屬層與一第一汲極金屬層，其係位於該i-Al(x) GaN層上，2-DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態； 一第一源極離子佈植區與一第一汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一源極離子佈植區是位於該第一源極金屬層下方，該第一汲極離子佈植區是位於該第一汲極金屬層下方；以及 一第一閘極金屬層，其係位於該P-GaN倒置梯型閘極結構上；以及 一空乏型具有閘極氧化層AlGaN/GaN高速電子遷移率電晶體，其係位於該第二區域上，其包含有: 一第二源極金屬層與一第二汲極金屬層，其係位於該i-Al(x) GaN層上； 一閘極氧化層，其位於該i-Al(x) GaN層上且介於該第二源極金屬與該第二汲極金屬層間；以及 一第二源極離子佈植區與一第二汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第二源極離子佈植區是位於該第二源極金屬層下方，該第二汲極離子佈植區是位於該第二汲極金屬層下方。
  36. 一種使用請求項1所述結構來製作混合型蕭特基位障二極體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，並將該AlGaN/GaN磊晶結構區分為一左側區域與一右側二區域； 於該左側區域形成一加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有: 於該iAl(x)GaN層內形成一第一源極離子佈植區與一第一汲極離子佈植區； 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以使2DEG位於該P-GaN倒置梯型閘極結構之下方處是呈現空乏狀態； 於該P-GaN倒置梯型結構上形成一第一閘極金屬層；以及 於該AlGaN/GaN磊晶結構上形成一第一源極金屬層與一第一汲極金屬層，該第一源極金屬層位於該第一源極離子佈植區上方，該第一汲極金屬層位於該第一汲極離子佈植區上方；以及 於該第右側區域形成一蕭特基二極體，其步驟包含有: 於該iAl(x)GaN層內形成一第一陰極離子佈植區； 利用選擇性區域成長方式於該AlGaN/GaN磊晶結構形成一P-GaN倒置梯型陽極結構，以使2DEG位於該P-GaN倒置梯型陽極結構下方處是呈現空乏狀態；以及 於該AlGaN/GaN磊晶結構上形成一第一陰極金屬層，其係位於該第一陰極離子佈植區上方。
  37. 如請求項36所述之製作方法，其中該P-GaN倒置梯型閘極結構與該P-GaN倒置梯型陽極結構是同步形成。
  38. 如請求項36所述之方法，其中於該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區與該第一陰極離子佈植區之步驟包含有: 於該AlGaN/GaN磊晶結構上形成一離子佈植緩衝層； 於該離子佈植緩衝層上形成一圖案化光阻層，以顯露出部分該離子佈植緩衝層； 對自該圖案化光組層所顯露出之該離子佈植緩衝層進行一N-type Si摻雜，並施行一摻雜活化處理，以在該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區與該第一陰極佈植區；以及 移除該圖案化光阻層與該離子佈植緩衝層。
  39. 如請求項38所述之方法，其中該摻雜活化處理是施行大於600℃之熱處理。
  40. 一種使用請求項1所述結構所製得之混合型蕭特基位障二極體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域； 一加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該加強型AlGaN/GaN高速電子遷移率電晶體包含有: 一P-GaN倒置梯型閘極結構、一第一源極金屬層與一第一汲極金屬層，其係位於該i-Al(x) GaN層上，2-DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態； 一第一源極離子佈植區與一第一汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一源極離子佈植區是位於該第一源極金屬層下方，該第一汲極離子佈植區是位於該第一汲極金屬層下方；以及 一第一閘極金屬層，其係位於該P-GaN倒置梯型結構上；以及 一AlGaN/GaN蕭特基二極體，其係位於該右側區域上，該蕭特基二極體包含有: 一第一陰極金屬層與一P-GaN倒置梯型陽極結構，其係位於該i-Al(x) GaN層上，該P-GaN倒置梯型陽極結構使2DEG位於該P-GaN倒置梯型陽極結構下方處是呈現空乏狀態；以及 一第一陰極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一陰極離子佈植區是位於該第一陰極金屬層下方。
  41. 一種使用請求項1所述結構來製作一混合型蕭特基位障二極體之方法，其特徵在於包含有下列步驟: 提供該AlGaN/GaN磊晶結構，並將該AlGaN/GaN磊晶結構區分為一左側區域與一右側區域； 於該左側區域形成一加強型AlGaN/GaN高速電子遷移率電晶體，其步驟包含有: 於該iAl(x)GaN層內形成一第一源極離子佈植區與一第一汲極離子佈植區； 利用選擇性成長方式於該AlGaN/GaN磊晶結構上形成一P-GaN倒置梯型閘極結構，以使2DEG位於該P-GaN倒置梯型閘極結構之下方處是呈現空乏狀態； 於該P-GaN倒置梯型閘極結構上形成一第一閘極金屬層；以及 於該AlGaN/GaN磊晶結構上形成一第一源極金屬層與一第一汲極金屬層，該第一源極金屬層位於該第一源極離子佈植區上方，該第一汲極金屬層位於該第一汲極離子佈植區上方；以及 於該第二區域形成一蕭特基二極體，其步驟包含有: 於該iAl(x)GaN層內形成一第一陰極離子佈植區； 於該AlGaN/GaN磊晶結構上形成一場板閘極氧化層；以及 於該AlGaN/GaN磊晶結構上形成一第一陰極金屬層，其係位於該第一陰極離子佈植區上方。
  42. 如請求項41所述之方法，其中於該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區與該第一陰極離子佈植區之步驟包含有: 於該AlGaN/GaN磊晶結構上形成一離子佈植緩衝層； 於該離子佈植緩衝層上形成一圖案化光阻層，以顯露出部分該離子佈植緩衝層； 對自該圖案化光組層所顯露出之該離子佈植緩衝層進行一N-type Si摻雜，並施行一摻雜活化處理，以在該iAl(x)GaN層內形成該第一源極離子佈植區、該第一汲極離子佈植區與該第一陰極佈植區；以及 移除該圖案化光阻層與該離子佈植緩衝層。
  43. 如請求項42所述之方法，其中該摻雜活化處理是施行大於600℃之熱處理。
  44. 一種使用請求項1所述結構所製得之混合型蕭特基位障二極體，其特徵在於包含有: 該AlGaN/GaN磊晶結構，其分為一左側區域與一右側區域； 一加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該左側區域，該加強型AlGaN/GaN高速電子遷移率電晶體包含有: 一P-GaN倒置梯型閘極結構、一第一源極金屬層與一第一汲極金屬層，其係位於該i-Al(x) GaN層上，2-DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態； 一第一源極離子佈植區與一第一汲極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一源極離子佈植區是位於該第一源極金屬層下方，該第一汲極離子佈植區是位於該第一汲極金屬層下方；以及 一第一閘極金屬層，其係位於該P-GaN倒置梯型閘極結構上；以及 一AlGaN/GaN蕭特基二極體，其係位於該右側區域上，該蕭特基二極體包含有: 一第一陰極金屬層與一場板閘極陽極氧化層，其係位於該i-Al(x) GaN層上；以及 一第一陰極離子佈植區，其係位於該i-Al(x) GaN層內，且該第一陰極離子佈植區是位於該第一陰極金屬層下方。
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