CN112017958A - 镓解理面iii族/氮化物磊晶结构及其主动元件与其制作方法 - Google Patents

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Abstract

本发明是关于一种镓解理面III族/氮化物磊晶结构及其主动元件与其制作方法。在此镓解理面的氮化镓铝/氮化镓磊晶结构包含有一基底；一位于基底上的氮化镓碳掺杂高阻值层；一位于氮化镓碳掺杂高阻值层上的氮化镓铝缓冲层；一位于氮化镓铝缓冲层上的氮化镓通道层；以及一位于氮化镓通道层上的氮化镓铝层。在元件设计上藉由P型氮化镓倒置梯型栅极或阳极结构使镓解理面III族/氮化物磊晶结构内的二维电子气在P型氮化镓倒置梯型结构下方处能呈现耗尽状态，以制作出P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管、P型氮化镓阳极氮化镓铝/氮化镓肖特基势垒二极管或混合型元件。

Description

镓解理面III族/氮化物磊晶结构及其主动元件与其制作方法
技术领域
本发明是关于一种磊晶结构，特别是关于一种可阻挡缓冲层缺陷(buffer trap)的电子进入通道层(channel layer)的崭新的镓解理面(Ga-Face)III族/氮化物半导体系列磊晶结构，以及利用该磊晶结构所形成的主动元件与其制作方法。
背景技术
在过去的习知技艺中，以磊晶结构来达到加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管(E-Mode AlGaN/GaN HEMT)最常见的方式就是1.镓解理面(Ga-Face)P型氮化镓(P-GAN)栅极加强型高速电子迁移率晶体管(P-GaN Gate E-Mode HEMTstructure)、2.氮解理面氮化镓铝栅极加强型高速电子迁移率晶体管(N-Face Al(x)GaNGate E-Mode HEMT structure)，但正如两者元件的命名方式就可知只有栅极(Gate)的区域会保留P型氮化镓(P-GAN)或氮化镓铝(Al(x)GaN)。
最常见的制程方式就是使用一种磊晶结构，并将栅极(Gate)区域以外的P型氮化镓(P-GAN)以干式蚀刻的方式蚀刻掉，并尽量保持下一层的磊晶层厚度的完整性，因为当下一层的磊晶层被蚀刻掉太多的话会连带造成的氮化镓铝/氮化镓(AlGaN/GaN)接口的二维电子气(2-DEG)无法形成。因此，以干式蚀刻的方式其实难度很高因为:1.蚀刻深度难掌控、2.磊芯片上每一个磊晶层的厚度还是会有不均匀的。
有鉴于此，本发明针对上述的缺失，提出一种崭新的镓解理面(Ga-Face)III族/氮化物磊晶结构与以及利用该磊晶结构所形成的主动元件与其积体化的制作方法。
发明内容
本发明的主要目的在于提供一种崭新的镓解理面(Ga-Face)III族/氮化物磊晶结构与利用该磊晶结构所形成的主动元件与其积体化的制作方法，以解决磊晶结构在高速电子迁移率晶体管所遇到的制程瓶颈，并且本发明的镓解理面(Ga-Face)III族/氮化物磊晶结构基板上可一次性形成数种能够在高电压高速操作的主动元件。
本发明的另一目的在于藉由P型氮化镓(P-GAN)倒置梯型栅极或阳极结构使镓解理面(Ga-Face)III族/氮化物磊晶结构内的二维电子气(2-DEG)在P型氮化镓(P-GAN)倒置梯型结构下方处能呈现耗尽状态，以制作出P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管、P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管或混合型元件。
为达上述目的，本发明提出一种镓解理面氮化镓铝/氮化镓磊晶结构，其包含有:一基底；一氮化镓碳掺杂高阻值层(碳掺杂)，其位于该基底上；一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；一氮化镓通道层，其位于该氮化镓铝缓冲层上；以及一氮化铝鎵层，其位于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75。
本发明更提出数种使用该镓解理面(Ga face)的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构所制得的具有P型氮化镓(P-GAN)倒置梯型结构的晶体管或肖特基势垒二极管元件，与其制作方法。
附图说明
图1，其为镓解理面(Ga-Face)与氮解理面(N-face)在不同的磊晶(氮化镓铝/氮化镓(AlGaN/GaN)系统、氮化镓/氮化镓銦(GaN/InGaN)系统)应力下的EPS及EPZ的分布示意图；
图2，其为镓解理面(Ga-Face)及氮解理面(N-face)之氮化镓成长在一基板的示意图；
图3，其为氮化镓铝(AlGaN)及氮化镓(GaN)接面所产生的二维电子气(2-DEG)因不同极性存在于不同位置的示意图；
图4A，其为本发明的氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管磊晶结构上成长一层P型氮化镓(P-GAN)后的能带分布图；
图4B-4D，其为本发明的P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管在漏极电压(Vd)固定下，元件随着栅极电压(Vg)变化的工作图；
图5A，其为本发明所设计的镓解理面(Ga Face)氮化镓铝/氮化镓(AlGaN/GaN)-HEMT磊晶的结构图；
图5B，其为图5A改良后的镓解理面(Ga Face)氮化镓铝/氮化镓(AlGaN/GaN)-HEMT磊晶的结构图；
图6A-1、6A-2，其为本发明的择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的剖面图；
图6B，其为本发明的择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的上视图；
图7A至图7B，其为本发明的择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管形成P型氮化镓栅极的示意图；
图7C，其为本发明的择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管形成漏极以及源极电极金属的示意图；
图7D-1、7D-2，其为本发明的择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管形成隔离结构的示意图；
图7E-1、7E-2，其为本发明的择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属的示意图；
图8A-1、8A-2，其为本发明的择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管的剖面图；
图8B，其为本发明的择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管的上视图；
图9A，其为本发明的氮化镓铝/氮化镓(AlGaN/GaN)加強型高速电子迁移率晶体管(E-Mode HEMT)串接一个氮化镓铝/氮化镓(AlGaN/GaN)没有栅极氧化层(Gate Oxide)耗尽型高速电子迁移率晶体管(D-Mode HEMT)的等效电路图；
图9B，其为本发明的氮化镓铝/氮化镓(AlGaN/GaN)加強型高速电子迁移率晶体管(E-Mode HEMT)串接一个氮化镓铝/氮化镓(AlGaN/GaN)具有栅极氧化层(Gate Oxide)耗尽型高速电子迁移率晶体管(D-Mode HEMT)的等效电路图；
图10A，其为本发明的图9A等效电路图与导通后的示意图；
图10B，其为本发明的图9B等效电路图与导通后的示意图；
图11A-1、11A-2，其为本发明的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的结构剖面示意图；
图11B，其为图11A-1、11A-2的晶体管的上视图；
图12A至图12F-2，其为本发明的图11A-1、11A-2的制程步骤的示意图；
图13A-1、13A-2，其为本发明的另一混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的结构剖面示意图；
图13B，其为本发明的图13A-1、13A-2的上视图；
图14A-1至图14A-4，其为本发明的图13A-1、13A-2的制程步骤结构示意图；
图15，其为氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管与选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接而成的混合型肖特基势垒二极管的等校电路图；
图16A-1、16A-2，其为本发明的一混合型肖特基势垒二极管的结构剖面示意图；
图16B，其为图16A-1、16A-2的上视图；
图17A-1、17A-2，其为本发明的另一混合型肖特基势垒二极管的结构剖面示意图；
图17B，其为图17A-1、17A-2的上视图；
图18A-1、18A-2，其为本发明的选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的结构剖面图；
图18B，其为图18A-1、18A-2的上视图；
图19A至图19F-2，其为图18A-1、18A-2的制程步骤结构剖面图；
图20A-1与图20A-2，其为本发明的选择性区域成长P型氮化镓阳极及自对准接触阳极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管的结构剖面示意图；
图20B，其为本发明的图20A-1与图20A-2的上视图；
图21A-1与图21A-2，其为本发明的一混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的结构剖面示意图；
图21B，其为本发明的21A-1与图21A-2图的上视图；
图22A至图22G-2，其为本发明的图21A-1与图21A-2的制程步骤剖面示意图；
图23A-1与图23A-2，其为本发明的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的示意图；
图23B，其为图23A-1与图23A-2的上视图；
图24A-1至图24B-2，其为图23A-1与图23A-2的制程步骤示意图；
图25A-1与图25A-2，其为本发明的一混合型肖特基势垒二极管的示意图；
图25B，其为图25A-1与图25A-2的上视图；
图26A-1与图26A-2，其为本发明的一混合型肖特基势垒二极管的剖面结构示意图；
图26B，其为图26A-1与图26A-2的上视图。
【图号对照说明】
10 磊晶结构
15 氮化镓通道层
16 氮化镓铝层
20 二氧化硅罩幕层
24 开口槽
26 倒置梯型栅极结构
28 源极电极金属
28’ 源极金属层
29 第一阴极金属层
30 漏极电极金属
30’ 漏极金属层
31 第二阴极金属层
32 元件隔离制程
34 元件隔离制程
36 金属层
40 绝缘保护介电层
43 栅极金属打线区域
44 阴极欧姆接触电极
45 阴极打线区域
50 晶体管
62 栅极场板电极金属
72 栅极氧化层
80 肖特基势垒二极管
82 倒置梯型阳极结构
84 阴极电极金属
90 肖特基势垒二极管
92 场板栅极氧化层
100 晶体管
101 源极离子注入区
101’ 源极离子注入区
102 漏极离子注入区
102’ 漏极离子注入区
103 第一栅极金属层
104 光阻层
105 二氧化硅覆盖层
110 晶体管
120 晶体管
130 肖特基势垒二极管
134 阴极离子注入区
140 肖特基势垒二极管
D1 肖特基势垒二极管
Id 电流
Ids 电流
M1 晶体管
M2 晶体管
M3 晶体管
M4 晶体管
Rds 电阻
Vds 崩溃电压
Vf 启动电压
VG2S2 电压
VD1 电压
VD2S1 电压
VF 电压
Vg 栅极电压
Vgs 电压
VP 截止电压
Wg 宽度
Wg2 宽度
具体实施方式
为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：
如下图1所示，镓解理面(Ga-Face)与氮解理面(N-face)在不同的磊晶(氮化镓铝/氮化镓(AlGaN/GaN)系统、氮化镓/氮化镓銦(GaN/InGaN)系统)应力下的ESP及EPZ的分布示意图，ESP为Spontaneous polarization(材料本身的极性)而EPZ为Piezoelectricpolarization(应力所产生压电效应而造成的极性)。因此ESP是由每个磊晶层区间所决定的，而EPZ为应力所产生压电效应所决定的。
在氮化镓铝/氮化镓(AlGaN/GaN)系统中，EPZ在氮化镓铝(AlGaN)是扩张应力(Tensile)下是“负”值而在氮化镓铝(AlGaN)是压缩应力(Compressive)下是“正”值，反之在氮化镓/氮化镓銦(GaN/InGaN)系统中，EPZ刚好是相反值。另外由文献[2]可得知，(1)在氮化镓铝/氮化镓(AlGaN/GaN)系统，极性主导权是由ESP所决定的，(2)在氮化镓/氮化镓銦(GaN/InGaN)系统极性主导权是由EPZ所决定的。
如下图2所示，P为ESP(Spontaneous Polarization)而E为其对应的电场。在氮化镓(GaN)中，其镓解理面(Ga-Face)及氮解理面(N-face)极性是取决于氮化镓(Ga-N)晶体的镓(Ga)或氮原子(N)之原子的面朝向磊晶的表面。如图所示，为镓解理面(Ga-Face)及氮解理面(N-face)氮化镓成长在一基板的示意图，若为镓解理面(Ga-Face)的极性，其内部电场是远离基板朝向表面，因此其极性为内部电场的相反方向，也因此极性会造成负电荷累积在晶磊表面，而正电荷累积在与基板的接面。相对的，若为氮解理面(N-face)的极性，其电荷累积位置及内部电场的方向是相反的。
对于氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管而言，最重要的就是镓解理面(Ga-Face)及氮解理面(N-face)极性会如何影响氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管元件特性。如下图3所示，为氮化镓铝(AlGaN)及氮化镓(GaN)接面所产生的二维电子气(2-DEG)因不同极性存在于不同位置的示意图。在镓解理面(Ga-Face)结构中二维电子气(2-DEG)存在于氮化镓铝/氮化镓(AlGaN/GaN)接口，而在N-face结构中存在于氮化镓铝/氮化镓(GaN/AlGaN)接口。二维电子气(2-DEG)的存在表示在该接口有正的极化电荷累积，而二维电子气(2-DEG)本身就是用以补偿极化电荷的自由电子聚集。
如图4A到图4D所示，P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的原理我们可以从两个角度来看。1.从极化电场的角度来看，当我们在氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管磊晶结构上成长一层P型氮化镓(P-GAN)层后，此P型氮化镓(P-GAN)层会产生一个极化电场将通道层(氮化镓通道层(iGaNchannel layer))的二维电子气(2DEG)耗尽掉。另外，2.从能带的角度来看，如图4A所示，当我们在氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管磊晶结构上成长一层P型氮化镓(P-GAN)层后，此P型氮化镓(P-GAN)层会将阻障层(iAlGaN)的能带拉高，如此会造成原本氮化镓铝/氮化镓(iAlGaN/iGaN)接面的位能井，会被拉高至费米能阶(Fermi EnergyLevel)的上面，因此，二维电子气(2DEG)就无法形成。如图4B所示，当P型氮化镓(P-GAN)栅极G的电压是小于或等于0时，其下方的二维电子气(2DEG)是完全被耗尽掉的，因此漏极(Drain，D)的电流无法通过通道(Channel)到达源极(Source，S)。如图4C所示，当P型氮化镓(P-GAN)栅极G的电压是大于0时，氮化镓铝/氮化镓(iAlGaN/iGaN)接面的位能井开始被下压至费米能阶的下面，因此电子会回填入其下方的位能井形成二维电子气(2DEG)，当二维电子气(2DEG)完全恢复时，我们定义此正电压为“临界电压”(Vth)，此时通道重新打开，漏极D的电流便可通过通道(Channel)到达源极S。另外，如图4D等效电路图所示，P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的栅极G对漏极D以与栅极G对源极S可视为两个背对背相连接的肖特基势垒二极管(Schottky Barrier Diode简称SBD)。因此，当栅极G对源极S电压(Vgs)>栅极G对源极S之二極管啟動电压(VF)时，栅极G对漏极D的肖特基势垒二极管便会开始导通，此时P型氮化镓(P-GAN)栅极的电洞(正电荷)会注入二维电子气(2DEG)，也因此，为了保持通道层的电中性，信道的电子数量也会跟着增加造成二维电子气浓度上升。此时，为了让电子能够快速补偿注入的电洞以维持通道层的电中性，同时也会造成电子迁移率增加。当电子迁移率增加后，漏极电流也会随之增加，如此，整个元件的操作电流也会跟着提升。另外，由于电洞的迁移率比电子的迁移率至少低一倍，因此电洞会被牵制并聚集在栅极G下方的通道处，也因此可以有效的降低栅极G漏电流。但由于P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的栅极G电极(为镍金(Ni/Au),鉑金(Pt/Au),鉬(Mo),氮化鈦(TiN)等金属结构电极，主要是形成肖特基接触电极(Schottky Contact))是与P型氮化镓(P-GAN)直接接触的，因此虽然电洞会被牵制并聚集在栅极G下方的信道处，但当栅极G对源极S电压(Vgs)>>栅极G对源极S之二極管啟動电压(VF)时，栅极G对漏极D的肖特基势垒二极管的导通电流大到电洞无法被牵制并聚集在栅极G下方的通道处时，大量电洞会注入通道层造成栅极漏电流迅速上升使得晶体管无法在我们所希望的条件下工作，因此栅极G对源极S电压(Vgs)无法太大一直是P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的缺点。一般而言，因磊晶跟制程条件的不同，栅极G对源极S最大操作电压(Vgs(max))约5～7V左右。
如图5A所示，为本发明所设计的镓解理面(Ga-Face)氮化镓铝/氮化镓高速电子迁移率晶体管(AlGaN/GaN-HEMT)磊晶结构图。此磊晶结构依序包含有一硅基底11、一氮化镓缓冲层(碳掺杂)(Buffer layer(C-dopped))12，一氮化镓碳掺杂高阻值层(iGaN layer(C-dopped))13，氮化镓铝缓冲层(i-Al(y)GaN Buffer Layer)14，一氮化镓通道层(iGaNchannel)15，以及一氮化镓铝层(iAl(x)GaN layer)16，此磊晶结构具有氮化镓铝缓冲层(i-Al(y)GaN Buffer Layer)14，此磊晶层主要的功用是阻挡缓冲层缺陷(Buffer Trap)的电子进入氮化镓通道层(Channel Layer)进而降低元件电流崩塌(Current Collapse)的现象。如下图5B所示，为本发明所设计的氮化镓铝/氮化镓高速电子迁移率晶体管(AlGaN/GaN-HEMT)另一种磊晶结构图，主要是考虑氮化镓铝缓冲层(i-Al(y)GaN Buffer Layer)14(如图5A所示)直接成长在氮化镓碳掺杂高阻值层(i-GaN Layer(C-doped))13(如图5A所示)会有过大的晶格不匹配问题，因此加入铝含量渐进式变化的氮化镓铝缓冲层(铝含量渐进式变化至与第14层Al(y)相同)(i-Al(z)GaN Grading Buffer Layer)17。
本发明利用P-Type GaN以“倒置梯形结构26”(如图6A-1所示)并且以选择性区域成长在氮化镓铝/氮化镓(AlGaN/GaN)耗尽型高速电子迁移率晶体管(D-Mode HEMT)之栅极，以及氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管(SBD)之阳极。由于有成长P型氮化镓(P-GAN)(倒置梯形结构26)的区域，其下方的二维电子气(2-DEG)会被耗尽掉，因此我们可以制作出(1)P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管(镓、(2)镓P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管镓)，其中，P型氮化镓(P-GAN)倒置梯形结构26为一栅极结构。
实施例一:选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。
如图6A-1到图6B所示，本发明的加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的特征在于包含有本发明所设计的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构；以及一P型氮化镓(P-GAN)倒置梯型结构26，其位于该氮化镓铝层(i-Al(x)GaN)(氮化镓通道层(iGaN channel layer15))上，其中二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(i-Al(x)GaN/iGaN channel)接面的氮化镓通道层(iGaN channel layer)15内，但因为P型氮化镓(P-GAN)倒置梯型结构26的存在，使得位于氮化镓通道层(iGaN channellayer)15内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型结构26下方处将是呈现耗尽状态。
本发明的加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的结构，于磊晶结构上形成有一源极欧姆接触电极28与一漏极欧姆接触电极30，且分设P型氮化镓(P-GAN)倒置梯型结构26的侧边，以及相关的金属线路布局与绝缘介电保护层，举例来说，P型氮化镓(P-GAN)倒置梯型结构26的栅极金属，与源极欧姆接触电极28与漏极欧姆接触电极30连接的连接金属36等。
以下是此实施例的制作方法，但熟悉该项技艺者当知并不因此拘限本实施例仅可以此方式制作，而其金属线路布局方式也是如此。
步骤S11:二氧化硅罩幕层20的图案化。此步骤首先，如图7A所示，先利用电浆辅助化学气相沉积(PECVD)于本发明的镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构上沉积一层二氧化硅罩幕层20，其厚度约为100～200nm，接下来利用光阻22(PhotoResist)以曝光显影的方式定义出栅极选择性成长的区域24，最后再使用氧化物缓冲蚀刻液(Buffered Oxide Etchant)利用湿式蚀刻的方式将该区域24的二氧化硅罩幕层20蚀刻掉使得表面的磊晶裸露出来，之后再将光阻22以去光阻液蚀刻掉。由于湿式蚀刻为等向性蚀刻，因此除了会向下蚀刻之外也会同时侧向蚀刻，也因此该区域24二氧化硅罩幕层20的开口槽会形成一个“倒置梯形结构”。
步骤S12:选择性区域成长P型氮化镓(P-GAN)倒置梯型结构26。此步骤先将磊芯片放回有机金属化学气相沉积法(MOCVD)机台进行P型氮化镓(P-GAN)选择性区域成长，也就是表面的磊晶裸露出来的地方才能够成长P型氮化镓(P-GAN)。由于P型氮化镓(P-GAN)在有机金属化学气相沉积法(MOCVD)机台内也是属于等向性成长，因此除了会向上成长之外也会同时侧向成长，也因此P型氮化镓(P-GAN)会形成一个“倒置梯形结构”，形成P型氮化镓(P-GAN)的倒置梯型结构26。最后再使用氧化物缓冲蚀刻液(Buffered Oxide Etchant)利用湿式蚀刻(Wet Etching)的方式二氧化硅罩幕层20蚀刻掉，形成如图7B所示的结构。
此时，由于P型氮化镓(P-GAN)选择性区域成长区域24占整个磊芯片仅有一小部分，因此容易形成负载效应(Loading Effect)，也就是P型氮化镓(P-GAN)在所定义的区域成长的速度是一般的3～4倍，也因此P型氮化镓(P-GAN)的P-型掺杂的浓度也会等于原先预期的1/3～1/4。
步骤S13:形成漏极欧姆接触电极30以及源极欧姆接触电极28。此步骤利用金属蒸镀的方式，于磊芯片上沉积金属层，例如一般为鈦/鋁/鈦/金(Ti/Al/Ti/Au)或鈦/鋁/镍/金(Ti/Al/Ni/Au)所组成的金属层，再利用金属掀离的方式将所沉积的金属层图案化为所设定的图形，以形成位于磊芯片上的漏极以及源极电极金属，之后再经过700～900℃，30秒的热处理，使得漏极电极以及源极电极形成欧姆接触电极30、28，如图7C所示。
步骤S14:元件隔离制程。此步骤利用多重能量破坏性离子注入(Ion-Implant)，一般使用硼或氧(Boron或Oxygen)等重原子，使得元件与元件隔离，如图7D-1，或采干式蚀刻(Dry etching)至高阻值氮化镓缓冲层(碳掺杂)(iGaN buffer layer(C-doped))，使得元件与元件隔离，如图7D-2。
步骤S15:金属线路布局制程。此步骤包含有进行金属沉积，利用金属蒸镀结合掀离方式将材质为为镍/金(Ni/Au)的金属层图案化形成栅极、漏极与源极电极的打线区域(Bonding Pad)(或连接(Interconnection)金属)36，如图7E-1或图7E-2所示。而在金属线路布局上，举例来说，位于镓P型氮化镓(P-GAN)倒置梯型结构26上的栅极金属与栅极打线区域连接。
步骤S16:介电层的沉积与图案化。此步骤是利用电浆辅助化学气相沉积(PECVD)成长一层绝缘保护的介电层40，其材质可以为氧化硅、氮氧化硅(SiOx、SiOxNy)或氮化硅(SiNx)，厚度为1000A～2000A，此绝缘保护介电层40不要太厚，以避免对元件造成应力而改变其原有的极性。最后再对介电层40进行图案化，以显露出打线区域，举例来说以氧化物缓冲蚀刻液(Buffered Oxide Etchant)以湿式蚀刻(Wet Etching)的方式将电极打线区域(Bonding Pad Region)蚀刻出来成为之后打线的区域。
由于P型氮化镓(P-GAN)是一个“倒置梯形结构”，因此虚线圈围处的地方会形成一个具有斜边的电容(如图6A-1所示)，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子捕捉效应(Electrontrapping effect)进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
实施例二:选择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管。
如图8A-1-8A-2所示，本发明的择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管的特征在于包含有本发明所设计的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，与一P型氮化镓(P-GAN)倒置梯型阳极结构26。于实施例二，P型氮化镓(P-GAN)倒置梯型阳极结构26位于该氮化镓铝层(i-Al(x)GaN)上，其中二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层接面(iAl(x)GaN/iGaN channel接面)的氮化镓通道层(iGaN channel layer)内，但因为P型氮化镓(P-GAN)倒置梯型阳极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型阳极结构26下方处将是呈现耗尽状态。
而第二实施例因步骤细节与上述实施例相同，于此将不再进行详细赘述。制程上，首先，如同上述方式，于磊晶结构上形成一具有倒置梯形结构的图案化二氧化硅罩幕层，以定义出阳极结构选择性成长的区域。接续，利用有机金属化学气相沉积法(MOCVD)机台于磊芯片上进行P型氮化镓(P-GAN)选择性区域成长，以形成P型氮化镓(P-GAN)倒置梯形阳极结构，随后移除图案化二氧化硅罩幕层。
此时，诚如先前所述，由于P型氮化镓(P-GAN)选择性区域成长区域占整个磊芯片仅有一小部分，因此容易形成负载效应(Loading Effect)，也就是P型氮化镓(P-GAN)在所定义的区域成长的速度是一般的3～4倍，导致P型氮化镓(P-GAN)的P-型掺杂的浓度也会等于原先预期的1/3～1/4。
随后，于磊芯片上的P型氮化镓(P-GAN)倒置梯形阳极结构两侧边各形成一阴极金属并经过700～900℃，30秒的热处理，以形成阴极欧姆接触电极44。再如先前所述利用多重能量破坏性离子注入或干式蚀刻方式，来形成元件隔离结构32。
如图8B所示，进行金属线路布局制程。在本实施例中形成阳极电极金属层、连接至阳极电极金属层的阳极打线区域43、连接至阴极欧姆接触电极的连接金属，以及与连接金属连接的阴极打线区域(Bonding Pad)45。最后，于磊晶层上形成一层图案化绝缘保护介电层40，以显露出阳极打线区与阴极打线区，其中，图案化绝缘保护介电层40所覆盖的磊晶层为元件区域，换言之，元件区域上形成一层图案化绝缘保护介电层40。
再者，上述P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaNE-mode HEMT)结构更可以串接一个耗尽型具有栅极氧化层(Gate Oxide)晶体管而形成混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管，此混合型加强型高速电子迁移率晶体管可以降低晶体管的爾利效應(Early Effect)现象。如图9A，其为本发明的P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-Mode HEMT)串接一个氮化镓铝/氮化镓(AlGaN/GaN)没有栅极氧化层(Gate Oxide)耗尽型高速电子迁移率晶体管(D-Mode HEMT)的等效电路图。如图所示，一个P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-Mode HEMT)串接一个氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)，另外氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)的栅极(Gate)是直接接到P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-Mode HEMT)的源极(Source)并且接地(Ground)，其整体而言可以视为具有常閉型(“Normally Off”)性质的一个加强型高速电子迁移率晶体管。如此，当氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)漏极(Drain)给予高电压时，氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)的栅极G对漏极D电压(Vgd)是个“负值”，所以，氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)是呈现关闭状态，如此一来可以保护此混合型加强型高速电子迁移率晶体管(Hybrid Enhancement-Mode HEMT)不会因为氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)漏极(Drain)给予高电压时崩溃。
此外，除了上述的串接没有栅极氧化层(Gate Oxide)氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)，还有可以串接另一种结构氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)，如图9B，其为本发明的P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-Mode HEMT)串接一个氮化镓铝/氮化镓(AlGaN/GaN)具有栅极氧化层(Gate Oxide)氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)的等效电路图。没有栅极氧化层(GateOxide)氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)与具有栅极氧化层(Gate Oxide)氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)的差异在于没有栅极氧化层的截止电压(Vp(Pinch-off Voltage))会小于具有栅极氧化层的截止电压(Vp)。
参阅图10A-10B，其为本发明的图9A-9B等效电路图与导通后的示意图。如图所示，在栅极电压(Vg)是个固定电压的条件下，当我们给予一个漏极对源极电压(Vds(电压VD2S1))时会产生一个漏极电流(Id)会经由氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)流向P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaNGate E-Mode HEMT)最后达到P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN GateE-Mode HEMT)的源极。当漏极电流(Id)经过P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate E-Mode HEMT)时，其漏极电压(VD1)＝通道电阻(Rds(E-Mode，M6))x漏极电流(Id)＝-栅极对源极电压电压(VG2S2)，此时需要注意的两点是1.漏极电压(VD1)为正电压因此电压栅极对源极电压(VG2S2)为负电压，2.当漏极对源极电压(VD2S1)为小电压时，初始的漏极电流(Id)是正比于氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaND-Mode HEMT)的栅极宽度(Wg2)。此外，图10A-10B的混合型加强型晶体管可以作为常閉型晶体管(Normally-off Transistor)，而其设计方式可以总结为，第1项：短栅极长度(ShortLD1S1)搭配长栅极宽度(Wg(D-Mode))使得通道电阻(Rds(E-Mode))+通道电阻(Rds(D-Mode))最小化；第2项：增加氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)栅极至漏极之间的距离(LG2D2)搭配1.长栅极长度(Long LG2)及2.长栅极宽度(Wg(D-Mode))使得漏极对源极电压(VD2S1)崩溃电压上升同时保有电阻通道(Rds(E-Mode))+通道电阻(Rds(D-Mode))最小化并且漏极电流(Id)↓的速度变缓和，增加元件设计上较好的预测性；第3项：增加氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaND-Mode HEMT)栅极至漏极之间的距离(LG2D2)搭配1.长栅极宽度(Wg(D-Mode))使得漏极对源极电压(VD2S1)崩溃电压上升同时保有通道电阻(Rds(E-Mode))+通道电阻(Rds(D-Mode))最小化虽然漏极电流(Id)↓(下降)的速度变快，但长栅极宽度(Wg(D-Mode))搭配得恰当，其芯片面积会比第2项方案小。
实施例三:如图11A-1、图11A-2与图11B所示，由选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接一个耗尽型不具有栅极氧化层氮化镓铝/镓(AlGaN/Ga)高速电子迁移率晶体管而成的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。
P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-ModeHEMT)通常都会有轻微的爾利效應(Early Effect)现象，这种现象一般是指通道没有办法完全关闭因而造成元件操作在饱和区时(栅极电压(Vg)固定)，漏极电流(Ids)会随着漏极对源极电压(Vds)↑而增加。而本发明的混合型加强型高速电子迁移率晶体管(HybridEnhancement-Mode HEMT)正好可以解决此问题。
如图11A-1、图11A-2与图11所示，实施例三的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有本发明所设计的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其区分为一左侧区域与一右侧区域。左侧区域形成有一P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管M2，此P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有一P型氮化镓(P-GAN)倒置梯型栅极结构26，其中二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaNchannel)接面的氮化镓通道层(iGaN channel layer)15内，但因为P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态。右侧区域形成有一耗尽型不具有栅极氧化层氮化镓铝/镓(AlGaN/Ga)高速电子迁移率晶体管M1。
此实施例的制程方式，首先，如图12A-12B所示，提供一本发明的镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，并将左边区域设定为制作选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管，将右边区域设定为是制作耗尽型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。当然左右两边区域的设定可依需求变更，这是无庸置疑的。接续，如同先前所述的制作方法，于该镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构上形成一具有倒置梯型结构开口槽24的图案化二氧化硅罩幕层20，以定义出栅极选择性成长的区域，此二氧化硅罩幕层20的厚度约为100～200nm。于该导致梯型结构开口槽24内成长P型氮化镓(P-GAN)，以形成一P型氮化镓(P-GAN)倒置梯形结构20。随后移除该图案化二氧化硅罩幕层20。此时，诚如先前所述，由于P型氮化镓(P-GAN)选择性区域成长区域占整个磊芯片仅有一小部分，因此P型氮化镓(P-GAN)的P-型掺杂的浓度也会等于原先预期的1/3～1/4。
利用金属蒸镀的方式结合金属掀离的方式形成漏极以及源极电极金属，之后再经过700～900℃，历时约30秒的热处理使得漏极以及源极电极金属形成漏极以及源极欧姆接触电极28，如图12C所示。
利用如图12D-1所示的破坏性离子注入或如图12D-2所示的干式蚀刻至高阻值氮化镓缓冲层(碳掺杂)(iGaN buffer layer(C-doped))，来施行元件与元件间的隔离制程。
利用金属蒸镀结合掀离的方式形成栅极电极金属、以及漏极及源极电极的打线区域或连接金属36。当然也可于此步骤同时形成与栅极电极金属层电性连接的栅极打线区域，如图12E-1或图12E-2所示的结构。
利用电浆辅助化学气相沉积(PECVD)成长一层绝缘保护介电层40，其材质可以选自于氧化硅、氮氧化硅(SiOx、SiOxNy)或氮化硅(SiNx)，厚度约1000A～2000A，主要是希望绝缘保护介电层40不会因为太厚而对元件造成应力而改变其原有的极性。最后再对绝缘保护介电层40进行图案化，以显露出打线的区域以及氮化镓铝/氮化镓加强型高速电子迁移率晶体管(AlGaN/GaN E-Mode HEMT)栅极金属上方的区域，形成如图12F-1或图12F-2所示的结构。
同样得由于P型氮化镓(P-GAN)倒置梯型结构(栅极)26是一个“倒置梯形结构”，因此如图所示，虚线圈起来的地方会形成一个具有斜边的电容，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子捕捉效应(Electron trapping effect)进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
最后，利用金属蒸镀结合掀离的方式形成氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)栅极场板电极金属(Field Plate Metal)，栅极场板电极金属(62)，如图11A-1、图11A-2与图11B所示的最终结构。
实施例四:一选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接一个耗尽型具有栅极氧化层(Gate Oxide)氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管M3而成的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。
如图13A-1、13A-2与图13B所示，实施例四的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有本发明所设计的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其区分为一左侧区域与一右侧区域。左侧区域形成有一P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管，此P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有一P型氮化镓(P-GAN)倒置梯型栅极结构26，其中二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaNchannel)接面的氮化镓通道层(iGaN channel layer)内，但因为P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态。右侧区域形成有一耗尽型具有栅极氧化层氮化镓铝/镓(AlGaN/Ga)高速电子迁移率晶体管M3。
此实施例的制程方式，首先，如实施例三的步骤，提供一本发明的镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，并将左边区域设定为制作选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管，将右边区域设定为是制作耗尽型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。接续，如同先前所述的制作方法，于该镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构上形成一具有倒置梯型结构开口槽的图案化二氧化硅罩幕层，以定义出栅极选择性成长的区域，于该倒置梯型结构开口槽24内成长P型氮化镓(P-GAN)，以形成一P型氮化镓(P-GAN)倒置梯形栅极结构26。随后移除该图案化二氧化硅罩幕层。接续，形成漏极以及源极电极金属28、30，然后施行元件与元件间的隔离制程34。
随后，进行氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-ModeHEMT)栅极氧化层制作，其步骤包含有:利用电浆辅助化学气相沉积(PECVD)沉积一层绝缘介电层，其材质可以为氧化硅、氮氧化硅(SiOx、SiOxNy)或氮化硅(SiNx)，厚度为10～100nm，接下来利用光阻(Photo Resist)以曝光显影的方式定义出氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)栅极氧化层的区域，最后再使用氧化物缓冲蚀刻液(Buffered Oxide Etchant)利用湿式蚀刻的方式将该区域以外的绝缘介电层蚀刻掉，只保留氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)栅极氧化层72的区域，之后再将光阻以去光阻液蚀刻掉，形成如图14A-1或图14A-2所示的结构。
利用金属蒸镀(一般为镍/金(Ni/Au))之后采用金属掀离的方式形成栅极电极金属以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属36，如图14A-3或图14A-4所示的结构。此时，同样可一并形成元件运作所需的线路金属部分，例如与栅极电极金属连接的栅极打线区域。但不以本案图示中的上视图作为权利范畴的局限。
利用电浆辅助化学气相沉积(PECVD)成长一层绝缘保护介电层40，其材质可以为氧化硅、氮氧化硅(SiOx、SiOxNy)或氮化硅(SiNx)，厚度1000A～2000A，主要是希望绝缘保护的介电层40不会因为太厚而对元件造成应力而改变其原有的极性。最后再对绝缘保护介电层40进行图案化，以将打线区域以及氮化镓铝/氮化镓加强型高速电子迁移率晶体管(AlGaN/GaN E-Mode HEMT)栅极金属上方的区域蚀刻显露出来，形成如图13A-1、13A-2与图13B所示的结构。
同样得由于P型氮化镓(P-GAN)是一个“倒置梯形结构”(如图12B所示)，因此形成一个具有斜边的电容，此电容会形成场板效应(Field Plate Effect)(如图12f-1图所示)，利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子捕捉效应(Electron trappingeffect)进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
实施例五:如图16A-1、16A-2与图16B所示，一选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管M4串接一选择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管D1而成的混合型肖特基势垒二极管。如图15所示其为上述架构的等效电路图。一个氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管(SBD)串接一个P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN GateAlGaN/GaN E-Mode HEMT)，当阳极(Anode)给予正电压时，除了肖特基势垒二极管(SBD)会导通之外，阳极(Anode)同时也给予栅极(Gate)正电压，也因此P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate E-Mode HEMT)是属于完全导通的状态，如此一来电流便可顺利的送到阴极(Cathode)。当阴极给予正电压时，P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-Mode HEMT)的电压栅极对源极电压(Vgs)是个“负值”，因此P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate Al/GaN E-Mode HEMT)是呈现关闭状态，如此一来可以保护氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管(SBD)不会在逆向电压崩溃。除此之外由于P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaNGate AlGaN/GaN E-Mode HEMT)是“电流负温度系数的元件”而氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管(SBD)是“电流正温度系数的元件”，因此两者互相串接之后有互补作用进而使得此“混合元件”在给予固定电压工作时，其电流不容易受到温度影响而改变。
此混合型肖特基势垒二极管的特色在于选择性区域成长P型氮化镓阳极及选择性区域成长P型氮化镓栅极下方如先前所述是无法存在二维电子气(2-DEG)的，除非给予正电压才能够使得二维电子气(2-DEG)恢复。也因此阴极在承受逆电压时可以有效的提升反向崩溃电压并且抑制逆向漏电流。
如图16A-1-图16B所示，实施例五的混合型肖特基势垒二极管主要包含有本发明所设计的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其区分为一左侧区域与一右侧区域。左侧区域形成有一P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管50，此P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有一P型氮化镓(P-GAN)倒置梯型栅极结构26，其中二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaN channel layer)内，但因为P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaNchannel layer)内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型结构下方处将是呈现耗尽状态。右侧区域形成有一选择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管80，其包含有一P型氮化镓(P-GAN)倒置梯型阳极结构82，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型阳极结构82下方处将是呈现耗尽状态。
此实施例的制程细节部分与先前实施例相同，将不再进行赘述。主要差异部分在于，于该镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构上形成一图案化二氧化硅罩幕层，其在左侧区域具有一倒置梯型结构开口槽，于右侧区域具有一阳极结构开口槽，以在左侧区域定义出栅极选择性成长的区域，在右侧区域定义出阳极结构选择性成长的区域，并随后于该些开口槽内成长P型氮化镓(P-GAN)，并移除该二氧化硅罩幕层，以形成一P型氮化镓(P-GAN)倒置梯形栅极结构与P型氮化镓(P-GAN)倒置梯型阳极结构。接续，于左侧区域形成漏极与源极欧姆接触电极28、30，同步于右侧区域形成阴极欧姆接触电极84，随后，进行元件与元件间的隔离制程。
接续，利用金属蒸镀结合掀离的方式形成金属层36，以作为栅极电极金属，以及相关的线路布局部分，例如漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，以及阳极与阴极的打线区域(Bonding Pad)或连接(Interconnection)金属。更者，漏极与阴极金属导线部分是相连通的。此时，同样可一并形成元件运作所需的线路金属部分，例如与栅极电极金属连接的栅极打线区域。但不以本案图示中的上视图作为权利范畴的局限。最后，于磊晶层上形成一层图案化绝缘保护介电层40，以显露出部分金属层36。
如图17A-1-图17B所示，实施例六:一选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管50串接一具有场板(Field Plate)阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管90而成的混合型肖特基势垒二极管。
如图所示，实施例六的混合型肖特基势垒二极管主要包含有本发明所设计的氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其区分为一左侧区域与一右侧区域。左侧区域形成有一P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管50，此P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有一P型氮化镓(P-GAN)倒置梯型栅极结构26，其中二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel(接面的氮化镓通道层(iGaN channel layer)内，但因为P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于该P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态。右侧区域形成有一具有场板(field plate)阳极92氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管。
此混合型肖特基势垒二极管的特色在于具有阳极场板电极(Field Plate)及选择性区域成长P型氮化镓栅极，如先前所述P型氮化镓栅极下方是无法存在二维电子气二维电子气(2-DEG)(2-DEG)的，除非给予正电压才能够使得二维电子气二维电子气(2-DEG)(2-DEG)恢复。也因此阴极在承受逆电压时可以有效的提升反向崩溃电压并且抑制逆向漏电流。
实施例六与实施例五虽在功能跟特性是类似的，但实施例五的逆向崩溃电压较高，但元件的启动电压(Vf)也比较高，而实施例六逆向崩溃电压较低，但元件的启动电压Vf比较低。因此，应不同的应用需求才产生这两种方案。
而实施例六的制程上与实施例五主要差异在于，于该镓镓解理面(Ga-Face)氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构上形成一图案化二氧化硅罩幕层，以在左侧区域具有一倒置梯型结构开口槽，以在左侧区域定义出栅极选择性成长的区域，并随后于该些开口槽内成长镓P型氮化镓(P-GAN)，并移除该二氧化硅罩幕层，以形成一镓P型氮化镓(P-GAN)倒置梯形栅极结构26。接续，施行元件隔离制程。随后，于该右侧区域上形成一场板阳极氧化层92。再于于左侧区域形成漏极与源极欧姆接触电极28、30，同步于右侧形成阴极欧姆接触电极84，形成如图17A-1或图17A-2所示的结构状态。
接续，如同先前所述，形成金属36层作为栅极电极金属，以及相关的线路布局金属导线部分，并于磊晶层上形成一层图案化绝缘保护介电层40，以显露出部分金属层36，形成如图17B所示的上视图。
实施例七:选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。
如图18A-1、图18A-2与图18B所示，此实施例的晶体管主要特征在于包含有该氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，磊晶结构的氮化镓铝层(i-Al(x)GaN)上形成有一镓P型氮化镓(P-GAN)倒置梯型结构(栅极)26、一第一源极金属层28与一第一漏极金属层30，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的(氮化镓通道层iGaN channel layer)内，但因为镓P型氮化镓(P-GAN)倒置梯型结构(栅极)26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型结构(栅极)26下方处将是呈现耗尽状态。磊晶结构的氮化镓铝层(i-Al(x)GaN)内形成有一第一源极离子注入区101与一第一漏极离子注入区102，且第一源极离子注入区101是位于第一源极金属层28下方，第一漏极离子注入区102是位于第一漏极金属层30下方。镓P型氮化镓(P-GAN)倒置梯型结构(栅极)26上设置有一第一栅极金属层103。
选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管与先前实施例的选择性区域成长P型氮化镓栅极加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管最大的差异是在栅极金属与选择性区域成长P型氮化镓栅极的接触面积比，由先前实施例的原理叙述中提到当栅极对源极电压(Vgs)>>栅极对源极启动电压(VF)时，栅极对漏极的肖特基势垒二极管的导通电流大到电洞无法被牵制并聚集在栅极下方的通道处时，大量电洞会注入通道层造成栅极漏电流迅速上升，使得晶体管无法在所希望的条件下工作，因此栅极对源极电压(Vgs)无法太大是P型氮化镓栅极加强型高速电子迁移率晶体管(P-GaN Gate AlGaN/GaN E-Mode HEMT)的缺点。但选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管与选择性区域成长P型氮化镓栅极氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的接触面积比比先前的实施例会大上许多(完全的覆盖P型氮化镓栅极)，如此一来栅极对源极电压(Vgs)>栅极对源极启动电压(VF)时，栅极所注入的电洞较为均匀，电场分部也比较均匀，因此采用采用自我对准栅极金属工艺(Self-align Gate Metal)之栅极对源极最大电压(Vgs max)会大于不采用采用自我对准栅极金属工艺(Non-Self-align Gate Metal)的栅极对源极最大电压(Vgs max)，如此一来栅极对源极电压(Vgs)会有更高的操作空间。
由于漏极及源极电极需要经过700℃～900℃的热处理才会与氮化镓铝层(iAl(x)GaN)形成殴姆接触电极，一般的高速电子迁移率晶体管(HEMT)制作流程当中，栅极金属是在漏极及源极电极热处理后再进行制作，因此栅极金属不会因为此高温热处理而破坏栅极金属与氮化镓铝层(iAl(x)GaN)所形成的肖特基接触接面。但选择性区域成长P型氮化镓栅极及自对准接触栅极金属却是在漏极及源极电极完成先制作好栅极金属电极，因此为了避免栅极受到热处理而破坏其与氮化镓铝层(iAl(x)GaN)所形成的肖特基接触接面的特性，因此利用多重离子注入将漏极及源极电极下方植入N型硅掺杂(N-type Si dopant)，如此一来漏极及源极电极不需要经过700℃～900℃的热处理就会与氮化镓铝层(iAl(x)GaN)形成殴姆接触电极。
步骤S71:利用多重离子注入将漏极及源极电极下方植入N型硅掺杂(N-type Sidopant)并施行活化热处理，以形成第一源极离子注入区101与一第一漏极离子注入区102。因为此为浅层离子注入，由于离子注入植入氮化镓铝层(iAl(x)GaN)之后会浓度会随着深度而形成高斯分布，但我们希望“高斯分布”浓度最高的地方离氮化镓铝层(iAl(x)GaN)表面越近越好，如图19A所示，首先利用电浆辅助化学气相沉积(PECVD)沉积一层二氧化硅覆盖层105做为一个缓冲层使得在离子注入时“高斯分布”浓度最高的地方可以贴近氮化镓铝层(iAl(x)GaN)表面。接着就是利用黄光曝光显影的方式形成一图案化光阻层104，以定义出漏极及源极电极下方离子注入区域，之后再用多重离子注入将漏极及源极电极下方植入N型硅掺杂(N-type Si dopant)，之后再移除图案化光阻层104及二氧化硅覆盖层105。
随后进行大于600℃的热处理，以将N型硅掺杂(N-type Si Dopant)活化，形成第一源极离子注入区101与一第一漏极离子注入区102。此热处理的步骤可以在步骤71后进行，也就是说在离子注入后去除图案化光阻层104及二氧化硅覆盖层105后进行大于600℃热处理活化。或者是在后续使用机金属化学气相沉积法机金属化学气相沉积法(MOCVD)进行选择性区域成长P型氮化镓栅极时，利用成长过的高温同步进行热处理活化。
步骤S72:请一并参酌图19B，定义选择性区域成长P型氮化镓栅极及自对准接触栅极金属区域。利用电浆辅助化学气相沉积(PECVD)沉积一层二氧化硅罩幕层20，其厚度大于2500nm，接下来利用光阻(Photo Resist)曝光显影的方式定义出栅极(Gate)选择性成长的区域，最后再使用氧化物缓冲蚀刻液以湿式蚀刻的方式将该区域的二氧化硅罩幕层蚀刻掉使得表面的磊晶裸露出来，之后再将光阻以去光阻液蚀刻掉。由于湿式蚀刻为等向性蚀刻，因此除了会向下蚀刻之外也会同时侧向蚀刻，也因此二氧化硅罩幕层会形成一个“倒置梯形结构”的开口槽24。
步骤S73:选择性区域成长P型氮化镓栅极及自对准接触栅极金属制作。将磊芯片放回机金属化学气相沉积法(MOCVD)机台进行镓P型氮化镓(P-GAN)选择性区域成长，也就是表面的磊晶裸露出来的地方才能够成长镓P型氮化镓(P-GAN)。由于镓P型氮化镓(P-GAN)在机金属化学气相沉积法(MOCVD)机台内也是属于等向性成长，因此除了会向上成长之外也会同时侧向成长，也因此镓P型氮化镓(P-GAN)会形成一个“倒置梯形结构”，作为镓P型氮化镓(P-GAN)倒置梯型栅极结构26。之后再以金属镀膜的方式，在芯片上进行栅极电极金属镀膜。最后再使用氧化物缓冲蚀刻液利用湿式蚀刻(Wet Etching)的方式二氧化硅罩幕层蚀刻掉并且掀离栅极电极金属区域以外的金属，形成位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上的自对准栅极金属102，如图19C所示的结构。
步骤S74:利用金属蒸镀结合掀离的方式形成漏极以及源极电极金属28、30，如图19D所示。
步骤S75:元件隔离制程。如图19E-1所示，利用多重能量破坏性离子注入或干式蚀刻至高阻值氮化镓缓冲层(碳掺杂)(iGaN buffer layer(C-doped))，使得元件与元件隔离，如图19E-2所示)。
步骤S76:进行金属线路布局制程。利用金属蒸镀结合掀离的方式形成金属层36，以作为栅极以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，如图19F-1或图19F-2所示。
步骤S77:图案化介电层。利用机金属化学气相沉积法(PECVD)成长一层绝缘保护介电层，其厚度约为1000A～2000A，主要是希望绝缘保护介电层40不会因为太厚而对元件造成应力而改变其原有的极性。最后再以氧化物缓冲蚀刻液以湿式蚀刻(Wet Etching)的方式将介电层进行图案化，形成一图案化介电层40，以显露出部分金属层36，如图18A-1、图18A-2与图18B所示。举例来说将打线的区域(Bonding Pad Region)蚀刻出来成为的后打线的区域。
由于镓P型氮化镓(P-GAN)倒置梯型结构(栅极)26是一个“倒置梯形结构”，因此如图18A-1与图18A-2所示所示，虚线圈起来的地方会形成一个具有斜边的电容，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子捕捉效应(Electron trapping effect)进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
实施例八:选择性区域成长P型氮化镓阳极及自对准接触阳极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管。
如图20A-1、图20A-2与图20B所示，此实施例的肖特基势垒二极管主要特征在于包含有该氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，磊晶结构的氮化镓铝层(i-Al(x)GaN)上形成有一镓P型氮化镓(P-GAN)倒置梯型阳极结构26、一第一阴极金属层29与一第二阴极金属层31，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaN channel layer)内，但因为镓P型氮化镓(P-GAN)倒置梯型阳极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型阳极结构下方处将是呈现耗尽状态。磊晶结构的氮化镓铝层(i-Al(x)GaN)内形成有一第一阴极离子注入区101与一第二阴极离子注入区102，且第一阴极离子注入区101是位于第一阴极金属层28下方，第二阴极离子注入区102是位于第二阴极金属30层下方。镓P型氮化镓(P-GAN)倒置梯型阳极结构上设置有一自对准阳极金属层作为第一栅极金属层103。更者，除上述结构外，当然还有设置有使该肖特基势垒二极管进行运作的金属层36，但因此部分为熟悉该项技艺者所知且由先前的实施例可推知，于此将不再进行赘述。举例来说，第一栅极金属层103上所设置的金属层36，是连通至外部的栅极金属打线区域43，第一阴极金属层28与第二阴极金属30层上的金属层36是连接至外部的阴极打线区域45，如图20B所示。
其制程步骤与实施例七相同，因此于此不再进行赘述。
实施例九:一选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接一个耗尽型不具有栅极氧化层(GateOxide)氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管而成的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。
如图21A-1、图21A-2与图21B所示，此实施例的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管主要特征在于包含有该氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其分为一左侧区域与一右侧区域。一加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管100，其位于左侧区域，此加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有:一镓P型氮化镓(P-GAN)倒置梯型栅极结构26、一第一源极金属层28与一第一漏极金属层30，其位于该氮化镓铝层(i-Al(x)GaN)16上，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaNchannel layer)15内，但因为镓P型氮化镓(P-GAN)倒置梯型栅极结构的存在，使得氮化镓通道层(iGaN channel layer)15内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态；一第一源极离子注入区101与一第一漏极离子注入区102，其位于氮化镓铝层(i-Al(x)GaN)16内，且第一源极离子注入区101是位于第一源极金属层28下方，第一漏极离子注入区102是位于第一漏极金属层30下方；以及一采自我对准方式形成的第一栅极金属层103，其位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上。
右侧区域上设置有一耗尽型不具有栅极氧化层氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管110，其包含有:一第二源极金属层28’与一第二漏极金属层30’，其位于该氮化镓铝层(i-Al(x)GaN)16上；以及一第二源极离子注入区101’与一第二漏极离子注入区102’，其位于该氮化镓铝层(i-Al(x)GaN)16内，且该第二源极离子注入区101’是位于该第二源极金属层28’下方，该第二漏极离子注入区102’是位于该第二漏极金属层30’下方。
此实施例的制程方式，首先，设定磊晶结构10的左边为制作选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的区域，右边则是制作耗尽型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的区域。
接续，如先前所述，利用多重离子注入将漏极及源极电极下方植入N型硅掺杂(N-type Si dopant)并施行活化热处理，形成如图22A所示的结构。
利用先前所述的步骤S72与步骤S73，于该磊晶结构上形成一具有倒置梯型结构开口槽24的图案化二氧化硅罩幕层20，如图22B所示。随后，于此开口槽内成长镓P型氮化镓(P-GAN)，形成一倒置梯型镓P型氮化镓(P-GAN)栅极结构26。之后再以金属镀膜的方式，在芯片上进行栅极电极金属镀膜。最后移除二氧化罩幕层并且掀离栅极电极金属区域以外的金属，形成如图22C所示的结构，于倒置梯型镓P型氮化镓(P-GAN)栅极结构26形成一自我对准接触栅极金属作为第一栅极金属层103。
再如步骤S74-76所述，依序形成源极及与漏极电极金属28、30、28’、30’、施行元件隔离制程32、34、利用金属蒸镀结合掀离的方式形成金属层36，以作为耗尽型不具有栅极氧化层氮化镓铝/氮化镓高速电子迁移率晶体管栅极金属，栅极以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，如图22E-1至图22F-2所示。
再如步骤S77所述，覆盖一图案化绝缘保护介电层40层，如图22G-1或图22G-2所示，此图案化绝缘保护介电层40层的厚度约为1000A～2000A，主要是希望绝缘保护介电层40不会因为太厚而对元件造成应力而改变其原有的极性。由于镓P型氮化镓(P-GAN)是一个“倒置梯形结构”，因此如图所示，虚线圈起来的地方会形成一个具有斜边的电容，此电容会形成场板效应(Field Plate Effect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子捕捉效应(Electron trapping effect)进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
最后，利用金属蒸镀结合掀离的方式形成氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)栅极场板电极金属(Field Plate Metal)，栅极场板电极金属(62)，形成如图21A-1、图21A-2与图21B所示的结构。
实施例十:一选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接一个耗尽型具有栅极氧化层(GateOxide)氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管而成的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管。
如图23A-1、图23A-2与图23B所示，此实施例的混合型加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管主要特征在于包含有该氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其分为一左侧区域与一右侧区域。一加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管100，其位于左侧区域，此加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有:一镓P型氮化镓(P-GAN)倒置梯型栅极结构26、一第一源极金属层26与一第一漏极金属层30，其位于该氮化镓铝层(i-Al(x)GaN)16上，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaNchannel layer)15内，但因为镓P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaN channel layer)15内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态；一第一源极离子注入区101与一第一漏极离子注入区102，其位于氮化镓铝层(i-Al(x)GaN)16内，且第一源极离子注入区101是位于第一源极金属层28下方，第一漏极离子注入区102是位于第一漏极金属层30下方；以及一自我对准接触栅极金属所形成的第一栅极金属层103，其位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上。
右侧区域上设置有一耗尽型具有栅极氧化层氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管120，其包含有:一第二源极金属层28’与一第二漏极金属层30’，其位于该氮化镓铝层(i-Al(x)GaN)16上；一栅极氧化层72，其位于该氮化镓铝层(i-Al(x)GaN)16上且介于第二源极金属28’与第二漏极金属层30’间；以及一第二源极离子注入区101’与一第二漏极离子注入区102’，其位于该氮化镓铝层(i-Al(x)GaN)16内，且该第二源极离子注入区101’是位于该第二源极金属层28’下方，该第二漏极离子注入区102’是位于该第二漏极金属层30’下方。
此实施例的制程步骤大致与实施例九相同，主要差异在于元件隔离制程后，于右侧区域形成一氮化镓铝/氮化镓耗尽型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)的栅极氧化层72，如图24A-1或图24A-2。随后再依序形成金属层36，以作为栅极以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，如图24A-1与图24A-2所示的结构，随后形成一覆盖于上述元件上的图案化绝缘保护介电层40，以显露出后续欲进行打线或接合的金属层部分，如图23A-1、图23A-2与图23B所示。在此实施例的图案化绝缘保护介电层40的厚度约为1000A～2000A。
由于镓P型氮化镓(P-GAN)是一个“倒置梯形结构”，因此如图23A-1与图23A-2，虚线圈起来的地方会形成一个具有斜边的电容，此电容会形成场板效应(Field PlateEffect)，其主要功能是利用此电容的电场将栅极下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制栅极下方的电子捕捉效应(Electron trapping effect)进而降低元件(HEMT)在工作时的电流崩塌效应(CurrentCollapse)。
实施例十一:一选择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管与一选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接而成的混合型肖特基势垒二极管。
如图25A-1、图25A-2与图25B所示，此实施例的混合型肖特基势垒二极管主要特征在于包含有该氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其分为一左侧区域与一右侧区域。一加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管100，其位于左侧区域，此加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有:一镓P型氮化镓(P-GAN)倒置梯型栅极结构26、一第一源极金属层28与一第一漏极金属层30，其位于该氮化镓铝层(i-Al(x)GaN)16上，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaN channel layer)15内，但因为镓P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态；一第一源极离子注入区101与一第一漏极离子注入区102，其位于氮化镓铝层(i-Al(x)GaN)16内，且第一源极离子注入区101是位于第一源极金属层28下方，第一漏极离子注入区102是位于第一漏极金属层30下方；以及一自我准接触栅极金属所形成的第一栅极金属层103，其位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上。
右侧区域形成有一P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管130，其包含有一第一阴极金属层84与一镓P型氮化镓(P-GAN)倒置梯型阳极结构82，其位于该氮化镓铝层(i-Al(x)GaN)16上，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaN channel layer)内，但因为镓P型氮化镓(P-GAN)倒置梯型阳极结构82的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型阳极结构82下方处将是呈现耗尽状态；以及一第一阴极离子注入区134，其位于该氮化镓铝层(i-Al(x)GaN)16内，且该第一阴极离子注入区134是位于该第一阴极金属层84下方。
此实施例的制程步骤首先设定磊晶结构的左侧为制作选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的区域，右侧则是制作选择性区域成长P型氮化镓阳极氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管。
于左侧形成源极与漏极布植区101、102，并同步于右侧形成阴极布植区134，并对此些布植区进行活化处理。于磊晶结构上形成一图案化罩幕层，其于左侧的磊晶层上具有一倒置梯型栅极开口槽，于右侧具有一倒置梯型阳极开口槽。于倒置梯型栅极开口槽与倒置梯型阳极开口槽内成长镓P型氮化镓(P-GAN)，以在左侧区域形成一镓P型氮化镓(P-GAN)倒置梯型栅极结构26与一镓P型氮化镓(P-GAN)倒置梯型阳极结构82。利用自对准方式于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上形成一自对准栅极金属层103，随后移除该图案化罩幕层。
接着依序形成源极、漏极与阴极电极金属层28、30、84、然后施行元件隔离制程。接续，利用金属蒸镀(一般为镍/金(Ni/Au))之后采用金属掀离的方式形成金属层36，以作为栅极、漏极、源极、阳极与阴极的电极的打线区域(Bonding Pad)或连接(Interconnection)金属。最后覆盖一层图案化绝缘保护介电层40，以仅显露出电性接合的金属区域。
实施例十二:一具有阳极场板电极(Field Plate)氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管与一选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管串接而成的混合型肖特基势垒二极管。
如图26A-1、图26A-2与图26B所示，此实施例的混合型肖特基势垒二极管主要特征在于包含有该氮化镓铝/氮化镓(AlGaN/GaN)磊晶结构，其分为一左侧区域与一右侧区域。一加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管100，其位于左侧区域，此加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管包含有:一镓P型氮化镓(P-GAN)倒置梯型栅极结构26、一第一源极金属层28与一第一漏极金属层30，其位于该氮化镓铝层(i-Al(x)GaN)16上，二维电子气(2-DEG)虽形成在氮化镓铝层/氮化镓通道层(iAl(x)GaN/iGaN channel)接面的氮化镓通道层(iGaN channel layer)15内，但因为镓P型氮化镓(P-GAN)倒置梯型栅极结构26的存在，使得氮化镓通道层(iGaN channel layer)内的二维电子气(2-DEG)位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26下方处将是呈现耗尽状态。一第一源极离子注入101区与一第一漏极离子注入区102是位于氮化镓铝层(i-Al(x)GaN)16内，且第一源极离子注入区101是位于第一源极金属层28下方，第一漏极离子注入区102是位于第一漏极金属层30下方；以及一自我准接触栅极金属所形成的第一栅极金属层103，其位于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上。
右侧区域形成有一具有阳极场板电极(Field Plate)氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管140，其包含有一第一阴极金属层84与一场板栅极阳极氧化层92，其位于该氮化镓铝层(i-Al(x)GaN)16上；以及一第一阴极离子注入区134，其位于该氮化镓铝层(i-Al(x)GaN)16内，且该第一阴极离子注入区134是位于该第一阴极金属层84下方。
此实施例的制程步骤首先设定磊晶结构的左侧为制作选择性区域成长P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的区域，右侧则是制作具有阳极场板电极(Field Plate)氮化镓铝/氮化镓(AlGaN/GaN)肖特基势垒二极管。
于左侧形成源极与漏极布植区101、102，并同步于右侧形成阴极布植区134，并对此些布植区进行活化处理。于磊晶结构的左侧区域形成一镓P型氮化镓(P-GAN)倒置梯型栅极结构26。利用自对准方式于镓P型氮化镓(P-GAN)倒置梯型栅极结构26上形成一自对准栅极金属层作为第一栅极金属层103。
接着依序形成源极、漏极与阴极电极金属28、30、84，随后施行元件隔离制程。
在于元件隔离制程后，于右侧区域形成一场板栅极氧化层92。随后，利用金属蒸镀(一般为镍/金(Ni/Au))之后采用金属掀离的方式形成金属层36，以作为栅极以及漏极及源极电极的打线区域(Bonding Pad)或连接(Interconnection)金属，最后覆盖一图案化绝缘保护介电层40，以仅显露出打线接合金属层。此实施例的图案化绝缘保护介电层40的厚度约为1000A～2000A。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。

Claims (23)

1.一种制作混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
提供一氮化镓铝/氮化镓磊晶结构，并将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有
利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以控制二维电子气位于该P型氮化镓倒置梯型栅极结构下方是耗尽状态；以及
于该右侧区域形成一耗尽型不具有栅极氧化层氮化镓铝/镓高速电子迁移率晶体管。
2.一种混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有一P型氮化镓倒置梯型栅极结构，其中二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；以及
一耗尽型不具有栅极氧化层氮化镓铝/镓高速电子迁移率晶体管，其位于该右侧区域。
3.一种制作混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
提供一氮化镓铝/氮化镓磊晶结构，其中该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以控制二维电子气位于该P型氮化镓倒置梯型栅极结构下方是耗尽状态；以及
于该右侧区域形成一耗尽型具有栅极氧化层氮化镓铝/镓高速电子迁移率晶体管。
4.一种混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有一P型氮化镓倒置梯型栅极结构，其中二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；以及
一耗尽型具有栅极氧化层氮化镓铝/镓高速电子迁移率晶体管，其位于该右侧区域。
5.一种制作混合型肖特基势垒二极管的方法，其特征在于，包含有下列步骤:提供一氮化镓铝/氮化镓磊晶结构，其中该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以控制二维电子气位于该P型氮化镓倒置梯型栅极结构下方是耗尽状态；以及
于该右侧区域形成一P型氮化镓阳极氮化镓铝/氮化镓肖特基势垒二极管，其步骤包含有利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型阳极结构，以控制二维电子气位于该P型氮化镓倒置梯型阳极结构下方是耗尽状态。
6.一种混合型肖特基势垒二极管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有一P型氮化镓倒置梯型栅极结构，其中二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；以及
一P型氮化镓阳极氮化镓铝/氮化镓肖特基势垒二极管，其位于该右侧区域，该二极管包含有一P型氮化镓倒置梯型阳极结构，二维电子气位于该P型氮化镓倒置梯型阳极结构下方是呈现耗尽状态。
7.一种制作混合型肖特基势垒二极管的方法，其特征在于，包含有下列步骤:提供一氮化镓铝/氮化镓磊晶结构，其中该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以控制二维电子气位于该P型氮化镓倒置梯型栅极结构下方是耗尽状态；以及
于该右侧区域形成一具有一场板氧化层阳极的肖特基势垒二极管。
8.一种混合型肖特基势垒二极管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有一P型氮化镓倒置梯型栅极结构，其中二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；以及
一肖特基势垒二极管，其位于该右侧区域，该肖特基势垒二极管具有一场板氧化层阳极。
9.一种制作混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
提供一氮化镓铝/氮化镓磊晶结构，并将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一P型氮化镓栅极及自对准接触栅极金属加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有:
于该氮化镓铝层内形成一第一源极离子注入区与一第一漏极离子注入区；
利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以使二维电子气位于该P型氮化镓倒置梯型栅极结构的下方处是呈现耗尽状态；
于该P型氮化镓倒置梯型栅极结构上形成一第一栅极金属层；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第一源极金属层与一第一漏极金属层，该第一源极金属层位于该第一源极离子注入区上方，该第一漏极金属层位于该第一漏极离子注入区上方；以及
于该右侧区域形成一耗尽型不具有栅极氧化层氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有:
于该氮化镓铝层内形成一第二源极离子注入区与一第二漏极离子注入区；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第二源极金属层与一第二漏极金属层，该第二源极金属层位于该第二源极离子注入区上方，该第二漏极金属层位于该第二漏极离子注入区上方。
10.一种混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有:
一P型氮化镓倒置梯型栅极结构、一第一源极金属层与一第一漏极金属层，其位于该氮化镓铝层上，二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；
一第一源极离子注入区与一第一漏极离子注入区，其位于该氮化镓铝层内，且该第一源极离子注入区是位于该第一源极金属层下方，该第一漏极离子注入区是位于该第一漏极金属层下方；以及
一第一栅极金属层，其位于该P型氮化镓倒置梯型栅极结构上；以及
一耗尽型不具有栅极氧化层氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该右侧区域上，其包含有:
一第二源极金属层与一第二漏极金属层，其位于该氮化镓铝层上；以及
一第二源极离子注入区与一第二漏极离子注入区，其位于该氮化镓铝层内，且该第二源极离子注入区是位于该第二源极金属层下方，该第二漏极离子注入区是位于该第二漏极金属层下方。
11.一种制作混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
提供一氮化镓铝/氮化镓磊晶结构，并将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有:
于该氮化镓铝层内形成一第一源极离子注入区与一第一漏极离子注入区；
利用选择性成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以使二维电子气位于该P型氮化镓倒置梯型栅极结构的下方处是呈现耗尽状态；
于该P型氮化镓倒置梯型栅极结构上形成一第一栅极金属层；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第一源极金属层与一第一漏极金属层，该第一源极金属层位于该第一源极离子注入区上方，该第一漏极金属层位于该第一漏极离子注入区上方；以及
于该右侧区域形成一耗尽型具有栅极氧化层氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有:
于该氮化镓铝层内形成一第二源极离子注入区与一第二漏极离子注入区；
于该氮化镓铝/氮化镓磊晶结构上形成一第二源极金属层与一第二漏极金属层，该第二源极金属层位于该第二源极离子注入区上方，该第二漏极金属层位于该第二漏极离子注入区上方；以及
于该氮化镓铝/氮化镓磊晶结构上形成一栅极氧化层。
12.如权利要求11所述的方法，其特征在于，其中于该氮化镓铝层内形成该第一源极离子注入区、该第一漏极离子注入区、该第二源极离子注入区与该第二漏极布植区的步骤包含有:
于该氮化镓铝/氮化镓磊晶结构上形成一离子注入缓冲层；
于该离子注入缓冲层上形成一图案化光阻层，以显露出部分该离子注入缓冲层；
对自该图案化光阻层所显露出的该离子注入缓冲层进行一利用硅掺杂形成N型半导体，并施行一掺杂活化处理，以在该氮化镓铝层内形成该第一源极离子注入区、该第一漏极离子注入区、该第二源极离子注入区与该第二漏极布植区；以及
移除该图案化光阻层与该离子注入缓冲层。
13.如权利要求12所述的方法，其特征在于，其中该掺杂活化处理是施行大于600℃的热处理。
14.一种混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有:
一P型氮化镓倒置梯型栅极结构、一第一源极金属层与一第一漏极金属层，其位于该氮化镓铝层上，二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；
一第一源极离子注入区与一第一漏极离子注入区，其位于该氮化镓铝层内，且该第一源极离子注入区是位于该第一源极金属层下方，该第一漏极离子注入区是位于该第一漏极金属层下方；以及
一第一栅极金属层，其位于该P型氮化镓倒置梯型栅极结构上；以及
一耗尽型具有栅极氧化层氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该右侧区域上，其包含有:
一第二源极金属层与一第二漏极金属层，其位于该氮化镓铝层上；
一栅极氧化层，其位于该氮化镓铝层上且介于该第二源极金属与该第二漏极金属层间；以及
一第二源极离子注入区与一第二漏极离子注入区，其位于该氮化镓铝层内，且该第二源极离子注入区是位于该第二源极金属层下方，该第二漏极离子注入区是位于该第二漏极金属层下方。
15.一种制作混合型肖特基势垒二极管的方法，其特征在于，包含有下列步骤:
提供一氮化镓铝/氮化镓磊晶结构，并将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有:
于该氮化镓铝层内形成一第一源极离子注入区与一第一漏极离子注入区；
利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以使二维电子气位于该P型氮化镓倒置梯型栅极结构的下方处是呈现耗尽状态；
于该P型氮化镓倒置梯型栅极结构上形成一第一栅极金属层；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第一源极金属层与一第一漏极金属层，该第一源极金属层位于该第一源极离子注入区上方，该第一漏极金属层位于该第一漏极离子注入区上方；以及
于该第右侧区域形成一肖特基二极管，其步骤包含有:
于该氮化镓铝层内形成一第一阴极离子注入区；
利用选择性区域成长方式于该氮化镓铝/氮化镓磊晶结构形成一P型氮化镓倒置梯型阳极结构，以使二维电子气位于该P型氮化镓倒置梯型阳极结构下方处是呈现耗尽状态；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第一阴极金属层，其位于该第一阴极离子注入区上方。
16.如权利要求15所述的制作方法，其特征在于，其中该P型氮化镓倒置梯型栅极结构与该P型氮化镓倒置梯型阳极结构是同步形成。
17.如权利要求15所述的方法，其特征在于，其中于该氮化镓铝层内形成该第一源极离子注入区、该第一漏极离子注入区与该第一阴极离子注入区的步骤包含有:
于该氮化镓铝/氮化镓磊晶结构上形成一离子注入缓冲层；
于该离子注入缓冲层上形成一图案化光阻层，以显露出部分该离子注入缓冲层；
对自该图案化光阻层所显露出的该离子注入缓冲层进行一利用硅掺杂形成N型半导体，并施行一掺杂活化处理，以在该氮化镓铝层内形成该第一源极离子注入区、该第一漏极离子注入区与该第一阴极布植区；以及
移除该图案化光阻层与该离子注入缓冲层。
18.如权利要求17所述的方法，其特征在于，其中该掺杂活化处理是施行大于600℃的热处理。
19.一种混合型肖特基势垒二极管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有:
一P型氮化镓倒置梯型栅极结构、一第一源极金属层与一第一漏极金属层，其位于该氮化镓铝层上，二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；
一第一源极离子注入区与一第一漏极离子注入区，其位于该氮化镓铝层内，且该第一源极离子注入区是位于该第一源极金属层下方，该第一漏极离子注入区是位于该第一漏极金属层下方；以及
一第一栅极金属层，其位于该P型氮化镓倒置梯型栅极结构上；以及
一氮化镓铝/氮化镓肖特基二极管，其位于该右侧区域上，该肖特基二极管包含有:
一第一阴极金属层与一P型氮化镓倒置梯型阳极结构，其位于该氮化镓铝层上，该P型氮化镓倒置梯型阳极结构使二维电子气位于该P型氮化镓倒置梯型阳极结构下方处是呈现耗尽状态；以及
一第一阴极离子注入区，其位于该氮化镓铝层内，且该第一阴极离子注入区是位于该第一阴极金属层下方。
20.一种制作一混合型肖特基势垒二极管的方法，其特征在于，包含有下列步骤:
提供一氮化镓铝/氮化镓磊晶结构，并将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
于该左侧区域形成一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其步骤包含有:
于该氮化镓铝层内形成一第一源极离子注入区与一第一漏极离子注入区；
利用选择性成长方式于该氮化镓铝/氮化镓磊晶结构上形成一P型氮化镓倒置梯型栅极结构，以使二维电子气位于该P型氮化镓倒置梯型栅极结构的下方处是呈现耗尽状态；
于该P型氮化镓倒置梯型栅极结构上形成一第一栅极金属层；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第一源极金属层与一第一漏极金属层，该第一源极金属层位于该第一源极离子注入区上方，该第一漏极金属层位于该第一漏极离子注入区上方；以及
于该右侧区域形成一肖特基二极管，其步骤包含有:
于该氮化镓铝层内形成一第一阴极离子注入区；
于该氮化镓铝/氮化镓磊晶结构上形成一场板栅极氧化层；以及
于该氮化镓铝/氮化镓磊晶结构上形成一第一阴极金属层，其位于该第一阴极离子注入区上方。
21.如权利要求20所述的方法，其特征在于，其中于该氮化镓铝层内形成该第一源极离子注入区、该第一漏极离子注入区与该第一阴极离子注入区的步骤包含有:
于该氮化镓铝/氮化镓磊晶结构上形成一离子注入缓冲层；
于该离子注入缓冲层上形成一图案化光阻层，以显露出部分该离子注入缓冲层；
对自该图案化光阻层所显露出的该离子注入缓冲层进行一利用硅掺杂形成N型半导体，并施行一掺杂活化处理，以在该氮化镓铝层内形成该第一源极离子注入区、该第一漏极离子注入区与该第一阴极布植区；以及
移除该图案化光阻层与该离子注入缓冲层。
22.如权利要求21所述的方法，其特征在于，其中该掺杂活化处理是施行大于600℃的热处理。
23.一种混合型肖特基势垒二极管，其特征在于，包含有:
一氮化镓铝/氮化镓磊晶结构，其分为一左侧区域与一右侧区域，该氮化镓铝/氮化镓磊晶结构包含有:
一硅基底；
一氮化镓碳掺杂高阻值层，其位于该硅基底上；
一氮化镓铝缓冲层，其位于该氮化镓碳掺杂高阻值层上；
一氮化镓通道层，其形成于该氮化镓铝缓冲层上；以及
一氮化镓铝层，其形成于该氮化镓通道层上，其中该氮化镓铝层中的铝含量范围为X，而该X＝0.1～0.3；该氮化镓铝缓冲层中的铝含量范围为Y，而该Y＝0.05～0.75；
一加强型氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该加强型氮化镓铝/氮化镓高速电子迁移率晶体管包含有:
一P型氮化镓倒置梯型栅极结构、一第一源极金属层与一第一漏极金属层，其位于该氮化镓铝层上，二维电子气位于该P型氮化镓倒置梯型栅极结构下方是呈现耗尽状态；
一第一源极离子注入区与一第一漏极离子注入区，其位于该氮化镓铝层内，且该第一源极离子注入区是位于该第一源极金属层下方，该第一漏极离子注入区是位于该第一漏极金属层下方；以及
一第一栅极金属层，其位于该P型氮化镓倒置梯型栅极结构上；以及
一氮化镓铝/氮化镓肖特基二极管，其位于该右侧区域上，该肖特基二极管包含有:
一第一阴极金属层与一场板栅极阳极氧化层，其位于该氮化镓铝层上；以及
一第一阴极离子注入区，其位于该氮化镓铝层内，且该第一阴极离子注入区是位于该第一阴极金属层下方。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112017957A (zh) * 2016-06-14 2020-12-01 黄知澍 镓解理面iii族/氮化物磊晶结构及其主动元件与其制作方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372096A1 (en) * 2014-06-20 2015-12-24 Ishiang Shih High Electron Mobility Transistors and Integrated Circuits with Improved Feature Uniformity and Reduced defects for Microwave and Millimetre Wave Applications
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same
TWI701715B (zh) * 2017-06-06 2020-08-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
US10903329B2 (en) * 2018-02-13 2021-01-26 Wisconsin Alumni Research Foundation Contact photolithography-based nanopatterning using photoresist features having re-entrant profiles
US10847644B2 (en) * 2018-04-23 2020-11-24 Navitas Semiconductor Limited Gallium nitride transistor with improved termination structure
US10749019B2 (en) * 2018-07-03 2020-08-18 Semiconductor Components Industries, Llc Circuit and electronic device including an enhancement-mode transistor
TWI680580B (zh) * 2018-07-04 2019-12-21 穩懋半導體股份有限公司 具有電晶體與二極體之化合物半導體單晶集成電路元件
JP2021533556A (ja) 2018-08-06 2021-12-02 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造
CN110931550A (zh) * 2018-09-20 2020-03-27 黄知澍 N-face AlGaN/GaN磊晶结构及其主动组件与其积体化的极性反转制作方法
TWI674631B (zh) * 2018-12-11 2019-10-11 新唐科技股份有限公司 半導體裝置及其製造方法
EP3686935A1 (en) 2019-01-23 2020-07-29 IMEC vzw Enhancement-mode high electron mobility transistor
CN111613535B (zh) * 2019-02-26 2023-10-13 苏州晶湛半导体有限公司 一种半导体结构及其制备方法
CN113678265B (zh) * 2019-03-29 2024-03-26 株式会社钟化 太阳能电池的制造方法、半成品太阳能电池基板及太阳能电池
US11955488B2 (en) 2019-05-07 2024-04-09 Cambridge Gan Devices Limited III-V semiconductor device with integrated power transistor and start-up circuit
US11658236B2 (en) 2019-05-07 2023-05-23 Cambridge Gan Devices Limited III-V semiconductor device with integrated power transistor and start-up circuit
TWI761704B (zh) 2019-09-12 2022-04-21 黃知澍 Ga-face III族/氮化物磊晶結構及其主動元件與其閘極保護元件
TWI749369B (zh) * 2019-09-12 2021-12-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其閘極保護元件
CN112928161B (zh) * 2019-12-06 2024-01-02 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
WO2021208020A1 (en) * 2020-04-16 2021-10-21 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and fabrication method thereof
CN113948582A (zh) * 2020-07-15 2022-01-18 广东致能科技有限公司 一种二极管及其制造方法
CN112786538B (zh) * 2021-01-15 2023-05-19 深圳市汇芯通信技术有限公司 一种基于GaN HEMT的开关集成芯片与制作方法
CN113053742B (zh) * 2021-03-12 2024-06-11 浙江集迈科微电子有限公司 GaN器件及制备方法
RU2761051C1 (ru) * 2021-06-08 2021-12-02 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления межприборной изоляции мощных нитридгаллиевых транзисторов
WO2023141749A1 (en) * 2022-01-25 2023-08-03 Innoscience (suzhou) Semiconductor Co., Ltd. GaN-BASED SEMICONDUCTOR DEVICE WITH REDUCED LEAKAGE CURRENT AND METHOD FOR MANUFACTURING THE SAME
CN117878117A (zh) * 2023-07-07 2024-04-12 珠海镓未来科技有限公司 具有限流装置的共源共栅级联型GaN器件
CN117894835B (zh) * 2024-03-14 2024-05-17 英诺赛科(苏州)半导体有限公司 一种氮化镓半导体器件以及制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
KR101306591B1 (ko) * 2012-06-28 2013-09-11 순천대학교 산학협력단 고-전자 이동도 트랜지스터 소자 및 그 제조 방법
US20130240951A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Gallium nitride superjunction devices
KR101334164B1 (ko) * 2012-06-28 2013-11-29 순천대학교 산학협력단 고-전자 이동도 트랜지스터 소자 및 그 제조 방법
KR20140036872A (ko) * 2012-09-18 2014-03-26 엘지전자 주식회사 질화물 반도체 소자 및 이의 제조 방법
US20140151637A1 (en) * 2012-12-04 2014-06-05 Semiconductor Manufacturing International Corp. Transistors and fabrication method thereof
US20140231874A1 (en) * 2011-10-31 2014-08-21 Denso Corporation Semiconductor device

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057158A (ja) * 2000-08-09 2002-02-22 Sony Corp 絶縁性窒化物層及びその形成方法、半導体装置及びその製造方法
US8174048B2 (en) 2004-01-23 2012-05-08 International Rectifier Corporation III-nitride current control device and method of manufacture
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
JP2006100645A (ja) * 2004-09-30 2006-04-13 Furukawa Electric Co Ltd:The ＧａＮ系半導体集積回路
CN100383980C (zh) * 2004-12-30 2008-04-23 中国科学院半导体研究所 改善氮化镓基高电子迁移率晶体管栅极肖特基性能的结构
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
CN101390201B (zh) * 2005-12-28 2010-12-08 日本电气株式会社 场效应晶体管和用于制备场效应晶体管的多层外延膜
TWI277212B (en) * 2006-02-23 2007-03-21 Arima Optoelectronics Corp Method of converting N face into Ga face for HEMT nitride buffer layer structure
CN100433364C (zh) * 2006-10-16 2008-11-12 中国电子科技集团公司第五十五研究所 复合缓冲层氮化物高电子迁移率晶体管外延结构及其制造方法
CN100527444C (zh) * 2006-11-10 2009-08-12 中国科学院合肥物质科学研究院 金属/氮化镓铝/氮化镓横向肖特基二极管及其制备方法
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
JP5199752B2 (ja) * 2008-06-30 2013-05-15 住友化学株式会社 有機薄膜トランジスタ及びその製造方法、並びにこの有機トランジスタを用いたディスプレイ用部材及びディスプレイ
US8168486B2 (en) * 2009-06-24 2012-05-01 Intersil Americas Inc. Methods for manufacturing enhancement-mode HEMTs with self-aligned field plate
JP2011228442A (ja) 2010-04-19 2011-11-10 Hitachi Cable Ltd 窒化物系半導体ウエハ及び窒化物系半導体デバイス
CN102376760B (zh) * 2010-08-25 2013-12-18 财团法人交大思源基金会 增强式高电子移动率晶体管及其制造方法
CN102569390A (zh) * 2010-12-24 2012-07-11 中国科学院微电子研究所 高击穿氮化镓基场效应晶体管器件及其制作方法
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
WO2012106352A1 (en) * 2011-01-31 2012-08-09 Efficient Power Conversion Corporation Ion implanted and self aligned gate structure for gan transistors
US8470652B1 (en) * 2011-05-11 2013-06-25 Hrl Laboratories, Llc Monolithic integration of group III nitride enhancement layers
US8791504B2 (en) * 2011-10-20 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate breakdown voltage improvement for group III-nitride on a silicon substrate
US8680535B2 (en) * 2011-12-23 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
JP6053103B2 (ja) * 2012-04-12 2016-12-27 富士電機株式会社 ワイドバンドギャップ半導体装置およびその製造方法
CN102881715B (zh) * 2012-07-06 2016-04-13 电子科技大学 一种高频低噪声氮化镓基高电子迁移率晶体管结构
CN103579326B (zh) * 2012-08-03 2016-12-21 电子科技大学 一种具有纵向复合缓冲层的氮化镓基高电子迁移率晶体管
CN102903738B (zh) 2012-09-06 2016-08-17 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
TWI554530B (zh) 2012-10-08 2016-10-21 國立臺灣大學 聚合物以及透過該聚合物製備之膠態電解質及其製備方法
KR101427279B1 (ko) * 2012-10-11 2014-08-06 엘지전자 주식회사 질화물 반도체 소자 및 이의 제조 방법
US9048174B2 (en) * 2013-01-18 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compound semiconductor device having gallium nitride gate structures
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
US9978844B2 (en) * 2013-08-01 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
CN103578986A (zh) * 2013-11-14 2014-02-12 中国科学院半导体研究所 一种高阻GaN薄膜的制备方法
CN103594509A (zh) 2013-11-26 2014-02-19 电子科技大学 一种氮化镓高电子迁移率晶体管及其制备方法
US20160043178A1 (en) * 2014-08-05 2016-02-11 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
CN105655395B (zh) * 2015-01-27 2018-05-15 苏州捷芯威半导体有限公司 一种增强型高电子迁移率晶体管及其制作方法
CN105336769A (zh) * 2015-10-30 2016-02-17 江苏能华微电子科技发展有限公司 三级管用外延片及其制备方法
CN105374860A (zh) * 2015-12-08 2016-03-02 北京华进创威电子有限公司 一种氮化镓基绝缘栅双极晶体管制备方法及其产品
CN105609552B (zh) * 2015-12-31 2017-11-10 深圳市华讯方舟微电子科技有限公司 高电子迁移率晶体管及其制造方法
US9960262B2 (en) * 2016-02-25 2018-05-01 Raytheon Company Group III—nitride double-heterojunction field effect transistor
TWI648858B (zh) * 2016-06-14 2019-01-21 黃知澍 Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
US20140231874A1 (en) * 2011-10-31 2014-08-21 Denso Corporation Semiconductor device
US20130240951A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Gallium nitride superjunction devices
KR101306591B1 (ko) * 2012-06-28 2013-09-11 순천대학교 산학협력단 고-전자 이동도 트랜지스터 소자 및 그 제조 방법
KR101334164B1 (ko) * 2012-06-28 2013-11-29 순천대학교 산학협력단 고-전자 이동도 트랜지스터 소자 및 그 제조 방법
KR20140036872A (ko) * 2012-09-18 2014-03-26 엘지전자 주식회사 질화물 반도체 소자 및 이의 제조 방법
US20140151637A1 (en) * 2012-12-04 2014-06-05 Semiconductor Manufacturing International Corp. Transistors and fabrication method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112017957A (zh) * 2016-06-14 2020-12-01 黄知澍 镓解理面iii族/氮化物磊晶结构及其主动元件与其制作方法

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