CN105609552B - 高电子迁移率晶体管及其制造方法 - Google Patents

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Abstract

本发明提供了一种高电子迁移率晶体管，包括：衬底，形成于衬底上的氮化镓缓冲层、形成于氮化镓缓冲层上的AlxGa(1‑x)N势垒层、分别形成于AlxGa(1‑x)N势垒层上的栅极、源极及漏极，以及钝化层。在AlxGa(1‑x)N势垒层中，横向方向Al组分不同，从栅极端到漏极端Al组分逐渐减小。相对于现有技术，本发明的高电子迁移率晶体管具有横向Al组分不同的AlxGa(1‑x)N势垒层，在栅极边缘靠近漏极端的AlxGa(1‑x)N势垒层具有不同组分的特性。从栅极端到漏极端铝组分逐渐减小，从而能够减小电流崩塌效应。并且提高开启电压。本发明还提供了一种高电子迁移率晶体管的制造方法。

Description

高电子迁移率晶体管及其制造方法
【技术领域】
本发明涉及一种半导体器件领域，具体涉及一种具有横向组分不同的AlGaN势垒层的高电子迁移率晶体管(High Electron Mobility Transistor,HEMT)及其制造方法。
【背景技术】
半导体材料氮化镓(GaN)由于其拥有较大的禁带宽度、较高的临界击穿电场以及较高的电子饱和速度，被认为是一种制作大功率、高速半导体器件的优良半导体材料。
氮化镓基的半导体材料在高频大功率领域主要的应用是高电子迁移率晶体管(High Electron Mobility Transistor,HEMT)。作为直接带隙半导体材料，氮化镓(GaN)和氮化铝(AlN)的带隙可从3.4eV到6.2eV连续变化,形成掺杂、可调制的AlGaN/GaN的异质结结构；同时AlxGa(1-x)N的相对介电常数、禁带宽度也可以随着x连续可调。由于纤锌矿(wurtzite)结构的AlGaN和GaN晶体在(0001)方向不具备反转对称性，在此方向上存在自发极化效应，同时AlGaN和GaN的晶格常数不匹配导致的压电极化效应，禁带宽度不一样的AlGaN和GaN之间形成的异质结，由于这两种效应的叠加，使得在GaN一端形成高浓度的二维电子气。其中，电子气的浓度对器件性能有决定性影响，其浓度与氮化铝镓AlxGa(1-x)N中铝成分x值有密切关系。
对于HEMT器件，通过栅极(Gate)的电压，可以控制AlGaN/GaN界面的电子气浓度以及期间的开关。在漏源电压达到一定程度之后，器件的漏极电流相对于饱和电流会有下降的现象，这就是HEMT普遍存在的电流崩塌(Current Collapse)效应，电流崩塌效应会导致器件的性能退化。
目前AlGaN/GaN的HEMT器件中通过一定方法生长的AlGaN中的铝的成分一定。由于存在电流崩塌问题，同时由于AlGaN/GaN异质结的自发极化和压电极化效应，其开启电压为负，使其一般为增强型晶体管。
【发明内容】
鉴于以上内容，有必要提供一种可减小电流崩塌效应，并可提高开启电压的高电子迁移率晶体管及其制造方法。
一种高电子迁移率晶体管，包括：
衬底；
形成于所述衬底上的氮化镓缓冲层；
形成于所述氮化镓缓冲层上的AlxGa(1-x)N势垒层；
分别形成于所述AlxGa(1-x)N势垒层上的栅极、源极及漏极；以及
形成于源极与栅极和漏极与栅极之间的钝化层，其特征在于：
在所述AlxGa(1-x)N势垒层中，横向方向Al组分不同，从所述栅极端到所述漏极端Al组分逐渐减小。
一种高电子迁移率晶体管的制造方法，包括：
于一衬底上生长一成核层；
形成一氮化镓缓冲层；
定义一势垒层的区域，成长Al的组分不同的AlxGa(1-x)N势垒层；
去光阻，形成源极及漏极；
形成栅极，所述AlxGa(1-x)N势垒层中，栅极与漏极之间区域的Al的组分不同，并且，从栅极端到漏极端Al组分逐渐减小；
在源极与栅极和漏极与栅极之间形成钝化层。
相对于现有技术，本发明的高电子迁移率晶体管具有横向Al组分不同的AlxGa(1-x)N势垒层，在栅极边缘靠近漏极端的AlxGa(1-x)N势垒层具有不同组分的特性。从栅极端到漏极端铝组分逐渐减小，这种横向组分不同的势垒层结构能够减小电流崩塌效应。并且提高基于GaN基高电子迁移率晶体管的开启电压，有利于后续基于AlGaN/GaN的高电子迁移率晶体管的功放电路的设计。
【附图说明】
图1为本发明第一实施方式的高电子迁移率晶体管的剖面示意图。
图2为现有技术与本发明的高电子迁移率晶体管Id-Vg&Id-Vd特性曲线比较图。
图3为本发明其他实施方式的高电子迁移率晶体管的剖面示意图。
【具体实施方式】
下面结合附图和实施方式对本发明作进一步说明。
请参阅图1，本发明实施方式提供的高电子迁移率晶体管100包括衬底10、形成于所述衬底10上的成核层(图未示)、缓冲层20、势垒层30、源极40、漏极50、栅极60及钝化层70。
本实施方式中，所述衬底10的材料可以是蓝宝石(sapphire)、碳化硅(SiC)、硅(silicon)。所述成核层的材料可以是氮化铝(AlN)、氮化镓(GaN)或氮化铝镓(AlGaN)，成核层厚度为100nm～200nm之间。
所述缓冲层20为氮化镓(GaN)，其厚度范围为1.5um～3um。在本实施方式中，缓冲层20通过分子速外延(MBE)或者金属有机气相沉积(MOCVD)方法生长于成核层上。
所述势垒层30为氮化铝镓层，其厚度范围为10nm～40nm，所述氮化铝镓势垒层40的化学式为AlxGa(1-x)N，其中，Al的成分可调，x的值范围为0.15～0.35。在本实施方式中，所述势垒层30通过金属有机气相沉积(MOCVD)方法形成于缓冲层20上。AlxGa(1-x)N势垒层30在横向方向上Al的组分不同。
在其他实施方式中，还可以在势垒层30与缓冲层20之间形成一层厚度为1nm～2nm的AlN，作为界面的缓冲层。
所述源极40和漏极50为欧姆接触结构，分别形成在AlxGa(1-x)N势垒层30横向方向的两端。在本实施方式中，源极40和漏极50可以是钛、铝、镍或金(Ti、Al、Ni、Au)的金属堆叠层。
所述栅极60为肖特基接触结构，其形成在AlxGa(1-x)N势垒层30上。在本实施方式中，栅极60可以是镍或金(Ni、Au)的堆叠层。
在其他实施方式中，在形成源漏栅三端之前，还可以在AlxGa(1-x)N势垒层30上再淀积一层高介电常数材料层或者氮化镓层。
所述AlxGa(1-x)N势垒层30在横向方向上被分成两个部分，包括栅极60与源极40之间的第一势垒层31以及栅极60与漏极50之间的第二势垒层32。在第一势垒层31中Al的组分一定，第二势垒层32中Al的组分相对于第一势垒层31较小，并且从栅极60端到漏极50端铝组分逐渐减小。具体的，在第一势垒层31中，Al的组分为x＝0.3，在第二势垒层32中，从左至右Al的组分从0.3到0.25逐渐减小，其中临近漏极50区域的Al的组分为x＝0.25。在本实施方式中，在第二势垒层32中，具有五个不同组分阶梯。间隔为0.01/0.02μm。
请参阅图2，图2为现有的组分一定的AlxGa(1-x)N/GaN结构的HEMT与本发明的HEMT的Id-Vg&Id-Vd特性曲线比较图。从图中可以看出，本发明的组分不同的AlxGa(1-x)N/GaN结构的HEMT相对于现有技术的组分一定的AlxGa(1-x)N/GaN结构的HEMT有较大的开启电压；而且，在相同栅漏电压下，电流崩塌效应有所减小。
本发明的高电子迁移率晶体管100的制造方法包括以下几个步骤：
步骤一：提供一衬底10，在清洗干净的所述衬底10上生长一层成核层。所述衬底10的材料可以是蓝宝石(sapphire)、碳化硅(SiC)、硅(silicon)。所述成核层的材料可以是氮化铝(AlN)、氮化镓(GaN)或氮化铝镓(AlGaN)，所述成核层厚度为100nm～200nm之间。
步骤二：利用分子速外延(MBE)方法或者金属有机气相沉积(MOCVD)方法生长一层氮化镓缓冲层20，所述缓冲层20的厚度范围为1.5um～3um。
步骤三：利用光阻定义出的势垒层30的区域，成长Al的组分不同的AlxGa(1-x)N势垒层30。具体的：生长AlxGa(1-x)N的方法可以通过MOCVD的方法，通过控制三甲基铝(TMAl)、三甲基镓(TMGa)以及氨气(ammonia)的流量，控制Al的组分。三甲基铝(TMAl)、三甲基镓(TMGa)的流量可以为：0.6～33摩尔/分钟；氨气(ammonia)的流量可以为0.08～0.32摩尔/分钟。AlxGa(1-x)N势垒层30的厚度为10nm～40nm的。Al的成分可调，x的值范围为：0.15～0.35。
步骤四：去光阻，形成源极40及漏极50，所述源极40与所述漏极50为欧姆接触。具体的，定义出所述源极40及漏极50区域，用RIE方法去除氮化铝镓，然后淀积金属层，在进行快速热退火(RTA)，以便形成源极40及漏极50的欧姆接触，便于二维电子气(2DEG)在源极40及漏极50之间的传输。所述源极40与所述漏极50可以是钛、铝、镍或金(Ti、Al、Ni、Au)的金属堆叠层。
步骤五：形成栅极60，所述栅极60为肖特基接触结构。具体的，定义出栅极60区域，淀积栅极金属层，以便能够控制2DEG的传输。栅极金属层可以是镍或金(Ni、Au)的堆叠层。所述AlxGa(1-x)N势垒层30在栅极60与漏极50之间的Al的组分小于栅极60与源极40之间的Al的组分，并且，从栅极60端到漏极50端铝组分逐渐减小。
步骤六：在源极40、漏极50及栅极60形成之后，然后在源极40与栅极60和漏极50与栅极60之间形成钝化层70，所述钝化层70为一氮化硅(Si3N4)层，用于减小电流崩塌效应。
其他实施方式中，步骤三之前还包括形成一层厚度为1nm～2nm的界面缓冲层，所述界面缓冲层的材料为氮化铝(AlN)。
步骤五之后还包括淀积一高介电常数的材料层或者氮化镓层。
相对于现有技术，本发明的高电子迁移率晶体管100具有横向Al组分不同的AlxGa(1-x)N势垒层30，在栅极60边缘靠近漏极50端的AlxGa(1-x)N势垒层30具有不同组分的特性。从栅极60端到漏极50端铝组分逐渐减小，这种横向组分不同的势垒层结构能够减小电流崩塌效应。并且提高基于GaN基高电子迁移率晶体管100的开启电压，有利于后续基于AlGaN/GaN的高电子迁移率晶体管100的功放电路的设计。
请参阅图3，在其他实施方式中，高电子迁移率晶体管100的AlxGa(1-x)N势垒层30还可以是具有两段、三段、四段以及Al组分连续可调的结构。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种高电子迁移率晶体管，包括：
衬底；
形成于所述衬底上的氮化镓缓冲层；
形成于所述氮化镓缓冲层上的AlxGa(1-x)N势垒层；
分别形成于所述AlxGa(1-x)N势垒层上的栅极、源极及漏极；以及
形成于源极与栅极和漏极与栅极之间的钝化层，其特征在于：
在所述AlxGa(1-x)N势垒层中，横向方向Al组分不同，从栅极端到漏极端Al组分逐渐减小。
2.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述AlxGa(1-x)N势垒层在横向方向上被分成栅极与源极之间的第一势垒层以及栅极与漏极之间的第二势垒层，在第一势垒层中Al的组分一定，第二势垒层中Al的组分相对于第一势垒层较小，并且从栅极端到漏极端Al组分逐渐减小。
3.据权利要求2所述的高电子迁移率晶体管，其特征在于：在第一势垒层中，Al的组分为x＝0.3，在第二势垒层中，从栅极端到漏极端Al的组分从0.3到0.25逐渐减小。
4.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述衬底的材料为蓝宝石、碳化硅或硅，所述衬底与缓冲层之间还具有一成核层，所述成核层的材料为氮化铝、氮化镓或氮化铝镓，所述成核层厚度范围为100nm～200nm。
5.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述缓冲层厚度范围为1.5um～3um。
6.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述AlxGa(1-x)N势垒层的厚度范围为10nm～40nm，其中，Al的成分可调，x的值范围为0.15～0.35。
7.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述缓冲层与所述势垒层之间还具有一界面缓冲层，所述界面缓冲层的材料为氮化铝，所述氮化铝的厚度范围为1nm～2nm。
8.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述AlxGa(1-x)N势垒层与栅极、源极及漏极之间还具有一高介电常数材料层或氮化镓层。
9.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述源极/漏极欧姆接触，所述栅极肖特基接触。
10.一种高电子迁移率晶体管的制造方法，包括：
于一衬底上生长一成核层；
形成一氮化镓缓冲层；
利用光阻定义一势垒层的区域，成长Al的组分不同的AlxGa(1-x)N势垒层；
去光阻，形成源极及漏极；
形成栅极，所述AlxGa(1-x)N势垒层中，栅极与漏极之间区域的Al的组分不同，并且，从栅极端到漏极端Al组分逐渐减小；
在源极与栅极和漏极与栅极之间形成钝化层。
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