TW201501262A - 半導體封裝 - Google Patents

半導體封裝 Download PDF

Info

Publication number
TW201501262A
TW201501262A TW103104890A TW103104890A TW201501262A TW 201501262 A TW201501262 A TW 201501262A TW 103104890 A TW103104890 A TW 103104890A TW 103104890 A TW103104890 A TW 103104890A TW 201501262 A TW201501262 A TW 201501262A
Authority
TW
Taiwan
Prior art keywords
bonding
bonding layer
semiconductor package
copper
wiring pattern
Prior art date
Application number
TW103104890A
Other languages
English (en)
Other versions
TWI579993B (zh
Inventor
Kazutaka Takagi
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201501262A publication Critical patent/TW201501262A/zh
Application granted granted Critical
Publication of TWI579993B publication Critical patent/TWI579993B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

得到具有良好氣密性的半導體封裝，其翹曲或應變少，且不使製造工程複雜化而在構件之間形成有穩定的接合層。 將構成半導體封裝的構件之間予以接合時，使用含有錫等低融點金屬及銅之接合層，藉此在抑制構件翹曲或應變發生的溫度範圍內接合，而於接合後獲得高熔點，且將各構件構成為，作為各接合層的接合面之各構件的該面均成為平行的面，藉此讓各接合層的厚度方向全部為相同方向，而將形成接合層時之加壓方向，訂為層積各構件之方向的單一方向。

Description

半導體封裝 關連案相互參照
本申請案係以2013年4月15日申請之日本專利申請案特願2013-085233為基礎並享受其優先權利益，該申請案之所有內容被援用於此以作為參照。
本實施形態係有關容納半導體裝置等之半導體封裝。
包含半導體元件或其周邊電路等之半導體裝置，因考量組裝或散熱等，例如大多會容納於半導體封裝的內部，並將其氣密密封來使用。將半導體裝置容納於半導體封裝的內部時，會將半導體裝置藉由打線(bonding)等而固定於半導體封裝的基板上。
因此，此種半導體封裝，對於將半導體裝置打線時的溫度或半導體裝置運作時的溫度而言，在結構上必須十分穩定，故當組合半導體封裝時，像是會使用高熔點的(例如780℃以上)銀硬銲材(silver solder)等來將 各構件接合等，以比半導體裝置打線時、或半導體裝置運作時的溫度還充分高的溫度來將構件之間接合。
但，當使用銀硬銲材等的情形下，由於是在高溫下進行組裝，故可能會因素材相異的構件間之線膨脹係數不同等而造成翹曲或應變，使得半導體封裝的功能降低。
鑑此，本案申請人曾於日本特願2011-235385中為因應此一問題而進行提議。按照該JP2011-235385所揭示之技術，便能藉由比銀硬銲更為低溫(例如250~300℃左右)的接合工程來將半導體封裝的各構件之間接合，而且在接合後會形成具有可媲美銀硬銲材(例如750℃左右)之熔點的接合層，為一優良之技術。
惟在接合工程中，為了形成穩定的接合層，必須隔著接合層對構件之間加壓。但，對於每個接合部從相異的複數個方向同時加壓，在工程上有其困難，且會使接合工程更加複雜化。因此，希望可以藉由對同一方向(單一方向)之加壓，便能形成將構件之間接合的所有接合層。另，此時所形成之接合層，任一者之厚度方向均形成於同一方向(加壓方向)。
像這樣，希望有一種形狀、及構造之半導體封裝，係將半導體封裝的構件之間接合時，藉由對單一方向之加壓來形成所有接合層。
1‧‧‧半導體封裝
11‧‧‧基板
11a‧‧‧固定區域
12‧‧‧陶瓷框體
12a‧‧‧下側的開口面
12b‧‧‧上側的開口面
13a‧‧‧配線圖樣
13b‧‧‧配線圖樣
14‧‧‧金屬環
15a‧‧‧引線
15b‧‧‧引線
16a‧‧‧第1接合層
16b‧‧‧第2接合層
16c‧‧‧第3接合層
20‧‧‧電子零件
21‧‧‧電路基板
22‧‧‧導電圖樣
23‧‧‧導線
24‧‧‧蓋
121‧‧‧下側框體
122‧‧‧上側框體
[圖1]本實施形態之半導體封裝一實施例外觀示意立體圖。
[圖2]圖1示例之半導體封裝分解立體圖。
[圖3]圖1示例之半導體封裝的Ia-Ib截面模型化示意截面圖。
[圖4]圖1示例之半導體封裝的陶瓷框體構造一例示意分解立體圖。
[圖5]圖1示例之實施形態中，半導體裝置的組裝一例示意模型圖。
【發明內容及實施方式】
鑑於上述情況，本實施形態之目的在於提供一種半導體封裝，其翹曲或應變少，且不會使製造工程複雜化而可形成穩定的接合層，維持良好的氣密性。
為達成上述目的，本實施形態之半導體封裝，其特徴為，具備：平板狀的基板，於上面具有供半導體裝置固定之固定區域；陶瓷框體，由平面狀的上下2層的陶瓷框所構成，在下層的陶瓷框的上面形成作為端子之配線圖樣，在上層的陶瓷框當中相當於前述配線圖樣的兩端之部分，其框幅做成比前述下層的陶瓷框還細，藉此使前述配線圖樣的兩端於側壁露出而作為兼用做端子的形狀之側壁，且包圍前述固定區域而層積於前述基板上面之一方的開口面，係隔著第1接合層與前述基板上面接合；金 屬環，具有與前述陶瓷框體的另一方的開口面之框體的形狀相對應之形狀，層積於前述陶瓷框體的另一方的開口面且隔著第2接合層與該陶瓷框體接合；及引線，層積於前述配線圖樣上且隔著第3接合層與該配線圖樣接合；前述第1接合層、前述第2接合層、及前述第3接合層，其組成係含有錫(Sn)、銦(In)及鋅(Zn)當中的至少1種金屬及銅(Cu)，朝向前述接合層的厚度方向兩端之相向的2面的接合面的其中一方的面，前述金屬之含有量減少，而朝向同一方向，前述銅之含有量增加。
以下參照圖1至圖5，說明用以實施本實施形態之半導體封裝的最佳形態。
圖1為本實施形態之半導體封裝一實施形態的外觀示意立體圖，圖2為其分解立體圖。此外，圖3為沿著圖1中Ia-Ib之截面的模型化示意截面圖。該半導體封裝1，如該些圖中所示，具備：基板11、形成有配線圖樣13之陶瓷框體12、金屬環14、及與配線圖樣13接合之引線15。
又，基板11與陶瓷框體12是藉由接合層16a(第1接合層)來接合、陶瓷框體12與金屬環14是藉由接合層16b(第2接合層)來接合、配線圖樣13與引線15是藉由接合層16c(第3接合層)來接合，並被一體化而成為半導體封裝。此外，各接合層16(16a、16b、及16c)，其厚度方向係形成於同一方向。本實施形態中如圖3所示例般，各接合層的厚度方向均形成於紙面上的上 下方向，也就是層積各構件之方向。
基板11例如是藉由銅、或銅合金等而形成為 平板狀，在其上面具備供半導體裝置等固定之固定區域11a。陶瓷框體12具有包圍該固定區域11a之四角形框體形狀，下側的開口面12a與上側的開口面12b呈彼此平行之平面。又，以包圍固定區域11a的方式層積於基板11上，且以下側的開口面12a與基板11之接觸面作為接合面，隔著接合層16a與基板11接合。
此外，在陶瓷框體12的側壁，係貫穿框體內 外而形成2條配線圖樣13(13a、及13b)。該些配線圖樣13均形成於與平行之開口面即下側的開口面12a及上側的開口面12b互為平行的面上，且形成為上側的開口面12b側之表面露出。本實施形態中，是將陶瓷框體12中相向的側壁各自形成階梯狀，而在該階梯面上使配線圖樣13露出。
圖4揭示這樣的形狀的陶瓷框體12之形成方 法一例。該圖4所示之實例中，首先會形成陶瓷製之下側框體121、及上側框體122，以作為於上下具有平行之開口面的2個框體。將下側框體121做成寬幅的形狀，使得該2個框體在疊合時，下側框體121的上面會成為階梯面而露出。接著，在下側框體121的上面的內緣與外緣之間形成2條配線圖樣13a、及13b後，將上側框體122疊合，進一步將它們燒成而一體化，藉此便能得到本實施例之陶瓷框體12。
金屬環14所具有之形狀，係與陶瓷框體12 的上側的開口面12b側之框體形狀相對應，且例如使用在鐵(Fe)中調配鎳(Ni)及鈷(Co)而成之合金，即鐵鎳鈷合金(Kovar)材等。接著，層積於陶瓷框體12上側的開口面12b上，隔著接合層16b與陶瓷框體12接合。該金屬環14會減緩陶瓷框體12上側的開口面12b表面的凹凸或起伏，例如將該半導體封裝1容納於半導體裝置等後，進一步層積蓋(cap)等(未圖示)而密封時，會良好地維持其間的氣密性。
2個引線15(15a、及15b)，是在2條配線 圖樣13a及13b從陶瓷框體12朝外側露出之部位的表面上，隔著接合層16c而接合。該些引線15中例如使用銅或鐵鎳鈷合金材等，而成為端子，其用來對該半導體封裝1中容納之半導體裝置等透過配線圖樣13而連接訊號。
3個接合層16(16a、16b、及16c)均含有銅及作為低熔點金屬的錫，其組成係形成為，在各接合層的厚度方向兩端之相向的2面的接合面當中，朝向其中一方，錫的含有量減少且銅的含有量增加。本實施形態中，這樣的組成之接合層16，例如是藉由銅與錫的液相擴散(liquid phase diffusion)來形成。
銅與錫的液相擴散會在250℃~300℃的溫度範圍發生，故能夠比藉由銀硬銲材接合時之溫度(例如780℃以上)以更低的溫度形成接合層。因此，一體化做成封裝時，能夠抑制翹曲或應變的發生。而且，藉由銅與 錫的液相擴散而形成之化合物的熔點例如為750℃左右，可以媲美銀硬銲材之接合，故對於半導體裝置的打線溫度或運作溫度而言，構造上係為穩定。
形成各接合層16時，例如首先會在接合對象 的兩構件等的接合面的其中一方藉由濺鍍等形成銅層，而在另一方的接合面同樣以濺鍍等依序形成銅層、錫層之後，使接合面彼此以層積的方式接觸，並一面加壓一面加熱至必要的溫度範圍(例如250℃~300℃)。接著，維持此一狀態，則低熔點金屬的錫，會逐漸朝向層的厚度方向擴散至銅層。接著，讓此一狀態持續規定時間，藉此形成所需之接合層。
像這樣形成的接合層16中，在與錫逐漸擴散 之方向相對應之接合層的厚度方向上，錫之含有量逐漸減少，相對地，銅之含有量反而增加。此外，如上述般，亦能以包夾錫層的方式在兩側層積銅層來形成接合層，在此情形下，低熔點金屬的錫會逐漸朝該兩側的銅層擴散，故其含有量朝向接合層的厚度方向會呈現倒V字形變化。
此外，當低熔點金屬的錫未擴散至接合層的 端面的情形下，或是當接合面的構件本身為銅製而兼作為接合層的銅層的情形下等等，則接合後成為接合層的兩端面之接合面，會變為銅層。又，若為了防止接合面的氧化，而在接合對象的構件的接合面上例如利用金(Au)或鉑(Pt)形成金屬層來作為保護層後再形成上述接合層16的情形下，則接合層16中亦會含有該些金屬。另，作為 低熔點金屬，除了上述錫以外，使用銦(In)或鋅(Zn)，同樣也能形成液相擴散造成之接合層。
例如如日本特願2011-235385所揭示般，在 錫的情形下，若使接合金屬層的溫度成為比錫熔點232℃還高的250℃，則錫變為液相狀態，錫會朝固相的銅擴散。同時，銅亦會朝錫側擴散。其結果，銅與錫會形成含有錫大略15wt%以下的α固溶體之固溶體層。也就是說，接合金屬層21含有銅與錫的α固溶體。
舉例來說，固溶體若為含有90wt%的銅及 10wt%的錫之組成，則在大略330~820℃之溫度範圍不會發生相變化，能夠得到高接合強度。此外，在上述溫度範圍內形成之固溶體，不含有Cu6Sn5的金屬間化合物(η層)或Cu3Sn的金屬間化合物(ε層)，故會形成對衝撃等具有耐性之接合。
使低熔點金屬擴散的溫度，並不限於上述250 ℃~300℃之範圍，而是依低熔點金屬的種類而異。舉例來說，當使銦擴散的情形下，可在更低溫的範圍內實施，鋅的情形下，可在更高溫的範圍內使其擴散。
在欲接合之2個對象物的一方形成低熔點金 屬、另一方形成銅來形成接合，那麼便能夠形成低熔點金屬朝銅擴散，低熔點金屬的濃度於擴散方向減少這樣的接合。此外，在欲接合之2個對象物的雙方事先形成銅，更在其中一方形成低熔點金屬來形成接合，那麼便能夠形成低熔點金屬朝兩側的銅擴散這樣的接合。此外，在欲接合 之2個對象物的一方事先形成銅，然後再形成低熔點金屬，另一方的對象物本身以銅來構成，則也能夠形成低熔點金屬朝兩側的銅擴散這樣的接合。此外，在該些情形，若進一步夾持金或鉑等來接合，則低熔點金屬熔融時，會於液相中納入金或銀。另，接合形成時，也能設計成讓低熔點金屬全部擴散至接合金屬層，而不留下其固相。
如上述般構成之半導體封裝1，係基板11、 形成有配線圖樣13之陶瓷框體12、金屬環14、及引線15的各構件藉由上述組成之接合層16而接合，一體化成為半導體封裝1。將各構件之間接合時，在作為對象構件的接合面之部位，施以濺鍍等必要的處理後依序層積，並加壓、加溫以形成接合層。
此處，習知之半導體封裝等中，例如會將外 形呈四角形狀的訊號連接用之饋通(feedthrough)部設置於基板上，而為了使封裝的內外貫穿，有時會採用下述之形狀，即，在相當於本實施形態陶瓷框體12之框體的側壁上設置與饋通部外形相對應之缺口。像這類的情形下，在基板上用來將框體側壁與四角形狀的饋通部予以接合之接合面，會存在於饋通部的周圍4面(上下及兩側面)。 因此，在用來將上下面接合之接合層與2側面之接合層，其厚度方向會成為彼此正交之方向，故為了形成穩定的接合層，必須要有來自各個層的厚度方向，亦即不同方向的加壓。
相對於此，本實施形態中，為了一體化成為 半導體封裝而層積各構件時，係將各構件構成為，作為3個接合層16的各接合面之各構件的該面彼此平行，故3個接合層16(16a、16b、及16c)的厚度方向均成為相同方向，不會有成為不同厚度方向之接合層。因此，用來形成該些接合層16之加壓方向，可為層積各構件之方向，亦即在圖3截面圖中，相當於紙面上從上朝下方向之方向這樣的單一方向。是故，將各構件之間接合的3個接合層16，能夠藉由同一方向(構件的層積方向)之加壓來形成。
此外，各接合層例如能夠在250℃~300℃左 右的溫度範圍內形成，故各構件及半導體封裝不易發生翹曲或應變等，形成之接合層例如具有750℃左右的熔點，故對於在內部固定半導體裝置等時之溫度、或半導體裝置等之運作溫度而言，結構上會變得十分穩定。
如以上所說明般，本實施形態中，將各構件 之間接合而一體化成為半導體封裝時，係使用含有錫等低融點金屬及銅之接合層，來將各構件之間接合。該接合層於形成時雖需要加熱及加壓，但加熱溫度例如能夠訂為250℃~300℃左右，故能夠減低構件及半導體封裝的翹曲或應變等之發生。此外，有關於加壓方向，由於是將各構件的接合面構成為，各接合層的厚度方向皆成為相同方向，故任一接合層均可藉由朝層積各構件之方向加壓來形成，不會使製造工程複雜化，能夠以穩定的接合層將各構件之間接合。又，該接合層，例如具有750℃左右的高熔 點，故對於在封裝內固定半導體裝置等時之加熱溫度、或對於因運作中的半導體裝置等發熱而造成之溫度上昇而言，在結構上能夠維持充分的穩定性。
如此一來，便能得到具有良好氣密性的半導 體封裝，其翹曲或應變少，且不使製造工程複雜化而在構件之間形成有穩定的接合層。
圖5為本實施形態之半導體裝置的組裝一例 示意模型圖。在半導體封裝的零件載置部，載置有電子零件20與電路基板21。在電路基板21的表面形成有導電圖樣22，將電子零件20的電極與配線圖樣13(13a、13b)之間透過導線23而電性連接。又，在框體12上固定有蓋24。
以上已說明了本發明的數個實施形態，但該些實施形態僅是提出作為一例，並非意圖限定發明之範圍。該些新穎之實施形態，可藉由其他各種形態而實施，在不脫離發明要旨之範圍內，能夠進行種種省略、置換、變更。該些實施形態或其變形，均包含於發明之範圍或要旨中，且包含於申請專利範圍所記載之發明及其均等範圍內。
1‧‧‧半導體封裝
11‧‧‧基板
12‧‧‧陶瓷框體
14‧‧‧金屬環
13a‧‧‧配線圖樣
13b‧‧‧配線圖樣
15a‧‧‧引線
15b‧‧‧引線

Claims (6)

  1. 一種半導體封裝，其特徵為，具備：平板狀的基板，於上面具有供半導體裝置固定之固定區域；陶瓷框體，由平面狀的上下2層的陶瓷框所構成，在下層的陶瓷框的上面形成配線圖樣，在上層的陶瓷框當中相當於前述配線圖樣的兩端之部分，其框幅做成比前述下層的陶瓷框還細，藉此使前述配線圖樣的兩端露出而作為端子，且包圍前述固定區域而層積於前述基板上面之一方的開口面，係隔著第1接合層與前述基板上面接合；金屬環，具有與前述陶瓷框體的另一方的開口面之框體的形狀相對應之形狀，層積於前述陶瓷框體的另一方的開口面且隔著第2接合層與該陶瓷框體接合；及引線，層積於前述配線圖樣上且隔著第3接合層與該配線圖樣接合；前述第1接合層、前述第2接合層、及前述第3接合層，其組成係含有錫(Sn)、銦(In)及鋅(Zn)當中的至少1種金屬及銅(Cu)，且具有朝向前述接合層的厚度方向兩端之相向的2面的接合面的其中一方的面，前述金屬之含有量減少，而朝向同一方向，前述銅之含有量增加這樣的區域。
  2. 如申請專利範圍第1項之半導體封裝，其中，前述第1至第3接合層中前述金屬之含有量，係朝向前述2面的接合面的雙方而減少，前述銅之含有量，係朝向前述 2面的接合面的雙方而增加。
  3. 如申請專利範圍第2項之半導體封裝，其中，前述接合層的2面的接合面，係成為銅層。
  4. 如申請專利範圍第1項至第3項任一項之半導體封裝，其中，前述接合層含有金(Au)及鉑(Pt)的至少其中一者。
  5. 如申請專利範圍第1項之半導體封裝，其中，前述基板由銅或銅合金所構成，前述金屬環由在鐵(Fe)中調配鎳(Ni)及鈷(Co)而成之合金所構成，前述引線由在銅或鐵(Fe)中調配鎳(Ni)及鈷(Co)而成之合金所構成。
  6. 如申請專利範圍第1項之半導體封裝，其中，前述陶瓷框體的側面具有階梯狀之外形，前述配線圖樣形成為露出於該階梯面上。
TW103104890A 2013-04-15 2014-02-14 半導體封裝 TWI579993B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013085233A JP2014207388A (ja) 2013-04-15 2013-04-15 半導体パッケージ

Publications (2)

Publication Number Publication Date
TW201501262A true TW201501262A (zh) 2015-01-01
TWI579993B TWI579993B (zh) 2017-04-21

Family

ID=51671618

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103104890A TWI579993B (zh) 2013-04-15 2014-02-14 半導體封裝

Country Status (5)

Country Link
US (1) US9013034B2 (zh)
JP (1) JP2014207388A (zh)
KR (1) KR20140123893A (zh)
CN (1) CN104103600A (zh)
TW (1) TWI579993B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
US9728510B2 (en) 2015-04-10 2017-08-08 Analog Devices, Inc. Cavity package with composite substrate
JP6915556B2 (ja) * 2018-01-24 2021-08-04 三菱マテリアル株式会社 半導体モジュールの接合層、半導体モジュール及びその製造方法
JP2020009953A (ja) 2018-07-10 2020-01-16 住友電工デバイス・イノベーション株式会社 半導体装置
KR102325114B1 (ko) * 2019-12-06 2021-11-11 제엠제코(주) 반도체 패키지의 제조 방법
US20220044979A1 (en) * 2020-08-04 2022-02-10 Qorvo Us, Inc. Hermetic package for high cte mismatch
CN112366193B (zh) * 2020-11-02 2021-09-17 上海燧原智能科技有限公司 一种桥接芯片及半导体封装结构
US11823991B2 (en) * 2021-03-26 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Frames stacked on substrate encircling devices and manufacturing method thereof
CN115547939B (zh) * 2022-12-02 2023-03-17 合肥圣达电子科技实业有限公司 一种小体积大电流功率型陶瓷一体化外壳及制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608592A (en) * 1982-07-09 1986-08-26 Nec Corporation Semiconductor device provided with a package for a semiconductor element having a plurality of electrodes to be applied with substantially same voltage
US4649416A (en) * 1984-01-03 1987-03-10 Raytheon Company Microwave transistor package
US4831212A (en) * 1986-05-09 1989-05-16 Nissin Electric Company, Limited Package for packing semiconductor devices and process for producing the same
US5041695A (en) * 1989-06-01 1991-08-20 Westinghouse Electric Corp. Co-fired ceramic package for a power circuit
EP0434264B1 (en) * 1989-12-22 1994-10-12 Westinghouse Electric Corporation Package for power semiconductor components
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
US6301122B1 (en) * 1996-06-13 2001-10-09 Matsushita Electric Industrial Co., Ltd. Radio frequency module with thermally and electrically coupled metal film on insulating substrate
JP2003068916A (ja) * 2001-08-24 2003-03-07 Sumitomo Electric Ind Ltd 半導体素子収納用パッケージ
JP2005032834A (ja) 2003-07-08 2005-02-03 Toshiba Corp 半導体チップと基板との接合方法
JP2006013241A (ja) 2004-06-28 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置用パッケージ、および半導体装置
JP4791742B2 (ja) * 2005-03-25 2011-10-12 吉川工業株式会社 電子部品のはんだ接合方法
EP2159837B1 (en) * 2007-05-29 2018-01-17 Kyocera Corporation Electronic component storing package and electronic device
EP2157605B1 (en) * 2007-06-04 2016-07-13 Murata Manufacturing Co. Ltd. Electronic part apparatus and process for manufacturing the same
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
EP2458630B1 (en) 2010-11-18 2016-10-12 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
JP2012209334A (ja) 2011-03-29 2012-10-25 Toshiba Corp ミリ波帯用薄型パッケージおよびその製造方法
JP2013077741A (ja) 2011-09-30 2013-04-25 Toshiba Corp 半導体装置、接合金属層付き半導体素子、実装部材、並びに半導体装置の製造方法
JP5588419B2 (ja) 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP2013187303A (ja) 2012-03-07 2013-09-19 Toshiba Corp 半導体装置およびその製造方法、並びに実装部材
JP2013187418A (ja) 2012-03-08 2013-09-19 Toshiba Corp 半導体装置およびその製造方法、並びに実装部材
JP5976379B2 (ja) 2012-04-26 2016-08-23 株式会社東芝 電子機器及びその製造方法
JP2014049700A (ja) 2012-09-03 2014-03-17 Toshiba Corp 部材の接合構造およびその接合方法、パッケージ
JP2014053384A (ja) 2012-09-05 2014-03-20 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI579993B (zh) 2017-04-21
JP2014207388A (ja) 2014-10-30
US20140306334A1 (en) 2014-10-16
KR20140123893A (ko) 2014-10-23
CN104103600A (zh) 2014-10-15
US9013034B2 (en) 2015-04-21

Similar Documents

Publication Publication Date Title
TWI579993B (zh) 半導體封裝
TWI512914B (zh) Semiconductor package
US8143717B2 (en) Surface mount package with ceramic sidewalls
JP3009788B2 (ja) 集積回路用パッケージ
JP6283131B1 (ja) 電子デバイス及び電子デバイスの製造方法
JP4134893B2 (ja) 電子素子パッケージ
JP6360678B2 (ja) モジュールおよびその製造方法
JP2008034515A (ja) 電子装置およびパッケージ
JP2012094701A (ja) 半導体素子収納用パッケージおよびこれを備えたモジュール
JP5537119B2 (ja) 蓋体並びに蓋体の製造方法および電子装置の製造方法
JP2012156428A (ja) 電子部品収納用パッケージ、およびそれを備えた電子装置
JP6813682B2 (ja) 電子部品収納用パッケージ、電子装置および電子モジュール
JP6842433B2 (ja) 電子デバイス
JP2012248777A (ja) 素子収納用パッケージおよびこれを備えた半導体モジュール
JP2017059814A (ja) 電子部品収納用パッケージおよび電子装置
JP2005072421A (ja) 電子部品収納用パッケージおよび電子装置
JP2016051710A (ja) 配線基板、電子装置および積層型電子装置
WO2018110381A1 (ja) 電子モジュール
JP2015109353A (ja) パッケージ
JP2015029201A (ja) 圧電振動素子搭載用基板および圧電装置
JP2008177610A (ja) 電子素子パッケージ
KR20230096090A (ko) 실장 기판, 및 회로 기판
JPH03102862A (ja) 半導体装置
JP2016111246A (ja) 電子部品収納用パッケージ
JP2014143487A (ja) 実装構造体および圧電装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees