TW201320273A - 嵌埋電容元件之封裝基板及其製法 - Google Patents

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Abstract

一種嵌埋電容元件之封裝基板係包括：具有芯層、開口及線路層之本體、置於該開口中之第一電容元件；形成於該第一電容元件上之結合層、置於該結合層上之第二電容元件、以及設於該本體及該開口上以覆蓋該第一及第二電容元件之介電層。藉由結合層將第一及第二電容元件堆疊於本體之開口中，使單一層之芯層中嵌埋兩層之電容元件，以達到多功能之需求。本發明復提供該嵌埋電容元件之封裝基板之製法。

Description

嵌埋電容元件之封裝基板及其製法
　　本發明係有關一種封裝基板及其製法，尤指一種嵌埋電容元件之封裝基板及其製法。
　　隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為降低封裝高度以滿足產品微小化（或薄化）之需求，遂提供一具有開口之封裝基板中，再將半導體元件嵌埋於該開口中，而此種封裝件不僅能縮減整體半導體裝置之體積，且能提昇電性功能，遂成為一種封裝的趨勢。
　　請參閱第1A至1D圖，係為習知嵌埋電容元件之封裝基板1之製法。如第1A圖所示，提供一本體1a，該本體1a包含具有相對之第一表面10a與第二表面10b之芯層10、連通該第一及第二表面10a,10b之開口100、及形成於該第一及第二表面10a,10b上之線路層101，且該芯層10中復具有導電通孔102，以電性連接該第一及第二表面10a,10b上之線路層101。
　　接著，將一電容元件11置於該開口100中，且該電容元件11之左、右兩端具有電極墊110a,110b。
　　如第1B圖所示，於芯層10之第一表面10a、該電容元件11上側及開口100之部分壁面上形成第一介電材14a。
　　如第1C圖所示，壓合第二介電材（圖未示）於該芯層10之第二表面10b、該電容元件11下側及該開口100上，以令該第二介電材與該第一介電材14a合成為介電層14，以固定該電容元件11。
　　如第1D圖所示，於該介電層14上形成電性連通該電容元件11之線路增層結構16，且該線路增層結構16具有增層介電層160、設於該增層介電層160上之增層線路層161、及形成於該增層介電層160中之導電盲孔162，以藉由該導電盲孔162電性連接各該增層線路層161、該線路層101及電容元件11之電極墊110a,110b。
　　接著，於該線路增層結構16上形成絕緣保護層17，該絕緣保護層17具有複數開孔170，以外露該線路增層結構16之部分表面。
　　然，習知嵌埋電容元件之封裝基板1之製法中，嵌埋電容元件11之數量與密度受限於芯層10面積與線路層101及增層線路層161之設計，故一層芯層10內僅能嵌埋一層之電容元件11，導致封裝基板1之功能受限，難以達到多功能之需求。
　　再者，若為達到多功能之需求，往往需堆疊另一嵌埋電容元件之封裝基板，因而增加整體結構之高度，導致無法滿足產品微小化（或薄化）之需求。
　　因此，如何克服上述習知技術中之種種問題，實已成目前亟欲解決的課題。
　　鑑於上述習知技術之種種缺失，本發明係提供一種嵌埋電容元件之封裝基板，係包括：本體，係包含芯層、設於該芯層上之開口及形成於該芯層表面上之線路層；第一電容元件，係置於該開口中，且該第一電容元件之相對兩端具有第一電極墊；結合層，係形成於該開口中之第一電容元件上；第二電容元件，係置於該結合層上，與該第一電容元件收納於該開口中，且該第二電容元件之相對兩端具有第二電極墊；以及介電層，係設於該本體及該開口上，以覆蓋該第一電容元件及第二電容元件。
　　本發明復提供一種嵌埋電容元件之封裝基板之製法，係包括：提供一本體，該本體係包含芯層、設於該芯層上之開口及形成於該芯層表面上之線路層；將第一電容元件置於該開口中；於該第一電容元件上形成結合層；將第二電容元件置於該結合層上，使該第一及第二電容元件收納於該開口中；以及於該本體及該開口上形成介電層，以覆蓋該第一電容元件及第二電容元件。
　　由上可知，本發明之嵌埋電容元件之封裝基板及其製法，係藉由結合層將第一及第二電容元件堆疊於一本體之開口中，使單一層之芯層中嵌埋兩層之電容元件，以增加封裝基板對嵌埋電容元件之組合性與選擇性之功能，俾可達到多功能之需求。
　　再者，相較於習知技術，本發明因無需再堆疊另一嵌埋電容元件之封裝基板，即可達到多功能之需求，故本發明可降低整體結構之高度，因而有效滿足產品微小化（或薄化）之需求。
　　以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。　
　　須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、 “下”、 “左”、“右”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
　　請參閱第2A至2G圖，係為本發明嵌埋電容元件之封裝基板2之製法之剖視示意圖。
　　如第2A圖所示，提供一本體2a，該本體2a包含具有相對之第一表面20a與第二表面20b之芯層20、連通該第一及第二表面20a,20b之開口200、及形成於該第一及第二表面20a,20b上之線路層201a,201b，且該芯層20中復具有導電通孔202，以電性連接該第一及第二表面20a,20b上之線路層201a,201b。
　　接著，於該芯層20之第二表面20b上結合一承載件29，以封蓋該開口200之一側，再將一具有上、下側21a,21b之第一電容元件21置於該開口200中，使該第一電容元件21之下側21b結合於該承載件29上。於本實施例中，該第一電容元件21之左、右兩端係具有第一電極墊210a,210b，且該第一電極墊210a,210b係由上側21a延伸至下側21b，但有關第一電容元件之結構並無特別限制，特此述明。
　　如第2B圖所示，於該第一電容元件21之全部上側21a上形成結合層22。於本實施例中，該結合層22係為介電材或絕緣材。
　　如第2C圖所示，將一具有上、下側23a,23b之第二電容元件23以其下側23b置於該結合層22上，使該第一及第二電容元件21,23收納於該開口200中。於本實施例中，該第二電容元件23之左、右兩端係具有第二電極墊230a,230b，且該第二電極墊230a,230b係由上側23a延伸至下側23b，但有關第二電容元件之結構並無特別限制，特此述明。
　　如第2D圖所示，於該第二電容元件23位於該開口200端之一側形成第一介電材24a。於本實施例中，該第一介電材24a係覆蓋該芯層20之第一表面20a、線路層201a及第二電容元件23之上側23a，且該第一介電材24a延伸於該開口200之部分壁面與該第二電容元件23的左、右側面之間、及該開口200之部分壁面與該結合層22的左、右部分側面之間。
　　如第2E圖所示，移除該承載件29，以令該芯層20之第二表面20b、該第一電容元件21之下側21b及其上之第一電極墊210a,210b外露出該開口200。
　　如第2F圖所示，壓合第二介電材（圖未示）於該芯層20之第二表面20b、該第一電容元件21位於該開口200端之一側（如圖所示之下側21b）及該開口200上，使該第二介電材與該第一介電材24a合成為介電層24，以固定該第一及第二電容元件21,23。
　　所述之介電層24係形成於該芯層20之第一及第二表面20a,20b上，以覆蓋該第一電容元件21及第二電容元件23，且延伸於該開口200壁面與該第一電容元件21之間、該開口200壁面與該第二電容元件23之間、及該開口200壁面與該結合層22之間。
　　於另一實施態樣中，如第2F’圖所示，亦可先形成黏著材25於該第一電容元件21與該開口200壁面之間、該結合層22與該開口200壁面之間、及該第二電容元件23與該開口200壁面之間，以固定該第一及第二電容元件21,23，再於該芯層20之第一及第二表面20a,20b、該第一電容元件21之下側21b、及該第二電容元件23之上側23a上形成該介電層24’。
　　於該封裝基板2之後續製程中，可如第2G圖所示，係接續第2F圖製程，於該介電層24上（如圖所示之芯層20之第一及第二表面20a,20b上方）形成線路增層結構26a,26b，且該第一電容元件21及第二電容元件23均與該線路增層結構26a,26b電性連通。於本實施例中，該線路增層結構26a,26b係具有增層介電層260、設於該增層介電層260上之增層線路層261、及形成於該增層介電層260中之導電盲孔262，以藉由該導電盲孔262電性連接各該增層線路層261，且部分之導電盲孔262電性連接該線路層201a,201b、該第一電容元件21之第一電極墊210a,210b及第二電容元件23之第二電極墊230a,230b。
　　接著，於該線路增層結構26a, 26b上形成絕緣保護層27，該絕緣保護層27具有複數開孔270，以外露該線路增層結構26a,26b之最外層之增層線路層261之部分表面261a,261b。
　　本發明係將第一及第二電容元件21,23藉由結合層22以相堆疊收納於該開口200中，使單一層之芯層20中可嵌埋兩層之電容元件，不僅可增加嵌埋電容元件之組合性與選擇性之功能，且可避免嵌埋電容元件之數量與密度受限於芯層20面積與線路層及增層線路層之設計。
　　再者，本發明之製法因可於該開口200中堆疊收納複數個電容元件，而無需再堆疊另一嵌埋電容元件之封裝基板，即可達到多功能之需求，故有效降低整體結構之高度。
　　又，若該結合層22為介電材，可與該介電層24合成為一體，以具有較佳的結合力，而可更佳地固定該第一及第二電容元件21,23，進而提升產品之可靠度。
　　本發明復提供一種嵌埋電容元件之封裝基板2，係包括：具有芯層20、開口200及線路層201a,201b之本體2a、置於該開口200中之第一電容元件21、形成於該第一電容元件21上之結合層22、置於該結合層22上之第二電容元件23、以及設於該本體2a及該開口200上之介電層24,24’。
　　所述之本體2a中，該芯層20係具有相對之第一表面20a與第二表面20b，且該開口200連通該第一及第二表面20a,20b，又該芯層20中復具有導電通孔202，以電性連接該線路層201a,201b。
　　所述之第一電容元件21係收納於該開口200中，且其左、右兩端具有第一電極墊210a,210b。
　　所述之結合層22係僅位於該開口200中，且形成該結合層22之材料係為介電材或絕緣材。
　　所述之第二電容元件23係收納於該開口200中，且其左、右兩端具有第二電極墊230a,230b。
　　所述之介電層24,24’係設於該芯層20之第一及第二表面20a,20b與線路層201a,201b上，以覆蓋該第一電容元件21及第二電容元件23。於一實施例中，該介電層24復設於該第一電容元件21與該開口200壁面之間、及該第二電容元件23與該開口200壁面之間，以固定該第一及第二電容元件21,23。於另一實施例中，係以黏著材25形成於該第一電容元件21與該開口200壁面之間、及該第二電容元件23與該開口200壁面之間，以固定該第一及第二電容元件21,23。
　　所述之封裝基板2復包括設於該介電層24上之線路增層結構26a,26b、及設於該線路增層結構26a,26b上之絕緣保護層27，該第一及第二電容元件21,23均與該線路增層結構26電性連通，且該絕緣保護層27具有複數開孔270，以外露該線路增層結構26a,26b之部分表面261a,261b。
　　綜上所述，本發明之嵌埋電容元件之封裝基板及其製法，係藉由結合層將兩個電容元件收納於一本體之開口中，使單一層之芯層中嵌埋兩層之電容元件，以達到多功能之需求。
　　再者，本發明因無需再堆疊另一嵌埋電容元件之封裝基板，即可達到多功能之需求，故有效降低整體結構之高度，以滿足產品微小化（或薄化）之需求。
　　上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,2．．．封裝基板
1a,2a．．．本體
10,20．．．芯層
10a,20a．．．第一表面
10b,20b．．．第二表面
100,200．．．開口
101,201a,201b．．．線路層
102,202．．．導電通孔
11．．．電容元件
110a,110b．．．電極墊
14,24,24’．．．介電層
14a,24a．．．第一介電材
16,26a,26b．．．線路增層結構
160,260．．．增層介電層
161,261．．．增層線路層
162,262．．．導電盲孔
17,27．．．絕緣保護層
170,270．．．開孔
21．．．第一電容元件
21a,23a．．．上側
21b,23b．．．下側
210a,210b．．．第一電極墊
22．．．結合層
23．．．第二電容元件
230a,230b．．．第二電極墊
25．．．黏著材
261a,261b．．．表面
29．．．承載件
　　第1A至1D圖係為習知嵌埋電容元件之封裝基板之製法之剖視示意圖；以及
　　第2A至2G圖係為本發明嵌埋電容元件之封裝基板之製法之剖視示意圖；其中，第2F’係為第2F圖之另一實施態樣。
2．．．封裝基板
2a．．．本體
20．．．芯層
20a．．．第一表面
20b．．．第二表面
200．．．開口
201a,201b．．．線路層
202．．．導電通孔
21．．．第一電容元件
210a,210b．．．第一電極墊
22．．．結合層
23．．．第二電容元件
230a,230b．．．第二電極墊
24．．．介電層

Claims (19)

  1. 一種嵌埋電容元件之封裝基板，係包括：
    　　本體，係包含芯層、設於該芯層上之開口及形成於該芯層表面上之線路層；
    　　第一電容元件，係置於該開口中，且該第一電容元件之相對兩端具有第一電極墊；
    　　結合層，係形成於該開口中之第一電容元件上；
    　　第二電容元件，係置於該結合層上，與該第一電容元件收納於該開口中，且該第二電容元件之相對兩端具有第二電極墊；以及
    　　介電層，係設於該本體及該開口上，以覆蓋該第一電容元件及第二電容元件。
  2. 如申請專利範圍第1項所述之嵌埋電容元件之封裝基板，其中，該芯層中復具有導電通孔，以電性連接該線路層。
  3. 如申請專利範圍第1項所述之嵌埋電容元件之封裝基板，其中，該芯層復具有相對之第一表面與第二表面，且該開口連通該第一及第二表面。
  4. 如申請專利範圍第3項所述之嵌埋電容元件之封裝基板，其中，該介電層係設於該芯層之第一及第二表面上。
  5. 如申請專利範圍第1項所述之嵌埋電容元件之封裝基板，其中，該結合層之材料係為介電材或絕緣材。
  6. 如申請專利範圍第1項所述之嵌埋電容元件之封裝基板，其中，該介電層復設於該第一電容元件與該開口壁面之間、及該第二電容元件與該開口壁面之間，以固定該第一及第二電容元件。
  7. 如申請專利範圍第1項所述之嵌埋電容元件之封裝基板，復包括黏著材，係形成於該第一電容元件與該開口壁面之間、及該第二電容元件與該開口壁面之間，以固定該第一及第二電容元件。
  8. 如申請專利範圍第1項所述之嵌埋電容元件之封裝基板，復包括設於該介電層上之線路增層結構，且該第一電容元件及第二電容元件均與該線路增層結構電性連通。
  9. 如申請專利範圍第8項所述之嵌埋電容元件之封裝基板，復包括設於該線路增層結構上之絕緣保護層，該絕緣保護層具有複數開孔，以外露該線路增層結構之部分表面。
  10. 一種嵌埋電容元件之封裝基板之製法，係包括：
    　　提供一本體，該本體係包含芯層、設於該芯層上之開口及形成於該芯層表面上之線路層；
    　　將第一電容元件置於該開口中；
    　　於該第一電容元件上形成結合層；
    　　將第二電容元件置於該結合層上，使該第一及第二電容元件收納於該開口中；以及
    　　於該本體及該開口上形成介電層，以覆蓋該第一電容元件及第二電容元件。
  11. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，其中，該芯層中復具有導電通孔，以電性連接該線路層。
  12. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，其中，該芯層復具有相對之第一表面與第二表面，且該開口連通該第一及第二表面。
  13. 如申請專利範圍第12項所述之嵌埋電容元件之封裝基板之製法，其中，該介電層係壓合於該芯層之第一及第二表面上。
  14. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，其中，形成該結合層之材料係為介電材或絕緣材。
  15. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，其中，該介電層復形成於該第一電容元件與該開口壁面之間、及第二電容元件與該開口壁面之間，以固定該第一及第二電容元件。
  16. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，復包括於形成該介電層之前，形成黏著材於該第一電容元件與該開口壁面之間、及第二電容元件與該開口壁面之間，以固定該第一及第二電容元件。
  17. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，復包括於該介電層上形成線路增層結構，且該第一電容元件及第二電容元件均與該線路增層結構電性連通。
  18. 如申請專利範圍第17項所述之嵌埋電容元件之封裝基板之製法，復包括於該線路增層結構上形成絕緣保護層，該絕緣保護層具有複數開孔，以外露該線路增層結構之部分表面。
  19. 如申請專利範圍第10項所述之嵌埋電容元件之封裝基板之製法，其中，形成該介電層之製程係包括：
    　　於該第一電容元件位於該開口端之一側結合承載件；
    　　於該第二電容元件位於該開口端之一側形成第一介電材；
    　　移除該承載件；以及
    　　於該本體、該第一電容元件位於該開口端之一側、及該開口上形成第二介電材，以與該第一介電材形成該介電層。
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