JP2024521250A - 埋め込み可能な半導体ベースのキャパシタ - Google Patents

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Abstract

半導体ベースのキャパシタは、半導体材料を含む基板と、基板の表面の上に形成されている酸化物層と、酸化物層の少なくとも一部分の上に形成されている導電性層と、複数の別個の同一平面上の上側端子と、形成されている少なくとも１つの下側端子とを含むことが可能である。上側端子および少なくとも１つの下側端子のそれぞれは、回路基板などのような基板の中にキャパシタを埋め込むために、それぞれ、基板の上部表面および底部表面に沿って露出されることが可能である。半導体ベースのキャパシタは、優れた静電容量値を提供しながら、回路基板の中に埋め込み可能になるように十分に小型化されることが可能である。たとえば、基板の長さと幅との比は、約３：１から約１：３の範囲にあることが可能であり、基板の面積は、約３ｍｍ２未満であることが可能である。

Description

関連出願
本出願は、２０２１年５月１４日に出願された米国仮出願第６３／１８８，５２２号の優先権を主張し、それは、その全体が参照により本明細書に組み込まれている。
半導体ベースのキャパシタは、温度安定性、一般的に高い絶縁破壊電圧、および低い漏れ電流などのような、さまざまな利益を提供することが可能である。したがって、半導体ベースのキャパシタは、多種多様な用途において、とりわけ、実質的な機械的なおよび／または環境的なストレスにさらされたときの信頼性が望まれるかまたは必要である用途において、使用するのに望ましい可能性がある。しかし、既存の半導体ベースのキャパシタは、一般的に表面実装型になっており、基板（たとえば、プリント回路基板など）に実装されるときに貴重な表面積を占める。
小型は、広範な最新の電子デバイスによって直面される重要な設計問題のうちの１つである。電子デバイス設計者は、プリント回路基板（ＰＣＢ）のすべての１平方ミリメートルを使用することを迫られている。比較的に最近まで、ＰＣＢの片側だけが電子コンポーネントによって実施されることが可能であり、次いで、技術が改善されるにつれて、ＰＣＢの両側が使用されることが可能となった。ＰＣＢの内側への電子コンポーネントの埋め込みは、小型化の進化における次の論理的なステップおよび方向である。
しかし、既存の半導体ベースのキャパシタは、典型的には「フリップチップ」実装されており、チップの単一の表面の上に２つの端子を有する。「フリップチップ」実装されたキャパシタは、電子コンポーネントの中の増加された表面積を占める可能性がある。その理由は、端子が一般的に同一平面上にあり、したがって、回路基板などのようなコンポーネントに連結するために、両方の端子が長さ方向および幅方向にスペースを占めるからである。この実装構成は、たとえば、キャパシタを形成するために２つの同一平面上の端子との接続を必要とすることによって、キャパシタが占める可能性のある表面積の増加に起因して、回路基板の中にキャパシタを埋め込むときに望ましくない可能性がある。
そのうえ、電子コンポーネントのさまざまな用途（たとえば、軍事、航空宇宙、および産業用途など）は、機械的なおよび環境的なストレスにコンポーネントをさらしながら電子コンポーネントの信頼性を必要とする。スルーホール実装（たとえば、孔部を穿孔し、ＰＣＢを通して軸線方向にまたは半径方向にコンポーネントリード線を固定する）は、増加された機械的なおよび／または環境的なストレスの下での電子コンポーネント間の接続の信頼性を保証するために、以前からこれらの用途において使用されてきた。しかし、スルーホール実装は、一般的に、半導体ベースのキャパシタ（たとえば、薄膜キャパシタ）のために使用されない可能性がある。その理由は、孔部を穿孔するプロセスが、チップへの物理的な損傷（たとえば、亀裂または反りなど）を引き起こすことによって、キャパシタの完全性を損なう可能性があるからである。
したがって、基板（たとえば、プリント回路基板など）の中に埋め込まれるように十分に小型化されている、半導体ベースのキャパシタに対する必要性が現在存在している。
本開示の１つの実施形態によれば、埋め込み可能なキャパシタは、半導体材料を含む基板と、基板の上に形成されている導電性層と、基板と導電性層との間の介在層とを含むことが可能である。介在層は、酸化物層および絶縁体層のうちの１つまたは複数を含む。キャパシタは、導電性層の上に形成されている複数の別個の同一平面上の上側端子と、基板の上部表面の反対側の基板の底部表面の上に形成されている下側端子とをさらに含むことが可能である。基板は、第１の方向に延在する長さと、第１の方向に対して垂直の第２の方向に延在する幅とを有することが可能である。長さと幅との比は、約３：１から約１：３の範囲にあることが可能であり、基板の面積は、約３ｍｍ２未満であることが可能である。
本開示の別の実施形態によれば、回路基板は、実装表面を画定する基板を含むことが可能であり、凹んだ開口部が、実装表面の中に提供されることが可能である。回路基板は、凹んだ開口部の中に埋め込まれているキャパシタを含むことが可能である。キャパシタは、半導体基板と、半導体基板の上部表面の上に形成されている複数の別個の同一平面上の上側端子と、基板の上部表面反対側の半導体基板の底部表面の上に形成されている少なくとも１つの下側端子とを含むことが可能である。基板は、第１の方向に延在する長さと、第１の方向に対して垂直の第２の方向に延在する幅とを有することが可能である。基板の面積は、約３ｍｍ２未満であることが可能である。
本開示の別の実施形態によれば、基板の中にキャパシタを埋め込む方法は、基板の表面の中に凹んだ開口部を含む基板を提供するステップと；キャパシタを提供するステップと；凹んだ開口部の中にキャパシタを挿入するステップと；キャパシタの上側端子のうちの少なくとも１つと基板を電気的に接続するステップとを含むことが可能である。キャパシタは、半導体基板と；半導体基板の上部表面の上に形成されている複数の別個の同一平面上の上側端子と；基板の上部表面の反対側の半導体基板の底部表面の上に形成されている少なくとも１つの下側端子とを含むことが可能である。半導体基板は、第１の方向に延在する長さと、第１の方向に対して垂直の第２の方向に延在する幅とを有することが可能である。半導体基板の面積は、約３ｍｍ２未満であることが可能である。
当業者を対象とする本発明の完全で実施可能にする開示（その最良の形態を含む）は、本明細書の残りの部分において、より具体的に記載されており、それは、添付の図を参照している。
本開示の態様によるキャパシタの側面切断図である。 本開示の態様によるキャパシタの別の実施形態の側面切断図である。 図１Ａのキャパシタおよび図１Ｂのキャパシタの上から見下ろした図である。 図１Ａのキャパシタおよびプリント回路基板などのような実装表面を含む、埋め込まれているキャパシタアッセンブリの側面切断図である。 本開示の態様によるキャパシタを形成するための方法のフローチャートである。
本明細書および図面における参照文字の繰り返しの使用は、本発明の同じまたは同様の特徴または要素を表すことを意図している。
本考察は、単に例示的な実施形態の説明に過ぎず、本発明のより広い態様を限定するものとして意図されておらず、そのより広い態様は、例示的な構築において具現化されていることが当業者によって理解されるべきである。
一般的に言えば、本発明は、基板（たとえば、回路基板など）の中へ埋め込まれるように構成されている離散的な上側端子を有する、半導体ベースのキャパシタを対象とする。例として、キャパシタは、一般的に、十分に小型化されてサイズ決めされることが可能であり、それが回路基板の中の凹んだ開口部の中に埋め込まれることが可能であるようになっている。回路基板の中にキャパシタを埋め込むことは、回路基板の表面の上に大幅な省スペースの利益を提供することが可能であり、それによって、電子コンポーネントの密度を増加させ、および／または、電子デバイスのさらなる小型化を可能にする。
たとえば、回路基板の中へ埋め込まれるようにするために、キャパシタチップは、約１００ミクロンから約１６０ミクロンの範囲にある、たとえば、約１１０ミクロンから約１５５ミクロンの範囲などにある、たとえば、約１２０ミクロンから約１５０ミクロンの範囲などにある全体的な厚さを有することが可能である。
キャパシタチップは、第１の方向に延在する長さと、第１の方向に対して垂直の第２の方向に延在する幅とを有することが可能である。長さおよび幅は、それぞれ、１７５０ミクロン未満とすることができ、たとえば、１０００ミクロンなど未満とすることができ、たとえば、５００ミクロンなど未満とすることができる。長さおよび幅は、それぞれ、２５０ミクロンよりも大きいものとすることができ、たとえば、３５０ミクロンなどよりも大きいものとすることができ、たとえば、５００ミクロンなどよりも大きいものとすることができる。キャパシタチップ（たとえば基板）は、３ｍｍ２よりも小さい、たとえば、１ｍｍ２などよりも小さい、たとえば、０．５ｍｍ２などよりも小さい、および、０．０５ｍｍ２よりも大きい、たとえば、０．１ｍｍ２などよりも大きい、たとえば、０．２５ｍｍ２などよりも大きい表面積を有することが可能である。
さらに、長さと幅との比は、約３：１から約１：３の範囲にあることが可能であり、たとえば、約２：１から１：２などの範囲にあることが可能であり、たとえば、１：１であることが可能である。たとえば、約１：１の長さと幅との比は、概して正方形の形状を有するチップを表すことが可能である。
一方、上記に説明されているように、キャパシタチップの面積に応じて、ならびに、キャパシタを形成するために使用される材料の誘電率および特性を含む追加的な要因に応じて、キャパシタは、約０．１ｐＦから約１８００ｐＦの間の範囲にある、たとえば、約１ｐＦから約１５００ｐＦの範囲などにある、たとえば、約１０ｐＦから約１０００ｐＦの範囲などにある静電容量値を維持することが可能である。
当業者が容易に認識することとなるように、および、さらに詳細に下記に説明されているように、静電容量は、キャパシタの単位面積当たりの静電容量にキャパシタの表面積を掛けることによって決定されることが可能である。単位面積当たりの静電容量は、誘電率に自由空間の誘電率を掛けたものを誘電体厚さによって割ることによって計算されることが可能であり、すなわち、静電容量は、誘電体の厚さに反比例している。したがって、静電容量値は、誘電体の厚さを変化させること、キャパシタの表面積を変化させること、または、それらの組み合わせのいずれかによって増大されることが可能である。本発明における誘電体厚さは、約１００ｎｍから約５０００ｎｍの範囲にあることが可能であり、たとえば、約５００ｎｍから約３０００ｎｍの範囲などにあることが可能であり、たとえば、約１０００ｎｍから約２０００ｎｍの範囲などにあることが可能である。
そのうえ、さらに詳細に下記に説明されることとなるように、本発明のキャパシタは、電極層間に形成された絶縁体層と酸化物層の両方をさらに含むことが可能である。追加的な絶縁体層が存在しているときに、静電容量値は、絶縁体層を備えないキャパシタと比較して増加することが可能である。たとえば、絶縁体層を備えない静電容量値と絶縁体層を備えた静電容量値との比は、約１：１．５であることが可能である。換言すれば、電極間に追加的な絶縁体層を備えた本発明のキャパシタを提供することは、約１．５倍だけ静電容量値を増加させることが可能である。
キャパシタは、半導体材料（たとえば、シリコン、ガリウムヒ素、ゲルマニウム、炭化ケイ素、チタン酸ストロンチウム、および／または、それらの混合物など）を含む基板を含むことが可能である。基板は、１つまたは複数の適切なドーパント（たとえば、ホウ素、ヒ素、リン、ガリウム、アルミニウム、インジウム、およびアンチモンなど）をドープされることが可能である。基板は、上部表面および底部表面を有するモノリシックの基板として形成されることが可能である。基板の表面（たとえば、上部表面および底部表面）は、一般的に滑らかになっていることが可能である。たとえば、基板の表面は、細孔またはトレンチなどがないものとすることが可能である。基板は、モノリシックの基板の上部表面および底部表面に対して垂直である（直交する）１対の端部表面を有することが可能である。基板は、１対の側部表面をさらに有することが可能であり、１対の側部表面は、モノリシックの基板の上部表面および底部表面に対して垂直であり（直交する）、また、端部表面に対して垂直である（直交する）。１対の端部表面および１対の側部表面は、終端部（端子を含む）がないものとすることが可能である。
本明細書で使用されているように、「概して」という用語（たとえば、「概して滑らか」または「概して等しい」）は、特質が正確にまたは完璧に滑らかであることまたは等しいことを必ずしも意味するわけではなく、それぞれの層がキャパシタの中の隣接する層に均一に接続されている場合には、および／または、基板（たとえば、回路基板など）に実装されているときに、小さな差異を許容し得る。
本明細書で使用されているように、第２の層の「上に形成されている」第１の層は、モノリシックの基板の厚さ方向（すなわち、ｚ方向）に関して、第１の層が第２の層の上に配置されていることを指す可能性がある。第１の層は、第２の層と直接的に接触していてもよい。しかし、第１の層および第２の層が互いに直接的に接触しないように、中間層がそれらの間に形成されてもよい。
キャパシタは、基板の上部表面の上に形成されている酸化物層を含むことが可能である。酸化物層は、本明細書で説明されている半導体材料の酸化物であるかまたはそれを含むことが可能である。たとえば、基板は、シリコン半導体基板であることが可能であり、酸化物層は、酸化ケイ素であるかまたはそれを含むことが可能である。いくつかの実施形態において、酸化物層は、基板の上部表面の上にインサイチュで成長させられることが可能であり、酸化物層が基板の上部表面と直接的に接触するようになっている。酸化物層は、酸化物層の表面の上に概して均一な厚さを有することが可能である。たとえば、酸化物層の平均厚さは、酸化物層を横切って２０％未満だけ変化することが可能であり、いくつかの実施形態において、１０％未満だけ変化することが可能であり、いくつかの実施形態において、５％未満だけ変化することが可能である。望まれる場合には、酸化物層の形状を画定するために、リソグラフィ（たとえば、フォトリソグラフィ）技法が使用されることが可能である。たとえば、酸化物層の一部分は、エッチングを通して除去されることが可能であり、酸化物層が所望の通りに形状決めされるようになっている。
キャパシタは、酸化物層の少なくとも一部分の上に形成されている導電性層を含むことが可能である。導電性層は、酸化物層の周囲の中に含有されることが可能である。導電性層は、基板との直接的な接触および／または直接的な電気的接続がないものとすることが可能である。導電性層は、金属（たとえば、銅、金、アルミニウム、銀、ニッケル、またはそれらの混合物など）であるかまたはそれを含むことが可能である。
キャパシタは、任意選択で、酸化物層の上に形成されている絶縁体層をさらに含むことが可能である。絶縁体層は、導電性層と酸化物層との間の介在層であることが可能である。絶縁体層は、窒化ケイ素および／または本明細書で説明されている他の電気絶縁材料であるかまたはそれを含むことが可能である。絶縁体層は、酸化物層の表面の上に概して均一な厚さを有することが可能である。たとえば、酸化物層の平均厚さは、絶縁体層を横切って２０％未満だけ変化することが可能であり、いくつかの実施形態において、１０％未満だけ変化することが可能であり、いくつかの実施形態において、５％未満だけ変化することが可能である。酸化物層の上に形成されている絶縁体層を提供することによって、キャパシタの信頼性が実質的に改善されることが可能である。具体的には、酸化物層の中のおよび／または絶縁体層の中の任意の潜在的な欠陥（たとえば、細孔）は、ｚ方向に整合されている可能性が低い。たとえば、絶縁体層は、酸化物層の表面の中の任意の欠陥、孔部、または不完全部をカバーまたは充填することが可能である。結果として、酸化物層の上に絶縁体層を形成することは、キャパシタが短絡することとなる可能性を大幅に低減させることが可能である。したがって、上記に説明されているように、キャパシタの静電容量値は、酸化物層の上に形成されている絶縁体層を提供することによって増加されることが可能である。たとえば、静電容量値は、絶縁体が酸化物層の上に形成されているときに最大で１．５倍だけ増加されることが可能である。
本発明のキャパシタは、薄膜キャパシタ（すなわち、１つまたは複数の薄膜層を有する）として形成されることが可能である。たとえば、導電性層、酸化物層、および絶縁体層は、それぞれ、薄膜層としてそれぞれ形成されることが可能である。薄膜コンポーネントは、さまざまな適切な材料から形成されることが可能である。薄膜キャパシタは、１つまたは複数の導電性層を含むことが可能である。導電性層は、さまざまな適切な導電性材料を含むことが可能である。例示的な導電性材料は、銅、ニッケル、金、スズ、鉛、パラジウム、銀、および、それらの合金を含む。しかし、薄膜製作に適切な任意の導電性金属材料または非金属材料が使用されることが可能である。
薄膜コンポーネントの層は、約５０マイクロメートル以下の厚さを有することが可能であり、いくつかの実施形態において、２０マイクロメートル以下の厚さを有することが可能であり、いくつかの実施形態において、１０マイクロメートル以下の厚さを有することが可能であり、いくつかの実施形態において、５マイクロメートル以下の厚さを有することが可能である。たとえば、いくつかの実施形態において、薄膜コンポーネントの厚さは、約０．０２５マイクロメートルから約５０マイクロメートルの範囲にあることが可能であり、いくつかの実施形態において、約０．１マイクロメートルから約２０マイクロメートルの範囲にあることが可能であり、いくつかの実施形態において、約０．３マイクロメートルから約１０マイクロメートルの範囲にあることが可能であり、いくつかの実施形態において、約１マイクロメートルから約５マイクロメートルの範囲にあることが可能である。
薄膜コンポーネントは、さまざまな適切なサブトラクティブ法、セミアディティブ法、またはフルアディティブ法を使用して、精密に形成されることが可能である。たとえば、物理堆積および／または化学堆積が使用されることが可能である。たとえば、いくつかの実施形態において、薄膜コンポーネントは、スパッタリング（物理堆積の一種）を使用して形成されることが可能である。しかし、たとえば、プラズマ強化化学堆積（ＰＥＣＶＤ）、無電解メッキ、および電気メッキを含む、さまざまな他の適切なプロセスも使用されることが可能である。薄膜コンポーネントの所望の形状を作り出すために、リソグラフィマスクおよびエッチングが使用されることが可能である。反応性ガスもしくは非反応性ガス（たとえば、アルゴン、窒素、酸素、塩素、三塩化ホウ素）のプラズマを使用するドライエッチング、および／または、ウェットエッチングを含む、さまざまな適切なエッチング技法が使用されることが可能である。
いくつかの実施形態において、キャパシタは、カプラの底部表面に沿って露出されている第１の（たとえば、下側）保護層、および／または、カプラの上部表面に沿って露出されている第２の（たとえば、上側）保護層を含むことが可能である。たとえば、下側保護層は、基板の下側表面の上に形成されることが可能である。いくつかの実施形態において、上側保護層は、導電性層の上に形成されることが可能である。第１の保護層および／または第２の保護層は、ポリマー材料（たとえば、ポリイミド）、ＳｉＮＯ、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ベンゾシクロブテン（ＢＣＢ）、またはガラスの層を含むことが可能である。１つの特定の実施形態において、保護層は、ＢＣＢを含むことが可能である。下側保護層および／または上側保護層は、約１ミクロンから約５０ミクロンの範囲にある厚さを有することが可能であり、いくつかの実施形態において、約５ミクロンから約４０ミクロンの範囲にある厚さを有することが可能であり、いくつかの実施形態において、約１０ミクロンから約３０ミクロンの範囲にある厚さを有することが可能である。
本明細書で使用されているように、「複数」という用語は、少なくとも２つ以上を意味している。たとえば、複数の上側端子は、少なくとも２つの、少なくとも４つの、少なくとも６つの、少なくとも８つの、または、少なくとも１０個のもしくはそれ以上の上側端子を含むことが可能である。複数の上側端子は、２から５０の任意の整数値を含むことが可能である。たとえば、さらに詳細に下記に説明されているように、および、図２に示されているように、１つの実施形態では、複数の上側端子は、１６個の上側端子を含むことが可能である。
本明細書で使用されているように、「複数」という用語は、少なくとも２つ以上を意味している。たとえば、複数の上側端子は、少なくとも２つの、少なくとも４つの、少なくとも６つの、少なくとも８つの、少なくとも１０個のもしくはそれ以上の上側端子を含むことが可能である。複数の上側端子は、２から５０の任意の整数値を含むことが可能である。たとえば、さらに詳細に下記に説明されているように、および、図２に示されているように、１つの実施形態では、複数の上側端子は、１６個の上側端子を含むことが可能である。
複数の上側端子は、別個の同一平面上の３次元構造体から形成されることが可能である。３次元構造体は、ピラー、バンプ、スタッド、またはカラムなどとして説明されることが可能である。上側端子は、導電性金属（たとえば、銅、金、またはアルミニウムなど）から形成されることが可能である。たとえば、上側端子は、メッキによって形成されることが可能である。上側端子は、約１ミクロンから約１０ミクロンの範囲にある、たとえば、約２ミクロンから約８ミクロンの範囲などにある、たとえば、約３ミクロンから約７ミクロンの範囲などにある、ｚ方向への厚さを有することが可能である。１つの特定の実施形態において、上側端子は、約５ミクロンから７ミクロンの範囲にある厚さを有することが可能である。
キャパシタを基板に接続するときに（たとえば、回路基板の中にキャパシタを埋め込むときに）、上側端子は、キャパシタの完全性を犠牲にすることなく、さまざまな公知の手段で接続性を提供するためにレーザ穿孔されることが可能である。
キャパシタは、基板の底部表面の上に形成されている１つまたは複数の下側端子をさらに含むことが可能である。下側端子は、基板の周囲の中に含有されることが可能である。下側端子は、材料の単一の層として、または、複数の別個の同一平面上の３次元構造体として形成されることが可能である。下側端子は、導電性金属（たとえば、銅、金、またはアルミニウムなど）から形成されることが可能である。たとえば、下側端子は、メッキによって形成されることが可能である。下側端子は、キャパシタの完全性を犠牲にすることなく、さまざまな公知の手段で接続性を提供することが可能である。
いくつかの実施形態において、キャパシタは、第１の方向（たとえば、ｘ方向）および第２の方向（たとえば、ｙ方向）において複数の別個の同一平面上の上側端子と整合されている複数の別個の同一平面上の下側端子を含むことが可能である。
キャパシタは、上記に説明されているように、導電性層の上に形成されている上側保護層と、基板の底部表面の上に形成されている下側保護層とをさらに含むことが可能である。複数の上側端子のそれぞれは、基板の上部表面に直交する垂直方向に上側保護層を通って延在することが可能である。少なくとも１つの下側端子は、基板の下側表面に直交する垂直方向に下側保護層を通って延在することが可能である。端子は、キャパシタを実装するときに、電気的接続のために保護層を通して露出されることが可能である。
本発明のいくつかの態様において、上側端子および下側端子は、たとえば、銅メッキなどによって、銅から形成されることが可能である。典型的には、銅は露出されるときに酸化しやすいので、固体の銅は、電子コンポーネントの露出された終端部を形成するのに適切な材料でない可能性がある。そうであるので、はんだ材料（たとえば、銅、スズ、および金の合金など）は、電子コンポーネント（たとえば、キャパシタなど）の電気的な終端部を形成するために使用されることが多い。しかし、本発明者らは、（たとえば、上側端子を形成するために導電性層の上に、および／または、下側端子を形成するために半導体基板の底部表面の上に、固体の銅をメッキすることによって、）埋め込み可能なキャパシタの上側端子および下側端子を銅から形成することが、キャパシタが基板の中に埋め込まれているときに酸化のリスクなしに優れた電気的接続を提供することが可能であることを見出した。たとえば、上側端子および下側端子は、さらに詳細に下記に説明されることとなるように、回路基板との、および／または、回路基板に実装されている追加的な電子コンポーネントとの直接的な電気的接続を形成するためにレーザ穿孔されることが可能である。
キャパシタは、プリント回路基板の中に埋め込まれるように構成されることが可能である。上側端子および１つまたは複数の下側端子は、上部表面および底部表面に沿って露出されることが可能であり、モノリシックの基板の上部表面および底部表面の周囲の中にそれぞれ含有されることが可能である。
本発明は、回路基板（たとえば、プリント回路基板など）にさらを対象とする。回路基板は、任意の適切な材料（たとえば、ＦＲ４またはポリテトラフルオロエチレンなど）から形成されることが可能である。１つまたは複数の電子コンポーネント（たとえば、キャパシタ、抵抗器、トランジスター、スイッチ、および／または他の電子コンポーネントなど）が、回路基板に実装されることが可能である。本明細書で使用されているように、回路基板に「実装される」は、電気的な接続性を提供する、回路基板への任意のタイプの接続を含むことが可能である（たとえば、回路基板の表面への表面実装、または、回路基板の中への埋め込みなど）。
回路基板は、回路基板の実装表面（たとえば、上側表面または下側表面など）の中に凹んだ開口部を有することが可能である。凹んだ開口部は、回路基板の中に埋め込まれることとなる電気コンポーネントを受け入れるように構成されることが可能である。たとえば、キャパシタは、回路基板の中に埋め込むために、凹んだ開口部の中に挿入されることが可能である。キャパシタの１つまたは複数の導電性の終端部は、回路基板に連結されることが可能である。たとえば、１つまたは複数のビアが、終端部の中に、終端部の上に、または終端部を通して形成され、回路基板の１つまたは複数の導電性トレースと、および／または、回路基板に実装されている１つもしくは複数の電子コンポーネントと、キャパシタを電気的に接続することが可能である。
基板（たとえば、回路基板）の中にキャパシタを埋め込む方法は、基板の表面の中に凹んだ開口部を含む基板（たとえば、回路基板など）を提供するステップと；キャパシタを提供するステップと；凹んだ開口部の中にキャパシタを挿入するステップと；キャパシタの端子のうちの少なくとも１つと基板を電気的に接続するステップとを含むことが可能である。キャパシタは、半導体基板と；半導体基板の上部表面の上に形成されている複数の別個の同一平面上の上側端子と；基板の上部表面の反対側の半導体基板の底部表面の上に形成されている少なくとも１つの下側端子とを含むことが可能であり、キャパシタは、第１の方向に延在する長さと、第１の方向に対して垂直の第２の方向に延在する幅とを有することが可能であり、さらに、キャパシタの面積は、約３ｍｍ２未満であることが可能である。保護材料の１つまたは複数の層は、キャパシタの挿入の後に、凹んだ開口部の中に挿入されるかまたは塗布されることが可能である。たとえば、保護材料の１つまたは複数の層は、キャパシタの露出された上側端子を取り囲むことが可能である。そのような実施形態では、上側端子は、空気に露出されないように保護されることが可能である。
図１Ａは、本開示の態様によるキャパシタ１００の斜視図である。さらに詳細に下記に説明されているように、キャパシタ１００は、埋め込み可能であってもよく、たとえば、キャパシタ１００は、基板（たとえば、プリント回路基板など）の中へ埋め込まれることが可能である。キャパシタ１００は、半導体材料（たとえば、シリコンなど）を含む基板１０２を含むことが可能である。基板１０２は、上側表面１０４および下側表面１０６を有することが可能である。キャパシタ１００は、酸化物層１０８を含むことが可能であり、酸化物層１０８は、基板１０２の表面（たとえば、上側表面１０４）の上に形成されている。酸化物層１０８は、酸化ケイ素（ＳｉＯ２）から形成されることが可能である。キャパシタ１００は、酸化物層１０８および／または絶縁体層１１０の少なくとも一部分の上に形成されている上側導電性層１１２を含むことが可能である。上側導電性層１１２は、基板１０２との直接的な接触および／または直接的な電気的接続がないものとすることが可能である。
複数の上側端子１１６が、キャパシタ１００の上側導電性層１１２の上に形成されることが可能である。それぞれの上側端子１１６は、任意の適切な導電性材料（たとえば、銅、金、またはアルミニウムなど）から形成されることが可能である。いくつかの実施形態において、図１Ａ～図１Ｂおよび図２に示されているように、上側端子１１６は、ピラーバンプ１１６から形成されている。ピラーバンプ１１６は、銅（Ｃｕ）を含むことが可能である。１つまたは複数の下側端子１１８が、基板１０２の下側表面１０６の上に形成されることが可能である。それぞれの下側端子１１８は、任意の適切な導電性材料（たとえば、銅、金、またはアルミニウムなど）から形成されることが可能である。いくつかの実施形態において、図１Ａ～図１Ｂおよび図２に示されているように、複数の下側端子１１８は、ピラーバンプ１１８から形成されている。ピラーバンプ１１８は、銅（Ｃｕ）を含むことが可能である。複数の上側端子１１６のそれぞれは、キャパシタ１００の上側表面１２０に沿って露出されることが可能であり、１つまたは複数の下側端子１１８は、キャパシタ１００を埋め込むために、キャパシタ１００の下側表面１２２に沿って露出されることが可能である。
上側保護層１５６は、キャパシタ１００の上側導電性層１１２の上に形成されることが可能である。上側保護層１５６は、Ｚ方向においてキャパシタ１００の上側表面１２０を形成することが可能である。図１Ａ～図１Ｂに図示されているように、上側保護層１５６は、上側端子１１６を取り囲むことが可能であり、上側端子１１６は、上側保護層１５６の上方にまたは上側保護層１５６を通って延在することが可能である。換言すれば、上側保護層１５６は、上側端子１１６の露出された表面１２６をカバーしないことが可能である。上側保護層１５６は、任意の適切な保護材料を含むことが可能である。たとえば、上側保護層１５６は、ベンゾシクロブテン（ＢＣＢ）から形成されることが可能である。
下側保護層１５８は、基板１０２の下側表面１０６の上に形成されることが可能である。下側保護層１５８は、Ｚ方向においてキャパシタ１００の下側表面１２２を形成することが可能である。図１Ａ～図１Ｂに図示されているように、下側保護層１５８は、１つまたは複数の下側端子１１８を取り囲むことが可能であり、１つまたは複数の下側端子１１８は、下側保護層１５８を超えてまたは下側保護層１５８を通って延在することが可能である。換言すれば、下側保護層１５８は、１つまたは複数の下側端子１１８の露出された表面１３４をカバーしないことが可能である。
図１Ｂに示されているように、本発明のいくつかの態様において、キャパシタ１００は、酸化物層１０８の上に形成された絶縁体層１１０をさらに含むことが可能である。絶縁体層１１０は、任意の適切な絶縁体材料から形成されることが可能である。いくつかの実施形態において、絶縁体層１１０は、窒化ケイ素（ＳｉＮ）から形成されている。上側導電性層１１２は、絶縁体層１１０の上に形成されることが可能であり、絶縁体層１１０が、酸化物層１０８と上側導電性層１１２との間に配設されるようになっている。
図１Ａ～図１Ｂに図示されているように、チップ１０９は、基板１０２、酸化物層１０８、上側導電性層１１２、保護層１５６および１５８、ならびに、任意選択で、絶縁体層１１０から形成されることが可能である。上側端子１１６および１つまたは複数の下側端子１１８は、チップ１０９に連結されることが可能である。
それぞれの上側端子１１６は、上側導電性層１１２との直接的な電気的接続のために、上側導電性層１１２に連結されることが可能である。それぞれの上側端子１１６は、上側導電性層１１２に連結されている接触表面１２４と、接触表面１２４の反対側の露出された表面１２６とを有することが可能である。それぞれの上側端子１１６は、接触表面１２４から露出された表面１２６へＺ方向に延在する厚さ１２８を有することが可能である。それぞれの上側端子１１６は、キャパシタ１００の上側表面１２０から上側端子１１６の露出された表面１２６へ延在する露出された厚さ１３０を有することが可能である。上側端子１１６は、キャパシタ１００の完全性（たとえば、物理的な構造、電気的な特性など）を犠牲にすることなく、さまざまな公知の手段においてキャパシタ１００との接続性を提供するためにレーザ穿孔されるように構成されることが可能である。
図２に示されているように、それぞれの上側端子１１６の平面的な構成または形状は、実質的に円形になっている（円形形状になっている）ことが可能であるが、しかし、本発明は、丸みを帯びた角部または縁部を有する任意の適切な平面的な形状を企図する。それぞれの上側端子１１６は、Ｘ方向に最大幅１５２を有することが可能である。最大幅１５２は、図２に示されているように、概して同じもしくは等しくなっていることが可能であり、または、上側端子１１６のうちのいくつかもしくはすべては、他の上側端子１１６とは異なる幅１５２を有することが可能である。
図１Ａ～図１Ｂおよび図２に示されているように、複数の上側端子１１６のそれぞれは、互いに別個になっていることが可能である。追加的に、複数の上側端子１１６のそれぞれは、互いに同一平面上にあることが可能である。たとえば、それぞれの上側端子１１６の接触表面１２４は、たとえば、上側導電性層１１２によって形成される平面において、互いに同一平面上にあることが可能である。それぞれの上側端子１１６の厚さ１２８は、概して等しくなっていることが可能である。図１Ａ～図１Ｂに示されているような構成では（図１Ａ～図１Ｂでは、それぞれの上側端子１１６の接触表面１２４は、同一平面上にあり、それぞれの上側端子１１６の厚さ１２８は、概して等しい）、それぞれの上側端子１１６の露出された表面１２６は、概して同一平面上にあることが可能である。
１つまたは複数の下側端子１１８は、基板１０２との直接的な電気的接続のために、基板１０２の下側表面１０６に連結されることが可能である。少なくとも１つの下側端子１１８は、複数の下側端子１１８を含むことが可能である。それぞれの下側端子１１８は、基板１０２の表面１０６に連結されている接触表面１３２と、接触表面１３２の反対側の露出された表面１３４とを有することが可能である。それぞれの下側端子１１８は、接触表面１３２から露出された表面１３４へＺ方向に延在する厚さ１３６を有することが可能である。それぞれの下側端子１１８は、キャパシタ１００の下側表面１２２から下側端子１１８の露出された表面１３４へ延在する露出された厚さ１３８を有することが可能である。１つまたは複数の下側端子１１８は、キャパシタ１００の完全性（たとえば、物理的な構造、電気的な特性など）を犠牲にすることなく、さまざまな公知の手段においてキャパシタ１００との接続性を提供するためにレーザ穿孔されるように構成されることが可能である。
図２に示されているように、それぞれの下側端子１１８の平面的な構成または形状は、実質的に円形になっている（円形形状になっている）ことが可能であるが、しかし、本発明は、丸みを帯びた角部または縁部を有する任意の適切な平面的な形状を企図する。それぞれの下側端子１１８は、Ｘ方向に最大幅１５４を有することが可能である。最大幅１５４は、概して同じもしくは等しくなっていることが可能であり、または、下側端子１１８のうちのいくつかもしくはすべては、他の下側端子１１８とは異なる幅１５４を有することが可能である。
図１Ａ～図１Ｂおよび図２に示されているように、複数の下側端子１１８を有する構成では、複数の下側端子１１８のそれぞれは、互いに別個になっていることが可能である。追加的に、複数の下側端子１１８のそれぞれは、互いに同一平面上にあることが可能である。たとえば、それぞれの下側端子１１８の接触表面１３２は、たとえば、基板１０２の下側表面１０６によって形成される平面において、互いに同一平面上にあることが可能である。それぞれの下側端子１１８の厚さ１３６は、概して等しくなっていることが可能である。図１Ａ～図１Ｂに示されているような構成では（図１Ａ～図１Ｂでは、それぞれの下側端子１１８の接触表面１３２は、同一平面上にあり、それぞれの下側端子１１８の厚さ１３６は、概して等しい）、それぞれの下側端子１１８の露出された表面１３４は、概して同一平面上にあることが可能である。
複数の上側端子１１６は、Ｘ方向に、および、Ｘ方向に対して垂直のＹ方向に、互いに間隔を離して配置されることが可能である。複数の上側端子１１６は、幾何学的パターンで（たとえば、１つまたは複数の列１４０で）配置されることが可能である。第１の列１４０ａ、第２の列１４０ｂ、第３の列１４０ｃ、第４の列１４０ｄなどにおける複数の上側端子１１６のそれぞれは、Ｘ方向に距離１４２だけ間隔を離して配置されることが可能である。列１４０（たとえば、列１４０ａ）における複数の上側端子１１６のそれぞれは、隣接する列（たとえば、列１４０ｂ）における上側端子１１６からＹ方向に距離１４４だけ間隔を離して配置されることが可能である。複数の上側端子１１６は、Ｘ方向に、および、Ｘ方向に対して垂直のＹ方向に、概して均一に間隔を置いて配置されることが可能である。
少なくとも１つの下側端子１１８が複数の下側端子１１８を含むときには、複数の下側端子１１８は、Ｘ方向に、および、Ｘ方向に対して垂直のＹ方向に、互いに間隔を離して配置されることが可能である。複数の下側端子１１８は、幾何学的パターンで（たとえば、１つまたは複数の列１４６で）配置されることが可能である。第１の列１４６ａ、第２の列１４６ｂ、第３の列１４６ｃ、第４の列１４６ｄなどにおける複数の下側端子１１８のそれぞれは、Ｘ方向に距離１４８だけ間隔を離して配置されることが可能である。列１４６（たとえば、列１４６ａ）における複数の下側端子１１８のそれぞれは、隣接する列（たとえば、列１４６ｂ）における下側端子１１８からＹ方向に距離１５０だけ間隔を離して配置されることが可能である。複数の下側端子１１８は、Ｘ方向に、および、Ｘ方向に対して垂直のＹ方向に、概して均一に間隔を置いて配置されることが可能である。
図１Ａ～図１Ｂに示されているように、複数の下側端子１１８は、垂直方向のＺ方向において複数の上側端子１１６と概して整合されることが可能である。たとえば、上側端子１１６の第１の列１４０ａは、Ｚ方向において下側端子１１８の第１の列１４６ａと整合されることが可能である。しかし、上側端子１１６および１つまたは複数の下側端子１１８は、任意の適切な構成で配置されることが可能であり、示されているようにＺ方向において同一に整合される必要はないことを理解されたい。複数の下側端子１１８は、上側端子１１６と同じ平面的な形状（たとえば、概して円形の形状）を有することが可能である。そのうえ、複数の下側端子１１８は、上側端子１１６の最大幅１５２と概して同じである、Ｘ方向における最大幅１５４をそれぞれ有することが可能である。図１Ａ～図１Ｂに示されている実施形態では、下側端子１１８および上側端子１１６は、Ｘ軸およびＹ軸に関して、実質的に同一の構成を有することが可能である。
上記に説明されているように、上側端子１１６および１つまたは複数の下側端子１１８は、銅（Ｃｕ）を含むことが可能である。たとえば、上側端子１１６および１つまたは複数の下側端子１１８は、銅メッキによって形成されることが可能である。上記に説明されているように、上側端子１１６は、接触表面１２４から露出された表面１２６まで延在する厚さ１２８を有することが可能である。上側端子１１６の厚さ１２８は、約１ミクロンから約７ミクロンの範囲にあることが可能であり、たとえば、約５ミクロンから約７ミクロンの範囲にあることが可能である。上側端子１１６の厚さ１２８は、概して均一であるべきであり、上記に説明されているように、上側端子１１６の接触表面１２４が概して平面的になるようになっている。上側端子１１６のそれぞれの厚さ１２８の実質的なばらつきは、キャパシタ１００が基板（たとえば、プリント回路基板）に均一に接触できなくする可能性があり、それは、キャパシタ１００と基板との間の電気的接続の不具合を引き起こす可能性がある。そのうえ、上側端子のそれぞれの厚さ１２８の実質的なばらつきは、基板１０２の上に応力を局所的に集中させる可能性があり、それは、チップ１０９の反りまたは亀裂などのような物理的な損傷を引き起こす可能性がある。チップ１０９に対する物理的な損傷は、キャパシタ１００を基板（たとえば、プリント回路基板など）と電気的に接続する際の信頼性を減少させる可能性がある。
チップ１０９は、Ｘ方向に延在する幅１６０と、Ｘ方向に対して垂直のＹ方向に延在する長さ１６２とを有することが可能である。基板１０２は、周囲１６４を有することが可能であり、周囲１６４は、チップ１０９の幅１６０および長さ１６２に広がることが可能である。酸化物層１０８は、周囲１６６を有することが可能であり、周囲１６６は、基板１０２の周囲１６４の中に含有されている。存在するときには、絶縁体層１１０は、周囲１６８を有することが可能であり、周囲１６８は、酸化物層１０８の周囲１６６に概して等しくなっていることが可能である。上側端子１１６は、酸化物層１０８の上に形成され、酸化物層１０８の周囲１６６の中に含有されることが可能であり、および／または、絶縁体層１１０の上に形成され、絶縁体層１１０の周囲１６８の中に含有されることが可能である。１つまたは複数の下側端子１１８は、基板１０２の下側表面１０６の上に形成され、基板１０２の周囲１６４の中に含有されることが可能である。
基板１０２は、Ｚ方向において上側表面１０４から下側表面１０６まで延在する厚さ１７０を有することが可能である。酸化物層１０８は、Ｚ方向に延在する厚さ１７２を有することが可能である。絶縁体層１１０は、存在するときには、Ｚ方向に延在する厚さ１７４を有することが可能である。チップ１０９は、上側表面１２０から下側表面１２２まで延在する全体的な厚さ１７６を有することが可能である。厚さ１７６は、約１００ミクロンから約２５０ミクロンまでの範囲にあることが可能である。
キャパシタ１００の幅１６０および長さ１６２は、酸化物層１０８の厚さ１７２とともに、キャパシタ１００の静電容量値を決定することが可能である。酸化物層１０８の厚さ１７２は、キャパシタ１００の改善された電気的な性能のために選択されることが可能である。たとえば、所与の幅１６０および長さ１６２を有するキャパシタ１００に関して、酸化物層１０８の厚さ１７２は、静電容量値を変更するように変化されることが可能である。たとえば、酸化物層１０８の厚さ１７２が増加するにつれて、キャパシタ１００の静電容量値は減少することが可能である。そのうえ、酸化物層１０８の厚さ１７２が増加するにつれて、キャパシタ１００の絶縁破壊電圧（ＢＤＶ）は増加することが可能である。酸化物層１０８の厚さ１７２は、約１００ｎｍから約５０００ｎｍの範囲に、たとえば、約５００ｎｍから約３０００ｎｍの範囲などに、たとえば、約１０００ｎｍから約２０００ｎｍの範囲などにあることが可能である。
チップ１０９の幅１６０は、約２５０ミクロンから約１７５０ミクロンの範囲にあることが可能である。チップ１０９の長さ１６２は、約２５０ミクロンから約１７５０ミクロンの範囲にあることが可能である。幅１６０と長さ１６２との比は、約３：１から約１：３の範囲にあることが可能である。たとえば、約１：１の比を有する幅１６０および長さ１６２を有するキャパシタ１００は、概して正方形の形状を有することが可能である。幅１６０と長さ１６２との比が約３：１を超えるか、または、長さ１６２と幅１６０との比が約３：１を超えるときには、不均一な応力がチップ１０９に局所的に集中される可能性があり、それは、反りまたは亀裂などのような物理的な損傷を引き起こす可能性がある。反りまたは亀裂などのようなチップ１０９に対する物理的な損傷は、キャパシタ１００を基板（たとえば、プリント回路基板など）と電気的に接続する際の信頼性を減少させる可能性がある。
キャパシタ１００は、最大で約１５０ミクロンまでの範囲にある合計の厚さ１７８を有することが可能である。約１５０ミクロン以下の合計の厚さ１７８を有することによって、キャパシタ１００は、基板（たとえば、回路基板）の中へ埋め込まれることができるように十分に薄い寸法を有することが可能である。
一旦形成されると、キャパシタ１００は、次いで、回路基板に実装されることが可能である。より具体的には、キャパシタ１００は、回路基板の基板２０２の中に埋め込まれることが可能である。このように、上側端子１１６および１つまたは複数の下側端子１１８を含むキャパシタ１００のうちのいくつかまたはすべては、回路基板自身の中に埋め込まれるようになり、それによって、回路基板の上のキャパシタ１００の高さプロファイルを最小化する。
図３は、埋め込まれたキャパシタアッセンブリ２００を図示している。アッセンブリ２００は、基板２０２を含むことが可能である。基板２０２は、導電性トレース２０８を有するプリント回路基板であることが可能である。プリント回路基板２０２は、ＦＲ４またはポリテトラフルオロエチレンなどのような、任意の適切な材料から形成されることが可能である。当技術分野において周知であるように、さまざまな他の電子コンポーネントも回路基板２０２の上に実装されることが可能であること、および、単一のキャパシタは、単に図示の目的のためだけに示されていることを理解されたい。いずれにしても、基板２０２は、上側表面２０４（たとえば、実装表面）を有することが可能である。上側表面２０４は、開口部２０６を有することが可能であり、開口部２０６は、基板２０２の中へ凹んでいる。回路基板の上のその高さプロファイルを最小化するために、キャパシタ１００は、開口部２０６の中に埋め込まれ、公知の技法を使用して基板２０２に取り付けられることが可能である。たとえば、１つまたは複数のビア２１０が、上側端子１１６の中に形成されることが可能であり、ビア２１０は、公知の技法を使用してプリント回路基板の導電性トレース２０８と接続されることが可能である。
キャパシタ１００が埋め込まれる程度は、さまざまな要因（たとえば、基板２０２の厚さ、開口部２０６の深さ、キャパシタ１００の厚さ１７８など）に依存する。回路基板（取り付けられている電子部品を含まない）の厚さは、約０．１ミリメートルから約５ミリメートルであることが可能であり、いくつかの実施形態において、約０．２ミリメートルから約３ミリメートルであることが可能であり、いくつかの実施形態において、約０．４ミリメートルから約１．５ミリメートルであることが可能である。したがって、用いられる特定の厚さに応じて、キャパシタ１００は、上側端子１１６の露出された表面１２４が基板２０２の上側表面２０４と実質的に同一平面上にあるかまたはその下方にあるように埋め込まれることが可能である。たとえば、キャパシタ１００は、基板２０２（たとえば、回路基板）の開口部２０６の中に埋め込まれて囲まれることが可能である。代替的に、キャパシタ１００は、上側端子１１６の露出された表面１２４が基板２０２の上側表面２０４のわずかに上方に延在するように埋め込まれることが可能である。いずれにせよ、キャパシタ１００によって占有される高さプロファイル（すなわち、厚さ１７８）は減少され、所望の用途に応じて制御されることが可能である。
図４を参照すると、本開示の態様は、本開示の態様によるキャパシタを形成するための方法３００を対象とする。一般的に、方法３００は、図１Ａおよび／または図１Ｂのキャパシタ１００を参照して本明細書で説明されることとなる。しかし、開示されている方法３００は、任意の適切なキャパシタを用いて実施されることが可能であることを理解されたい。加えて、図３は、図示および考察の目的のために特定の順序で実施されるステップを示しているが、本明細書で考察されている方法は、任意の特定の順序または配置に限定されない。当業者は、本明細書で提供される開示を使用して、本明細書で開示されている方法のさまざまなステップが、本開示の範囲から逸脱することなく、さまざまな方式で省略され、再配置され、組み合わせられ、および／または適合され得ることを認識することとなる。
方法３００は、（３０２）において、半導体材料を含む基板１０２の表面１０４の上に酸化物層１０８を形成することを含むことが可能である。たとえば、酸化物層１０８は、基板１０２の上部表面１０４の上にインサイチュで成長させられることが可能である。酸化物層１０８の形状を画定するために、リソグラフィ（たとえば、フォトリソグラフィ）技法が使用されることが可能である。たとえば、望まれる場合には、酸化物層１０８の一部分は、エッチングを通して除去されることが可能である。
方法３００は、（３０４）において、酸化物層１０８の少なくとも一部分の上に導電性層１１２を堆積させることを含むことが可能である。導電性層１１２は、酸化物層１０８の周囲の中に含有されることが可能である。導電性層１１２は、基板１０２との直接的な接触および／または直接的な電気的接続がないものとすることが可能である。
方法３００は、（３０６）において、キャパシタ１００を埋め込むために、複数の上側端子１１６のそれぞれがキャパシタ１００の上側表面１２０に沿って露出されるように、導電性層１１２の上に複数の上側端子１１６を堆積させることを含むことが可能である。複数の上側端子１１６は、メッキによって形成されることが可能である。
方法３００は、（３０８）において、キャパシタ１００を埋め込むために、下側端子１１８が基板１０２の底部表面１０６に沿って露出されるように、基板１０２の底部表面１０６の上に少なくとも１つの下側端子１１８を堆積させることを含むことが可能である。
本発明のこれらのおよび他の修正例および変形例は、本発明の精神および範囲から逸脱することなく、当業者によって実践されることが可能である。加えて、さまざまな実施形態の態様は、全体的にまたは部分的に相互交換されることが可能であることを理解されたい。そのうえ、当業者は、先述の説明は、単なる例としてのものに過ぎず、そのような添付の特許請求の範囲にさらに記載されている本発明をそのように限定することを意図していないことを認識することとなる。
１００ キャパシタ
１０２ 基板
１０４ 上側表面、上部表面
１０６ 下側表面、底部表面
１０８ 酸化物層
１０９ チップ
１１０ 絶縁体層
１１２ 上側導電性層
１１６ 上側端子、ピラーバンプ
１１８ 下側端子、ピラーバンプ
１２０ 上側表面
１２２ 下側表面
１２４ 接触表面
１２６ 露出された表面
１２８ 厚さ
１３０ 露出された厚さ
１３２ 接触表面
１３４ 露出された表面
１３６ 厚さ
１３８ 露出された厚さ
１４０ 列
１４０ａ 第１の列
１４０ｂ 第２の列
１４０ｃ 第３の列
１４０ｄ 第４の列
１４２ 距離
１４４ 距離
１４６ 列
１４６ａ 第１の列
１４６ｂ 第２の列
１４６ｃ 第３の列
１４６ｄ 第４の列
１４８ 距離
１５０ 距離
１５２ 最大幅
１５４ 最大幅
１５６ 上側保護層
１５８ 下側保護層
１６０ 幅
１６２ 長さ
１６４ 基板の周囲
１６６ 酸化物層の周囲
１６８ 絶縁体層の周囲
１７０ 基板の厚さ
１７２ 酸化物層の厚さ
１７４ 絶縁体層の厚さ
１７６ チップの全体的な厚さ
１７８ キャパシタの合計の厚さ
２００ 埋め込まれたキャパシタアッセンブリ
２０２ 基板
２０４ 上側表面
２０６ 開口部
２０８ 導電性トレース
２１０ ビア

Claims (20)

  1. 埋め込み可能なキャパシタであって、
    半導体材料を含む基板と；
    前記基板の上に形成されている導電性層と；
    前記基板と前記導電性層との間の介在層であって、酸化物層および絶縁体層のうちの１つまたは複数を含む、介在層と；
    前記導電性層の上に形成されている複数の別個の同一平面上の上側端子と；
    前記基板の上部表面の反対側の前記基板の底部表面の上に形成されている下側端子と
    を含み、
    前記基板は、第１の方向に延在する長さと、前記第１の方向に対して垂直の第２の方向に延在する幅とを有しており、さらに、前記長さと前記幅との比は、約３：１から約１：３の範囲にあり、前記基板の面積は、約３ｍｍ２未満である、キャパシタ。
  2. 前記複数の上側端子および前記下側端子は、銅、金、またはアルミニウムのうちの少なくとも１つを含む、請求項１に記載のキャパシタ。
  3. それぞれの上側端子は、少なくとも約５ミクロンの厚さを含む、請求項１に記載のキャパシタ。
  4. 前記下側端子は、複数の別個の同一平面上の下側端子を含む、請求項１に記載のキャパシタ。
  5. 前記下側端子は、前記第１および第２の方向に関して、前記上側端子と整合されている、請求項４に記載のキャパシタ。
  6. 前記介在層は、前記酸化物層と前記絶縁体層の両方を含み、前記絶縁体層は、前記酸化物層の上に形成されている、請求項１に記載のキャパシタ。
  7. 前記絶縁体層は、窒化ケイ素を含む、請求項６に記載のキャパシタ。
  8. 前記導電性層の上に形成されている上側保護層と、前記基板の前記底部表面の上に形成されている下側保護層とをさらに含む、請求項１に記載のキャパシタ。
  9. 前記複数の上側端子のそれぞれは、前記基板の前記上部表面に直交する垂直方向に前記上側保護層を通って延在している、請求項８に記載のキャパシタ。
  10. 前記複数の上側端子のそれぞれは、前記キャパシタの上部表面に沿って露出されている、請求項１に記載のキャパシタ。
  11. 前記少なくとも１つの下側端子は、前記キャパシタの底部表面に沿って露出されている、請求項１に記載のキャパシタ。
  12. 前記基板の前記半導体材料は、シリコンを含む、請求項１に記載のキャパシタ。
  13. 前記介在層は、前記酸化物層を含み、さらに、前記酸化物層は、酸化ケイ素を含む、請求項１に記載のキャパシタ。
  14. 約０．１ｐＦから約１８００ｐＦの範囲にある静電容量値を含む、請求項１に記載のキャパシタ。
  15. 実装表面を画定する基板であって、凹んだ開口部が、前記実装表面の中に提供されている、基板と；
    キャパシタと
    を含む回路基板であって、
    前記キャパシタは、
    半導体基板と；
    前記半導体基板の上部表面の上に形成されている複数の別個の同一平面上の上側端子と；
    前記基板の前記上部表面の反対側の前記半導体基板の底部表面の上に形成されている下側端子と
    を含み、
    前記半導体基板は、第１の方向に延在する長さと、前記第１の方向に対して垂直の第２の方向に延在する幅とを有しており、さらに、前記半導体基板の面積は、約３ｍｍ２未満であり；
    前記キャパシタは、前記凹んだ開口部の中に埋め込まれている、回路基板。
  16. 前記キャパシタは、前記基板の上部表面の上に形成されている酸化物層と、前記酸化物層の上に形成されている導電性層とをさらに含む、請求項１５に記載の回路基板。
  17. 前記複数の別個の同一平面上の上側端子は、前記導電性層の上に形成されている、請求項１６に記載の回路基板。
  18. 前記酸化物層と前記導電性層との間に形成されている絶縁体層をさらに含む、請求項１６に記載の回路基板。
  19. 前記少なくとも１つの下側端子は、複数の別個の同一平面上の下側端子を含む、請求項１５に記載の回路基板。
  20. 基板の中にキャパシタを埋め込む方法であって、
    基板の表面の中に凹んだ開口部を含む基板を提供するステップと；
    キャパシタを提供するステップであって、
    前記キャパシタは、
    半導体基板と；
    前記半導体基板の上部表面の上に形成されている複数の別個の同一平面上の上側端子と；
    前記基板の前記上部表面の反対側の前記半導体基板の底部表面の上に形成されている少なくとも１つの下側端子と
    を含み、
    前記半導体基板は、第１の方向に延在する長さと、前記第１の方向に対して垂直の第２の方向に延在する幅とを有しており、さらに、前記半導体基板の面積は、約３ｍｍ２未満である、キャパシタを提供するステップと；
    前記凹んだ開口部の中に前記キャパシタを挿入するステップと；
    前記キャパシタの前記上側端子のうちの少なくとも１つと前記基板を電気的に接続するステップと
    を含む、方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390072A (en) * 1992-09-17 1995-02-14 Research Foundation Of State University Of New York Thin film capacitors
CN101232779B (zh) * 1999-09-02 2013-03-27 揖斐电株式会社 印刷布线板
TWI438882B (zh) * 2011-11-01 2014-05-21 Unimicron Technology Corp 嵌埋電容元件之封裝基板及其製法
US10957807B2 (en) * 2017-04-19 2021-03-23 The Board Of Trustees Of The University Of Alabama PLZT thin film capacitors apparatus with enhanced photocurrent and power conversion efficiency and method thereof
US20200402720A1 (en) * 2019-06-20 2020-12-24 Intel Corporation Embedded thin film capacitor with nanocube film and process for forming such

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