TW201230031A

TW201230031A - Method for driving semiconductor memory device

Info

Publication number: TW201230031A
Application number: TW100128528A
Authority: TW
Inventors: Toshihiko Saito
Original assignee: Semiconductor Energy Lab
Priority date: 2010-08-16
Filing date: 2011-08-10
Publication date: 2012-07-16
Also published as: KR101904536B1; US9129703B2; JP2015167063A; KR20120025398A; US20120039126A1; JP6109235B2; US9286966B2; TWI524343B; JP5745719B2; JP2012064930A; US20150262644A1

Description

201230031 六、發明說明：【發明所屬之技術領域】本發明關於一種包括一半導體之記憶裝置。【先前技術】許多類型之記憶裝置皆包括半導體。範例有動態隨機存取記憶體（DRAM )、靜態隨機存取記憶體（SRAM ) 、電子可抹除可程式化唯讀記憶體（EEPROM )、快閃記憶體、及類似者（請參閱專利文件1及2 )。在DRAM中，資料係藉由將電荷保持在一設於記憶體單元中之電容器內而儲存。惟，即使是當一用於切換之電晶體處於一斷開（OFF )狀態時，微量之漏電流仍會產生於源極與汲極之間；因此，資料會在較短時間內喪失。因此’資料需要以一定期週期（大致上每數十毫秒一次）重寫（再新）。在SRAM中，資料係藉由使用正反器電路之雙穩態而保持。一CMOS反向器大抵用於SRAM之正反器電路中；惟’六個電晶體使用在一枚記憶體單元中且SRAM之積合度比DRAM低。此外，當未供給電力時，資料即喪失。另方面，在EEPROM或快閃記億體中，一俗稱浮動閛設於一通道與一閘極之間，且電荷儲存於浮動閘中，藉此保存資料。在本說明書中，一具有浮動閘之記憶體（例如 EEPROM或快閃記憶體）即稱爲浮動閘非揮發性記憶體（ FGNVM )。儲存於浮動閘中之電荷即使是在電晶體之電 201230031 力供給停止後仍得以保持’此即爲何這些記憶體被稱爲非揮發性記憶體之故。由於多階式資料可以儲存於一 FGNVM中之記億體單元內’儲存量即變大。再者’由於在一 NAND快閃記憶體中之接觸孔數量可以大幅減少，在某種程度上可增加積合度。惟，在FGNVM中，電荷注入一浮動閘或電荷移除時需要高電壓。因此，閘極絕緣膜之破壞即無可避免而且其無法無限地重複寫入與抹除操作。 [參考文件] [專利文件1 ]日本公告專利申請案S 5 7 - 1 05 8 8 9 [專利文件2 ]美國專利7 4 6 8 9 0 1 【發明內容】如上所述，習知半導體記憶裝置有優點和缺點，而且沒有半導體記憶裝置能符合實際裝置之要求。半導體記憶裝置要求某些特徵’例如低耗電量、重寫循環數、及類似者。當耗電量高時’一供電裝置之體積必須更大，或者縮短電池之操作時間。再者，一半導體元件可能產生熱：因此，元件之特徵即劣化’而且在某些情況中，電路可能會受損。此外’在半導體記憶裝置之重寫循環數上較佳不設限’並希望重寫可執行十億次以上。習知DRAM有耗電的問題，因爲其漏電流大且因漏電 201230031 流以致使再新操作每秒執行數十次。另方面，SR AM的問題在於積合度無法增加，因爲有六個電晶體包括在一記憶體單元內。再者，FGNVM沒有耗電的問題，但是有十萬次以下之重寫循環數限制。有鑑於此，本發明實施例之一目的在同時達成下列三種狀況：保存資料用之記億體單元所消耗之電較低於習知 DRAM者；記憶體單元內使用之電晶體數爲五個或更少；及重寫循環數爲百萬以上。本發明之另一目的在提供一種用於驅動記憶體單元之極可靠方法，藉此確實長時間儲存資料。特別是，其一目的因而在提供一種方法，藉此使耗電量盡可能減少。其一目的亦在揭露一種達成此驅動所需之電路或類似者。本發明之又一目的在提供一種新穎性半導體裝置（更明確地說是一種新穎性半導體記憶裝置）。其另一目的在提供一種用於驅動半導體裝置之新穎方法（更明確地說是 —種用於驅動半導體記憶裝置之新穎方法）。再者，其又一目的在提供一種用於製造半導體裝置之新穎方法（更明確地說是一種用於製造半導體記憶裝置之新穎方法）。其再一目的在提供一種用於檢査半導體裝置之新穎方法（更明確地說是一種用於檢査半導體記憶裝置之新穎方法）。在本發明中，其可達成上述目的之至少一者。本發明將揭述於後；本說明書中所用之語詞爲簡單說明。在本說明書中，爲了方便起見，當電晶體之源極與汲極的其中之一稱爲源極時，另一者即稱爲汲極，且其並不 201230031 特別明顯，原因如下：源極與汲極具有相同或實質上相同之結構與功能；及即使是當結構不同時，施加於源極與汲極之電位並非恒定且電位之極性不盡相同。因此，本說明書中之源極可以替代地稱爲汲極。在本說明書中，「（在一矩陣中）垂直於彼此」意指不僅以直角相交於彼此，同時也在最單純之電路圖中垂直於彼此，即使是其實體上之角度並非直角。此外，「（在 —矩陣中）平行於彼此」意指在最單純之電路圖中平行於彼此，即使是二佈線實體上爲相交於彼此。再者，即使是當本說明書中使用到「連接於」一詞時，有一種情況爲一實際電路中並無實體連接且僅爲一佈線延伸而已。例如，在一絕緣閘場效電晶體（MISFET )電路中，有一種情況爲一佈線使用作爲複數個MISFETs之閘極。在此情況中，一佈線在一電路圖中可具有複數條支線接至閘極。在本說明書中，「一佈線連接於一閘極」一詞亦用於揭述此情況。在文後之說明中將討論在一非選擇週期（斷開（OFF )狀態）中之電流値（斷開（OFF )狀態電流）；應該注意的是這不必然意指當閘極在一特定電位時之電流値。易言之，斷開狀態係視如何使用電晶體而異；就一電晶體而言，閘極電位爲0V時之狀態可能定義爲斷開狀態，及就另一電晶體而言，則閘極電位爲-1 V時之狀態定義爲斷開狀態。本發明之一實施例係一種用於驅動半導體記憶裝置之 -8- 201230031 方法，半導體記憶裝置包括複數個記憶體單元’各記It || 單元包括至少一電容器。該方法包含以下步驟：定期磲不定期檢查儲存於記憶體單元中之電荷量’以判斷資料趣咨確實儲存於記憶體單元中；及調整一記憶體單元中之電_ 量，其被判斷已從初始値變成記億體單元所保存之電荷g 〇本發明之一實施例係一種用於驅動半導體記憶裝置2 方法，半導體記憶裝置包括複數個記億體單元，各記憶I! 單元包括至少一電容器。該方法包含以下步驟：定期或γ 定期檢查儲存於記憶體單元中之電荷量，以判斷資料是;g; 確實儲存於記憶體單元中；及設定一驅動器電路以用於S 記憶體單元，以避免使用到一具有被判斷已變成一預定胃以外之電荷量的記憶體單元。在上述實施例中，記憶體單元包括至少二電晶體，I 中一者爲小斷開狀態電流電晶體，具有1χ1〇· 18A或更小2 斷開狀態電流，較佳爲1χ10·21Α或更小，最佳爲1x1〇-24a 或更小。再者’小斷開狀態電流電晶體之汲極較佳連接於—用於傳送資料信號之佈線（例如位元線），其閘極則連接於一用於傳送列選擇信號之佈線（例如字元線），及源極連接於電容器之一電極。小斷開狀態電流電晶體之源極亦較佳連接於該至少另一電晶體之閘極。該至少另一電晶體較佳使用單晶性半導體形成。就單晶性半導體而言，可以使用習知材料，例如 201230031 單晶矽、單晶鍺、單晶矽鍺、或單晶性砷化鎵。可以使用在本發明中之半導體記億裝置之一記憶體單元100之電路圖係揭示於圖1A及1B各者中。圖1A之記憶體單元1 〇〇包括二電晶體，即一寫入電晶體1 〇 1及一元件電晶體1 03，及一電容器1 02。寫入電晶體1 0 1之斷開狀態電流爲1χ1(Γ18Α或更小，較佳爲lxl(T21A或更小，最佳爲lxl(T24A 或更小。此一電晶體例如可以藉由一具有供體或受體濃度1 X 1014cm_3或更小、較佳爲lxloHcnT3或更小及帶隙2.5 eV或更大、較佳爲3.0 eV或更大、最佳爲4.0 eV或更大之材料取得。此一材料之較佳範例係一含有銦（In)或鋅（Zn)之氧化物。尤佳者爲含有銦或鋅。就一用於減少含氧化物半導體在內之電晶體之電氣特徵變化的穩定劑而言，較佳額外包含鎵（Ga )。較佳包含錫（Sn )作爲穩定劑。較佳包含飴（Hf)作爲穩定劑。較佳包含鋁（A1 )作爲穩定劑就另一穩定劑而言，可以包含一或多種鑭系元素，包括鑭（La )、鉋（Ce )、鐯（Pr )、鉸（Nd )、釤（Sm )、銪（Eu)、金匕（Gd)、铽（Tb)、鏑（Dy)、鈥（ Ho)、餌（Er)、錶（Tm)、鏡（Yb)、及镏（Lu)。就氧化物半導體而言，例如可以使用氧化銦、氧化錫、氧化鋅；二成分之金屬氧化物，例如銦-鋅基氧化物、錫-鋅基氧化物、鋁-鋅基氧化物、鋅-鎂基氧化物、錫-鎂 -10- 201230031 基氧化物、銦-鎂基氧化物、或銦-鎵基氧化物；三成分之金屬氧化物，例如銦-鎵-鋅基氧化物（亦稱爲IGZO )、銦-鋁-鋅基氧化物、銦-錫-鋅基氧化物、錫-鎵-鋅基氧化物、鋁-鎵-鋅基氧化物、錫-鋁-鋅基氧化物、銦-給-鋅基氧化物、銦-鑭-鋅基氧化物、銦·鉋-鋅基氧化物、銦-镨_ 鋅基氧化物、銦-銨-鋅基氧化物、銦-釤-鋅基氧化物、銦· 銪-鋅基氧化物、銦-釓-鋅基氧化物、銦-铽-鋅基氧化物、銦-鏑-鋅基氧化物、銦-鈥-鋅基氧化物、銦-餌-鋅基氧化物、銦-錶-鋅基氧化物、銦-鏡-辞基氧化物、或銦-镏-鋅基氧化物；四成分之金屬氧化物，例如銦-錫-鎵-鋅基氧化物、銦-給-鎵-鋅基氧化物、銦-鋁-鎵-鋅基氧化物、銦-錫-鋁-鋅基氧化物、銦-錫-給-鋅基氧化物、或銦-給-鋁-鋅基氧化物。請注意在本文中例如「銦-鎵-鋅基氧化物」意指氧化物含有銦、鎵、及鋅作爲其主要成分，且在銦：鎵：鋅之比率上並無特別限制。再者，銦、鎵、及鋅以外之金屬元素也可包括在內。或者，一由InM〇3(ZnO) m(m>0，τη爲非整數）表示之材料可以使用作爲氧化物半導體。請注意，Μ表示一或多個選自鎵（Ga)、鐵（Fe )、錳（Μη )、及鈷（Co )之金屬元素。或者，一由In2Sn05(Zn0) „(«>〇，《爲整數）表示之材料可以使用作爲氧化物半導體。例如，一具有原子比 In: Ga: Zn=l: 1: 1 (=1/3: 1/3 : 1/3)或 In : Ga : Zn = 2 : 2 : 1 ( =2/5 : 2/5 : 1/5)之 -11 - 201230031 銦-鎵-鋅基氧化物’或一具有原子比接近於上述原子比之氧化物皆可使用。或者，一具有原子比In: Sn: Zn=l : 1 ：1(=1/3： 1/3 ： 1/3 ) 、In : Sn : Zn = 2 : 1 : 3 ( =1/3 : 1/6:1/2)、或 In : Sn : Zn=2 : 1 : 5 ( =1/4 : 1/8 : 5/8) 之銦-錫-鋅基氧化物’或一具有原子比接近於上述原子比之氧化物皆可使用。惟，該組合不限於上述者，且一具有適當組合之材料可以根據所需之半導體特徵（例如遷移率、臨限電壓、及變化）而使用。爲了取得所需之半導體特徵，載體濃度、雜質濃度、缺陷密度、金屬元素對氧之原子比、原子間距離、密度、及類似者較佳爲適當地設定。例如，藉由銦-錫-鋅基氧化物，較易取得高遷移率。惟，遷移率也可以在使用銦-鎵-鋅基氧化物之情況中藉由減小主體中之缺陷密度而增大》請注意，例如「一包括銦、鎵、及鋅且原子比In : Ga :Zn = a : b : c ( a + b + c=l )之氧化物組合接近於一包括銦 ' 鎵、及綷且原子比 In: Ga: Zn = A: B: C(A + B + C=1) 之氧化物組合」一詞係指a、b、c滿足下列關係：（a -A)2 + (b-B)2 + (C-C)2Sr2，且r例如可爲0.05。此亦適用於其他氧化物。氧化物半導體可爲單晶性或非單晶性。在後一情況中 ’氧化物半導體可爲非晶性或多晶性。再者，氧化物半導體可具有一包括結晶部分在內之非晶性結構或非非晶性結構其中一者。 -12- 201230031 一非晶性氧化物半導體可較容易具有一平坦表面；因此，當一電晶體係使用氧化物半導體製成時，可以減少界面散射，且可較容易取得較高遷移率。在一結晶性氧化物半導體中，主體中之缺陷可以進一步減少及當一表面平坦度改善時，即可取得較高於非晶性氧化物半導體者之遷移率。爲了改善表面平坦度，氧化物半導體較佳形成於一平坦表面上。更明確地說，氧化物半導體較佳形成於一平均表面粗度（Ra)小於或等於1 nm之表面上，較佳爲小於或等於0.3 nm，最佳爲小於或等於 0.1 nm 0 請注意仏係藉由三維擴大中線平均粗度而取得，其利用JIS B 0601定義以利施加於一表面。心可表示成一「從一參考表面到一指定表面之絕對値微分之平均値」並由下列公式（1 )定義： [公式1] 及α =太 H/(x，_y)-Z。降办請注意，在上列公式中，^表示一測量表面（即一由座標（〜，：ν/) 、、（he;)、及表示之四個點所定義的長方形區域）之面積，及表示一測量表面之平均高度。L可使用一原子力顯微鏡（AFM )測量。請注意爲了形成一實用之電晶體，則需要5 cm2/Vs或更大之場效遷移率，較佳爲10 cm2/Vs或更大。一絕緣閘電晶體實際測量到之場效遷移率可能因爲許多原因而較低於其原遷移率：此現象不僅發生在使用氧化物半導體之情 -13- 201230031 況中。減小遷移率之其中一項原因爲半導體內之缺陷或半導體與絕緣膜之間的一界面處之缺陷。當使用一Levinson模型時，在半導體內無缺陷之假設狀況下的場效遷移率即可在理論上計算。假設一半導體之原遷移率及測到之場效遷移率分別爲 μ〇及μ，且一電位障壁（例如一顆粒邊界）存在於半導體中，則測到之場效遷移率可以表示如下： [公式2] /x = //0exp(-吾）在此，£表示電位障壁之高度，々表示Boltzmann常數，及^表示絕對溫度。當假設電位障壁造成缺陷時，根據 Levinson模型，電位障壁之高度可以表示如下： [公式3] F_ e2N^ _ g%2t h ~ ~ΐΓη ~ Βε CoxVg 在此，e表示基本電荷，#表示在一通道中每單位面積之平均缺陷密度，表示半導體之介電常數，η表示在一通道中每單位面積之載體數，C0Ar表示每單位面積之電容 ’ G表示閘電壓’及f表示通道之厚度。在半導體層厚度小於或等於30 nm之情況中，通道之厚度可視爲與半導體層之厚度相同。在一直線區域中之汲極電流如下： [公式4] /, = Wli Yd— exp(--g.) -14 - 201230031 在此，Ζ表示通道之長度及F表示通道之寬度，且Ζ及灰各爲ΙΟμπι。此外，匕表示汲極電壓。當以心除等式之兩邊並取得兩邊之對數時，即可得到下式。 [公式5] Λ 崎Μ平)-^(平)-為公式5之右側係之函數。從公式發現缺陷密度#可以從圖表中之一直線之斜率取得，圖表是以實際測量値In ( /<//&)爲橫座標及1/G爲縱座標而繪成。亦即，缺陷密度可以從電晶體之特徵計算取得。銦（In )、錫（Sn ) 、及鋅（Zn)之比爲1: 1: 1的氧化物半導體之缺陷密度汊大約爲1 X 1 〇 1 2/cm2。在此情況或類似者中所得缺陷密度之基礎上，μ〇可以從公式2及公式3計算爲120 cm2/Vs。一包括缺陷在內之銦-錫·鋅氧化物之測量遷移率大約爲35 cm2/Vs。，惟，假設缺陷並未存在於半導體內及半導體與一絕緣膜間之界面處，則氧化物半導體之遷移率μ〇預期爲120 cm2/Vs。請注意即使是當缺陷未存在於半導體內時，一通道與一閘極絕緣膜間之界面處之散射仍會影響電晶體之傳輸性。易言之，在一遠離於通道與閘極絕緣膜間之界面距離爲之位置處之遷移率Pi可以表示如下： [公式6] jtXj μ〇 L + |exp(-f) 在此，乃表示閘極方向中之電場，及5與/爲常數。5 -15- 201230031 與/可從實際測量結果取得；根據以上測量結果，5爲4.75 xlO7 cm/s及/爲10 nm (此爲到達界面散射影響之深度）。當£>增大時（即閘電壓增大時），公式6之第二項增大及遷移率μ i因而減小。通道包括有理想氧化物半導體而半導體內無缺陷的一電晶體之遷移率μ2之計算結果係揭示於圖1 1中。針對計算，在此使用Synopsys，Inc.製造之裝置模擬軟體Sentaurus Device，且氧化物半導體之帶隙、電子親和力、相對介電常數、及厚度分別爲2.8 eV、4.7 eV、15、及15 nm。這些値係藉由測量一使用濺鍍法形成之薄膜而取得。再者，閘極、源極、及汲極之功函數分別假設爲5.5 eV、4.6 eV、及4.6 eV。一閘極絕緣膜之厚度假設爲100 nm，及其相對介電常數假設爲4.1。通道長度及寬度各假設爲ΙΟμιη，及汲極電壓h假設爲0.1 V。如圖11中所示，遷移率在閘電壓略高於IV時具有一大於100 cm2/Vs之峰値，並且隨著閘電壓變高而減小，因爲界面散射之影響增加。請注意爲了減少界面散射，吾人想要的是半導體層之一表面在原子層即呈平坦狀（原子層平坦度）。使用具有此一遷移率之氧化物半導體製成的小型電晶體之特徵之計算結果係揭示於圖12A至12C、圖13A至13C 、及圖14A至14C。圖10A、10B揭示用於計算之電晶體之截面結構。圖l〇A、10B中所示之電晶體各包括一半導體區13 a及一半導體區13c，其在氧化物半導體層中各具有n + -16- 201230031 型導電率。半導體區13a及半導體區13c之電阻率爲2χ10_3 Ω cm。圖10A中所示之電晶體形成於一基部絕緣物11及一嵌埋在基部絕緣物1 1中且由氧化鋁形成之嵌埋式絕緣物1 2上。電晶體包括半導體區13a、半導體區13c、一使用作爲其間之通道形成區的內在半導體區1 3b、及一閘極1 5。閘極 15之寬度爲33 nm。一閛極絕緣物14形成於閘極15與半導體區13b之間。此外，一側壁絕緣物1 6a及一側壁絕緣物1 6b形成於閘極1 5 之兩側表面上，及一絕緣物1 7形成於閘極1 5上，以防止閘極1 5與另一佈線之間短路。側壁絕緣物具有一寬度爲5 nm 。一源極18a及一汲極18b設置用於分別與半導體區13a及半導體區13 c接觸。請注意此電晶體之通道寬度爲40 nm。圖10B之電晶體與圖10A之電晶體相同之處在於其皆形成於基部絕緣物11及由氧化鋁形成之嵌埋式絕緣物12上，及其皆包括半導體區13a、半導體區13c、設置於其間之半導體區13b、寬度爲33 nm之閘極15、閘極絕緣物14、側壁絕緣物1 6a、側壁絕緣物1 6b、絕緣物1 7、源極1 8 a、及汲極1 8b。圖1 0A中所示之電晶體與圖1 0B中所示之電晶體不同之處在於側壁絕緣物16a及側壁絕緣物16b下方之半導體區之導電類型。在圖10A所示之電晶體中，側壁絕緣物16a及側壁絕緣物16b下方之半導體區係具有n+型導電率之半導體區13a及半導體區13c的一部分，而在圖10B所示之電晶 -17- 201230031 體中，側壁絕緣物1 6a及側壁絕緣物1 6b下方之半導體區係內在半導體區13b的一部分。易言之，在圖10B之半導體層中，其設有一寬度爲之區域，此區域既不與半導體區 13a (半導體區13c)重疊，也不與閘極15重疊。此區域稱爲偏置區，及寬度I。//稱爲偏置長度。從圖中可以看出，偏置長度等於側壁絕緣物1 6a (側壁絕緣物1 6b )之寬度。計算時所用之其他參數即如上所述。爲了計算，吾人使用Synopsys，Inc.製造之裝置模擬軟體Sentaurus Device 。圖12A至12C揭示具有圖10A中所示結構之電晶體之汲極電流（h，實線）與遷移率（μ，虛線）的閘電壓（％ : 閘極與源極之間之電位差）依存性。汲極電流h係在汲極電壓（汲極與源極之間之電位差）爲+1 V之假設下計算取得，及遷移率μ係在汲極電壓爲+0.1 V之假設下計算取得〇圖12Α揭示電晶體在閘極絕緣物之厚度爲15 nm時之閘電壓依存性，圖1 2 B揭示電晶體在閘極絕緣物之厚度爲 1 0 nm時，及圖1 2C揭示電晶體在閘極絕緣物之厚度爲5 11111時。由於閘極絕緣物較薄，特別是在斷開（OFF )狀態時之汲極電流/rf (斷開狀態電流）係大幅減小。對比之下，在接通（ON )狀態時之遷移率μ及汲極電流八（接通狀態電流）的峰値則無明顯變化。圖表顯示在閘電壓大約爲 1 v時汲極電流超過ι〇μΑ，此爲一記憶體元件及類似者所需者。圖13Α至13C揭示具有圖10Β中所示結構之電晶體之汲 -18- 201230031 極電流/rf (實線）與遷移率μ (虛線）的閘電壓h依存性，其中偏置長度爲5nm。汲極電流〇係在汲極電壓爲+1 V之假設下計算取得，及遷移率μ係在汲極電壓爲+0.1 V之假設下計算取得。圖13Α揭示電晶體在閘極絕緣物之厚度爲15 nm時之閘電壓依存性，圖13Β揭示電晶體在閘極絕緣物之厚度爲1 〇 nm時，及圖1 3 C揭示電晶體在閘極絕緣物之厚度爲5 nm時。再者，圖14A至14C揭示具有圖10B中所示結構之電晶體之汲極電流h (實線）與遷移率μ (虛線）的閘電壓依存性' 其中偏置長度【〇//爲1 5 nm。汲極電流/<f係在汲極電壓爲+1 V之假設下計算取得，及遷移率μ係在汲極電壓爲 + 0.1 V之假設下計算取得。圖14Α揭示電晶體在閘極絕緣物之厚度爲15 nm時之閘電壓依存性，圖14Β揭示電晶體在閘極絕緣物之厚度爲10 nm時，及圖14C揭示電晶體在閘極絕緣物之厚度爲5 nm時。在任一結構中，由於閘極絕緣物較薄，斷開（OFF ) 狀態電流係大幅減小，而在遷移率μ及接通狀態電流的峰値時則無明顯變化。請注意在圖12Α至12C中，遷移率μ之峰値大約爲80 cm2/Vs，在圖13Α至13C中大約爲60 cm2/Vs，及在圖14Α 至14C中大約爲40 cm2/Vs;因此，遷移率μ之峰値係隨著偏置長度I。//增加而減小。再者，同樣情形也適用於斷開狀態電流。接通狀態電流也隨著偏置長度I。//增加而減小 :惟，接通狀態電流之減小係比斷開狀態電流之減小更爲 -19- 201230031 漸進式。再者，圖表顯示在閘電壓大約爲1 V時汲極電流超過10 μΑ，此爲一記憶體元件及類似者所需者。此外，較佳使用單晶性半導體作爲元件電晶體1 03，因爲使用高遷移率之半導體可以增加讀取速度。此外，電容器102之電容是在考量於寫入電晶體101之斷開狀態電流（或斷開狀態電阻）時所決定，及一較大之電容可使資料儲存一段較長時間。例如，若寫入電晶體 101之斷開狀態電流爲lxl〇_18A及電容器102之電容爲lxl(T13F，則資料儲存時間大約爲3 0小時，及若寫入電晶體1 〇 1之斷開狀態電流爲lxl〇_24A及電容器102之電容爲lxl(T15F，則資料儲存時間大約爲3 0年（在資料儲存時間相當於電荷量變成初始量的40%時所需時間之情況下）。在一半導體記憶裝置中，圖1A中所示之記憶體單元係配置成矩陣。圖1 A中所示記憶體單元之一操作情形將說明於後。一開始即說明一寫入操作。首先，端點C、E、及F各保持在一適當電位。爲了減少耗電量，端點E及端點F較佳在相同電位。例如，諸端點皆設定於〇 V。接著，一適當之正電位施加於一端點B，及一基於一信號之零或正電位施加於一端點A。此時，端點B之電位較佳爲較高於端點A者，且其間之差異大於或等於寫入電晶體101之臨限電壓。接著，寫入電晶體101接通，及電荷透過寫入電晶體 101而儲存於電容器102。此外，一由寫入電晶體101之源極、電容器102之一電極、及元件電晶體1〇3之閘極構成之 -20- 201230031 節點D係在某一電位。例如，節點D可爲二電位+ 1 V及0 V 之任一者。接著，藉由將端點Β之電位設定於零或負電位，寫入電晶體101斷開。此時，儲存於電容器102中之電荷無法通過寫入電晶體1 0 1，節點D即爲浮接狀態。此爲寫入操作結束。當資料儲存時，端點Α之電位設定於某一値（例如0 V)。此外，藉由將端點B之電位維持在零或負電位，以防止寫入電晶體101接通。最佳將端點B之電位設定爲比端點A之電位低1 V或更多，因爲寫入電晶體1〇1之漏電流可以變得相當小。接著，一讀取操作將揭述如下。讀取操作時’ 一電位差產生於端點E與端點F之間，及一適當之負電位施加於端點C。例如，若節點D之電位爲〇 V則元件電晶體1 03斷開或節點D之電位爲+1 V而元件電晶體103接通時之一電位係施加於端點C。 -對於元件電晶體1 〇3爲接通或斷開狀態之判斷可以根據流動於端點E與端點F之間之電流變化’或端點E或端點 F之電位而達成。因此，節點D之電位（即寫入之資料）可以藉由找出元件電晶體1 〇 3之狀態得知。欲找出元件電晶體1 03之狀態，端點E (或端點F )大致上連接於一讀取電路。請注意在讀取另一記憶體單元之情況中’端點C之電位設定於元件電晶體接通或斷開時之一電位’而無關 -21 - 201230031 於節點D之電位。爲了減少耗電量，在一 NOR記憶裝置之情況中，元件電晶體1 03較佳在斷開狀態，除非是讀取記憶體單元時。另方面，在一 N AND記億裝置之情況中，一 N AND電路內之記憶體單元以外的所有記憶體單元應在接通狀態。此係一範例，其中一記憶體單元儲存兩種（兩階）資料的其中之一；藉由在讀取操作時使用三或多階電壓於端點A，一記憶體單元也可以儲存三或多種（多階）資料的任一者》—記憶體單元儲存多階資料之能力即隨著增加積合度而提供實質上相同之效果。圖1B係一可用於本發明中之半導體記憶裝置之另一記憶體單元之電路圖。在圖1B所示之電路圖中，一寫入電晶體101及一電容器102係與圖1A者相同，但是一元件電晶體104爲p通道電晶體。請注意可用於本發明中之半導體記憶裝置並不限於圖 1A及圖1B中所示者。可以使用一具有減少端點量之半導體記憶裝置，其係藉由改善圖1A或圖1B中所示之電路而取得。一具有另一電路組態之記憶體單元也可以使用。一較佳使用在本發明中之組態係一包括一電容器且電容器中所積聚之電荷量可.用一非破壞性方式測量之記億體單元。請注意即使是寫入電晶體在斷開狀態時，微量之斷開狀態電流也會如上述流動：因此，積聚於電容器中之電荷隨著時間而減少。減少的量則視斷開狀態電流量或電容器之電容値而定。通過另一路徑之漏電流也是一項因素。 -22- 201230031 例如’當上述基於圖1 A中之寫入電晶體1 0 1或類似者的斷開狀態電流爲1χ10·18Α及電容器102之電容爲ixi〇-i3F 時，資料儲存時間大約爲3小時。惟，藉由在資料喪失前執行一再新操作’資料可以儲存一段較長時間。藉由執行一再新操作，電容器102之電容可以減小。電容減小即造成記憶體單元之面積減小。此外，電容器之電容減小有利於減少耗電量。在上述範例中，當電容器 102之電容爲1x10_15F ’即低二個數量級時，資料儲存時間大約爲2分鐘。藉由在資料喪失前執行一再新操作，資料可以儲存一段較長時間。請注意在二階資料的情況中，即使是記憶體單元中 75 %之積聚電荷喪失，資料不致喪失，而在四階資料的情況中’若2 5 %之初始電荷喪失，資料即喪失（無法讀取資料）。因此，較佳爲增加再新之頻率。毋須贅言’再新操作之間之時距可以藉由減少斷開狀態電流而加長。例如，若基於寫入電晶體1 〇 1或類似者的斷開狀態電流爲1χ10_21Α及電容器102之電容爲ΐχΐ〇·ΐ5ρ， —階資料儲存時間大約爲10天，及若基於寫入電晶體101 或類似者的斷開狀態電流爲1χ10·24Α及電容器102之電容爲1}< 1(T15F，資料儲存時間大約爲3〇年。依據資料儲存時間，再新操作之間之時距可以加長。例如’若儲存時間大約爲30年，似乎完全不需要再新。惟，在某些情況中，電荷儲存狀況可能在記憶體單元之間有所差異。因此，再新操作定期或不定期執行，使資料 -23- 201230031 得以穩定儲存。例如，在一從寫入資料已經過一段時間後之半導體記憶裝置內即可執行，電荷在一記憶體單元中減少到需要再新的程度，同時電荷充足地保持在另一記憶體單元中。此可歸因於許多因素。例如，其中一項因素爲所保持之電荷量。當圖1 A之電路中之節點D之電位較高於端點A 之電位時（亦即電容器102所保持之電荷量大）’寫入電晶體之斷開狀態電流容易比電位差預期所產生者大。此— 變化型式取決於資料。另一項因素可爲寫入電晶體之間之斷開狀態電流變化。在此情況中，例如電晶體之間之尺寸或形狀差異常爲一項因素。同樣地，因電容器之間之面積差異所致之電容變化也是一項因素。再者，電晶體之間之臨限電壓變化爲另一項因素。諸此變化皆取決於記憶體單元。例如，用於電晶體之半導體之結晶度之變化即造成電晶體之間之電流輸送性質（例如場效遷移率）或臨限電壓變化。在使用一具有極低雜質濃度（例如供體濃度lxl〇M cm·3 )之半導體於一具有通道尺寸1〇〇 nmxl〇〇 nmxlO nm = lx 10·16 cm·3之小型電晶體的情況中’一電晶體中之供體原子量爲0.01。易言之，99個電晶體之通道爲本質半導體，其中無供體存在’及1個電晶體之一通道爲η型半導體，其中存在一供體原子。濃度爲lxl〇16 cnr3 ’及電晶體之臨限電壓自然不同於其他者。 -24- 201230031 問題在於此差異太小，在無精密測量下，無法使一瑕庇品區別於一非瑕疵品。一包括氧化物半導體在內之電晶體具有次臨限値0.1 V/dec;因此，臨限電壓之0.1 V變化可導致大約一個數量級之斷開狀態電流變化。在半導體記憶裝置使用期間，供體原子可以從外移至一通道內及本質半導體可以變成η型半導體。特別是，氫已知使用作爲氧化物半導體中之一供體，且氫離子（質子 )小而易於移動。在其記憶體單元具有平均30年的資料儲存時間之一半導體記億裝置中，一未充分工作之記憶體單元可以透過半導體記憶裝置製造後立即進行的一測試而判斷爲一缺陷位元。惟，其斷開狀態電流爲較大數量級之一記憶體單元具有3年之資料儲存時間；因此，其難以判斷記憶體單元是否有缺陷，資料儲存僅數小時。爲了確認對於記憶體單元是否有缺陷之判斷，有必要對於數天或更長時間之資料儲存進行一加速試驗。此外，無法處理運送後由於施體移動之改變。若一包括此一潛在缺陷記憶體單元在內而無法透過一正常測試消除之所有記憶體單元係以非瑕疵品運送及用於儲存資料數十年，則大部分資料將會喪失。易言之，—半導體記憶裝置之可信度下降。惟，藉由定期或不定期再新，半導體記憶裝置之可信度可以提升。請注意在一般DRAM中’所有記憶體單元皆再新而無關於電荷儲存在記憶體單元中之狀況，在此情況中耗電量 -25- 201230031 係增加，因爲不需要再新之記憶體單元也作再新。特別是 ’再新之頻率必須針對一具有不良特徵之記憶體單元而設定，及因此，其他正常記憶體單元即不需再新。在此方法中’執行一再新操作時讀取之結果再次寫至 —記憶體單元。因此’若資料在再新操作時已喪失，資料仍然喪失。另方面，在一使用於本發明之半導體記憶裝置之-記憶體單元的情況中，可用一非破壞性方式得知電荷量。也可以知道該狀況偏離一正常値多少。根據上述資訊，在〜不需要再新之列中之記憶體單元不必再新。目前尙無此~ 技術理念，因爲一 dram爲需要再新操作之唯一記憶體且積聚於一 DRAM中之電荷量無法得知，除非抽離電荷。在寫入及讀取多階資料的情況中，相較於二階資料的情況，較佳能越早得知電荷減少量越好。此可根據上述技術理念達成。易言之，資料儲存於一記憶體單元中之狀況係在一適當時間檢查，及若有需要時記憶體單元再新，或者若記憶體單元不適於使用，記憶體單元可由一備用記憶體單元取代。據此，可靠性得以確保一段較長時間。一記憶體單元係依下列方式測試。圖1 A中之記憶體單元係舉例說明。一用於正常讀取之第一電位施加於端點 c，及判斷此時元件電晶體1 03之狀態（第一判斷）。接著，一較低於第一電位之第二電位施加於端點C，及判斷此時元件電晶體1 03之狀態（第二判斷）。第一判斷及第二 -26- 201230031 判斷在常態下爲ON或OFF。若第一判斷及第二判斷之結果不同，則判斷成積聚於記憶體單元中之電荷量減少，且再新記億體單元。如果結果相同，則不再新記憶體單元。藉由此一操作，即可提供一可長時間儲存資料而不需要再新操作之半導體記憶裝置〇或者，一較高於第一電位之第三電位施加於端點C，及判斷元件電晶體1 03之狀態（第三判斷）。若第三判斷不同於第一判斷，則判斷成積聚於記億體單元中之電荷量已減少到造成資料變化之程度，且記憶體單元再新。此時，可以判斷記憶體單元之斷開狀態電流較大於一特定値；因此，記憶體單元可以視爲一缺陷記憶體單,元並由一備用記憶體單元取代。一些範例在前文揭述爲本發明之實施例。惟，從以下實施例中之範例可以瞭解的是其他模式也可符合本發明之技術槪念，而不限於上述範例。藉由採用上述實施例之任一者，可以達成上述目的之至少一者。特別是，上述實施例之半導體記憶裝置不需要一 FGNVM寫入與抹除資料時所需之高電壓，且在重寫循環次數上沒有限制。此外，再新操作之間之時距係遠長於 —般DRAM者，及僅一需要再新之列可以再新。此有助於減低耗電量。所用之電晶體數量可以減少到五或更少，及 —電容器之面積可以藉由適度再新而減少，此亦爲增加積合度之一大優點。 -27- 201230031 上述實施例包括一根據前所未有槪念之新穎半導體裝置（特別是’一新穎半導體記憶裝置）及一根據前所未有槪念之用於驅動半導體裝置之新顆方法（特別是，一用於驅動半導體sS憶裝置之新顆方法）。這些實施例具有省電及高積合度等特性。上述實施例各提供上述功效之至少一者。毋須贅言，上述實施例各不需提供所有上述功效。【實施方式】文後’本發明之實施例將參考諸圖而說明於後。應該注意的是本發明可用許多不同模式實施，習於此技者很容易瞭解到本發明之模式及細節可用多種方式變更，而未脫離本發明之精神及範疇。因此，本發明不應被解釋爲拘限於以下實施例之說明。以下實施例任一者中所揭露之結構狀況、及類似者可與其他實施例中所揭露者適當地組合。應該注意的是在文後所述之結構中，在不同圖式中相同部分或具有相似功能之部分係以相同參考編號表示，在某些情況中即不予以贅述。 (實施例1 )

本實施例之一半導體記憶裝置之操作情形將參考圖 2A說明於後。圖2A揭示一半導體記億裝置，其中用於保持一讀取値之一讀取電路200及一暫存器210添加至圖1A -28- 201230031 中所示之記憶體單元100中。讀取電路200包括一 P通道讀取電晶體202及一反向器 201，且暫存器210包括一第一暫存器210A及一第二暫存器210B。如圖2A中所示，圖1 A中之記憶體單元100之η通道元件電晶體103之源極接地，及其汲極連接於讀取電晶體202之汲極。讀取電晶體202之源極連接於一電力供給電位VDD，及其閘極接地。元件電晶體103之汲極及讀取電晶體2 02之汲極連接於反向器201之一輸入端點。其相交點在文後稱爲節點E。反向器201之一輸出端點連接於暫存器210。請注意讀取電晶體202較佳設計用於使讀取電晶體202之接通 (ON )狀態電流較小於相同狀況下（例如一閘極電位或一汲極電位）之元件電晶體1 03之接通（ON )狀態電流。一使用讀取電路200之讀取操作將簡述如下。當一用於讀取之電位施加於端點C時，元件電晶體1 〇3係依記憶體單元之節點D之電位而在某一狀態。根據此狀態，讀取電路2 00之節點E之電位改變。當此電位較高於電力供給電位 VDD及接地電位之間之一中間値（平均値）時，反向器 20 1之一輸出即爲接地電位，及當較低於中間値時，反向器201之一輸出即爲電力供給電位VDD。藉由此一操作，即可判斷元件電晶體是在接通或斷開狀態。在一正常讀取操作中’當資料Η係因元件電晶體爲一 η通道電晶體而寫入時’節點Ε之電位即接地電位；因此，反向器201之一輸出即爲電力供給電位Vdd。當資料l寫入 -29 - 201230031 時，節點E之電位即電力供給電位VDD ;因此，反向器201 之輸出即爲接地電位。文後在接地電位時反向器201之輸出稱爲F (僞），及在電力供給電位VDD時稱爲T (真）。在一再新操作之前，先判斷一再新操作是否爲一預期記憶體所需者。此可以藉由施加二種讀取電位至端點C而執行讀取操作，及比較讀取結果達成。更明確地說，一讀取操作係藉由施加一正常讀取電位V i而執行，且結果儲存於第一暫存器210A。此外，一讀取操作係藉由施加一較低於正常讀取電位之電位V2而執行，且結果儲存於第二暫存器21 0B。接著，讀取結睪係藉由比較第一暫存器中儲存之資料與第二暫存器中儲存之資料而完成。請注意暫存器21 0A及暫存器 210B可爲任意類型，只要其符合上述目的即可。圖3A揭示出現在二信號Η、L寫入圖1A中之記憶體單元100的情況下，端點C之電位Vc與元件電晶體103之汲極電流（端點E與端點F之間之電流）IEF之間之關係。當信號Η寫入時取得一曲線301 ’及當信號[寫入時取得—曲線 3 02 〇此外，IQ係當讀取電晶體202之汲極電位爲電力供給電位VDD且閘極與源極之電位爲接地電位時所觀察到之汲極電流。當端點C之電位VC具有某一値時’若元件電晶體 103之電流曲線超過1Q ’則圖2A中之節點£之電位係較低於電力供給電位VDD與接地電位之間之中間値。因此，反向器201之輸出爲T。反之’若元件電晶體之電流曲線在 -30- 201230031 Ιο之下’反向器201之輸出即爲F。曲線301及曲線3〇2到達IQ時之Vc値分別稱爲^^，^及 Vth_L。例如，當Vc低於Vth_fd#，反向器201之輸出一致爲 F’而無關於所寫入之資料，及當vc高於Vth_L時，反向器 201之輸出一致爲T，而無關於所寫入之資料。例如，一未讀取之記憶體單元即可供給以一較低於Vth H之電位（例如VA)或一較高於VthL之電位（例如VB )，以作爲Vc ( 請參閱圖3B)。 V !係一在正常讀取時施加於端點C之電位。在此電位 ’當資料L寫入時，IEF較小於IG且反向器201之輸出因此爲 F。當資料Η寫入時，IEF較大於IQ且反向器201之輸出因此爲T。爲了使V!滿足上述狀況，V,較佳爲一高於Vth_H且低於vth_L2電位。積聚於電容器102中之電荷隨著時間而改變。大體上，當節點D之電位較高於端點A之電位時，電荷量即減少且節點D之電位下降。在此情況中，電位Vc與汲極電流IEF 之間之關係則從曲線301變成曲線303，如圖3C中所示。惟，在此階段，讀取時並未偵測到異常。這是因爲當正常讀取電位V1施加於端點C時，元件電晶體1〇3之汲極電流1^在此階段仍大於1〇，因爲其緊接於寫入後’與寫入者相同之資料Η因而被讀取。惟，若此狀態持續下去，電位Vc與汲極電流Ief之間之關係最後即變成曲線3 04，如圖所示。在此階段’當正常讀取電位V,施加於端點C時，元件電晶體1〇3之汲極電 -31 - 201230031 流Ief小於1〇，且與寫入者相反之資料L因而被讀取。因此 ’有必要在失去資料的曲線303階段預先得知。因此，資料儲存狀況係藉由將端點C之電位設定爲較低於正常讀取電位較高於Vth_H之電位Vi而檢查。緊接於資料寫入後（曲線301 )，即使是端點C之電位設定爲 V2時，汲極電流仍大於或等於U ;因此，資料Η即如同在施加正常讀取電位¥,的情況下讀取。惟，在寫入一段時間後之曲線3 03之狀態中，當施加正常讀取電位¥,時，資料Η被讀取，而當電位爲V2時資料 L被讀取，因爲汲極電流小於IQ »以電位乂,及乂2所讀取資料之間之此一差異意指記憶體單元中積聚之電荷減少。在此情況中，一再新操作即執行用於恢復初始狀態（曲線 301)，藉此使得喪失資料之危險性減低。請注意資料在記憶體單元中之狀況可藉由另一較高於 V2且較低於Vi之電位V3而檢查。例如，在曲線3 03所代表之狀態中，即使是在電位V3，相反於使用正常讀取電流所取得資料之資料L被讀取，因爲汲極電流小於1〇。此一記憶體單元較佳判斷爲一高危險性喪失資料之記憶體單元並以一備用記憶體單元更換之。或者，資料在記億體單元中之狀況可藉由另一較高於乂1且較低於Vth_L之電位V4而檢査。圖2A中之端點A之電位在寫入時改變，但是在儲存資料狀態昨仍爲固定。在寫入資料L時節點D之電位實質上等於端點A之平均電位的情況中，電荷不漏出或流入電容器102。在上述狀況下，顯示 -32- 201230031 出資料L寫入之一記憶體單元特徵的曲線3 02幾乎不隨著時間改變。接著，文後說明寫入資料Η之記憶體單元之漏電流相當大及電位Vc與汲極電流Ief之間之關係如同曲線304中所示的情形。在此一記憶體單元中’電位νι及V4施加於端點 C並比較讀取資料；接著，分別取得L及Η之結果。另方面，在寫入資料L之記憶體單元中，電荷中之變化可以忽略不計：因此，電位Vc與汲極電流1„之間之關係仍與曲線3 02無異且資料L在任一情況中皆被讀取。在正常儲存資料之記憶體單元中或在可接受範圍內（曲線3 0 1 及曲線3 03 )，資料Η在任一情況中皆被讀取。在電位乂，及¥4施加於端點C且讀取之資料不同於上述者的情況中，一記憶體單元較佳判斷爲一極高危險性喪失資料之記憶體單元，並以一備用記憶體單元取代之。此外，儲存於記億體單元中之資料可經判斷爲Η ;因此，資料 Η較佳寫至更換之備用記憶體單元。資料儲存在記憶體單元中之狀況可在上述情況中以一時距檢查，該時距爲一記憶體單元之1/10000至1/1〇儲存週期。例如，針對一保證可儲存資料1〇年的半導體記憶裝置’上述檢查及必要時之一再新操作係一年執行一次或更頻繁。藉由使用上述正常讀取電位V!以外之電位v2、V3、或 %執行一讀取操作，可以判斷出在該週期期間之電荷外漏狀態’且各記憶體單元之可靠性可以使用該資料找出，故 -33- 201230031 可採取一用於改善可靠性之對策。易言之，針對一低可靠性之記億體單元而言，資料儲存的狀況可以經常檢査及再新，或者可以採取一措施以避免使用該記憶體單元及以一備用記憶體單元更換該記憶體單元。 (實施例2 ) 本實施例之一半導體記憶裝置之操作情形將參考圖2B 說明於後。圖2B揭示一半導體記億裝置，其中用於保持一讀取値之一讀取電路200及一暫存器210添加至圖1B中所示之記憶體單元〗〇〇中。不同於圖2A之處在於元件電晶體及讀取電晶體兩者之極性相反。請注意一讀取電晶體203較佳設計用於使讀取電晶體203之接通（ON )狀態電流較小於相同狀況下（例如一閘極電位或一汲極電位）之元件電晶體104之接通（ON )狀態電流。請注意在一正常讀取操作中，當資料Η寫入記憶體單元時’反向器201之一輸出即爲電力供給電位vDD。當資料L寫入時’輸出即爲接地電位。文後在接地電位時反向器20 1之輸出稱爲F (僞），及在電力供給電位時稱爲τ( 真）。在一再新操作之前’先判斷一再新操作是否爲一預期記億體所需者。此可以藉由一相似於實施例1之方式達成。讀取操作係藉由施加二種讀取電位（一正常讀取電位v i 及一較低於正常讀取電位V,之電位Vz )至端點C而執行， -34- 201230031 且這些操作的結果儲存於第一暫存器210A及第二暫存器 210B。接著，讀取結果係藉由比較第一暫存器中儲存之資料與第二暫存器中儲存之資料而完成。請注意暫存器 210A及暫存器210B可爲任意類型，只要其符合上述目的即可。圖4A揭示出現在二信號Η、L寫入圖1B中之記憶體單元100的情況下，端點C之電位Vc與元件電晶體104之汲極電流（端點E與端點F之間之電流）Ief之間之關係。當信號Η寫入時取得一曲線40 1，及當信號L寫入時取得一曲線 402 = 此外，係當讀取電晶體2 0 3之汲極電位爲電力供給電位VDD且閘極與源極之電位爲接地電位時所觀察到之汲極電流。當端點C之電位Vc具有某一値時，若元件電晶體 104之電流曲線超過此値，則圖2B中之節點E之電位係較高於電力供給電位VDD與接地電位之間之中間値》因此，反向器201之輸出爲F。反之，若元件電晶體104之電流曲線在1〇之下，反向器201之輸出即爲T。 ▽!係一在正常讀取時施加於端點C之電位。在此電位 ’當資料L寫入時，IEF較大於IQ且反向器201之輸出因此爲 F»當資料Η寫入時，IEF較小於1〇且反向器201之輸出因此爲T。曲線401及曲線402在1〇時之Vc値分別稱爲Vth H及 Vth_L。例如，當Vc低於Vth_H時，反向器201之輸出一致爲 F ’而無關於所寫入之資料，及當Vc高於Vth_L時，反向器

S •35- 201230031 201之輸出一致爲T，而無關於所寫入之資料。例如’一未讀取之記億體單元即可供給以一較低於Vth-H之電位（例如VA)或一較高於Vth_L之電位（例如Vb ) ’以作爲Vc ( 請參閱圖4B )。積聚於電容器102中之電荷隨著時間而改變。大體上，當節點D之電位較高於端點A之電位時’電荷量即減少且節點D之電位下降。在此情況中’電位VC與汲極電流lEF 之間之關係則從曲線401變成曲線403，如圖4C中所示。在此階段，當正常讀取電位V,施加於端點C時，元件電晶體之汲極電流IEF小於U，因爲其緊接於寫入後，與寫入者相同之資料Η因而被讀取。另方面，當資料儲存狀況係藉由將端點C之電位設定爲較低於正常讀取電位Vl且較高於Vth_H之電位乂2而檢査時，資料L即因汲極電流大於1〇而被讀取。在電位爲乂1時所讀取之資料不同於電位爲％時所讀取之資料的情況中，如上所述，積聚於記憶體單元中之電荷即減少。因此’一再新操作即執行用於恢復初始狀態（曲線4〇 1 )，藉此使得喪失資料之危險性減低。請注意緊接於寫入後’如曲線4 0 1及曲線4 0 2所示，正常讀取電位V,施加於端點C時所讀取之資料並未不同於電位V2施加於端點c時所讀取之資料。或者’資料儲存在記憶體單元中之狀況可藉由一相當於實施例1之電位v3的電位檢查，亦即—低於Vl且高於v2 之電位。 36- 201230031 或者，資料儲存在記億體單元中之狀況可藉由施加另 —高於且低於Vth L之電位v4檢査。在圖2B之節點D之電位實質上等於端點A之平均電位的情況中，電荷不漏出或流入電容器1 02。例如，若端點A之電位（在許多週期中 )相等於節點D之電位，如同資料L寫入記億體單元的情況’則顯示出資料L寫入之記億體單元之特徵的曲線402幾乎不隨著時間改變。另方面，寫入資料Η之記億體單元之漏電流相當大及電位Vc與汲極電流iEF之間之關係如同曲線4〇4中所示的情形也應考慮。在此一記憶體單元中，電位％及^施加於端點C並比較讀取資料；接著，分別取得l及η之結果。另方面’在寫入資料L之記憶體單元中，電荷中之變化可以忽略不計；因此，電位Vc與汲極電流Ief之間之關係仍與曲線402無異且資料l在任一情況中皆被讀取。在正常儲存資料之記憶體單元中或在可接受範圍內（曲線401 及曲線403 )’資料η在任一情況中皆被讀取❶ 在電位Vi及乂4施加於端點c且讀取之資料不同於上述者的情況中’一記憶體單元較佳判斷爲一極高危險性喪失資料之記憶體單元，並以一備用記憶體單元取代之。此外，儲存於記憶體單元中之資料可經判斷爲H ;因此，資料 Η較佳寫至更換之備用記憶體單元。 (實施例3 ) 在實施例1及2所揭述之範例中，資料儲存在記億體單 -37- 201230031 元中之狀況係使用正常讀取電位V!以外之一電位（V2、V3 、或V4)檢查。相似之檢查也可以藉由改變電力供給電位 VDD而達成。本原理將參考圖5 A及5 B說明於後。本原理在此將使用實施例2所用之圖2B中之電路說明。在圖5A中，一曲線401、一曲線402、及一曲線403揭示分別緊接於資料Η寫入後、緊接於資料L寫入後、及有時在資料Η寫入後，在端點C之電位上的元件電晶體103之汲極電流之依存性。圖中之1〇、Vth_H、Vth_L、及乂，係與實施例2中所述者相同。若電力供給電位VDD在此降低，則具有在電力供給電位VDD時所維持之閘極電位與汲極電位並具有在接地電位時所維持之源極電位的讀取電晶體203之汲極電流係減小至Ιι(<Ι〇)，如圖5A中所示。在曲線401、曲線402、及曲線403超過1!之情況中，反向器201之輸出爲接地電位。如圖5A中所示，在讀取電位乂，時，曲線401在I,下方且曲線402超過I,;因此，反向器201之各別輸出爲電力供給電位（文後稱爲T)及接地電位（文後稱爲F)。此結果係與正常讀取情況下相同（亦即以IQ讀取）。惟，在一具有減量電荷（曲線403 )之記憶體單元中，反向器201之輸出在正常讀取情況下爲T (以IQ讀取），而在以11讀取情況下之輸出爲F。此一結果之間之差異是因爲從初始量起減少之電荷量所致。在此情況中，會有喪失資料之高危險性。因此，此一記憶體單元可視爲恢復到初始之電荷量。 -38- 201230031 圖5 B揭示升高電力供給電位v D D的情況。具有在電力供給電位V D D時所維持之閘極電位與汲極電位並具有在接地電位時所維持之源極電位的讀取電晶體203之汲極電流係增大至I2 ( > U )，如圖5B中所示。如圖5B中所示，在讀取電位乂1時，曲線401在12下方且曲線402超過12 ;因此，反向器201之各別輸出爲T及F。此結果係與正常讀取情況下相同（亦即以IG讀取）。惟’在一具有大幅減量電荷（曲線404 )之記憶體單元中，反向器201之輸出在正常讀取情況下爲F (以1〇讀取 )’而在以12讀取情況下之輸出爲T。此一結果之間之差異是因爲從初始量起減少之電荷量所致。在此情況中，會有喪失資料之高危險性。因此，此一記億體單元可經再新以恢復到初始之電荷量，或者以一備用記憶體單元更換之〇在圖2B之節點D之電位實質上等於端點A之平均電位的情況中，電荷不漏出或流入電容器102，且曲線4 02幾乎不隨著時間改變。例如，在一寫入資料L之記億體單元中 ’即使是在正常讀取或是以12讀取的任一情況下，反向器 2〇1之輸出爲F。因此，曲線404所示正常讀取及以12讀取之結果之所以不同的原因可以視爲因爲大量電荷流出一寫入資料Η之記憶體單元。因此，資料Η較佳在執行再新操作時或資料寫至一備用記憶體單元時寫入。在上述範例中，讀取電晶體203係η通道電晶體。即使 -39 - 201230031 是在讀取電晶體爲P通道電晶體之情況中，電力供給電位 VDD之變化皆導致上述相同情況中之電晶體之汲極電流變化。因此，本實施例同樣可由圖2A之電路實施。 (實施例4 ) 在實施例1至3中’ 一記憶體單元儲存二階資料η、L 。本發明同樣可實施在一記憶體單元儲存三或多階資料的情況中。在此實施例中，處理三階資料之範例將參考圖 6Α至6C說明於後。四或多階資料也可以同樣處理。在此使用圖2Α中所示之電路。在此實施例中揭述三種資料類型Η、M、L之任一者儲存於記憶體單兀中之情形。圖6Α中所示之一曲線501、一曲線502、及一曲線503揭示圖1 Α中之元件電晶體103之汲極電流在端點C之電位Vc上之依存性（且源極（端點F) 電位在接地電位，及汲極（端點E )電位在電力供給電位 VDD)。曲線501是在資料Η寫入時取得：曲線502是在資料Μ寫入時取得；曲線503是在資料L寫入時取得。 1〇係當閘極與汲極之電位爲接地電位且源極電位爲電力供給電位VDD時所觀察到之讀取電晶體202之汲極電流。如實施例1中所述，當曲線501至曲線5 03超過IQ時，反向器201之輸出爲電力供給電位Vdd，及當曲線在Iq下方時 ’輸出爲接地電位。在此實施例中，當其爲電力供給電位 VDD時’反向器201之輸出稱爲T (真），及當其爲接地電位時’則稱爲F (僞）。 -40- 201230031 當曲線5〇1、曲線502、及曲線503等於U時之電位Vc 分別稱爲Vth_H、Vth_M、及vth_L。大抵上，在讀取N階資料之情況中，（N -1 )種電位施加於端點C。在此實施例中則使用二種電位，因爲N = 3。另方面，在實施例1至3中，可以使用一種電位做判斷’因爲N = 2。在此實施例中，讀取時施加之其中一電位係¥,^與 Vth_M之間之一電位Vu，及另一者係乂^^與Vth_L之間之一電位V1-L。從圖6A可以看出’在電位V^h，當資料η寫入一單元時，反向器之輸出爲Τ，而當資料μ或L寫入時，反向器之輸出爲F。因此’在電位V^h施加於端點C且反向器之輸出爲T的情況中，所寫入-之資料可判斷爲Η。在反向器之輸出爲F的情況中，所寫入之資料可以是 Μ或L。因此，使用第二電位V!_L即可判斷。從圖6Α可以看出’在電位V1L，當資料Μ寫入單元時，反向器之輸出爲Τ’而當資料L寫入時，反向器之輸出爲F。因此，在電位ν^Η施加於端點C且反向器之輸出爲F，及更有甚者’電位V,_L施加於端點C且反向器之輸出爲T的情況中’所寫入之資料可判斷爲Μ。在當電位ν,_Η或電位 V,_l施加於端點C時而反向器之輸出爲F的情況中，所寫入之資料可判斷爲L。

請注意未讀取之一記憶體單元之端點C之電位可以設定爲Vth_H或更低’或是vth_L或更高。例如，當端點C之電位設定爲Vth_H或更低時，反向器之輸出爲ρ，而無關於記億體單元中所儲存之資料，及當端點C之電位設定爲Vth_L -41 - 201230031 或更高時’反向器之輸出爲T，而無關於記憶體單元中所儲存之資料。資料寫入後，電容器102之電荷即如實施例1至3所述隨著時間改變。例如，假設~初始寫入資料Η之記億體單元之電荷已減少且記憶體單元隨後呈現圖6Β中之曲線504 的特徵。在此階段，即使資料是使用正常讀取時所用之電位ν1-Η讀取’反向器之輸出仍爲τ，因爲其緊接於寫入後 ;因此，無法發現電荷減少。惟，藉由將電位V1H與Vth H之間之一適當電位、供給至端點C而執行一讀取操作，反向器之輸出變爲f，從圖6B可以看出。在電位乂,』及V2時之反向器輸出不同的上述情況中’會有喪失資料之高危險性。故此一記憶體單元較佳進行再新。接著，假設電容器1 02之電荷大幅減少及記憶體單元此時呈現圖6 C中之曲線5 0 5的特徵。在此階段，當資料使用正常讀取時所用之電位V, 讀取時，反向器之輸出爲f ，與緊接於寫入後之輸出不同。惟’藉由將電位V1H與vth_M之間之一適當電位乂4供給至端點C而執行一讀取操作，反向器之輸出變爲T,從圖6C可以看出。在電位乂, Η及v4時之反向器輸出不同的上述情況中’會有喪失資料之高危險性。故此一記憶體單元較佳進行再新。或者，較佳採取一防止記憶體單元儲存資料之措施及一以備用記憶體單元更換該記憶體單元之措施 -42- 201230031 請注意在電位Vu及v4時之反向器輸出不同的情況中，所儲存之原始資料可判斷爲Η。因此，當執行一再新操作時或資料寫至一備用記憶體單元時，較佳寫入資料Η。一供資料Μ或資料L寫入之記憶體單元也可以用相似方式檢查。請注意在圖6Β及6C中，曲線501、曲線502、曲線504 、及曲線505對應於圖3Β及3C中之曲線301、曲線3 02、曲線3 03、及曲線304。圖6Β及6C中之電位V1H及電位Vth μ 也可以讀作圖3Β及3C中之電位V!及電位Vth_L。因此，即使是在圖2B之電路用於儲存三或多階資料的情況中，實施例2中所述之方法亦可使用。此外，如實施例3中所述藉由改變電力供給電位Vdd以找出資料儲存在一記憶體單元中之狀況的方法也可用在本實施例中所述儲存三或多階資料的情況中。 (實施例5 ) 驅動矩陣中之一半導體記憶裝置的範例將參考圖7說明於後。圖7揭示一半導體記億裝置之—部分，其包括六個記億體單元，即第η列及第m行至第（n + 2 )列及第（ m+1 )行（η及m爲自然數）。記憶體單元包括各別p通道兀件電 b日體 l〇4_n_m 、 l〇4_n m + Ι 、 104 n+l_m 、 l〇4_n+l_m+l、104_n + 2 —m '及 1〇4_n + 2_m+1。各記憶體單元亦包括一寫入電晶體及—電容器，其細部結構可參閱圖1 Β 〇 -43- 201230031 一寫入範例將說明於後。首先，包括一讀取字元線 601_n、一讀取字元線601_n+l、及一讀取字元線6〇i_n + 2 在內之所有讀取字元線之電位以及包括一讀取位元線 604_111及一讀取位元線604_m+l在內之所有讀取位元線之電位皆設定爲接地電位。一與讀取電晶體（包括一讀取電晶體203 _111及一讀取電晶體203_m + l )之閘極連接的佈線605係設定爲接地電位’使得所有讀取電晶體斷開，讀取電晶體則連接於包括一位元線603_m及一位元線603_m+l在內之所有寫入位元線。在此狀態中，第η列中之一寫入字元線6〇2_11之電位及包括ό02_η+1與602_η + 2在內之其他列中之寫入字元線之電位係設定爲一非選擇電位。再者，包括位元線603_m與位元線603_m+ 1在內之所有寫入位元線係根據待寫至第η列中之記憶體單元的資料而各供給以一信號。該信號可以是 —二階式信號或一多階式信號。藉由此操作，則僅有第η 列中之寫入電晶體接通’且資料寫至第η列中之記億體單元。接著’第（η+1 )列中之寫入字元線6〇2_η+1以外的所有寫入字元線係供給以一非選擇電位，及僅有寫入字元線 602_η+1供給以—選擇電位。再者，包括位元線6〇3_111與位元線603_m+1在內之所有寫入位元線係根據待寫至第（ n+ 1 )列中之記憶體單元的資料而各供給以—信號。藉由此操作’資料即寫至第（n+ 1 )列中之記憶體單元。 _ 44 · 201230031 再者’第（n + 2 )列中之寫入字元線602_n + 2以外的所有寫入字元線係供給以一非選擇電位，及僅有寫入字元線 602_n + 2供給以一選擇電位。再者，包括位元線6〇3_„1與位元線603_m+l在內之所有寫入位元線係根據待寫至第（ n + 2 )列中之記憶體單元的資料而各供給以一信號。藉由此操作，資料即寫至第（n + 2 )列中之記憶體單元。藉由執行上述操作，資料可以寫至所有記憶體單元。在上述範例中’資料即寫至所有列中之記憶體單元，然而一將資料僅寫至特定列之操作或一將資料僅不寫至特定列之操作也可行。請注意儲存資料時，所有寫入字元線係供給以一非選擇電位。接著說明一用於判斷是否需要再新操作之操作。儘管文後所述者係一記憶體單元儲存二階資料的情形，本實施例同樣可在一記憶體單元儲存多階資料的情況中實施。首先’包括602_n、602_n+l、及602_n + 2在內之所有寫入字元線係供給以一非選擇信號。此外，包括位元線 60 3_«1及位元線603_m+l在內之所有寫入位元線之電位係設疋爲一浮動電位。佈線6 0 5係供給以一適當電位（例如一電力供給電位 )。藉由此操作，讀取電晶體（包括讀取電晶體203_111及讀取電晶體203_m+l )之閘極電位即成爲上述電位。接著’第η列中之讀取字元線601 _n以外的所有讀取字元線係供給以一電位VA，諸列中之元件電晶體在此電位 -45 - 201230031 時皆呈斷開。以下操作相似於實施例2中所述者。第η列中之讀取字元線601 _η則供給以一正常讀取時所用之電位V, ，且包括一反向器201_111及一反向器201_m+l在內之所有反向器之輸出結果（第一結果）係儲存於各別暫存器中（包括一暫存器210_111及一暫存器210_m + l在內）。接著，第η列中之讀取字元線60 1 _n供給以一較高於正常讀取時所用電位V,之電位v4，且包括反向器201_m及反向器201_m + l在內之所有反向器之輸出結果（第二結果）係儲存於各別暫存器中（包括暫存器21 0_111及暫存器 2 1 0_m+ 1 在內）〇接著，第一結果及第二結果進行比較（第一判斷），且若第η列中之任一記憶體單元具有一不同結果，記憶體單元即有嚴重不良之特徵。因此，應執行一操作以避免隨後使用到該記憶體單元並以一備用記憶體單元更換該記憶體單元。接著，第η列中之讀取字元線601 _η供給以一較低於正常讀取時所用電位Vi之電位V2，且包括反向器201 _m及反向器201_m + l在內之所有反向器之輸出結果（第三結果）係儲存於各別暫存器中（包括暫存器21 0_m及暫存器 2 1 0_m+ 1 在內）。接著’第一結果及第三結果進行比較（第二判斷），且除了透過第一判斷而被判斷爲已劣化之記憶體單元外，若第η列中之任一記億體單元具有一不同結果，則第^列中之所有記憶體單元皆進行再新。在此情況中，上述寫入操 -46- 201230031 作可用第一結果執行。請注意，此時資料並不寫至透過第一判斷而被判斷爲已劣化之記憶體單元，及資料Η寫至一備用記憶體單元。此爲第η列記憶體單元之一再新操作的結束。請注意若第η列中之任一記憶體單元經第一判斷發現有嚴重不良之特徵，第η列中之所有記憶體單元可由等數量之備用記憶體單元更換。第（η + 1 )列及後續列中之記憶體單元之再新操作可同樣地執行。請注意在用於儲存資料之記億體單元再新前，較佳先檢查資料儲存在一備用記憶體單元中之狀況及較佳執行一再新操作。上述以一備用記憶體單元更換一瑕疵記憶體單元之操作係基於備用記憶體單元爲無瑕疵品之假設下。惟

L ，如上所述，僅作運送前之一次檢驗不必然會發現備用記憶體單元爲無瑕疵品或瑕疵品。更明確地說，資料Η寫至所有備用記憶體單元，且資料儲存在記憶體單元中之狀況係依上述在需要再新時及用於儲存資料之記憶體單元再新前檢査。可採取一避免使用到透過檢查而判斷爲瑕疵之記憶體單元的措施，及僅以無瑕疵之記憶體單元使用作爲備用記憶體單元。此記憶體單元可用於更換一透過檢査資料儲存在一儲存資料之記憶體單元中之狀況而判斷爲瑕疵的記憶體單元。 (實施例6 ) 驅動一 NAND半導體記憶裝置的範例將參考圖8說明於 -47- 201230031 後。圖8揭示一N AND半導體記憶裝置之一部分，其包括八個記憶體單元，即第一列及第m行至第四列及第（m+ 1 ) 行（m爲自然數）。各記憶體單元包括一 η通道元件電晶體、一寫入電晶體、及一電容器，其細部結構可參閱圖 1 Α 〇本實施例之半導體記憶裝置係一 NAND型及因而具有一與圖7中所示半導體記憶裝置者不同之電路組態。在同 —行中，第一至第四列中之寫入電晶體係串聯，及第一至第四列中之元件電晶體係串聯。各列中之寫入電晶體之汲極連接於電容器之一電極及元件電晶體之閘極。再者，選擇電晶體610_m、610_m+l 分別設於第一列中之寫入電晶體與位元線603_m、 603_m+l之間，以利於串聯，及選擇電晶體611_m、 61 l_m+l分別設於第四列中之元件電晶體與一源線608之間，以利於串聯。選擇電晶體610_m、610_m+l之閘極連接於一佈線606 ，及選擇電晶體61 l_m、61 l_m+l之閘極連接於一佈線607 。記憶體單元中之寫入電晶體之閘極連接於寫入字元線 602 1 ' 602_2、602_3、及 602_4 ° 請注意，改善積合度可以有效地使源線608與寫入字元線平行，如圖8中所示，而源線608可與位元線平行》源線608可以固定設定於一接地電位。在文後之說明中，源線6 0 8即固定設定於接地電位。在本實施例中，一讀取電路相似於實施例1者，但是 -48 - 201230031 —暫存器儲存至少五種資料。一寫入範例將說明於後。首先，讀取字元線6 〇 1 _ 1、 60 1 _2、001 _3 '及601—4設定爲一非選擇電位。寫入字元線602—1、602_2、602_3、及6〇2_4之電位則設定爲一選擇電位。結果’圖8中所示之記憶體單元中之寫入電晶體皆接通。此外’一佈線609設定於接地電位及一佈線605設定於 —適當之正電位’使得讀取電晶體2〇2_m、202_m+l斷開。再者’佈線6 0 6係供給以一選擇電位，使得在—第—選擇電晶體列中之選擇電晶體610_m、610_m+l接通。在此狀態中’位元線6〇3_m、6〇3_m+l係根據待寫至第四列中之記憶體單元的資料而供給以一信號。該信號可以是一二階信號或一多階信號。藉由此操作’資料即寫至第一至第四列中之記憶體單元。接著’第四列中之寫入字兀線60 2_4係供給以一非選擇電位’使得在第四列中之寫入電晶體斷開。結果，資料即儲存於第四列中之記憶體單元。再者，位元線6〇3_m、6〇3_m+i根據待寫至第三列中之記憶體單元的資料而供給以一信號。藉由此操作，資料即寫至第一至第三列中之記憶體單元。接著，第三列中之寫入字元線6〇2_3係供給以一非選擇電位，使得在第s列中之寫入電晶體斷開。結果，資料即儲存於第三列中之記憶體單元。在一相似情況中’ 一根據待依序寫至第二列及第〜列 -49- 201230031 中之記憶體單元的資料而供給各位元線603_m、603_m+l 以一信號’及隨後施加—非選擇電位至對應列中之寫入字元線而使得在對應列中之寫入電晶體斷開的操作係反覆進行；因此’資料即儲存於第—至第四列中之記憶體單元。隨後’佈線606係供給以—非選擇電位，使得在第一選擇電晶體列中之選擇電晶體610_m、610_m+l斷開。接著’一用於判斷是否需要再新操作之操作將說明於後。儘管文後將揭述一記憶體單元儲存二階資料之情況，本實施例同樣可實施於一記憶體單元儲存多階資料之情況中。以下操作情形在許多部分即相似於實施例1中所述者〇首先，寫入字元線602_1、602_2、602_3、及602_4之電位設定爲一非選擇電位。位元線603_m、線603_m+l設定爲一浮動電位。佈線607係供給以一選擇電位，使得在 —第二選擇電晶體列中之選擇電晶體611_m、611_m+l接通。接著，佈線605係供給以一適當電位（例如接地電位 )。藉由此操作，讀取電晶體202_m、202_m+l之閘極電位即成爲上述電位。佈線609係供給以一適當之正電位（例如一電力供給電位）。接著’第一至第三列中之讀取字元線601_1、601 _2、及60 1 _3係供給以一電位VB，在此電位時諸列中之元件電晶體係接通。另方面，第四列中之讀取字元線601 _4係供給以一正常讀取時所用之電位乂！，且反向器201 _m、 -50- 201230031 201_m+l之輸出結果（第一結果）係儲存於各別暫存器中 (即一暫存器210_m& —暫存器210_m+l )。接著，第四列中之讀取字元線601 _4供給以一較高於正常讀取時所用電位V,之電位V4，且反向器201_m、 201_m + l之輸出結果（第二結果）係儲存於各別暫存器中 (即暫存器 210_m、210_m+l)。接著，第一結果及第二結果進行比較（第一判斷），且若第四列中之任一記憶體單元具有一不同結果，記憶體單元即有嚴重不良之特徵。因此，應執行一操作以避免隨後使用到該記憶體單元並以一備用記憶體單元更換該記憶體單元。在此階段，第二結果可刪除，但是暫存器必須保存第一結果。接著，第一、第二、及第四列中之讀取字元線601 _1 、6 0 1 _2、及6 0 1 _4係供給以一電位VB。另方面，第三列中之讀取字元線601 _3係供給以一正常讀取時所用之電位V! ，且反向器201 _m、201 _m+l之輸出結果（第三結果）係儲存於各別暫存器中（即暫存器210_m、210_m+l)。再者，第三列中之讀取字元線60 1 _3供給以一較高於正常讀取時所用電位V,之電位V4，且反向器201 _m、 20 l_m+l之輸出結果（第四結果）係儲存於各別暫存器中 (即暫存器 210_m、210_m+l)。接著，第三結果及第四結果進行比較，且若第三列中之任一記憶體單元具有一不同結果，記憶體單元即有嚴重不良之特徵。因此，應執行一操作以避免隨後使用到該記 -51 - 201230031 憶體單元並以一備用記憶體單元更換該記憶體單元。在此階段，第四結果可刪除。在一相似情況中，檢查第二列及第一列中之記憶體單元，及執行一操作以避免使用到有嚴重不良特徵之記憶體單元。在此階段，各行中之暫存器儲存藉由第一至第四列中記憶體單元之正常讀取操作所取得之四個結果。接著，第四列中之讀取字元線601 _4供給以一較低於正常讀取時所用電位V,之電位V2，其他列中之讀取字元線係供給以電位VB，且反向器201_m、201_m+l之輸出係儲存於各別暫存器中（即暫存器21 0_m、2 1 0_m+ 1 )。接著，若第四列中之任一記憶體單元在由正常讀取所用電位V!取得的結果與由電位V2取得的結果之間有一差異，則第一至第四列中之所有記憶體單元皆進行再新。再新後，毋須贅言的是第一至第三列中之記憶體單元即不需要檢査。在透過檢査不需要再新的第四列中之記憶體單元而發現之情況中，則檢查第三列中之記憶體單元。第三列中之讀取字元線60 1 _3係供給以一較低於正常讀取時所用電位 Vi之電位V2，其他列中之讀取字元線則供給以電位VB，且反向器201 _m、201 _m+l之輸出係儲存於各別暫存器中 (即暫存器 210_m、210_m+l)。接著，若第三列中之任一記憶體單元在由正常讀取所用電位V,取得的結果與由電位v2取得的結果之間有一差異，則第一至第三列中之所有記憶體單元皆進行再新。再新 -52- 201230031 後’毋須贅言的是第一及第二列中之記憶體單元即不需要檢査。在透過檢查不需要再新的第三列中之記憶體單元而發現之情況中，則以相似於檢查再新必要性之情形檢查第二及第一列中之記憶體單元。在上述說明中，爲了方便瞭解而使用一小型矩陣，但是類似操作可在大型矩陣的情況中執行。 (實施例7 ) 在上述實施例中’圖2A或2B中之讀取電路200備有反向器201。或者，可以使用一感應放大器204，如圖9A或 9B中所示。感應放大器204之輸出係依據節點E之電位與 —可找出記憶體單元中所儲存資料的參考電位Vref之間之強度關係而改變。藉由使用圖9A或9B中所示之電路，資料儲存在一記憶體單元中之狀況也可以在相似於實施例1 至6中所述者之情況下檢查。請注意讀取電路200可具有圖2A、2B及圖9A、9B中所示者以外之一電路組態。易言之，讀取電路200可具有足以判斷元件電晶體1 03或元件電晶體1 04是否在一接通狀態或一非接通狀態中之任意組態。 (實施例8 ) 在此實施例中，上述實施例任一者中所述之半導體裝置施加於電子裝置的情形將參考圖15A至15D說明於後》

S -53- 201230031 在此實施例中’上述半導體裝置任一者施加於諸如電腦、電子紙張、及電視裝置（亦稱爲TV或電視接收器）等電子裝置的情形將說明於後。圖15A揭示一筆記型個人電腦700，其包括一殼體701 、一殼體702、一顯示部分703、一鍵盤704、及類似者。殼體701、702之至少一者可以備有上述實施例任一者中所述之半導體裝置。因此，可以達成一具有相當低耗電量之筆記型個人電腦，其中資料可以長時間儲存。圖15B揭示一倂入電子紙張之電子書71〇，其包括一殼體711及一殼體712兩個殼體。殼體711及殼體712各包括一顯示部分714及一顯示部分713。殼體711藉由一鉸鏈葉715 以連接於殼體712,使得電子書可使用鉸鏈葉715作爲一軸而開啓與關閉。殻體711備有操作鍵716、一電源鈕717、一喇叭7 1 8、及類似者。殼體7 1 1、7 1 2之至少一者可以備有上述實施例任一者中所述之半導體裝置。因此，可以達成一具有相當低耗電量之電子書，其中資料可長時間儲存〇圖15C係一電視裝置720，其包括一殼體721、一顯示部分722、一支架723、及類似者。殻體721可備有上述實施例任一者中所述之半導體裝置。因此，可以達成一具有相當低耗電量之電視裝置，其中資料可以長時間儲存。在上述電子裝置中，通常備有某些類型之備用電源。例如，圖1 5 A中所示之筆記型個人電腦700即倂合一備用電源’以利於在主要使用電池（在大多數情況中爲可充電 -54- 201230031 式電池）移除狀態下提供一時脈信號。實施例1至7中所述之半導體記憶裝置係定期執行再新操作（例如，每月、每年、或類似者之頻率，視半導體記憶裝置設定之資料儲存時間而定）。電子裝置在再新操作時並不總是接通；因此，半導體記憶裝置可設計用於使用上述備用電源作爲需要再新時之再新操作備用電源。基於此目的，半導體記億裝置較佳倂合一算術電路以控制再新操作。或者，可能的話，半導體記憶裝置可設計用於執行一再新操作，同時電力從主電源施加。例如，一設計用於一年執行一次再新操作的半導體記憶裝置可以在主電源第一次施加的10個月之後執行一再新操作，及若在10個月與一年之間電力未從主電源施加時，則在一年後使用備用電源執行一再新操作。圖15A至15C中所示之各電子裝置經常使用且甚少一年以上未曾使用；因此，其不太可能使用到備用電源。另方面，許多記憶卡則或容易多年未用。此電子裝置可倂合一用於再新之電源。圖15D揭不一具有一USB連接器（一般亦稱之爲USB 記憶體、USB插卡、隨身碟、或類似者）73 0之記憶卡。此記憶卡包括一主殼體731及一帽蓋73 2。殼體731備有一基板733及一USB連接器737。基板733備有上述實施例1至 7任一者中所述之半導體記憶裝置73 5，及用於半導體記憶裝置之一控制電路734及一電源736。 -55- 201230031 就電源736而言，任意類型之一次電池、二次電池、及電雙層式電容器或任意類型之離子電容器（例如鋰離子電容器）皆可使用。若再新是以一年或更久之時距執行且半導體記憶裝置保固10年，再新操作次數僅10次或更少。用於此目的之電量不多：因此，電源尺寸可以大幅減小。請注意，控制電路734不僅倂合一在記憶卡73〇插入一電子裝置內以改變資料時所用之電路，其亦倂合一用於執行一再新操作之電路。控制電路734進一步包括一用於產生時脈並具有指出下次再新操作時間之電路，其可使用電源73 6以記錄時間，即使是在記憶卡未連接於一電子裝置之狀態中》如上所述，本實施例中所述之電子裝置各包括根據上述實施例任一者之半導體裝置。因此，可以達成具有低耗電量之電子裝置，其中資料可長時間儲存。毋須贅言的是，當圖15 A至15D中所示者以外之一電子裝置倂合上述實施例任一者之半導體裝置時，仍可取得相似效果。本申請案係基於在2010年8月16日向日本專利局申請的曰本專利申請案第2010-181595號，該案之全文以引用的方式倂入本文中。【圖式簡單說明】圖1A及1B係示意圖，各揭示本發明之一半導體記憶裝置之一範例。圖2 A及2B係示意圖，各揭示本發明之驅動一半導體 -56- 201230031 記憶裝置之方法之一範例。圖3A至3C係示意圖，各揭示本發明之驅動一半導體記憶裝置之方法之一範例。圖4A至4C係示意圖’各揭示本發明之驅動一半導體記憶裝置之方法之一範例。圖5A及5B係示意圖’各揭示本發明之驅動一半導體記憶裝置之方法之一範例。圖6A至6C係示意圖’各揭示本發明之驅動一半導體記憶裝置之方法之一範例。圖7係示意圖’揭示本發明之一半導體記憶裝置之一範例。圖8係示意圖’揭示本發明之一半導體記憶裝置之一範例。 . 圖9A及9B係示意圖，各揭示本發明之一半導體記憶裝置之一範例。圖10A及10B係示意圖，各揭示一用於計算之電晶體之截面結構。圖1 1揭示由計算取得之遷移率之閘電壓依存性。圖12A至12C揭示由計算取得之汲極電流與遷移率之閘電壓依存性。圖13A至13C揭示由計算取得之汲極電流與遷移率之閘電壓依存性。圖14A至14C揭示由計算取得之汲極電流與遷移率之閘電壓依存性。 -57- 201230031 圖15A至15 D係示意圖，各揭示一電子裝置之範例。【主要元件符號說明】 1 1 :基部絕緣物 1 2 :嵌埋式絕緣物 13a 、 13b 、 13c :半導體區 1 4 :閘極絕緣物 1 5 :閘極 16a :側壁絕緣物 16b :側壁絕緣物 1 7 :絕緣物 1 8 a :源極 1 8 b :汲極 1〇〇 :記憶體單元 101:寫入電晶體 1 02 :電容器 103 :元件電晶體 104 :元件電晶體 2 0 0 :讀取電路 2 0 1 :反向器 202 :讀取電晶體 2 0 3 :讀取電路 210 :暫存器 3 0 1 :曲線 -58- 201230031 3 0 2 :曲線 3 0 3 :曲線 3 0 4 :曲線 4 0 1 :曲線 402 :曲線 4 0 3 :曲線 404 :曲線 5 0 1 :曲線 5 0 2 :曲線 5 0 3 :曲線 504 :曲線 5 0 5 :曲線 601 :讀取字元線 602 :寫入字元線 6 0 3 :位元線 6 04 :讀取位元線 6 0 5 :佈線 6 0 6 :佈線 6 0 7 :佈線 6 0 8 :源線 6 0 9 :佈線 6 1 0 :選擇電晶體 6 1 1 :選擇電晶體 700 :筆記型個人電腦 201230031 701 :殼體 702 :殼體 7 0 3 .顯不部分 704 :鍵盤 7 1 0 :電子書 71 1 :殼體 7 1 2 :殼體 7 1 3 :顯示部分 7 1 4 :顯示部分 715 :鉸鏈葉 7 1 6 :操作鍵 7 1 7 :電源鈕 7 1 8 :喇叭 7 2 0 :電視裝置 721 :殼體 722 :顯示部分 723 :支架 73 0 : USB連接器 73 1 :主殼體 7 3 2 :帽蓋 7 3 3 :基板 7 3 4 :控制電路 73 5 :半導體記憶裝置 7 3 6 :電源 -60- 201230031 73 7 ： USB連接器 -61

Claims

201230031 七、申請專利範圍： 1. 一種用於驅動半導體記憶億裝置包括複數個記憶體韋％, —個電容器，該方法包含以下# 在不漏出該第一電荷毚$ j胃記憶體單元中之一第一電荷量；當該第一電荷量係經判斷超 —記憶體單元之第一電荷量調胃 2 _ —種用於驅動半導體記憶裝置包括複數個記憶體單元，# 個電容器，該方法包含以下步驟在不漏出該第一電荷量之情記憶體單元中之一第一電荷量；當該第一電荷量係經判斷超用於該第一記憶體單元之驅動器記憶體單元。 3 . —種用於驅動半導體記憶憶裝置包括複數個記億體單元及憶體單元各包括一第一電晶體、器，其中一第一電晶體之汲極、一個第一記億體單元之一電容器其中該第一電晶體之閘極、第二電晶體之汲極、及該第一記裝置之方法，該半導體記各該記憶體單元包括至少驟：形下而檢查儲存於一第一及過一預定範圍時，將該第至一第二電荷量。裝置之方法，半導體記憶該記憶體單元包括至少一形下而檢查儲存於一第一及過一預定範圍時，設定一電路，以避免使用該第一裝置之方法，該半導體記一讀取電路，該複數個記一第二電晶體、及一電容一第二電晶體之閘極、及之一電極係連接於彼此，該第二電晶體之源極、該憶體單元之電容器之另一 -62- 201230031 電極係分別連接於一第一佈線、一第二佈線、一第三佈線、及一第四佈線，其中該讀取電路包括一第三電晶體，及其中該第三電晶體之汲極係連接於該第三佈線，該方法包含在一第一電位施加於該第四佈線時，該第三佈線之電位係高於該第三電晶體之源極電位與該第二佈線之電位之平均値，及在一低於第一電位的第二電位施加於該第四佈線時，該第三佈線之電位係低於該第三電晶體之源極電位與該第二佈線之電位之平均値的情況下，將該第一記憶體單元再新的步驟。 4. 一種用於驅動半導體記憶裝置之方法，該半導體記億裝置包括複數個記憶體單元及一讀取電路，該複數個記億體單元各包括一第一電晶體、一第二電晶體、及一電容器，其中一第一電晶體之汲極、一第二電晶體之閘極、及一個第一記憶體單元之一電容器之一電極係連接於彼此，其中該第一電晶體之閘極、該第二電晶體之源極、該第二電晶體之汲極、及該第一記憶體單元之電容器之另一電極係分別連接於一第一佈線、一第二佈線、一第三佈線、及一第四佈線，其中該讀取電路包括一第三電晶體，及其中該第三電晶體之汲極係連接於該第三佈線，該方法包含在一第一電位施加於該第四佈線時，該第三佈線之電位係低於該第三電晶體之源極電位與該第二佈 -63- 201230031 線之電位之平均値，及在一高於第一電位的第二電於該第四佈線時，該第三佈線之電位係高於該第三之源極電位與該第二佈線之電位之平均値的情況下第一記憶體單元再新的步驟。 5·—種用於驅動半導體記億裝置之方法，該半憶裝置包括複數個記憶體單元及一讀取電路，該複憶體單元各包括一第一電晶體、一第二電晶體、及器，其中一第一電晶體之汲極、一第二電晶體之閘一個第一記憶體單元之一電容器之一電極係連接於其中該第一電晶體之閘極、該第二電晶體之源第二電晶體之汲極、及該第一記憶體單元之電容器電極係分別連接於一第一佈線、一第二佈線、一第、及一第四佈線，其中該讀取電路包括一第三電晶體，及其中該第三電晶體之汲極係連接於該第三佈線該方法包含在一第一電位施加於該第四佈線時三佈線之電位係低於該第三電晶體之源極電位與該線之電位之平均値，及在一高於第一電位的第二電於該第四佈線時，該第三佈線之電位係高於該第三之源極電位與該第二佈線之電位之平均値的情況下第一記憶體單元更換成一備用記憶體單元的步驟。 6 ·如申請專利範圍第1項之用於驅動半導體記之方法，其中該半導體記憶裝置係N AND型。位施加電晶體，將該導體記數個記一電容極、及皮此，極、該之另一三佈線，該第第二佈位施加電晶體，將該憶裝置 -64- 201230031 7. 如申請專利範圍第1項之用於驅動半導體記憶裝置之方法，其中該第一記憶體單元可以儲存三或多階資料^ 8. 如申請專利範圍第1項之用於驅動半導體記憶裝置之方法’其中儲存於該第一記憶體單元中之該第一電荷量係定期檢査。 9. 如申請專利範圍第1項之用於驅動半導體記憶裝置之方法，其中儲存於該第一記憶體單元中之該第一電荷量係不定期檢查。 1 〇 ·如申請專利範圍第2項之用於驅動半導體記憶裝置之方法，其中該半導體記憶裝置係NAND型。 1 1 ·如申請專利範圍第2項之用於驅動半導體記憶裝置之方法’其中該第一記憶體單元可以儲存三或多階資料。 12. 如申請專利範圍第2項之用於驅動半導體記憶裝置之方法，其中儲存於該第一記億體單元中之該第一電荷量係定期檢查。 13. 如申請專利範圍第2項之用於驅動半導體記憶裝置之方法’其中儲存於該第一記憶體單元中之該第一電荷量係不定期檢査。 1 4.如申請專利範圍第3項之用於驅動半導體記憶裝置之方法，其中該半導體記憶裝置係NAND型。 15. 如申請專利範圍第3項之用於驅動半導體記憶裝置之方法，其中該第一電晶體之斷開（OFF )狀態電流爲1 x 1〇_18Α或更小。 16. 如申請專利範圍第3項之用於驅動半導體記億裝置 -65- 201230031 之方法’其中該第一記憶體單元可以儲存三或多階資料。 17.如申請專利範圍第4項之用於驅動半導體記億裝置之方法，其中該半導體記憶裝置係NAND型。 1 8.如申請專利範圍第4項之用於驅動半導體記憶裝置之方法’其中該第一電晶體之斷開（OFF )狀態電流爲1 x 1 0’18A或更小。 19.如申請專利範圍第4項之用於驅動半導體記憶裝置之方法，其中該第一記憶體單元可以儲存三或多階資料。 2 0·如申請專利範圍第5項之用於驅動半導體記憶裝置之方法，其中該半導體記憶裝置係NAND型。 2 1 ·如申請專利範圍第5項之用於驅動半導體記憶裝置之方法，其中該第一電晶體之斷開（0FF)狀態電流爲lx 1(Γι8Α或更小》 22.如申請專利範圍第5項之用於驅動半導體記憶裝置之方法，其中該第一記憶體單元可以儲存三或多階資料。 -66 -