TW201108905A - Wiring substrate and method of manufacturing the same - Google Patents

Wiring substrate and method of manufacturing the same Download PDF

Info

Publication number
TW201108905A
TW201108905A TW099117888A TW99117888A TW201108905A TW 201108905 A TW201108905 A TW 201108905A TW 099117888 A TW099117888 A TW 099117888A TW 99117888 A TW99117888 A TW 99117888A TW 201108905 A TW201108905 A TW 201108905A
Authority
TW
Taiwan
Prior art keywords
film
wiring substrate
support plate
layer
plating film
Prior art date
Application number
TW099117888A
Other languages
English (en)
Other versions
TWI487450B (zh
Inventor
Kotaro Kodani
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW201108905A publication Critical patent/TW201108905A/zh
Application granted granted Critical
Publication of TWI487450B publication Critical patent/TWI487450B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Description

201108905 六、發明說明： 本申請案主張2009年6月3日所提出之日本專利申請案 第2009-133604號之優先權，在此以提及方式併入該日^專 利申請案之内容。 - 【發明所屬之技術領域】 • 本揭路係有關於一種佈線基板及一種製造該佈線基板之 方法。 【先前技術】 例如，當藉由一減成法在一佈線基板上形成電極墊時，在 一銅落之一表面上形成一具有開口之光阻圖案、蝕刻從該等 開口所暴露之銅_及移除該総圖案。因此，料電極塾係 由剩餘銅箔所形成。 當藉由半加成法在一佈線基板上形成電極墊時，先藉由無 電鍍法在該基板之最外表面的一絕緣層上形成一種子層，之 後在該種子層之表面上形成一具有開口之光阻圖案。接下 來，藉由電解電鑛在從該等開口所暴露之種子層上形成電極 墊、移除該光阻圖案及藉由蝕刻移除不必要的種子層。因 . 此，該等電極墊係由一電解電鍍膜所形成。 • 如以上所述，可藉由各種方法在該佈線基板上形成該等電 極塾。同時，在例如JP各2〇〇5_32778〇、JP A 2〇〇2_i98偏 及JP-A-2007-13092中描述-種具有電極塾之佈線基板的結 構，特別是—種具有從其最外表面±之絕緣層所暴露之電輝$ 099117888 201108905 塾的佈線基板之結構。 JP-A-2005-327780描述一種用於半導體封裴件之佈線基 板’其中所有下佈線層位於使一基底絕緣膜之凹部凹陷的位 置上。在此佈線基板中，移除一在所有該等下佈線層上之容 易姓刻層，以便形成凹部。 JP-A-2002-198462描述一種用於半導體封裝件之佈線基 板’其中從一絕緣層之凹部的底部暴露複數個電極。在此佈 線基板中’從該佈線基板之下表面餘刻及移除所有該等電極 有一預定厚度。 】Ρ·Α-2007-13092描述一種佈線基板，其中從一防焊層之 外表面使複數個電極凹陷。在此佈線基板中，藉由餘刻一在 s亥荨電極上之電極高度調整層，使所有該等電極凹陷。 圖45顯示一包括一佈線基板1〇1之半導體封裝件，其中 從一絕緣層103暴露複數個電極墊1〇2。在圖45所示之佈 線基板 101 中，相似於 JP-A-2005-327780、JP-A-2002-198462 及JP-A-2007-13092中所述之佈線基板，從在該絕緣層工〇3 中所形成之具有相同深度的凹部1〇4暴露複數個電極墊1〇2 之安裝表面。該佈線基板101包括一構成外部連接端之佈線 層1〇5、一覆蓋該佈線層105之防焊層106及在該防焊層1〇6 中所形成且電連接該等電極墊1〇2與該佈線層1〇5之介層 107。 θ 例如，當在該佈線基板101之電極墊1〇2側上安裝一半導 099117888 . 201108905 體晶片時，使該等電極墊l〇2與該半導體晶片之外部連接端 (例如，電極凸塊)彼此電連接。除了該半導體晶片之外，還 可以在該佈線基板1〇1上安裝一用於該半導體晶片之散熱 的散熱裝置(例如，一蓋體(lid))、一額外佈線基板及電子錐 件(例如，一晶片電容器）。 同時’由於半導體裝置之高功能及尺寸縮小，需要減少上 面安裝有一半導體晶片之半導體封裝件（佈線基板）的尺< 及厚度以及小型化及減少佈線層或電極墊之間距。要符合這 樣的需求，當在該佈線基板101上安裝各種組件(例如，〆 半導體晶片、一散熱裝置、一額外佈線基板及電子組件）時， 會降低有關安裝之自由度。 } 當在該佈線基板101上安裝各種組件(例如，一半導體晶 片及一散熱裝置）時，可以使各種組件之具有不同尺寸的外 部連接端連接至該佈線基板101之複數個電極墊102。在此 情況中，僅藉由控制-用於該等外部連接端之連接材料(例 如’焊料）的量，在該佈線基板101上安裝該半導體晶片、 該散熱裝置等。例如’關於該半導體封裝件(像該佈線基板 ⑻之電極塾搬)之厚度的減少，當所有該等安裝表面離最 外表面有相同深度時，必需藉由安裝用之焊料的量來調整各 種組件之連接高度，以致於降低有關安裝之自由度。基於此 理由’連接用之焊料的量在各種組件間係不同的。於是，很 難調整焊料量，卩及降低料軸部分之可靠性。 099117888 5 201108905 【發明内容】 本發明之示範性具體例對付上述缺點及其它未述之缺 點。然而，不要求本發明克服上述缺點，以及因此，本發明 之一示範性具體例可以不克服上述任何缺點。 於是，一說明態樣提供一種能改善一佈線基板之可靠性的 技術。 依據本發明之一個或多個說明態樣，提供一種佈線基板。 該佈線基板包括：一絕緣層；第一電極墊，具有第一暴露表 面，該等第一暴露表面自該絕緣層暴露出來；以及第二電極 墊，具有第二暴露表面，該等第二暴露表面自該絕緣層暴露 出來。在該等第一暴露表面與該等第二暴露表面間具有高度 差。 依據本發明之一個或多個說明態樣，提供一種製造一佈線 基板之方法。該方法包括：（a)在一導電支撐板之第一表面 上形成一具有第一開口之第一光阻層；（b)藉由一使用該支 撐板作為電鍍導電板之電解電鍍法，於該等第一開口中形成 深度調整膜，其中，該等深度調整膜之材料不同於該支撐板 之材料；（c)藉由一使用該支撐板作為電鍍導電板之電解電 鍍法，於該等深度調整膜上形成第一電鍍膜，其中，該等第 一電鍍膜之材料不同於該等深度調整膜之材料；（d)移除該 第一光阻層；（e)在該支撐板之第一表面上形成一具有第二 開口之第二光阻層；（f)藉由一使用該支撐板作為電鍍導電板 099117888 6 201108905 之電解電鍍法，於該等第二開口中形成第二電鍍膜，其中， 該等第二電鍍膜之材料不同於該支撐板之材料；（g)移除該 第二光阻層；（h)形成一佈線層及一絕緣層，使得該佈線層 電連接至該等第一及第二電鍍膜；⑴移除該支撐板；以及⑴ 移除該等深度調整膜。 依據本發明之一個或多個說明態樣，提供一種製造一佈線 基板之方法。該方法包括：⑻在一導電支撐板之第一表面 上形成一具有第一開口之第一光阻層；（b)藉由一使用該支 撐板作為電鍍導電板之電解電鍍法，於該等第一開口中形成 第一深度調整膜，其中，該等第一深度調整膜之材料不同於 該支撐板之材料；（c)藉由一使用該支撐板作為電鍍導電板 之電解電鍍法，於該等第一深度調整膜上形成第一電鍍膜， 其中，該等第一電鍍膜之材料不同於該等第一深度調整膜之 材料；（d)移除該第一光阻層；（e)在該支撐板之第一表面上 形成一具有第二開口之第二光阻層；（f)藉由一使用該支撐板 作為電鍍導電板之電解電鍍法，於該等第二開口中形成第二 深度調整膜，其中，該等第二深度調整膜之材料係相同於該 支撐板之材料；（g)藉由一使用該支撐板作為電鍍導電板之 電解電鍍法，於該等第二深度調整膜上形成第二電鍍膜，其 中，該等第二電鍍膜之材料不同於該等第二深度調整膜之材 料；（h)移除該第二光阻膜；⑴形成一佈線層及一絕緣層， 使得該佈線層電連接至該等第一及第二電鍍膜；⑴同時移除. 099117888 7 201108905 該支撐板及該等第二深度調整膜；以及(k)移除該等第一深 度調整膜。 從下面說明、圖式及申請專利範圍將使本發明之其它態樣 及優點變得明顯易知。 【實施方式】 以下，將參考圖式來詳細描述本發明之具體例。在用以說 明該等具體例之圖式中，具有相同功能之構件係以相同元件 符號來表示，以及將省略其重複敘述。 在本發明之該等具體例中，可以將一佈線基板應用至一半 導體封裝件、一中介層（interposer)、一安裝基板等，以及特 別是應用至一半導體封裝件。在下面具體例中，將描述一使 用一佈線基板之半導體封裝件。 (第一具體例） 將參考圖式來描述一製造此具體例之一半導體封裝件的 方法。首先，如圖1所示，在一導電支撐板1上形成一具有 開口 2a之光阻層2(電鍍光阻層）。該導電支撐板1係例如一 具有約500μηι厚之Cu(銅）搭。該光阻層2係由例如具有一 預定厚度之乾膜光阻或液態光阻所形成。例如，在該支撐板 1上形成乾膜光阻，以及針對該乾膜光阻實施曝光及顯影。 因此，在該支撐板1上形成具有該等開口 2a之該光阻層2。 該支撐板1可以由一為導體之不同材料（例如，一 A1(鋁） 箔）所形成。依據此具體例，這是因為：在一後續步驟中， 099117888 8 201108905 使用該支撐板1作為電#導電板來實施1解電·。該支 撐板1較佳的是具有/在製造程序t不會發_曲;;厚 ^ °如果該支撐板i太#及因而發生Μ曲，則例如可能發生 定位位移及可能降低製造產量。在此具體例中，在一後續步 驟中;，該切板i iCufg所形獻係％刻來移除= 此’δ亥支叫1較佳的是具有-不會發絲曲及可在短時間 完成钕刻之厚度。 ^々圖2所不，藉由一使用該支撐板1作為電鍵導電 板的電解電錢法在該光阻層2之開口 2a處的支標板i上形 成一具有不同於該支撐板1之材料的深度調整膜3。該深度 調整膜3係例如一具有約10叫至約20μιη厚之鑛Ni(鎳) 膜。在此具體例中，因為該支撐板1使用一 Cu箔，該深度 。周王膜3使用一具有不同於該支撐板1之材料的鍍鎳膜。在 一後續步驟中，以蝕刻移除由一 Cu箔所形成之該支撐板p 然而在那個時候保留該深度調整膜3。基於此理由，該深度 調整膜3使用一具有不同於一 Cu箔之蝕刻速率的材料之鍍 鎳膜。 接下來’藉由一使用該支撐板1作為電鑛導電板之電解電 鑛法在該光阻層2之開口 2a處的深度調整膜3上形成一具 有不同於該深度調整膜3之材料的電鍍膜4。不像該深度調 整膜3，該電鍍膜4用以構成電極墊。 該電鑛膜4係例如一具有約1〇μηι至約20μιη厚之鍍Cu [S] 099117888 9 201108905 膜。在此實施例中，因為形成一鍍Ni膜作為該深度調整膜 3，所以形成一具有不同於一鍍Ni膜之材料的鍍Cu膜作為 該電鍍膜4。在一後續步驟中，藉由蝕刻移除由一鍍Ni膜 所形成之該深度調整膜3，然而那個時候保留該電鍍膜4。 基於此理由，形成一具有不同於該鍍Ni膜之蝕刻速率的材 料之鍍Cu膜作為該電鍍膜4。 在該電鍍膜4係由一不同於由一鍍Ni膜所形成之該深度 調整膜3的材料所形成的範圍内，該電鍍膜4可以是一鍍 Au(金)膜、一鑛Pd(把)膜或一包括一鍍Cu膜、一鑛Au膜 及一鍍Pd膜之疊層膜。應該滿足在該深度調整膜3之蝕刻 的同時，保留該電鍵膜4。因此，例如，可以在由一鑛Ni 膜所形成之該深度調整膜3上形成一具有不同於該深度調 整膜3之材料的鍍Cu膜(在此情況中，該鍍Cu膜作為一蝕 刻中止層），以及可以在該鍍Cu膜上形成一具有相同於該深 度調整膜3之材料的鍍Ni膜。 隨後，如圖3所示，移除該光阻層2。 接著，如圖4所示，在該支撐板1上形成一具有開口 5a 之光阻層5。例如，可以以框架形狀形成該等開口 5a。該光 阻層5係以相同於該光阻層2之方式所形成，以便覆蓋在該 支撐板1上所形成之該深度調整膜3及該電鍍膜4。 隨後，如圖5所示，藉由一使用該支撐板1作為電鍍導電 板之電解電鍍法在該光阻層5之開口 5a處的支撐板1上形 099117888 10 201108905 成一具有不同於該切板1之材料的電賴6。 ^電魏6可以是1層膜，以及在此具體财，該電鑛 :自該支魏1起依序_ AU膜6e/錢膜麵 Cu Μ Au ^ ^ Nj ^ ^ ^ =_膜)。因為形成，作為該支撐板i，所以 ==面對該支標板1之側上形成-具有不同於該支 由一 Cu产⑽^。在-後續步驟中，藉由蝕刻移除 鍵膜6。=^成之錢稽板卜‘然而在那個時候保留該電 幵:成一且V “里由’在該電鍍膜6面對該支撐板1之側上 層成〜有不同钱刻逮率之材料的鏡Au膜作為一颠刻中止 中’在形成該電鍍膜6時，_膜6亦由一 = =: =轉所形成。因為形成 ::Μ所以在該電錢膜6面對該支撐板 -具有:同於，u膜之材_ &臈。在一= 甲垓等電鑛膜4及6係用以作為該佈線基板之^ 此，例如，可形成不同材料之電㈣ ：:墊。因 板上所安裝之各種組件的外部連接端。…在该佈線基 當在該支料⑽均成—具有Μ㈣ 速率的材料之電鐘膜時，在可形成電極塾之範^之㈣ 形成之電鐵膜可以由相同於該支撲 圍:’ -隨後 體射，因為該支擇心係由Cu所形成，所_成#在此具 '[S ] 099117888 。亥 f 錢膜r6 201108905 係一疊層膜，其中在該支撐板1上形成一具有不同於該支撐 板1之蝕刻速率的材料之鍍Αιι膜，以及接著形成一鍍Ni 膜及一鍍Cu膜。 隨後，如圖6所示，移除該光阻層5。 接著，如圖7所示，形成一電連接至該電鍍膜4及該電鍍 膜6之佈線層。該佈線層係例如一包括佈線層11、12及13 及絕緣中間層14、15及16之增層佈線層。 首先，形成該絕緣中間層14，以便覆蓋在該支撐板1上 所形成之深度調整膜3/電鍍膜4及電鍍膜6、形成介層孔， 以到達該深度調整膜3 /電鍍膜4及電鍍膜6以及形成該等佈 線層11，以經由該等介層孔電連接至該電鍍膜4及該電鍍 膜6。 該絕緣中間層14係例如藉由疊合一樹脂膜（例如，環氧 樹脂或聚醯亞胺樹脂）所形成。該等介層孔係以該電鍍膜4 及該電鍍膜6作為一中止層藉由雷射或乾式蝕刻在該絕緣 中間層14中所形成之到達該電鍍膜4及該電鍍膜6的開 口 ° 該等佈線層11係例如藉由一半加成法所形成。首先，藉 由無電鍍之類在該等介層孔及在該絕緣中間層14上形成一 種子層（未顯示），以及形成一具有對應於該等佈線層11所 要形成之區域的開口之光阻層（未顯示）。接下來，例如，藉 由一使用該種子層作為電鍍導電板之電解電鍍法在該光阻 099117888 12 201108905 層之開口中形成一鍍Cu膜。然後，移除該光阻層，以及使 用該鍍Cu膜作為罩幕，蝕刻該種子層。因此，形成鍍Cu 膜之該等佈線層11，每一佈線層包括一在該介層孔中所形 成之介層及一在該絕緣中間層14上所形成之佈線圖案。 接下來，重複實施相同於該絕緣中間層14及該等佈線層 11之形成步驟的步驟。特別地，形成該絕緣中間層15，以 便覆蓋在該絕緣中間層14上所形成之該等佈線層11、形成 介層孔，以到達該等佈線層11以及形成該等佈線層12，以 經由該等介層孔電連接至該等佈線層11。 然後，重複實施相同於該絕緣中間層14及該等佈線層11 之形成步驟的步驟。特別是，形成該絕緣中間層16，以便 覆蓋在該絕緣中間層15上所形成之該等佈線層12、形成介 層孔，以到達該等佈線層12以及形成該等佈線層13，以經 由該等介層孔電連接至該等佈線層12。因此，形成一包括 該等佈線層11、12及13以及該等絕緣層14、15及16之佈 線層（增層佈線層）。 接下來，在該絕緣中間層16上形成一具有用以暴露該等 佈線層13之表面的開口之防焊層17。該防焊層17係例如 藉由在該絕緣中間層16上形成膜狀光阻及對該光阻實施曝 光及顯影所形成。自該防焊層17所暴露之該等佈線層13 係用以作為電極墊。該防焊層Π防止在連接至外部連接端 時發生短路及保護該等佈線層13。
E S 099117888 13 201108905 然後，實施表面處理，以保護該等暴露佈線層丨3。雖然 未顯示，在該等暴露佈線層13上形成一 OSP(有機焊料保護) 膜、一無電鍍Ni/Pd/Au膜或一無電鍍Ni/Au膜。又，在該 等暴露佈線層13上形成該無電鍍Ni/Pd/Au或Ni/Au膜，以 致於使Au膜暴露至該佈線基板之外部。 隨後，如圖8所示，移除該支撐板1。當該支撐板1係由 一 Cu箔所形成時，藉由使用一含氯化銅錄（c〇ppej： ammonium chloride)之蝕刻劑的蝕刻來移除該支撐板1。在 使用一含氣化銅銨之蝕刻劑來蝕刻時’沒有移除由環氧樹脂 或聚醯亞胺樹脂所形成之該絕緣中間層14。 一具有不同於一用以形成該支撐板i之Cu箔的蝕刻速率 之鍍Ni膜係形成作為該深度調整膜3。基於此理由，當移 除該支撐板1時，不移除該深度調整膜3及該電鍍臈4。因 此，從該絕緣中間層14暴露該深度調整膜3之表面（暴露表 面）。 在該電鍍膜6面對該支撐板1之側上形成一具有不同於一 用以形成該支撐板1之Cu箔的蝕刻速率之鍍八11膜。基於 此理由’當移除該支撐板i時，不移除該電鑛膜因此， 從該絕緣中間層14暴露該電鍍膜6之表面（暴露表面）。 隨後，如圖.9所示，移除談深度調整膜3 .，以致於在兮恭 鐘膜4上形成凹部18。當必需保護該等電極塾之暴露辛面 時，例如可以在該電鍍膜4上形成一 〇81>膜。 099117888 14 201108905 當該深度調整膜3使用一鍍Ni膜時，例如藉由使用一含 硝酸及過氧化氫溶液之蝕刻劑的蝕刻來移除該深度調整膜 3。在該電鍍膜6之暴露側上形成一具有不同於該深度調整 膜3用之鍍Ni膜的蝕刻速率之鍍Au膜。因此，當移除該 深度調整膜3時，不移除該電鍍膜6。在使用一含硝酸及過 氧化氫溶液之蝕刻劑來蝕刻時，不移除由環氧樹脂或聚醯亞 胺樹脂所形成之該絕緣中間層14。 在該絕緣中間層14中所成之凹部18的底部上暴露該電鍍 膜4。該等凹部18之深度（離該絕緣中間層14之表面的深 度）係相同於該深度調整膜3之厚度。例如，當該深度調整 膜3之厚度係在約ΙΟμηι至約20μηι範圍内時，該等凹部18 之深度係在約ΙΟμιη至約20μιη範圍内。當該深度調整膜3 係相當薄時，可能實質上沒有形成凹部18,以及該電鍍膜4 之暴露表面與該絕緣中間層14之表面可能彼此同高（平坦 的）。 在此方式中，形成一半導體封裝件之一佈線基板20Α。圖 12係綱要性地顯示該佈線基板20Α之平面圖。上述圖1至 9及下述圖10及11顯示在該製造程序中之半導體封裝件沿 者圖12之線X-X的剖面。 在此具體例中，在圖12中，一以元件符號A所表示之區 域係一晶片安裝區域，以及一以元件符號B所表示之區域 係一蓋體安裝區域。在該佈線基板20A之中間部分上的民 [5 099117888 15 201108905 域A中形成被連接至一所要安裝之半導體晶片的外部連接 端之電極4a。在鄰近該佈線基板2()A之中間部分的周圍 部分上之區域B中以一框架形狀形成被連接至一所要安裝 之蓋體(散熱裝置）的一連接部分之電極墊6a(密封環），以便 包圍該區域A。 s亥佈線基板20A係一使用該支撐板1所形成之無核心基 板’以取代一般佈線基板之核心基板。在此具體例中，對該 支撐板1使用表面處理，亦即，實施多次圖案化及電鍍，以 致於在移除該支撐板1後，可以在該佈線基板20A(無核心 基板)之表面的該等電鍍膜4及6之暴露表面上形成任意不 同步階。 將指述該4任思不同步階。雖然在此具體例中，已描述從 該絕緣中間層Μ域電魏6之暴絲面沒有提供深度及 該電鑛膜6之暴露表面與該絕緣中間層14之表面同高之情 況，但是在包括這樣的情況之任何情況中，將從該絕緣中間 層14至忒電鍍膜6之暴露表面的深度稱為一步階(提供一個 深度）。 該佈線基板20Α具有由該電鍍膜4所形成之該等電極墊 4a及由該電鍍膜6所形成之該等電極墊&。以自該絕緣中 間層14之表面起的不同深度暴露該等電極墊如及該等電極 墊6a。該佈線基板2〇a之區域a係形成為一口袋形狀，其 中該等電極墊4a之暴露表面與在該絕緣中間層14中所形成 099117888 16 201108905
之該等凹部1 s AA + A 成為—平㈣& u同高。該佈線基板20A之區域B係形 中間層14之♦ 1中該等電極塾6 a之暴露表面與該絕緣 表面間的深°由於在該等電極塾4a&6a之暴露 於該等佈線基板2GA之表面上形成對應 在此具體” 师卩分的不同步階。 板，所支撐板1係用以作為一電鑛導電 排）。因Γ 、要個別形成—電料電板(匯流排線)(無匯流 排）。因此，可省略— 為省略該匯流排开W 成步驟’並可降低成本。因 M ^ ’所以可防止—電鍍溶液受-用於 m <電鍍遮罩材料所污染。沒有必要保證一用於匯 成之輕。因此，成具有細《歡該等電極墊 4a 及 6a。 迎後如圖10所示，在該佈線基板20A上安裝-半導體 曰曰片2卜外部連接端22(例如金凸城或焊料凸塊)係形成於 該半導體晶片21之主表面(元件形絲面)上，其中該等外 部連接端22電連接至-㈣元件。料外料接端22電連 接至該佈線基板撕之電極墊4&，以便將該半導體晶片21 覆晶安裝在該佈線基板2GA h又，可以在該·基板胤 與該半導體晶片21間提供底部填充樹脂。 接著，如圖11所示，在該佈線基板2〇A上安裝一用於散 熱之導體蓋23(蓋子）。除了散熱之外，織Μ在被連接至 參考電位(GND)時還可用於電路操作之穩定 於 [S3 099117888 17 201108905 6a 械地連接 外部雜訊之阻隔。當該蓋23用於散熱時，該等電極墊 不需電連接至該GND。在此情況中，該蓋23係機 至該荨電極塾6a。 圖所示之蓋23具有一盒子形狀及包括一在 甘十面圖上罝 有一矩形形狀之蓋部23a及一在該蓋部23a之周圍上* ^ 為—框架形狀之連接部23b。該半導體晶片21 或 於主表面之表面）經由潤滑脂24與該蓋部23a接觸 之者面（相對 ，从及言亥 連接部23b之下表面例如經由焊料25電連接至兮蚀 师線基板 20A之電極墊6a。在此方式中，使該蓋23接合至兮佈、 板20A。因此，在使該蓋23經由該潤滑脂24接合至今亥半土 體晶片21之後表面的情況中安裝該半導體晶片21與，^ 23 ’而將該半導體晶片21覆蓋在該盒狀蓋23中。 乂 如以上所述’將該半導體晶片21及該蓋23安褒在該佈線 基板20A上。在該半導體晶片21之主表面上所形成之节等 外部連接端22電連接至該等電極墊4a之情況中，將該半導 體晶片21安裝在該佈線基板20A上《將該盒狀蓋安穿 在該佈線基板20A上，以便在形成於該蓋23中之該連接呷 23b電連接至該等電極墊6a之情況中，覆蓋該半導體晶片 21 在此方式中，形成一具有該佈線基板2〇A之半導體封穿 件30A，在該佈線基板20A上安裝有該半導體晶片21及該 蓋23。由於半導體裝置之兩功能及尺寸縮小，需要減少^ 099117888 18 201108905 =以有+導體U之㈣體 基板2从係-使 孩厚度。絲線 代-具有某W找板1所顧之無核心基板，以取 該支撐板卜^之核心基板’其中在—後續步驟中將移除 ^ 而’可減少該佈線基板寫之厚度(例如， ;及:广^因此，可減少該半導體封裝件之尺 基二度:減少之觀點來說’當在該伟線 相同深安裝表面(暴露表面)離該最外表面具有 古u、％㈣安裝用之焊料(連接材料）的量來調整 ^而，依據此具體例，除了焊料之量的調整之外，還實施 二電極墊之安裝表面（暴露表面）的深度控制，以致於在該 布線基板上安裝Μ件時之自由度增加了。特別地，例如，如 圖11所示，轉朗緣中間層14之表面的不同深度暴露該 等電極塾4a及6a。因此，可增加在該佈線基板胤上安裝 各種組件(該等半導體晶片U及該蓋叫之容量方面的自由 度。 從該半導體封裝件3GA之厚度的減少之觀點來說，在該 佈線基板2〇A上所安裝之各種組件的高度調整可以著重在 。亥等包極墊4a及6a之安裝表面（暴露表面）的深度控制，以 及從该佈線基板20A與各種組件之連接的觀點來說，可以 Γ C 1 099117888 201108905 著重在焊料(連接材料)之量的控制。因此，可增加該佈線基 板20A與各種組件之連接強度，以致於可改善該半導體封 裝件30A之可靠性。 在此具體例中，依據各種組件(該半導體晶片21及該蓋 23) ’每一電極墊4a之深度比每一電極墊如之深度深，以 及母龟極塾4a之暴露表面的面積比每一電極塾6a之暴露 表面的面積小。在此方式中，依據在該佈線基板20Λ上所 安裝之各種組件調整該等電極墊如及6a之深度及面積。因 此，可防止在該等電極墊4a及6a、該等外部連接端22及 該連接部2 3 b上所強加之應力或應變，以及可改善該半導體 封裝件30A之可靠性。從此觀點來說，每一電極墊如之深 度可以比每一電極墊6a之深度深，以及每一電極墊4a之暴 露表面的面積可以比每一電極墊以之暴露表面的面積大。 此外，每一電極墊4a之深度可以比每一電極墊6a之深度 淺，以及每一電極墊4a之暴露表面的面積可以比每一電極 墊6a之暴露表面的面積小或大。 調整該半導體晶片21之外部連接端22的每一者之高度及 該等電極墊4a之每-者的深度。@而，固定該等外部連接 端22,以便安裝至在該等電極墊如上之凹部18中，以致 於可使該佈線基板20A與該半導體晶片21彼此連接。因 此，可改善該半導體封裝件30A之可靠性。 可在此具體例之佈線基板20A上安裝各種組件（該半導體 099117888 20 201108905 =21及該蓋23)，以及該等電極墊如及6a可以由對心 料所形成。在此實施例中，關於對該半導體晶 連接，例如，使肖Cu於該等電極塾 以達成電信號之良好傳輸。此外，_你田，』、路表面’ 極墊主 以卜例如，使用AU於該等電 塾a之暴硌表面，以防止氧 盆中哕等_^ I 善焊料連接性， /、中4電極塾6a之暴露表面連接至該蓋U。如以 述’使用不同材料於該我極^及心暴絲面，以對 應於所要安裝之組件，故可改善該半導體封裳件取之恭 特性及可靠性。 电 (第二具體例） 在該第-具體例中’如圖9所示，已描述—種情況，1中 在该佈=基板20A之周圍部分上的區域b卜該等電極塾 6a之暴露表面與該絕緣中間 φ . ^ 4之表面同咼。在此具體例 中，如圖16所示，將描述一種情 μΑΑ 心兄其中在一佈線基板20Β 之周圍邛刀上的一區域Β中， μ ^ 桎墊6a之暴露表面與在該 、，、邑、、束中間層Μ中卿成之凹部⑽ 略該前述具體例與此具體例間之重叠敘述/了， 將參考圖式來描述此具體制^ 令士、土 —種製造一半導體封裝件 之方法。在圖1至4所述之第一且 13所不，错由一使用該支撐板丨 回 , 乍為電鍍導電板之電解電 鍍法在忒先阻層5之開口元處 t 叉禕板1上形成一具有相 同於,亥支撐板1之材料的深度調 騰41。該深度調整膜41 099117888 [S 3 21 201108905 係例如一具有約5 μηι厚之鍍Cu膜。在此具體例中，因為該 支撐板1使用一 Cu箔，所以該深度調整膜41使用一具有 相同於Cu箔之鍍Cu膜。在一後續步驟中，藉由蝕刻移除 由Cu箔所形成之該支撐板1，以及在該支撐板1之蝕刻時 移除該深度調整膜41。因此，該深度調整膜41使用一具有 相同於Cu箔之材料的鍍Cu膜。 接下來，藉由一使用該支撐板1作為一電鍍導電板之電解 電鍍法在該光阻層5之開口 5a處的深度調整膜41上形成一 具有不同於該深度調整膜41之材料的電鍍膜6。不像該深 度調整膜41，該電鍍膜6係用以構成電極墊。 該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍 膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍 Cu膜6g之疊層膜（可以在該鍍Au膜6e與該鍍Ni膜6f間 形成一鍍Pd膜）。因為形成一鍍Cu膜作為該深度調整膜 41，所以在該電鍍膜6面對該支撐板1之側上形成一具有不 同於鍍Cu膜之材料的鍍Au膜。在一隨後步驟中，藉由蝕 刻移除由Cu箔所形成之該支撐板1及由鍍Cu膜所形成之 該深度調整膜41，然而在該支撐板1及該深度調整膜41之 蝕刻時保留該電鍍膜6。基於此理由，在該電鍍膜6面對該 支撐板1之側上形成一具有不同蝕刻速率之材料的鍍Au膜 作為一#刻中止層。 然後，在移除該光阻層5後，如圖14所示，形成一包括 099117888 22 201108905 佈線層11、12及13及絕緣中間層14、15及16之佈線層（增 層佈線層），以便覆蓋該電鍍膜4及該電鍍膜6。 接著，如圖15所示，移除該支撐板1及該深度調整膜41。 當該支撐板1使用一 Cu箔及該深度調整膜41使用一鍍Cu 膜時，例如，藉由使用一含氣化銅銨之蝕刻劑的蝕刻來移除 該支撐板1及該深度調整膜41。在蝕刻時，不移除由環氧 樹脂或聚醯亞胺樹脂所形成之該絕緣中間層14。 形成一具有不同於用以形成該支撐板1之Cu箔的蝕刻速 率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該 支撐板1時，不移除該深度調整膜3及該電鍍膜4。因此， 從該絕緣中間層14暴露該深度調整膜3之表面（暴露表面）。 在該電鍍膜6面對該支撐板1之側上形成一具有不同於用 以形成該支撐板1之Cu箔及用以形成該深度調整膜41之 鍍Cu膜的蝕刻速率之鍍Au膜。因此，當移除該支撐板1 及該深度調整膜41時，不移除該電鍍膜6。移除該深度調 整膜41，以致於在該電鍍膜6上形成該等凹部42，以及因 此，從該絕緣中間層14暴露該電鍍膜6之表面（暴露表面）。 [S } 如以上所述，在該絕緣中間層14中所形成之凹部42的底 部上暴露該電鍍膜6。該等凹部42之深度（自該絕緣中間層 14之表面起的深度）係相同於該深度調整膜41之厚度。例 如，當該深度調整膜41之厚度係約5μιη時，該等凹部42 之深度係約5μιη。 099117888 23 201108905 隨後’如圖16所示’移除該深度調整膜3，以致於在該 電鍍膜4上形成凹部ι8。當該深度調整膜3使用一鎮见膜 時，例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕 刻來移除該深度調整膜3。在該電鍍膜6之暴露側上形成一 具有不同於用以形成該深度調整膜3之鍍Ni膜的蝕刻速率 之鍍Au膜。因此，當移除該深度調整膜3時，不移除該電 鍍膜6。在使用一含硝酸及過氧化氫溶液之蝕刻劑來蝕刻 時，不移除由環氧樹脂或聚醯亞胺樹脂所形成之該絕緣中間 層14。 如以上所述’在該絕緣中間層14中所形成之凹部18的底 部上暴露該雜膜4。該等凹部18之深度（自該絕緣中間層 14之表面起的深度）係相同於該深度調整膜3之厚度。例 如，當該深度調整膜3之厚度係在約1G_至約2(J範圍 内時，該等凹部18之深度係在約1〇μιη至約2〇叫範圍内。 在此方式中’形成一半導體封裝件之一佈線基板20Β。在 該佈線基板漏之中間部分上的區域Α中形成被連接至一 所要安裝之半導體晶片的外部連接端之電極塾^。在該佈 線基板20B之周圍部分上的區域B中以—框架形狀形成被 連接至-所要安裝之蓋體（散熱裝置）的_連接部之電㈣ 6a，以便包圍該區域a。 5亥佈線基板20B具有由琴雷細描/ & ^ 田4電鍍膜4所形成之該等電極墊 4a及由該電鍍膜6所形成之兮笪带 又亥等電極墊6a。以離該絕緣中 099117888 24 201108905 間層14之表面的不同深度暴露該等電極墊乜及該等電極墊 6a。该佈線基板20B之區域A係形成為一口袋形狀，其中 該等電極塾4a之暴露表面與在該絕緣中間層14中所形成之 凹部18的底部同高。該佈線基板2〇B之區域b係形成為一 口袋形狀’其中該等電極墊6a之暴露表面與在該絕緣中間 層14中所形成之凹部42的底部同高。由於該等電極墊乜 及6a之暴露表面間之深度差，可在該佈線基板2〇B之表面 上形成對應於該等電極塾4a及該等電極墊&之形成部分的 不同步階。 接著，實施圖10及11所述之第一具體例的製造程序，以 致於如圖17所示，形成一半導體封裝件30B，其具有上面 女襄有該半導體晶片21及該蓋23的該佈線基板20B。 此具體例之半導體封裝件30B包括該佈線基板2〇B，其中 該佈線基板20B具有從該絕緣中間層14所暴露之該等電極 塾4a及6a。以離該絕緣中間層14之表面的不同深度暴露 該等電極墊4a及6a。因而，除了一連接材料之量的控制之 外，還藉由實施該等電極墊4a及6a之安裝表面（暴露表面） 的深度控制，增加在該佈線基板20B上安裝各種組件時之 自由度。因此，可增加該佈線基板20B與各種組件之連接 強度故可改善該半導體封裝件30B之可靠性。 (第三具體例） 在該第一具體例中，如圖9所示，已描述一種情況，其中 TS ] 099117888 9c 201108905 在該佈線基板20A之中間部分上的區域A中，該等電極墊 4a之暴露表面係與在該絕緣中間層14中所形成之凹部18 的底部同高，以及在該佈線基板20A之周圍部分上的區域B 中，該等電極墊6a之暴露表面係與該絕緣中間層14之表面 同高。在此具體例中，如圖22所示，將描述一種情況，其 中在一佈線基板20C之周圍部分上的一區域B中，該等電 極墊4a之暴露表面係與在該絕緣中間層14中所形成之凹部 18的底部同高，以及在該佈線基板20C之中間部分上的一 區域A中，該電極墊6a之暴露表面係與該絕緣中間層14 之表面同高。在此將省略該等前述具體例與此具體例間之重 疊敘述。 將參考圖式來描述此具體例之一種製造一半導體封裝件 之方法。在圖1所述之第一具體例的製造程序後，如圖18 所示，藉由一使用該支撐板1作為電鍍導電板之電解電鍍法 在該光阻層2之開口 2a處的支撐板1上形成一具有不同於 該支撐板1之材料的電鍍膜6。該電鍍膜6係用以構成電極 墊。 該電鍍膜6可以是一單層膜，但是在此具體例中，該電鍍 膜6係一自該支撐板1起依序為鍍Au膜6e/鍍Ni膜6f/鍍 Cu膜6g之疊層膜（可以在該鍍Au膜6e與該鍍Ni膜6f間 形成一鍍Pd膜）。因為該支撐板1使用一 Cu箔，所以在該 電鍍膜6面對該支撐板1之側上形成一具有不同於Cu箔之 099117888 26 201108905 材料的鑛峰在一後續步驟中，藉由 溶所形成之該支據板！，然而在那個時候保電一 基於此務綱賴6面㈣她 7 6且 有不㈣刻速率之材料的鑛^成一具 接下來，在移除該光阻層2後，如圖i9_層^ 板1上形成—具有開口 &之光阻層5。⑽，^ 該支_乍為電_板的電解電鐘法在二= 口 5a處的支撐板丨上形成— 尤阻層5之開 之材料的深度調整膜3(錢Ni脸有不同於該支撺板UCu箱） 撐板1作為電料電板的電、）°接下來’藉由-使用該支 5a處的深度浦膜3上以電链法在該光卩且層5之開口 之材料的電鍵膜4(鑛Cu^)。#有不同於該深度調整膜3 膜4係用以構成電極墊。$像該深度調整臈3,該電鑛 然後，在移除該光阻層5 佈線層1卜12及13及絕緣’如圖20所示，形成一包括 層佈線層），以便覆蓋該電層14、15及16之佈線層（增 隨後，如㈣所示，移;及該電鐘膜^ 一 Cu箱所形成時，例如，雜邊支撐板卜當該支撐板U 的餘刻來移除該支撐板1。曰由使用一含氣化銅銨之餘刻劑 侧時，不移除由^氡樹^使用一含氯化峨之餘刻劑來 中間層14。 ，來醯亞胺樹脂所形成之該絕緣 099117888 之Cu 箔的蝕刻 ft 27 201108905 率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該 支撐板1時，不移除該深度調整膜3及該電鍍膜4。因此， 從該絕緣中間層14暴露該深度調整膜3之表面（暴露表面）。 在該電鍍膜6面對該支撐板1之側上形成一具有不同於用 以形成該支撐板1之Cu箔的蝕刻速率之鍍Au膜。基於此 理由，當移除該支撐板1時，不移除該電鍍膜6。因此，從 該絕緣中間層14暴露該電鍍膜6之表面（暴露表面）。 接著，如圖22所示，移除該深度調整膜3，而在該電鍍 膜4上形成凹部18。當該深度調整膜3使用一鍍Ni膜時， 例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來 移除該深度調整膜3。在該電鍍膜6之暴露側上形成一具有 不同於用以形成該深度調整膜3之鍍Ni膜的蝕刻速率之鍍 Au膜。因此，當移除該深度調整膜3時，不移除該電鍍膜 6。在使用一含硝酸及過氧化氫溶液之蝕刻劑來蝕刻時，不 移除由環氧樹脂或聚醯亞胺樹脂所形成之該絕緣中間層 14。 在該絕緣中間層14中所形成之凹部18的底部上暴露該電 鍍膜4。該等凹部18之深度（離該絕緣中間層14之表面的 深度）係相同於該深度調整膜3之厚度。例如，當該深度調 整膜3之厚度係在約ΙΟμηι至約20μπι範圍内時，該等凹部 18之深度係在約ΙΟμιη至約20μηι範圍内。 在此方式中，形成一半導體封裝件之一佈線基板20C。在 099117888 28 201108905 該佈線基板肌之中間部分上的區域A中形成被連接至一 所要女裝之+導體晶片的外部連接端之電極塾^在該佈 線基板2GC之周圍部分上的區域B ^框架形狀形成被 連接至-所要安裝之蓋（散熱裝置）的1接部之電㈣ 4a，以便包圍該區域a。 該佈線基板20C具有由該電鑛臈4所形成之該等電極塾 4a及由該電㈣6所形成之料電極墊&。㈣該絕緣中 間層Η之表面的不同深度暴露該等電極塾如及該等電極塾 6a。該佈線基板20C之區域B係形成為—口袋形狀，其中 該等電極料之絲表面係與找⑽巾間層丨钟所形成 之凹部18的底部同高。該佈線基板2QC之區域人係形成為 -平面形狀’其中該等電極塾6a之暴露表面係與在該絕緣 中間層14之表面同高。由於在該等電極塾4&及6&之暴露 表面間的深度差，可在該佈線基板2QC之表面上形成對應 於該等電鋪4a及料電_6a之形成部分的不同步階。 隨後，實施圖ίο及11 所述之第一具體例的製造程序 以 及如圖23所示’形成—半導體封裝件3GC，其中該半導體 封裝件3GC具有上面安裝有該半導體晶片21及該蓋23之 該佈線基板20C。 此具體例之半導體封裳件3QC包括該佈線基板 200其中 該佈線基板2 G C具有從該絕緣中間層丨4所暴露之該等電極 塾4a及6a。以離該絕緣中間層14之表面的不同深度暴露 ί S 3 099117888 29 201108905 違寻電極塾4a及6a。因而，除了一連接材料之量的斤制之 外，遲猎由實施該等電極塾如及6a之安裝表面（暴 =㈣，增加在該稀綠基板1上安袭各種組件時^ -因此’可增加該佈線基板2〇c與各種組件之連接 強度’故可改善該半導體封裝件3GC之可靠性。 (第四具體例） 在該第-具體例中，如圖9所示，已描述一種情況，其中 在該佈線基板2GA之中間部分上的區域A巾，該等電極塾 4a之暴露表面係與在該絕緣中間層14中所形成之凹部 的底部同高’以及在該佈線基板2QA之周圍部分上之區域B 中，5亥專電極塾6a之暴露表面係與該絕緣中間層14之表面 同咼。在此具體例中，如圖28所示，將描述一種情況，其 中在一佈線基板20D之周圍部分上之一區域b中，電極墊 4a之暴露表面係與在該絕緣中間層14中所形成之凹部18 的底部同高，以及在該佈線基板20D之中間部分上的一區 域A中，電極墊6a之暴露表面係與在該絕緣中間層14中 所形成之凹部42的底部同高。下面可以省略該等前述具體 例與此具體例間之重疊敘述。 將參考圖式來描述此具體例之一種製造一半導體封裝件 之方法。在圖1所述之第一具體例的製造移序後’如圖24 所示，藉由一使用該支撐板1作為電鍍導電板之電解電鍵法 在該光阻層2之開口 2a處的支撐板1上形成一具有相同於 099117888 30 201108905 °亥支撐板1之材料的深度調整膜41。該深度調整膜41係例 、有約5μιη厚之鑛Cu膜。在此具體例中，因為該支撐 使用一 Cu箔，所以該深度調整膜41使用一具有相同 於Cu泊之鍍Cu膜。在一後續步驟中，藉由蝕刻移除由一 备所开/成之该支撐板1，以及在該支撐板丨之餘刻時亦 移除》亥深度调整膜41。基於此理由，該深度調整膜41使用 一具有相同於CU箔之材料的鍍cu膜。 接下來’藉由一使用該支撐板丨作為電鍍導電板之電解電 鍍法在忒光阻層2之開口 2a處的該深度調整膜41上形成一 具有不同於賴度調整膜41之材料的電賴6。不像該深 度凋整膜41，該電鍍膜6係用以構成電極墊。 这電錢膜6可以是-單層膜，但是在此具體例中，該電錢 膜6係自3亥支撐板1起依序為鍍Au膜06/鍍Ni膜6f/鍍 Cu膜6g之宜層膜（可以在該鑛Au膜心與該鍍见膜紅間 形成ϋΜ膜）。因為形成—鑛Cu膜作為該深度調整膜 41，所以在該電鑛膜6面對該支撐板i之侧上形成一具有不 同於鍍Cu膜之材料的鍍au膜。 } 然後，在移除該光阻層2後，如圖25所示，在該支撐板 1上形成一具有開口 5a之光阻層5。接下來，藉由一使用該 支撐板1作為電鍍導電板之電解電鍍法在該光阻層5之開口 5a處的支撐板1上形成一具有不同於該支撐板1((^箔）之材 料的深度調整膜3(鍍Ni膜）。接下來，藉由一使用該支撐汽 099117888 31 201108905 1作為電鍍導電板之電解電鍍法在該光阻層5之開口 5a處 的該深度調整膜3上形成一具有不同於該深度調整膜3之材 料的電鍍膜4(鍍Cu膜）。不像該深度調整膜3，該電鍍膜4 係用以構成電極墊。 接下來，在移除該光阻層5後，如圖26所示，形成一包 括佈線層11、12及13及絕緣中間層14、15及16之佈線層 (增層佈線層），以便覆蓋該電鍍膜4及該電鍍膜6。 隨後，如圖27所示，移除該支撐板1及該深度調整膜4卜 當該支撐板1使用一 Cu箔及該深度調整膜41使用一鍍Cu 膜時，例如，藉由使用一含氣化銅銨之钱刻劑的I虫刻來移除 該支撐板1及該深度調整膜41。在使用一含氯化銅銨之蝕 刻劑來蝕刻時，不移除由環氧樹脂或聚醯亞胺樹脂所形成之 該絕緣中間層14。 形成一具有不同於用以形成該支撐板1之Cu箔的蝕刻速 率之鍍Ni膜作為該深度調整膜3。基於此理由，當移除該 支撐板1時，不移除該深度調整膜3及該電鍍膜4。因此， 從該絕緣中間層14暴露該深度調整膜3之表面（暴露表面）。 在該電鍍膜6面對該支撐板1之側上形成一具有不同於用 以形成該支撐板1之Cu箔及用以形成該深度調整膜41之 鍍Cu膜的蝕刻速率之鍍Au膜。因此，當移除該支撐板1 及該深度調整膜41時，不移除該電鍍膜6。移除該深度調 整膜41，以致於在該電鍍膜6上形成該等凹部42，以及從 099117888 32 201108905 該絕射間層Μ暴露輯之表 如以上所述，在該絕緣中間層14中所形成露表面）。 的底部上暴露該電鍍膜6。該等凹部42 V、、之該等凹部42 間層14之表面的深度)係相同於該深度=度(離該絕緣中 例如，當該深度調整膜41之厚度係約5 ^ 41之厚度。 42之深度係約5μηι。 時，該等凹部 隨後，如圖28所示，移除該深度調整 膜4上形成凹部18。當該深度調整膜、’而在該電鑛 例如’藉由使用—切酸及過氧化氫料膜時’ 移除該深度調整膜3。在該電鑛膜6之暴露側來 不同於用以形成該深度調整膜3之鍍Ni膜叫刻速率= 如膜。因此，當移除該深度調整膜3時，不移除該電舰 r\ 〇 如以上所述’在該絕緣中間層14中所形成之該等凹部W 的底部上暴露該電賴4。料凹部18之深度⑽該絕緣中 間層14之表面的深度）係相同於該深度調整膜3之厚度。例 如’當该味度調整膜3之厚度係在約至約2〇gm範圍 内日守’ έ亥專凹部18之深度係在約1 Opm至約20μιη範圍内。 在此方式中’形成一半導體封裝件之一佈線基板20D»在 該佈線基板20D之中間部分上的區域Α中形成被連接至一 所要安裝之半導體晶片的外部連接端之電極墊6a。在該佈 線基板20D之周圍部分上的區域B中以一框架形狀形成被 099117888 33 201108905 連接至-所要安裝之蓋體（散熱裝置）的一連接部之電極塾 4a，以便包圍該區域A。 该佈線基板20D具有由該電鍍膜4所形成之該等電極墊 4 a及由該電鍍膜6所形成之該等電極墊6 a。以離該絕緣中 間層14之表面的不同深度暴露該等電極墊如及該等電極墊 6a。该佈線基板20D之區域A係形成為一口袋形狀，其中 該等電極墊6a之暴露表面與在該絕緣中間層14中所形成之 凹部42的底部同高。該佈線基板2〇d之區域B係形成為一 口袋形狀，其中該等電極墊4a之暴露表面與在該絕緣中間 層14中所形成之凹部18的底部同高。由於該等電極塾如 及6a之暴露表面間之深度差，可在該佈線基板2〇D之表面 上形成對應於該等電極墊4a及該等電極墊6a之形成部分的 不同步階。 隨後，實施圖10及11所述之第一具體例的製造程序，以 致於如圖29所示，形成一半導體封裝件3〇D，其具有上面 女裝有§亥半導體晶片21及該蓋23的該佈線基板20D。 此具體例之半導體封裝件30D包括該佈線基板2〇D，其 中該佈線基板20D具有從該絕緣中間層14所暴露之該等電 極墊4a及6a。以離該絕緣中間層μ之表面的不同深度暴 露該等電極墊4a及6a。因而，除了一連接材料之量的控制 之外，還藉由實施該等電極墊4a及6a之安裝表面（暴露表 面）的深度控制’增加在該佈線基板2〇d上安裝各種組件時 099117888 34 201108905 之自由度。因此，可增加該佈線基板20D與各種組件之連 接強度’以致於可改善該半導體封裝件30D之可靠性。 (第五具體例） 在該第一具體例中，如圖9所示，已描述一種情況，其中 在該佈線基板20A之中間部分上的區域A中，該等電極墊 4a之暴露表面係與在該絕緣中間層μ中所形成之凹部18 的底部同高，以及在該佈線基板20A之周圍部分上的區域 中’該等電極墊6a之暴露表面係與該絕緣中間層14之表面 同高。在此具體例中，如圖34所示，將描述一種情況，其 中在一佈線基板20E之周圍部分上的一區域b中，電極塾 6a之暴露表面係與在該絕緣中間層14中所形成之凹部54 的底部同高，以及在該佈線基板20E之中間部分上的一區 域A中，電極墊4a之暴露表面係與該絕緣中間層μ之表 面同高。在此將省略該等前述具體例與此具體例間之重疊敘 述。 將參考圖式來描述此具體例之一種製造一半導體封裝件 之方法。首先，如圖3〇所示，製備一導電支撐板51，以及 藉由一使用該支撐板51作為電鍍導電板之電解電鍍法在該 支撐板51之一表面上形成一饋電層52。該支撐板$丨係例 如一具有約500μιη厚之Cu箔《該饋電層52係例如—具有 約5μιη厚之鍍Ni膜。 接下來，在該饋電層52上形成一具有開口 2a之光阻層 099117888 35 201108905 2。該光阻層2係由例如具有一預定厚度之乾膜光阻或液態 光阻所形成。例如，藉由在該饋電層52上形成乾膜光阻及 針對該乾膜光阻實施曝光及顯影，以在該饋電層52上形成 内部具有該等開口 2a之該光阻層2。 然後，藉由一使用該支撐板51及該饋電層52作為電鍍導 電板之電解電鍍法在該光阻層2之開口 2a處的饋電層52 上形成一具有不同於該饋電層52之材料的電鍍膜4。該電 鍍膜4係用以構成電極墊。 該電鑛膜4係例如一具有約1 Ομπι至約20μηι厚之鍍Cu 膜。在此具體例中，因為形成一鍍Ni膜作為該饋電層52， 所以該電鍍膜4係由一不同於鍍Ni膜之鍍Cu膜所形成。 在一後續步驟中，藉由蝕刻移除由一鍍Ni膜所形成之該饋 電層52，然而在那個時候保留該電鍍膜4。基於此理由，形 成一具有不同於一鍍Ni膜之蝕刻速率的鍍Cu膜作為該電 鑛膜4。 接下來，在移除該光阻層2後，如圖31所示，在該饋電 層52上形成一具有開口 5a之光阻層5。然後，藉由一使用 該支撐板51及該饋電層52作為電鍍導電板之電解電鍍法在 該光阻層5之開口 5a處的饋電層52上形成一具有相同於該 饋電層5之材料的深度調整膜53。接下來，藉由一使用該 支撐板51及該饋電層52作為電鍍導電板之電解電鍍法在該 光阻層5之開口 5a處的該深度調整膜53上形成一具有不同 099117888 36 201108905 該深度調整膜53之材料的電錢膜6。該電鑛膜6係用以構 成電極塾。 °亥弘鑛膜6可以是-單層膜，以及在此具體例中，該電鑛 膜6係一自該深度調整膜53起依序為鍍膜6e/鍍沌膜 • ㈣鍍CU膜6g之疊層膜（可以在該鍍Au膜6e與該鍍Ni膜 . 6f間形成一鍍？(1膜）。因為形成一鍍Ni膜作為該深度調整 膜53，所以在該電鍍膜6面對該饋電層兄之側上形成一具 有不同於鍍Ni膜之材料的鍍Au膜。 然後，在移除該光阻層5後，如圖32所示，形成一包括 佈線層11、12及13以及絕緣層14、15及16之佈線層（增 層佈線層），以便覆蓋該電鍍膜4及該電鍍膜6。 隨後，如圖33所示，移除該支撐板51。當該支撐板51 使用一 Cu箔時，例如，藉由使用一含氣化銅銨之蝕刻劑的 蝕刻來移除該支撐板51。形成一具有不同於用以形成該支 撐板51之Cu箔的蝕刻速率之鍍Ni膜作為該饋電層52。基 於此理由，當移除該支撐板51時，不移除該饋電層52。 隨後，如圖34所示，移除該饋電層52及該深度調整膜 _ 53。當該饋電層52及該深度調整膜53使用一鍍见膜時， .例如，藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來 移除5亥饋電層52及该深度调整膜53。在钱刻時，不移☆由 環氧樹脂或聚醯亞胺樹脂所形成之該絕緣中間層14。 形成一具有不同於用以形成該饋電層52之鍍州膜的蝕刻 099117888 [S ] 37 201108905 速率之鍍Cu膜作為該電鍍膜4。基於此理由，當移除該饋 電層52時，不移除該電鍍膜4。因此，從該絕緣中間層14 暴露該電鍍膜4之表面（暴露表面）。 在該電鍍膜6面對該饋電層52之侧上形成一具有不同於 用以形成該饋電層52及該深度調整膜53之鍍Ni膜的蝕刻 速率之鍍Au膜。基於此理由，當移除該饋電層52及該深 度調整膜53時，不移除該電鍍膜6。移除該深度調整膜53， 以致於在該電鍍膜6上形成凹部54，以及從該絕緣中間層 14暴露該電鍍膜6之表面（暴露表面）。 在該絕緣中間層14中所形成之該等凹部54的底部上暴露 該電鍍膜6。該等凹部54之深度（離該絕緣中間層14之表 面的深度）係相同於該深度調整膜53之厚度。例如，當該深 度調整膜53之厚度係約ΙΟμιη時，該等凹部54之深度係約 ΙΟμηι。 在此方式中，形成一半導體封裝件之一佈線基板20Ε。在 該佈線基板20Ε之中間部分上的區域Α中形成被連接至一 所要安裝之半導體晶片的外部連接端之電極墊4a。在該佈 線基板20E之周圍部分上的區域B中以一框架形狀形成被 連接至一所要安裝之蓋體（散熱裝置）的一連接部之電極墊 6a，以便包圍該區域A。 該佈線基板20E具有由該電鍍膜4所形成之該等電極墊 4a及由該電鍍膜6所形成之該等電極墊6a。以離該絕緣中 099117888 38 201108905 間層14之表面的不同深度暴露該等電極墊如及該等電極墊 6a。該佈線基板20E之區域B係形成為一口袋形狀，其中 該等％極墊6a之暴露表面與在該絕緣中間層14中所形成之 該等凹部54的底部同高。該佈線基板2〇E之區域a係形成 . 為一平面形狀，其中該等電極墊如之暴露表面係與該絕緣 . 中間層14之表面同高。由於該等電極墊4a及6a之暴露表 面間之深度差，可在該佈線基板20E之表面上形成對應於 該等電極墊4a及該等電極墊6a之形成部分的不同步階。 隨後，實施圖10及11所述之第一具體例的製造程序，以 致於如圖35所示，形成一半導體封裝件3〇E，其具有上面 安裝有該半導體晶片21及該蓋23的該佈線基板2〇e。 此具體例之半導體封裝件30E包括該佈線基板2〇e，其具 有從該絕緣中間層14所暴露之該等電極墊4a及6a。以離 該絕緣中間層14之表面的不同深度暴露該等電極墊4a及 6a。因而，除了 一連接材料之量的控制之外，還藉由實施該 等電極墊4a及6a之安裝表面（暴露表面）的深度控制，增加 在該佈線基板20E上安裝各種組件時之自由度。因此，可 • 增加該佈線基板20E與各種組件之連接強度，故可改善該 , 半導體封裝件30E之可靠性。 雖然在此具體例中，已描述該支撐板51使用一 Cu箔及 該饋電層52使用一鍍Ni膳’但是該支撐板51可以使用一
Ni箔。在此情況中，如果例如藉由使用一含硝酸及過氧化 [S ] 099117888 39 201108905 氫溶液之蝕刻劑的蝕刻來移除由一 Ni箔所形成之該支撐板 51、由一鍍Ni膜所形成之該饋電層52及由一鍍Ni膜所形 成之該深度調整膜53，則獲得如圖34所示之情況。當該支 撐板51使用一 Ni箔時，可能不形成該鍍Ni膜之饋電層52。 (第六具體例） 在該第一具體例中，如圖9所示，已描述一種情況，其中 在該佈線基板20A之中間部分上的區域A中，該等電極墊 4a之暴露表面係與在該絕緣中間層14中所形成之凹部18 的底部同高，以及在該佈線基板20A之周圍部分上的區域 中，該等電極墊6a之暴露表面係與該絕緣中間層14之表面 同高。在此具體例中，如圖40所示，將描述一種情況，其 中在一佈線基板20F之中間部分上的一區域中，電極墊6a 之暴露表面係與在該絕緣中間層14所形成之凹部5 4的底部 同高，以及在該佈線基板20F之周圍部分上的一區域B中， 電極墊4a之暴露表面係與該絕緣中間層14之表面同高。將 省略該等前述具體例與此具體例間之重疊敘述。 將參考圖式來描述此具體例之一種製造一半導體封裝件 之方法。首先，如圖36所示，製備一導電支撐板51，以及 藉由一使用該支撐板51作為電鍍導電板之電解電鍍法在該 支撐板51之一表面上形成一饋電層52。該支撐板51係例 如一具有約500μιη厚之Cu箔。該饋電層52係例如一具有 約5μιη厚之鑛Ni膜。 099117888 40 201108905 接下來，在該饋電層52上形成一具有開口 2a之光阻層 2。該光阻層2係由例如具有一預定厚度之乾膜光阻或液態 光阻所形成。例如，藉由在該饋電層52上形成乾膜光阻及 針對該乾膜光阻實施曝光及顯影，以在該饋電層52上形成 具有該等開口 2a之該光阻層2。 然後，藉由一使用該支撐板51及該饋電層52作為電鍍導 電板之電解電鍍法在該光阻層2之開口 2a處的饋電層52 上形成一具有相同於該饋電層52之材料的深度調整膜53。 接下來，藉由一使用該支撐板51及該饋電層52作為電鍍導 電板之電解電鍍法在該光阻層2之開口 2a處的該深度調整 膜53上形成一具有不同於該深度調整膜53之材料的電鍍膜 6。該電鑛膜6係用以構成電極藝。 該電鍍膜6可以是一單層膜，以及在此具體例中，該電鍍 膜6係一自該深度調整膜53起依序為鍍Au膜6e/鍍Ni膜 6f/鑛Cu膜6g之疊層膜（可以在該鑛Au膜6e與該鍍Ni膜 6f間形成一鍍Pd膜）。因為形成一鍍Ni膜作為該深度調整 膜53，所以在該電鍍膜6面對該饋電層52之側上形成一具 有不同於鍍Ni膜之材料的鍍Au膜。 然後，在移除該光阻層2後，如圖37所示，在該饋電層 52上形成一具有開口 5a之光阻層5。接下來，藉由一使用 該支撐板51及該饋電層52作為電鍍導電板之電解電鍍法在 該光阻層5之開口 5a處的饋電層52上形成一具有不同於該 ί S } 099117888 41 201108905 饋電層52之材料的電鍍膜4。該電鍍膜4係用以構成電極 墊。 該電鐘膜4係例如一具有約ΙΟμηι至約20μηι厚之鑛Cu 膜。在此具體例中，因為形成一鍍Ni膜作為該饋電層52， 所以該電鍍膜4係由一具有不同於鍍Ni膜之材料的鍍Cu 膜所形成。在一後續步驟中，藉由蝕刻移除由一鍍Ni膜所 形成之該饋電層52，然而在那個時候保留該電鑛膜4。基於 此理由，形成一具有不同於鍍Ni膜之蝕刻速率的鍍Cu膜 作為該電鍍膜4。 接下來，在移除該光阻層5後，如圖38所示，形成一包 括佈線層11、12及13以及絕緣層14、15及16之佈線層（增 層佈線層），以便覆蓋該電鍍膜4及該電鍍膜6。 隨後，如圖39所示’移除該支撐板51。當該支撐板51 使用一 Cu箔時，例如’藉由使用一含氣化銅銨之蝕刻劑的 蝕刻來移除該支撐板51。形成一具有不同於用以形成該支 撐板51之Cu箔的蝕刻速率之鍍Ni膜作為該饋電層52。基 於此理由，移除該支撐板51時，不移除該饋電層52。 接著，如圖40所示，移除該饋電層52及該深度調整膜 53。當該饋電層52及該深度調整膜53使用一鑛Ni膜時， 例如’藉由使用一含硝酸及過氧化氫溶液之蝕刻劑的蝕刻來 移除該饋電層52及該深度調整膜53。在钱刻時，不移除由 環氧樹脂或聚醯亞胺樹脂所形成之該絕緣中間層14。 099117888 42 201108905 形成一具有不同於用以形成該饋電層52之鍍Ni膜的蝕刻 速率之錄Cu膜作為該電鑛膜4。基於此理由，當移除該饋 電層52時，不移除該電鍍膜4。因此，從該絕緣中間層14 暴露該電鍍膜4之表面（暴露表面;）。 在該電鍍膜6面對該饋電層52之侧上形成一具有不同於 用以形成該饋電層52及該深度調整膜53之鍍Ni膜的蝕刻 速率之鍍Au膜。基於此理由，當移除該饋電層52及該深 度调整膜53時，不移除該電鍍膜6。移除該深度調整膜53， 而在該電鍍膜6上形成凹部54,以及從該絕緣中間層丨斗暴 露該電鍍膜6之表面（暴露表面）。 在該絕緣中間層Μ中所形成之凹部54的底部上暴露該電 鐘膜6。該等凹部54之深度(離該絕緣中間層14之表面的 深度)係相同於該深度調整膜53之厚度。例如，當該深度調 整膜53之厚度制1G_0f，該㈣料之深度係約叫瓜。 在此方式中，形成-半導體封裝件之一佈線基板2卵。在 該佈線基板20F之中間部分上 上的£域A中形成被連接至一 斤要女4之半導體晶片的外部連 接]^之電極塾6a。在該佈 線基板20F之周圍部分上 連接至-所要絲之蓋⑽^ 雜形成被 4 ,, 月，、，、裝置）的一連接部之電極墊 4a ’以便包圍該區域a。 該佈線基板20F 4a及由該電鍍膜6 '、有由°彡電鑛膜4所形成之該等電極塾 /成之a亥等電極墊6a。以離該絕緣中 099117888 43 201108905 間層14之表面的不同深度暴露該等電極墊4a及該等電極墊 6a °該佈線基板20F之區域A係形成為一口袋形狀，其中 該等電極墊6a之暴露表面與在該絕緣中間層14中所形成之 凹部54的底部同高。該佈線基板20F之區域B係形成為一 平面形狀’其中該等電極墊4a之暴露表面與該絕緣中間層 14之表面同高。由於該等電極墊4a及之暴露表面間之 深度差，可在該佈線基板20F之表面上形成對應於該等電極 墊4a及該等電極塾6a之形成部分的不同步階。 隨後’實施圖10及11所述之第一具體例的製造程序，以 致於如圖41所示，形成一半導體封裝件3〇f，其具有上面 安裝有該半導體晶片21及該蓋23的該佈線基板20F。 此具體例之半導體封裝件30F包括該佈線基板20F，其中 該佈線基板20F具有從該絕緣中間層丨4所暴露之該等電極 墊4a及6a。以離該絕緣中間層η之表面的不同深度暴露 該等電極墊4a及6a。因而，除了一連接材料之量的控制之 外，還藉由貫施έ亥等電極塾4a及6a之安裝表面（暴露表面） 的深度控制，增加在該佈線基板2 〇 F上安裝各種組件時之自 由度。因此，可增加該佈線基板20F與各種組件之連接強 度’故可改善該半導體封裝件3〇F之可靠性。 (第七具體例） 在該弟一具體例中，如圖11所示，已描述一種情況，其 中在形成有該等電極墊4a及6a之該佈線基板20A的表面 099117888 44 201108905 上安叢各種組件(該半導體晶片21及該蓋23)。在此具體例 中’如圖42所示，將描述一種情況’在形成有電極墊知 及6a之一佈線基板20G的表面上安裝各種組件晶片電☆ 器61及焊球62)，以及在該佈線基板20G之相對面上安事 一半導體晶片64。下面將省略該等前述具體例與此具體例 間之重疊敘述。 可藉由圖1至9所述之第一具體例的製程程序形成此具體 例之佈線基板20G。經由此製造程序，以離—表面絕緣層 14之表面的不同深度暴露該佈線基板20G之電極塾4&及| 極塾6a。在一相對於上面形成有該等電極塾知及6a之表 面（以下稱為第一表面）的表面（以下稱為第二表面）上形成自 防焊層17之表面所暴露之佈線層13作為電極塾。 如圖42所示’在該佈線基板20G之第一表面上安裝—曰 片電容器61。該晶月電容器61具有外部連接端63。使該^ 外部連接端63與該佈線基板20G之電極墊4a經由焊料％ 彼此電連接，而在該佈線基板20G上安裝該晶片電容器 在遠佈線基板20G之第一表面上安裝焊球62，其為，佈 綠基板20G之外部連接端。使該佈線基板2〇g之焊球與 電極墊6a彼此電連接，而在該佈線基板2〇G上安裝該等焊 球62。 在該佈線基板20G之第二表面上安裝一半導體晶片 在该半導體晶片64之主表面（元件形成表面）上形成外部連 099117888 [s 45 201108905 接端65(例如，金凸塊或焊料凸塊），該等外部連接山6 “ 連接至-㈣元件。使該科部連接端65 腦之電極_線層職此電連接，而在該佈線基板2〇g 上覆晶安裝該半導體晶片64。 在此方式中，形成一半導體封裝件观，其具有上面安裝 有該半導體晶片64、該晶片電容器61及該等焊球Μ之該 佈線基板2GG。雖然在該第-具體财，該半導體晶片^ 係安裝在上面形成有該等電極墊4a及6a之表面上（見圖 11) ’但是在此具體例中，在上面形成有該等電極墊如及以 之表面（第一表面）上安裝其它組件（該晶片電容器61及該等 焊球62) ’以取代該半導體晶片64。 在此具體例之佈線基板20G中，以離該絕緣中間層14之 表面的不同深度暴露該等電極墊知及以。基於此理由，可 增加用以在該佈線基板2 〇 G上安裝各種組件（該晶片電容器 61及該等焊球62)之容量方面的自由度。除了該晶片電容界 61之外，還可以安裝其它電組件(例如，一晶片電阻器取 代該佈線基板20G，可以使用具有在該第一至第六具體例中 之任何一者所述之結構的佈線基板。 (第八具體例） 在§亥第一具體例中，如圖11所示，已描述一種情況，其 中在形成有該等電極墊4a及6a之該佈線基板20A的表面 上戈 1该半導體晶片21及該蓋23。在此具體例中，將插述 099117888 46 201108905 一安裝額外零件（晶片電容器61及一半導體晶片21)之情 況。在此將省略該等前述具體例與此具體例間之重疊敘述。 可藉由圖1至9所述之第一具體例的製造程序形成一圖 43所示之佈線基板2〇H。經由此製造程序，以離一表面絕 、彖層14之表面的不同深度暴露該佈線基板20H之電極墊如 及電極墊6a。使該佈線基板20H之電極墊4a與該半導體晶 片 之外。卩連接纟而22彼此電連接，而在該佈線基板2〇h 上安裝該半導體晶片21。使該佈線基板20H之電極墊6&與 S亥等個別晶片電容器61之外部連接端63經由焊料66彼此 電連接，而在該佈線基板20H上安裝該等晶片電容器61。 在此方式中，形成一半導體封裝件3〇H，其具有上面安裝 有該半導體晶片21及該等晶片電容器61之該佈線基板 20H。在此具體例之佈線基板2〇h十，以離該絕緣中間層 14之表面的不同深度暴露該等電極塾i 4a及6a。基於此理 由，可增加用以在該佈線基板20H上安裝各種組件之容量 方面的自由度。除了該等晶片電容器61之外，還可以安裝 其它電組件(例如，晶片電阻器）。取代該佈線基板2〇H，可 以使用具有在該第一至第六具體例中之任何一者所述之結 構的佈線基板。 (第九具體例） 可藉由圖18至22之第三具體例的製造程序來形成一如圖 44所述之佈線基板201。經由此製造程序，以離一表面絕緣 099117888 47 201108905 層14之表面的不同深度暴露該佈線基板201之電極墊4a及 電極塾6a。使該佈線基板201之電極墊6a與該半導體晶片 21之外部連接端22彼此電連接’而在該佈線基板2〇1上安 裝該半導體晶片21。使該佈線基板201之電極墊4a與一 P〇P(堆登式封裝(Package On Package))基板71之外部連接 端80(焊球)彼此電連接，而在該佈線基板2〇1上安裝該p〇p 基板71。 該POP基板71係例如一種佈線基板，其具有在一核心基 板72之兩個表面上所形成之佈線層73及74、用以穿過該 核心基板72及電連接該等佈線層73及74所設置之通孔75 以及在該核心基板72上所形成之用以覆蓋該等佈線層73 及74之防焊層76及77。在該POP基板71上安裝一半導體 晶片78，以及使該半導體晶片78之外部連接端79電連接 至從s亥防知層76所暴露之佈線層73。在一相對於上面安裝 有該半導體晶片78之表面的表面上形成該p〇p基板乃之 外部連接端80。 在此方式中，形成一半導體封裝件3〇1，其具有上面安裝 有該半導體晶片2丨及該P0P基板71之該佈線基板2〇1。在 此具體例之佈線基板201中，以離該絕緣中間層14之表面 的不同深度暴露該等電極墊4a及6a。基於此理由，可增加 用以在該佈線基板201上安裝各種組件之容量方面的自由 度。取代該佈線基板201，可以使用具有在該第一至第六具 099117888 48 201108905 體例中之任何一者所述之結構的佈線基板。 例如，雖然在該第一具體例中，已描述一種情況，其中在 形成該等電極墊4a(電鍍膜4)後，形成該等電極塾邮電錢 膜6)’但是可以先形成該等電極墊4a及6a中之任何一者。 同樣地，在該第二至第九具體例中，可以先形賴等電極整 4a及6a中之任何一者。 例如，雖然在該第-具體例中，如圖12所示，已描述— 種情況’其中該等電極塾4a具有—圓形平面形狀’ 等電極墊6a具有-框形平面形狀，但是依據所要安褒之^ 種組件可以使用像圓形形狀或矩形形狀之各種形狀 裝導體晶片或一晶片電容器）。可將相同情況應用至該 苐一至苐九具體例。 / 除了一鑛Cu膜或^Au狀外，财以㈣各種金屬 (例如，鍍Sn(錫）膜）或一焊料電鍍膜(例如，y 作為在該等電極塾4a及6a之最外層上所暴露之電鍵膜。以 雖然已參考某些示範性具體例來表示及描述本發明，但是 其它貫施亦是在申請專利圍内。熟習該項技藝者將了解 到，可以在不脫離所附申請專利範圍所界定之本發明的精神 及範圍内在形式及細節方面實施各種變更。
【圖式簡單說明J 圖1係依據本發明之第一具體例的一製造程序中之一半 導體封裝件的示意剖面圖； i S 3 099117888 4〇 201108905 圖2係在圖1後之劁泸# . ^心料中的料導體封裝件之 面圖； 示意剖 圖3係在圖2後之製造程序中的該半 導體 面圖； 封裝件之示意剖 面圖； Γ係在圖3後之製造程序中的該半導體封料之示意剖 圖5係在圖4後之製造程序中的該半導 面圖； 體封裴件之示意 剖 圖6係在圖5後之製造程序中的财導體賴件之示意剖 面圖； 圖7係在K6後之製造料中_半導輯裝件之示意剖 面圖； 圖8係在圖7後之製造程序中的該半導體封裝件之示意剖 面圖； 圖9係在®8後之製造程序巾的該半導體封裝件之 面圖； 示意剖 圖10係在圖9後之製造程序中的該半導體封裝件之 剖面圖； 圖11係在圖H)後之製造財巾的财導體封褒件之 剖面圖； 示意 示意 圖I2係在圖9中所示之製造程序十的該半導體封裝件之 示意平面圖； 099117888 50 201108905 圖13係依據本發明之第二具體例的一製造程序中之一半 導體封裝件的示意剖面圖； 圖14係在圖13後之製造程序中的該半導體封裝件之示意 剖面圖； 圖15係在圖14後之製造程序中的該半導體封裝件之示意 剖面圖； 圖16係在圖15後之製造程序中的該半導體封裝件之示意 剖面圖； 圖17係在圖16後之製造程序中的該半導體封裝件之示意 剖面圖； 圖18係依據本發明之第三具體例的一製造程序中之一半 導體封裝件的示意剖面圖； 圖19係在圖18後之製造程序中的該半導體封裝件之示意 剖面圖； 圖20係在圖19後之製造程序中的該半導體封裝件之示意 剖面圖； 圖21係在圖20後之製造程序中的該半導體封裝件之示意 剖面圖； 圖22係在圖21後之製造程序中的該半導體封裝件之示意 剖面圖； 圖23係在圖22後之製造程序中的該半導體封裝件之示意 剖面圖； f 099117888 51 201108905 圖24係依據本發明之第四具體例的一製造程序中之一半 導體封裝件的示意剖面圖； 圖25係在圖24後之製造程序中的該半導體封裝件之示意 剖面圖； 圖26係在圖25後之製造程序中的該半導體封裝件之示意 剖面圖； 圖27係在圖26後之製造程序中的該半導體封裝件之示意 剖面圖； 圖28係在圖27後之製造程序中的該半導體封裝件之示意 剖面圖； 圖29係在圖28後之製造程序中的該半導體封裝件之示意 剖面圖； 圖30係依據本發明之第五具體例的一製造程序中之一半 導體封裝件的示意剖面圖； 圖31係在圖30後之製造程序中的該半導體封裝件之示意 剖面圖； 圖32係在圖31後之製造程序中的該半導體封裝件之示意 别面圖； 圖33係在圖32後之製造程序中的該半導體封裝件之示意 剖面圖； 圖34係在圖33後之製造程序中的該半導體封裝件之示意 剖面圖； 099117888 52 201108905 圖35係在圖34後之製造程序中的料導體㈣件之示 刳面圖； 意 之一半 圖36係依據本發明之第六具體例的—製造程序中 導體封裝件的不意剖面圖； 意 圖37係在圖36後之製造程序中的該半導體封裝件 剖面圖； 意 圖38係在圖37後之製造程序中的該半導體封 剖面圖； 圖39係韻38後之製造料巾的料導 剖面圖； 』衣什之不思 圖40係在圖39後之製造程序中的該半導 剖面圖； r什（不思 圖則_4〇敎製造的科導 剖面圖； ]衣仟之不忍 圖42係依據本發明之第七具體例的 意剖面圖； _體封裝件之不 圖43係依據本發明之第八具體例的 意剖面圖； 干导體封裝件之不 圖44係依據本發明之第九具體 意剖面圖， ·以及 -體例的+導體封裝件之示 圖45係依據相闕技藝之一半導 【主要元件符號說明】 封敦件的不意剖面圖。 S] 099117888 53 導電支樓板 光阻層 開口 深度調整膜 電鍍膜 電極塾 光阻層 開口 電鍍膜 電極墊 鑛Au膜 鍍Ni膜 鍍Cu膜 佈線層 佈線層 佈線層 絕緣中間層 絕緣中間層 絕緣中間層 防焊層 凹部 佈線基板 54 201108905 20B 佈線基板 20C 佈線基板 20D 佈線基板 20E 佈線基板 20F 佈線基板 20G 佈線基板 20H 佈線基板 201 佈線基板 21 半導體晶片 22 外部連接端 23 導體蓋 23a 蓋部 23b 連接部 24 潤滑脂 25 焊料 30A 半導體封裝件 3 OB 半導體封裝件 30C 半導體封裝件 30D 半導體封裝件 30E 半導體封裝件 3 OF 半導體封裝件 30G 半導體封裝件 099117888 55 半導體封裝件 半導體封裝件 深度調整膜 凹部 導電支撐板 饋電層 深度調整膜 凹部 晶片電容為 焊球 外部連接端 半導體晶片 外部連接端 焊料 POP(堆疊式封裝)基板 核心基板 佈線層 佈線層 通孔 防谭層 防焊層 半導體晶片 56 201108905 79 外部連接端 80 外部連接端 101 佈線基板 102 電極塾 103 絕緣層 104 凹部 105 佈線層 106 防焊層 107 介層 A 晶片安裝區域 B 蓋體安裝區域 099117888 57

Claims (1)

  1. 201108905 七、_請專利範圍·· L一種佈線基板，包括： 一絕緣層； ’該等第一暴露表面自該 5亥卓苐二暴露表面自該 第-電極塾，具有第一暴露表面 絕緣層暴露出來；以及 第二電極墊，具有第二暴露表面 絕緣層暴露出來， 一暴露表面間具有高 其中，在該等第一暴露表面與該等第 度差。 2.如申請專·圍第1項之佈線基板， '、中°亥等第一暴露表面或該等第 之一表面同高。 二暴露表面與該絕緣層 3.如申請專利範圍第！項之佈線基板， 異、Γ β等第—暴露表面之每—者的面積係不同於該等第 一暴路表面之每一者的面積。 申叫專利範圍帛1項之佈線基板， 其中，該等第一 面之材料。 暴路表面之材料係不同於該等第二暴露表 5,一種半導體封裝件，包括： 申請專利範圍第1項之佈線基板； 一半導體W，其上具有外料接端且錢安裝在該佈線 土 /、中，5亥等外部連接端係電連接至該等第一電極 099117888 58 201108905 墊；以及 一蓋體，安裝在該佈線基板上並電連接至該等第二電極 塾。 6. —種半導體封裝件，包括： 申請專利範圍第1項之佈線基板； 一半導體晶片，其上具有外部連接端且其係安裝在該佈線 基板上，其中，該等外部連接端係電連接至該等第一電極 墊；以及 另一佈線基板，其上具有連接端且其係安裝在該佈線基板 上，其中，該等連接端係電連接至該等第二電極墊。 7. —種半導體封裝件，包括： 申請專利範圍第1項之佈線基板； 一半導體晶片，其上具有外部連接端且其係安裝在該佈線 基板上，其中，該等外部連接端係電連接至該等第一電極 墊；以及 一電子組件，其上具有連接端且其係安裝在該佈線基板 上，其中，該等連接端係電連接至該等第二電極墊。 8. —種半導體封裝件，包括： 申請專利範圍第1項之佈線基板，進一步包括第三電極 墊，其設置在該佈線基板之相對於該佈線基板上設置有該等 第一及第二電極墊之表面的表面上； 一電子組件，其上具有外部連接端且其係安裝在該佈線基& ί 5 099117888 59 201108905 板上，其中，該等外部連接端係電連接至該等第一電極墊； 一焊球，安裝在該佈線基板上並電連接至該等第二電極 墊；以及 一半導體晶片，其上具有連接端且其係安裝在該佈線基板 上，其中，該等連接端係電連接至該等第三電極墊。 9.一種佈線基板之製造方法，該方法包括： (a) 在一導電支樓板之第一表面上形成一具有第一開口之 第一光阻層； (b) 藉由一使用該支撐板作為電鍍導電板之電解電鍍法， 於該等第一開口中形成深度調整膜，其中，該等深度調整膜 之材料係不同於該支撐板之材料； (c) 藉由一使用該支撐板作為電鍍導電板之電解電鍍法， 於該等深度調整膜上形成第一電鍍膜，其中，該等第一電鍍 膜之材料係不同於該等深度調整膜之材料； (d) 移除該第一光阻層； (e) 在該支撐板之第一表面上形成一具有第二開口之第二 光阻層； ⑴藉由一使用該支撐板作為電鍍導電板之電解電鍍法，於 該等第二開口中形成第二電鍍膜，其中，該等第二電鍍膜之 材料係不同於該支撑板之材料， (g) 移除該第二光阻層； (h) 形成一佈線層及一絕緣層，使得該佈線層電連接至該 099117888 60 201108905 等第一及第二電鍍膜； ⑴移除該支撐板；以及 ⑴移除該等深度調整膜。 10. 如申請專利範圍第9項之方法， 其中，該等第一電鍍膜之材料係不同於該等第二電鍍膜之 材料。 11. 一種佈線基板之製造方法，該方法包括： (a) 在一導電支撐板之第一表面上形成一具有第一開口之 第一光阻層； (b) 藉由一使用該支撐板作為電鍍導電板之電解電鍍法， 於該等第一開口中形成第一深度調整膜，其中，該等第一 深度調整膜之材料係不同於該支撐板之材料； (c) 藉由一使用該支撐板作為電鍍導電板之電解電鍍法， 於該等第一深度調整膜上形成第一電鍍膜，其中，該等第一 電鍍膜之材料係不同於該等第一深度調整膜之材料； (d) 移除該第一光阻層； (e) 在該支撐板之第一表面上形成一具有第二開口之第二 光阻層； (0藉由一使用該支撐板作為電鍍導電板之電解電鍍法，於 該等第二開口中形成第二深度調整膜，其中，該等第二深度 調整膜之材料係相同於該支撐板之材料； (g)藉由一使用該支撐板作為電鍍導電板之電解電鍍法， [S 099117888 61 201108905 於該等第二深度調整膜上形成第二電鍍膜，其中，該等第二 電鍍膜之材料係不同於該等第二深度調整膜之材料； (h)移除該第二光阻膜； ⑴形成一佈線層及一絕緣層，使得該佈線層電連接至該等 第一及第二電鍍膜； ⑴同時移除該支撐板及該等第二深度調整膜；以及 (k)移除該等第一深度調整膜。 12. 如申請專利範圍第11項之方法， 其中，該等第二電鍍膜之材料係不同於該等第一電鍍膜之 材料。 13. 如申請專利範圍第11項之方法， 其中，在步驟⑴中，該支撐板及該等第二深度調整膜係藉 由I虫刻移除。 099117888 62
TW099117888A 2009-06-03 2010-06-03 佈線基板及其製造方法 TWI487450B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009133604A JP5561460B2 (ja) 2009-06-03 2009-06-03 配線基板および配線基板の製造方法

Publications (2)

Publication Number Publication Date
TW201108905A true TW201108905A (en) 2011-03-01
TWI487450B TWI487450B (zh) 2015-06-01

Family

ID=43300151

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099117888A TWI487450B (zh) 2009-06-03 2010-06-03 佈線基板及其製造方法

Country Status (4)

Country Link
US (2) US8476754B2 (zh)
JP (1) JP5561460B2 (zh)
KR (1) KR101610969B1 (zh)
TW (1) TWI487450B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495051B (zh) * 2011-07-08 2015-08-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
US9330941B2 (en) 2011-12-30 2016-05-03 Subtron Technology Co., Ltd. Package carrier and manufacturing method thereof
US9716051B2 (en) 2012-11-02 2017-07-25 Nvidia Corporation Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
JP6105316B2 (ja) * 2013-02-19 2017-03-29 京セラ株式会社 電子装置
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
CN104241231B (zh) * 2013-06-11 2017-12-08 南安市鑫灿品牌运营有限公司 芯片封装基板的制作方法
KR101516072B1 (ko) * 2013-07-09 2015-04-29 삼성전기주식회사 반도체 패키지 및 그 제조 방법
CN104576596B (zh) * 2013-10-25 2019-01-01 日月光半导体制造股份有限公司 半导体基板及其制造方法
US10276562B2 (en) * 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
US20150255366A1 (en) * 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
JP6351371B2 (ja) * 2014-05-19 2018-07-04 太陽誘電株式会社 弾性波デバイス
WO2015194460A1 (ja) * 2014-06-20 2015-12-23 オリンパス株式会社 ケーブル接続構造および内視鏡装置
JP6314731B2 (ja) * 2014-08-01 2018-04-25 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法
TWI570816B (zh) * 2014-09-26 2017-02-11 矽品精密工業股份有限公司 封裝結構及其製法
JP6503687B2 (ja) * 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
JP2016152262A (ja) * 2015-02-16 2016-08-22 イビデン株式会社 プリント配線板
JP6550260B2 (ja) * 2015-04-28 2019-07-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
TWI575619B (zh) * 2015-12-09 2017-03-21 南茂科技股份有限公司 半導體封裝結構及其製作方法
TWI621194B (zh) * 2017-06-28 2018-04-11 中華精測科技股份有限公司 測試介面板組件
TWI612599B (zh) * 2017-06-28 2018-01-21 中華精測科技股份有限公司 測試介面板組件及其製造方法
US10930574B2 (en) * 2018-05-01 2021-02-23 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
CN111341750B (zh) 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
CN115547846A (zh) * 2019-02-21 2022-12-30 奥特斯科技(重庆)有限公司 部件承载件及其制造方法和电气装置
US20200279814A1 (en) * 2019-02-28 2020-09-03 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP7335036B2 (ja) 2019-03-29 2023-08-29 ラピスセミコンダクタ株式会社 半導体パッケージの製造方法
JP2021132068A (ja) * 2020-02-18 2021-09-09 イビデン株式会社 プリント配線板、プリント配線板の製造方法
JP2022002237A (ja) * 2020-06-19 2022-01-06 日本電気株式会社 量子デバイス及びその製造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0368163A (ja) * 1989-06-28 1991-03-25 Hitachi Ltd 半導体装置
JPH10233573A (ja) * 1997-02-20 1998-09-02 Sony Corp プリント配線板及び部品実装方法
JP3834426B2 (ja) * 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2003218249A (ja) 2002-01-18 2003-07-31 Mitsui Chemicals Inc 半導体中空パッケージ
US6747350B1 (en) * 2003-06-06 2004-06-08 Silicon Integrated Systems Corp. Flip chip package structure
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
JP2006120738A (ja) * 2004-10-19 2006-05-11 Murata Mfg Co Ltd セラミック多層基板およびその製造方法
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
TWI281716B (en) * 2005-05-24 2007-05-21 Advanced Semiconductor Eng System-in-package structure
JP4146864B2 (ja) 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP2007088058A (ja) * 2005-09-20 2007-04-05 Denso Corp 多層基板、及びその製造方法
JP5117692B2 (ja) * 2006-07-14 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008071953A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
JP5214139B2 (ja) * 2006-12-04 2013-06-19 新光電気工業株式会社 配線基板及びその製造方法
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
US8482119B2 (en) * 2008-06-24 2013-07-09 Infineon Technologies Ag Semiconductor chip assembly
US7964974B2 (en) * 2008-12-02 2011-06-21 General Electric Company Electronic chip package with reduced contact pad pitch

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495051B (zh) * 2011-07-08 2015-08-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
US9330941B2 (en) 2011-12-30 2016-05-03 Subtron Technology Co., Ltd. Package carrier and manufacturing method thereof
TWI557855B (zh) * 2011-12-30 2016-11-11 旭德科技股份有限公司 封裝載板及其製作方法
US9510453B2 (en) 2011-12-30 2016-11-29 Subtron Technology Co., Ltd. Package carrier
US9716051B2 (en) 2012-11-02 2017-07-25 Nvidia Corporation Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity

Also Published As

Publication number Publication date
JP2010283044A (ja) 2010-12-16
KR20100130555A (ko) 2010-12-13
KR101610969B1 (ko) 2016-04-08
TWI487450B (zh) 2015-06-01
US20130256012A1 (en) 2013-10-03
US8749046B2 (en) 2014-06-10
JP5561460B2 (ja) 2014-07-30
US20100308451A1 (en) 2010-12-09
US8476754B2 (en) 2013-07-02

Similar Documents

Publication Publication Date Title
TW201108905A (en) Wiring substrate and method of manufacturing the same
TWI523591B (zh) 佈線基板之製造方法
TW544826B (en) Flip-chip-type semiconductor device and manufacturing method thereof
US10490478B2 (en) Chip packaging and composite system board
US8723049B2 (en) Low-stress TSV design using conductive particles
TWI233189B (en) Semiconductor device and manufacturing method thereof
TW200541126A (en) Circuit device and manufacturing method of the same
TWI493671B (zh) 具有支撐體的封裝基板及其製法、具有支撐體的封裝結構及其製法
JP2007053327A (ja) 電子部品実装構造及びその製造方法
CN106471612B (zh) 半导体器件及其制造方法
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
JPWO2012137714A1 (ja) 半導体装置および半導体装置の製造方法
JP5357239B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
TW200926381A (en) Method for producing substrate
JP3119630B2 (ja) 半導体チップモジュール用多層回路基板およびその製造方法
KR100551576B1 (ko) 반도체 장치 및 그 제조방법
TW200807588A (en) Semiconductor device, built-up type semiconductor device using the same, base substrate, and manufacturing method of semiconductor device
TW201027697A (en) Mount board and semiconductor module
CN108364929A (zh) 半导体装置以及半导体装置的制造方法
TW201138043A (en) Circuit board structure, packaging structure and method for making the same
TW200847363A (en) Structure of pachaging substrate and package structure thereof having chip embedded therein
JP2015144157A (ja) 回路基板、電子装置及び電子装置の製造方法
JP2007149731A (ja) 配線基板、半導体装置、及び配線基板の製造方法
US20170133352A1 (en) Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
US10716208B1 (en) Wiring board