TW200901450A - Method for manufacturing semiconductor substrates - Google Patents

Method for manufacturing semiconductor substrates Download PDF

Info

Publication number
TW200901450A
TW200901450A TW097111667A TW97111667A TW200901450A TW 200901450 A TW200901450 A TW 200901450A TW 097111667 A TW097111667 A TW 097111667A TW 97111667 A TW97111667 A TW 97111667A TW 200901450 A TW200901450 A TW 200901450A
Authority
TW
Taiwan
Prior art keywords
wafer
layer
bonded
active layer
bonding
Prior art date
Application number
TW097111667A
Other languages
English (en)
Other versions
TWI366912B (zh
Inventor
Akihiko Endo
Nobuyuki Morimoto
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of TW200901450A publication Critical patent/TW200901450A/zh
Application granted granted Critical
Publication of TWI366912B publication Critical patent/TWI366912B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

200901450 九、發明說明： 【發明所屬之技術領域】 本發明涉及半導體基板之製法。更詳言之，本發明涉 及使用基板電阻1 ~ 1 0 0 m Ω c m之晶圓作爲活性層側晶圓，而 可改善Si〇2/Si界面粗度之氧離子注入-蝕刻/硏磨停止貼合 基板之製法。本發明之製法可適用於 S〇I(Silicon On Insulator)基板及 DSB(Direct Silicon Bonding)基板。 【先前技術】 SOI晶圓與習知矽晶圓比，具有元件間之分離、於元 件與基板間寄生電容之降低、可爲三維構造等優點。因而， 已使用於高速•低耗電LSI。SOI晶圓之製法已知有，結合 形成有氧化膜之2片矽晶圓，然後磨削、硏磨形成SOI層（活 性層）之貼合法。而此貼合法包含Smart Cut法（註冊商標）。 (專利文獻1〜2) SOI晶圓有SOI層（活性層）之薄膜化及膜厚之均勻化等 要求。因而有新方法之開發。此方法係，貼合具有氧離子 注入層之活性層用晶圓與支持層用晶圓後，進行熱處理使 氧離子注入層成爲S i ◦ 2層，更由活性層用晶圓側磨削及硏 磨至Si〇2層，然後去除Si〇2層，可得SOI層（活性層）之薄 膜化及膜厚之均勻化（專利文獻3)。氧離子注入層具有硏磨 停止層之功能。 近年來’因裝置之微細化、低耗電化，成爲BOX之氧 化膜變薄，並有例如無BOX(氧化膜）直接貼合之DSB(DireCt Silicon Bonding)基板的開發。不介著氧化膜直接貼合者即 200901450 係，通常之洗淨（SCI)後將晶圓互相貼合。 專利文獻1:日本專利特開平9-116125號公報 專利文獻2 :特開2000- 1 24092號公報 專利文獻 3 : WO 2005/074033 A1 【發明內容】 [發明所欲解決之課題] 可是，使用上述專利文獻3所述之上述硏磨停止層之 f 1 貼合法有以下課題。 (1) 含Si〇2相粒子之層或連續SiCh層（硏磨停止層）與矽基 板之界面粗度大，結果，最終製品貼合晶圓之表面粗度大。 (2) 因而，製成S ΟI構造後，爲改善表面粗度必須作硏磨 處理或1 1 00°C 1 hr的高溫熱處理之追加加工。此高溫熱處 理乃成本上升之主因。 (3) 並由於此追加加工，有Top(活性層）層之面內均勻性劣 化之涉及品質之課題。 (而至於（丨），不只s 01基板，D S B基板亦有如同使用硏 磨停止層的貼合法之問題。 故本發明之目的在提供，使用蝕刻/硏磨停止層之貼合 法，其抑制蝕刻/硏磨停止層S i 0 2層與矽基板之界面粗度， 乃表面粗度低的最終製品貼合基板之製法。貼合基板包含 SOI基板及DSB基板。 〔用以解決課題之手段〕 習知見解係經離子注入之氧離子與周圍之矽反應，成 爲可作爲嗣後步驟中之停止層的Si〇2，該Si〇2反應若經促 200901450 進，則Si〇2/Si之界面粗度可獲改善。爲促進反應’目前必 須長久保持1 3 0 0 X：以上之超高溫’而即使貼合後作超高溫 熱處理，與未貼合狀態下之超高溫熱處理（ = SIM〇X)比較得 知，並無S i 0 2反應之進行，無粗度之改善。相對於此’本 發明人等再作探討結果發現，使用基板電阻l~100m〇cm 之基板，例如P +基板’與通常之P -基板（1 Ω c m以上）比較’ Si〇2形成受到促進且粗度改善’基於此見解而完成本發明。 本發明如下。 貼合晶圓之製法，其包括： 於基板電阻1 ~ 1 〇〇m Ω cm之活性層用晶圓注入氧離 子，於上述活性層用晶圓形成氧離子注入層之步驟， 將上述活性層用晶圓及支持用晶圓介著或不介著絕緣 層貼合，形成貼合晶圓之步驟， 熱處理上述貼合晶圓使貼合強化，並使上述氧離子注 入層成爲含Si〇2相粒子之層或連續SiCh層（下稱停止層）之 步驟， 上述貼合經強化之貼合晶圓由活性層用晶圓表面側磨 削、硏磨及/或触刻，使上述停止層露出表面之步驟， 去除上述停止層之步驟，以及 停止層經去除之貼合晶圓於還原氛圍下作熱處理，使 活性層用晶圓所含之導電性成分擴散之步驟。 [發明效果] 依本發明，使用硏磨停止層之貼合法，即可製造表面 粗度低之基板（例如S ΟI及D S B基板）。 200901450 【實施方式】 〔實施發明之最佳形態〕 本發明的貼合晶圓之製法包括以下步驟。 (1) 於基板電阻1 ~ 1 0 0 m Ω c m之活性層用晶圓注人氧離子， 於上述活性層用晶圓形成氧離子注入層之步驟， (2) 將上述活性層用晶圓及支持用晶圓介著或不介_著：帛色，緣 層貼合，形成貼合晶圓之步驟， (s' (3)熱處理上述貼合晶圓使貼合強化，並使上述氧離子注 入層成爲含Si〇2相粒子之層或連續Si〇2層（停止層）之步 驟， (4) 上述貼合經強化之貼合晶圓由活性層用晶圓表面側磨 削、硏磨及/或蝕刻，使上述停止層露出表面之步驟， (5) 去除上述停止層之步驟，以及 (6) 停止層經去除之貼合晶圓於還原氛圍下作熱處理，使 活性層用晶圓含之導電性成分擴散之步驟。 I (1)氧離子注入層形成步驟 活性層用晶圓是使用基板電阻1 ~ 1 00m Ω cm之矽晶 圓。基板電阻l~l〇〇mQcm之砂晶圓，爲可例如p型晶圓， 更具體言之，爲可含硼作爲導電性成分之晶圓。基板電阻 未達1 m Ω cm之晶圓因難以提高結晶，本發明中係用基板 電阻lmQcm以上之晶圓。基板電阻超過lOOmDcm則幾不 見有Si〇2反應之促進所致的表面粗度改善效果，故基板電 阻係以1 00m Ω cm爲上限。活性層用晶圓之基板電阻，從表 面粗度改善效果之觀點，係以1〜20m Ω cm的範圍較佳。 200901450 活性層用晶圓之氧離子注入可依一般方法爲之。 子注入之條件係適當選擇以能形成氧離子注入層於距 活性層用晶圓之貼合用表面的2〇〇~i〇〇〇nm深處。 (2)貼合晶圓形成步驟 將上述活性層用晶圓及支持用晶圓介著或不介著 層貼合，形成貼合晶圓。具體而言’支持用晶圓具有 層（例如S i 0 2層）’介著此絕緣層貼合上述活性層用晶 支持用晶圓。藉此’得最終製品SOI基板。而支持用
C 無絕緣層亦可，直接貼合上述活性層用晶圓及支持 圓。藉此，得最終製品D S B基板。 (3 )貼合強化+ S i 0 2層形成步驟 熱處理上述貼合晶圓使貼合強化’並使上述氧離 入層成爲Si〇2層。使貼合強化’並使氧離子注入層成 止層之步驟中’熱處理可於1 000~1300°C爲之。此熱處 氛圍無特殊限制，於含氧之氧化氛圍或氬等惰性氣體 1./ 氛圍下進行，且時間爲1〜1 0小時之範圍即適當。 爲防止使停止層露出表面之步驟中’貼合晶圓背 到損傷或因蝕刻而表面粗糙，以於氧氛圍下進行處理 成Si〇2膜作爲保護膜爲佳。膜厚以200nm爲佳。爲促 止層之形成，亦可於貼合前以1 000~ 1 200°C熱處理1小 上。經上述熱處理，隨氧離子注入量而異’可形成 100〜3000nm範圍之含SiCh相粒子之層或連續Si〇2層 (4)使停止層露出表面之步驟 貼合經強化，並形成有含S i 0 2相粒子之層或連續 氧離 上述 絕緣 絕緣 圓及 晶圓 用晶 子注 爲停 理之 等之 面受 ，形 進停 時以 厚度 〇 Si〇2 -10- 200901450 層（停止層）的貼合晶圓’由活性層用晶圓表面側磨 磨及/或餓刻’使上述停止層露出表面。此使停止層 面之步驟，可包含例如將上述貼合晶圓由活性層用 面側磨削，其次更將磨削面硏磨及/或蝕刻。此步驟 止層具有磨削停止層之功能。Si與Si〇2之硏磨率差 硏磨可使用不含硏磨粒之鹼性溶液進行。硏磨率差 硏磨率比1 0以上者爲較佳，1 0 0以上更佳。蝕刻可 能蝕刻S i之Κ Ο Η溶液爲之。唯，S1 ◦ 2相粒子不連續 S i中之停止層者，因蝕刻液滲入S 1 ◦ 2粒子間’故若 刻，停止層以連續Si〇2層爲佳。 (5) 去除上述停止層之步驟 使停止層露出表面後，去除露出之停止層。停 去除可藉例如H F處理爲之。H F處理係例如於稀釋I： H F溶液中（批次式洗淨機）浸泡5分鐘而可完全去除 相粒子不連續存在於Si中之停止層者，可於氧化氛 理轉化爲連續Si〇2層後，以HF處理去除。 (6) 導電性成分擴散步驟 去除停止層後，貼合晶圓於還原氛圍下作熱處 活性層用晶圓含之導電性成分擴散。如上，活性層 係用基板電阻1~1〇〇ηιΩ cm之矽晶圓，此晶圓可係 圓，更具體言之，係含硼作爲導電性成分之晶圓。 中係例如使導電性成分硼擴散。使活性層用晶圓所 電性成分擴散之步驟的熱處理，可於1 0 0 0〜1 2 0 0 °C的 圍進行。熱處理時間若係能使活性層用晶圚含之導 削、硏 露出表 晶圓表 中，停 異大， 異大， 使用僅 存在於 採用蝕 止層之 矣1 %之 :。Si〇2 圍熱處 理，使 用晶圓 P型晶 此步驟 含之導 溫度範 電性成 -11- 200901450 分充分擴散之時間即佳，可係例如1 〇分鐘〜1 〇小時之範圍。 形成裝置之活性層用晶圓（Τ ο ρ )層一般多係使用ρ -，爲 其對應，製作SOI或DSB基板後，於氬或氫等還原氛圍中 作熱處理’使存在於活性層用晶圓層之硼往外擴散而減少。 本發明方法中’活性層用晶圓（Τ ο ρ)層之厚度取決於氧 離子注入機的加速電壓。一般市售之氧離子注入機的加速 電壓係max_200keV’ Top層厚度max係約500nm。爲使如 此深度之硼往外擴散’以於105CTC以上保持lhr以上爲適 當。 實施例 以下舉實施例更詳細說明本發明。 實施例1 依以下順序製作S 01構造之貼合晶圓。 (1) 準備300mm支持用晶圓。300mm支持用晶圓係基板電 阻10〜20Qcm之ρ型晶圓（1〇〇)，具有i〇〇〇°C之氧氛圍中5hr I ; 的熱處理形成之BOX層（1500A)。 (2) 準備3 00mm活性層用晶圓（Top基板）。3 00mm活性層用 晶圓係基板電阻〇.〇〇!〜！〇〇 cm(詳如表1)之ρ型晶圓 (100) ’具有氧離子注入層。氧離子注入層係以加速電壓 1 80keV ’劑量2el7cm·2，基板溫度100~ 5 00〇C之條件形成。 (3) 於SCI洗淨後貼合上述支持用晶圓及活性層用晶圓。 (4) 貼合後’以12〇〇°C，lhr(氧氛圍）進行貼合強化熱處理。 (5) 由活性層用晶圓表面進行基板磨削硏磨至餘留厚度約 1 0 /z m。 -12- 200901450 (6) 磨削硏磨，更以不含硏磨粒之鹼性硏磨液硏磨至爲s i 〇 2 層所停止。而此硏磨亦可由鹼溶液蝕刻取代。 (7) 其次，以HF溶液（濃度25%)去除Si〇2層。 (8) 其次於1000〜1200°C保持貼合晶圓lhr(氬氛圍）進行往 外擴散之處理。 (9) 得到之貼合晶圓係如下評估。 利用AFM之粗度評估（於（7)後評估）結果如表1。 利用SIMS之活性層用晶圓（Top層）中之硼濃度（於（8) 後評估（部分））評估結果如表2。 實施例2 依以下順序製作DSB構造之貼合晶圓。 (1) 準備300mm支持用晶圓。300mm支持用晶圓係基板電 阻10~20Qcm之p型晶圓（100)。 (2) 準備3 00mm活性層用晶圓（Top基板）。300mm活性層用 晶圓係基板電阻 0.001~10Qcm(詳如表 1)之 P型晶圓 (110)，具有氧離子注入層。氧離子注入層係以加速電壓 1 8 0 k e V，劑量2 e 1 7 c m -2，基板溫度1 0 0 ~ 5 0 0 °C之條件形成。 (3 )〜（9)如同實施例1。 評估結果如表1。 -13- 200901450 y 1, 粗度之關係 構造 Top基板電阻[Ω cm] 表面粗度RMS [A] (10^mxl0//m) 1 比較例 fcl 10 11.0 2 比較例 t 1 12.2 3 比較例 t 0.2 12.7 4 發明例 个 0.1 7.3 5 發明例 个 0.02 4.3 6 發明例1 个 0.01 3.1 7 發明例 t 0.001 3.2 8 比較例叫 DSB 10 15.5 9 比較例 个 1 16.9 10 比較例 个 0.2 13.0 11 發明例 个 0.02 7.2 12 發明例 个 0.01 6.8 13 發明例 个 0.001 6.5 表2 還原氛圍處理條件及Top層之硼濃度 Τοp基板電阻lmQcm~硼濃度= lel8/cm3 構造 熱處理溫度Tape] 熱處理時間[hr] Top基板電阻 硼濃度[1/cm3] 1 比較例 SOI 1000 1 8el7 2 比較例 个 1050 0.5 3el7 3 比較例 个 1050 1 <lel7 4 發明例 t 1100 1 <lel7 5 發明例 t 1150 1 <lel7 6 發明例 个 1200 1 <lel7 [產業上之利用可能性] 本發明之製法可利用於SOI(Silicon On Insulator)基板 或 DSB(Direct Silicon Bonding)基板。 【圖式簡單說明】 第1圖氧離子注入-蝕刻停止貼合-SOI程序。 第2圖氧離子注入-蝕刻停止說明圖。 第3圖AFM觀察結果。 【主要元件符號說明】 10 0 晶圓 110 晶圓 -14-

Claims (1)

  1. 200901450 . 十、申請專利範圍： ι_一種貼合晶圓之製法，其特徵爲包括： 於基板電阻1〜l〇〇mQcm之活性層用晶圓注入氧離 子’於上述活性層用晶圓形成氧離子注入層之步驟， 將上述活性層用晶圓及支持用晶圓介著或不介著絕緣 層貼合，形成貼合晶圓之步驟， 熱處理上述貼合晶圓使貼合強化，並使上述氧離子注 入層成爲含SiCh相粒子之層或連續Si〇2層（下稱停止層） f之步驟， 上述貼合經強化之貼合晶圓由活性層用晶圓表面側磨 削、硏磨及/或蝕刻’使上述停止層露出表面之步驟， 去除上述停止層之步驟，以及 停止層經去除之貼合晶圓於還原氛圍下作熱處理，使 活性層用晶圓所含之導電性成分擴散之步驟。 2.如申請專利範圍第1項之貼合晶圓之製法，其中上述活 性層用晶圓係P型晶圓。 , 3.如申請專利範圍第2項之貼合晶圓之製法，其中上述p 型晶圓含硼作爲導電性成分。 4. 如申請專利範圍第1至3項中任一項之貼合晶圓之製法 ，其中氧離子注入層係形成於距上述活性層用晶圓之貼 合用表面的200~ 1 000nm深處。 5. 如申請專利範圍第1至4項中任一項之貼合晶圓之製法 ，其中上述支持用晶圓有絕緣層，介著此絕緣層貼合上 述活性層用晶圓及支持用晶圓。 6 ·如申請專利範圍第1至4項中任一項之貼合晶圚之製法 -15- 200901450 · ，其中上述支持用晶圓無絕緣層，直接貼合上述活性層 用晶圓及支持用晶圓。 7. 如申請專利範圍第1至6項中任一項之貼合晶圓之製法 ，其中使貼合強化，並使氧離子注入層成爲含SiCh相粒 子之層或連續SiCh層（停止層）之步驟中，熱處理係於 1000~1300°C之範圍的溫度進行。 8. 如申請專利範圍第1至7項中任一項之貼合晶圓之製法 ，其中使上述停止層露出表面之步驟，包括上述貼合經 強化之貼合晶圓由活性層用晶圓表面側磨削，其次更將 磨削面硏磨及/或蝕刻。 9. 如申請專利範圍第1至8項中任一項之貼合晶圓之製法 ，其中使上述活性層用晶圓所含之導電性成分擴散之步 驟中，熱處理係於1000~1200°C之溫度範圍進行。 V -16-
TW097111667A 2007-04-03 2008-03-31 Method for manufacturing semiconductor substrates TW200901450A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007097197A JP5261960B2 (ja) 2007-04-03 2007-04-03 半導体基板の製造方法

Publications (2)

Publication Number Publication Date
TW200901450A true TW200901450A (en) 2009-01-01
TWI366912B TWI366912B (zh) 2012-06-21

Family

ID=39827314

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097111667A TW200901450A (en) 2007-04-03 2008-03-31 Method for manufacturing semiconductor substrates

Country Status (5)

Country Link
US (1) US7855132B2 (zh)
JP (1) JP5261960B2 (zh)
KR (1) KR100982584B1 (zh)
CN (1) CN101320684B (zh)
TW (1) TW200901450A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054837A (ja) * 2007-08-28 2009-03-12 Sumco Corp Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ
JP2009272471A (ja) * 2008-05-08 2009-11-19 Sumco Corp 貼り合わせウェーハの製造方法
JP5386856B2 (ja) * 2008-06-03 2014-01-15 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP2010135538A (ja) * 2008-12-04 2010-06-17 Sumco Corp 貼り合わせウェーハの製造方法
JP5470839B2 (ja) * 2008-12-25 2014-04-16 株式会社Ｓｕｍｃｏ 貼り合わせシリコンウェーハの製造方法
US20160079059A1 (en) * 2014-09-17 2016-03-17 International Business Machines Corporation Elliptical wafer manufacture
CN113889431A (zh) * 2020-07-01 2022-01-04 中芯集成电路（宁波）有限公司上海分公司 绝缘体上半导体结构的制造方法
WO2022241662A1 (zh) * 2021-05-19 2022-11-24 邱志威 半导体超薄堆叠结构的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
JP2930194B2 (ja) * 1995-08-17 1999-08-03 信越半導体株式会社 Ｓｏｉウェーハ及びその製造方法
EP0759634A1 (en) 1995-08-17 1997-02-26 Shin-Etsu Handotai Company Limited SOI wafer and method for the preparation thereof
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
KR100298203B1 (ko) 1998-10-28 2001-08-07 박종섭 실리콘 온 인슐레이터 기판 제조 방법
JP2000315635A (ja) * 1999-04-30 2000-11-14 Mitsubishi Materials Silicon Corp 張り合わせ用シリコンウェーハおよびこれを用いた張り合わせ基板の製造方法
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
JP2003142668A (ja) 2001-11-07 2003-05-16 Sumitomo Mitsubishi Silicon Corp Ｓｉｍｏｘ基板の製造方法
US6835633B2 (en) * 2002-07-24 2004-12-28 International Business Machines Corporation SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
EP1710836A4 (en) 2004-01-30 2010-08-18 Sumco Corp METHOD FOR PRODUCING AN SOI WATER
JP4424039B2 (ja) 2004-04-02 2010-03-03 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP2007149723A (ja) 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
EP1840955B1 (en) * 2006-03-31 2008-01-09 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a compound material and method for choosing a wafer
JP5087855B2 (ja) 2006-04-05 2012-12-05 株式会社Ｓｕｍｃｏ 熱処理評価用ウェーハ、熱処理評価方法、および半導体ウェーハの製造方法
JP4940737B2 (ja) 2006-04-11 2012-05-30 株式会社Ｓｕｍｃｏ 少数キャリア拡散長測定方法およびシリコンウェーハの製造方法
JP2008016534A (ja) 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
JP2008066500A (ja) 2006-09-07 2008-03-21 Sumco Corp 貼り合わせウェーハおよびその製造方法

Also Published As

Publication number Publication date
JP5261960B2 (ja) 2013-08-14
CN101320684B (zh) 2010-12-22
KR20080090319A (ko) 2008-10-08
KR100982584B1 (ko) 2010-09-15
US7855132B2 (en) 2010-12-21
US20080248630A1 (en) 2008-10-09
CN101320684A (zh) 2008-12-10
JP2008258304A (ja) 2008-10-23
TWI366912B (zh) 2012-06-21

Similar Documents

Publication Publication Date Title
JP4828230B2 (ja) Ｓｏｉウェーハの製造方法
TW200901450A (en) Method for manufacturing semiconductor substrates
TW406426B (en) Method for fabricating semiconductor wafers
JP3911901B2 (ja) Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
JPWO2003049189A1 (ja) 貼り合わせウェーハおよび貼り合わせウェーハの製造方法
WO2001048825A1 (fr) Procédé de production de tranche collée
JP5532680B2 (ja) Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
WO2007125863A1 (ja) Ｓｏｉウエーハの製造方法
JP6107709B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2009231376A (ja) Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法
JP5365057B2 (ja) 貼り合わせウェーハの製造方法
WO2005024925A1 (ja) Ｓｏｉウェーハの作製方法
TW201133615A (en) Wafer adhesion method
JP2002184960A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
WO2007125771A1 (ja) Ｓｏｉウエーハの製造方法
WO2009031392A1 (ja) 貼り合わせウェーハの製造方法
JP3456521B2 (ja) Ｓｏｉ基板の製造方法
JPH10242154A (ja) 薄膜半導体基板の表面処理方法
JP2020080385A (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2004111521A (ja) Ｓｏｉウエーハおよびその製造方法
JP2006165061A (ja) Ｓｏｉウェーハの製造方法
JPH09326396A (ja) 半導体集積回路装置およびその製造方法
JP3452123B2 (ja) Ｓｏｉ基板の製造方法
WO2017217129A1 (ja) 貼り合わせウェーハの製造方法
JP2010129839A (ja) 貼り合わせウェーハの製造方法