JP2008258304A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法 Download PDF

Info

Publication number
JP2008258304A
JP2008258304A JP2007097197A JP2007097197A JP2008258304A JP 2008258304 A JP2008258304 A JP 2008258304A JP 2007097197 A JP2007097197 A JP 2007097197A JP 2007097197 A JP2007097197 A JP 2007097197A JP 2008258304 A JP2008258304 A JP 2008258304A
Authority
JP
Japan
Prior art keywords
wafer
layer
active layer
sio
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007097197A
Other languages
English (en)
Other versions
JP5261960B2 (ja
JP2008258304A5 (ja
Inventor
Akihiko Endo
昭彦 遠藤
Nobuyuki Morimoto
信之 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2007097197A priority Critical patent/JP5261960B2/ja
Priority to US12/057,896 priority patent/US7855132B2/en
Priority to TW097111667A priority patent/TW200901450A/zh
Priority to KR1020080030759A priority patent/KR100982584B1/ko
Priority to CN200810089504XA priority patent/CN101320684B/zh
Publication of JP2008258304A publication Critical patent/JP2008258304A/ja
Publication of JP2008258304A5 publication Critical patent/JP2008258304A5/ja
Application granted granted Critical
Publication of JP5261960B2 publication Critical patent/JP5261960B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

【課題】研磨ストップ層を用いる貼り合せ方法において、研磨ストップ層であるSiO2層とシリコン基板との界面ラフネスを抑制して、表面のラフネスが小さい、最終製品貼り合せ基板を製造する方法を提供する。
【解決手段】基板抵抗1〜100mΩcmの活性層用ウェーハに酸素イオンを注入して、前記活性層用ウェーハに酸素イオン注入層を形成する工程、前記活性層用ウェーハと支持用ウェーハとを、絶縁層を介して、または介さないで貼り合わせて、貼り合わせウェーハを形成する工程、前記貼り合わせウェーハを熱処理して貼り合わせを強化し、かつ前記酸素イオン注入層をSiO2層とする工程、前記貼り合わせを強化した、貼り合わせウェーハを、活性層用ウェーハの表面側から研削、研磨および/またはエッチングして、前記SiO2層を表面に露出させる工程、前記SiO2層を除去する工程、SiO2層を除去した、貼り合わせウェーハを還元雰囲気下で熱処理して、活性層用ウェーハに含まれる導電性成分を拡散させる工程
を含む、貼り合わせウェーハの製造方法。
【選択図】図1

Description

本発明は、半導体基板の製造方法に関する。より詳細には、本発明は、活性層側ウェーハとして基板抵抗1〜100mΩcmのウェーハを使用することで、SiO2/Siの界面ラフネスを改善することができる、酸素イオン注入-エッチ/研磨ストップ貼り合せ基板の製造方法に関する。本発明の製造方法は、SOI(Silicon On Insulator)基板およびDSB(Direct Silicon Bonding)基板のいずれにも適用が可能である。
SOIウェーハは、従来のシリコンウェーハに比べて、素子間の分離、素子と基板間の寄生容量の低減、3次元構造が可能といった優位性がある。そのため、高速・低消費電力のLSIに使用されている。SOIウェーハの製造方法には、酸化膜を形成した2枚のシリコンウェーハを結合させ、その後、研削、研磨してSOI層(活性層)を形成する、貼り合わせ法が知られている。また、この貼り合わせ法には、スマートカット法(登録商標)が含まれる。(特許文献1〜2)
SOIウェーハにおいては、SOI層(活性層)の薄膜化および膜厚の均一化が求められている。そのための新たな手法が開発されている。この手法は、酸素イオン注入層を有する活性層用ウェーハと支持層用ウェーハと貼り合わせ後、熱処理を行って酸素イオン注入層をSiO2層とし、さらに活性層用ウェーハ側からSiO2層まで研削および研磨し、その後、SiO2層を除去することで、SOI層(活性層)の薄膜化および膜厚の均一化を可能とするものである(特許文献3)。酸素イオン注入層は、研磨ストップ層として機能する。
また、近年、デバイスの微細化や低消費電力化により、BOXとなる酸化膜の膜厚が薄くなり、更に、例えば、BOX(酸化膜)のない直接貼り貼り合わせるDSB(Direct Silicon Bonding)基板の開発も行われている。酸化膜を介することなく、直接貼り合わせる場合は、通常の洗浄(SC1)を行った後、ウェーハ同士を貼り合わせることとなる。
特開平9-116125号公報 特開2000-124092号公報 WO 2005/074033 A1
しかし、上記特許文献3に記載の上記研磨ストップ層を用いる貼り合せ方法においては、以下の課題があった。
(1)研磨ストップ層であるSiO2相粒子を含んだ層または連続したSiO2層とシリコン基板との界面ラフネスが大きく、その結果、最終製品である貼り合せウェーハ表面のラフネスも大きくなる。
(2)そのため、SOI構造作成後、表面ラフネス改善のために追加加工として研磨処理または1100℃1hrの高温熱処理が必要であった。この高温熱処理はコスト上昇の要因となる。
(3)さらにこの追加加工により、Top(活性層)層の面内均一性が劣化するという、品質に関する課題もあった。
尚、(1)については、SOI基板のみではなく、DSB基板においても、研磨ストップ層を用いる貼り合せ方法では同様の問題がある。
そこで本発明の目的は、エッチ/研磨ストップ層を用いる貼り合せ方法において、エッチ/研磨ストップ層であるSiO2層とシリコン基板との界面ラフネスを抑制して、表面のラフネスが小さい、最終製品貼り合せ基板を製造する方法を提供することにある。貼り合せ基板は、SOI基板およびDSB基板を含むものである。
従来の知見として、イオン注入した酸素イオンが周囲のシリコンと反応して後工程のストップ層として働くSiO2になるが、そのSiO2反応を促進させれば、SiO2/Siの界面ラフネスが改善されることが知られていた。反応促進のためには、これまで1300℃以上の超高温で長時間保持することが必要であったが、貼り合せ後に超高温熱処理しても、貼り合せしない状態での超高温熱処理(=SIMOX)と比較して、SiO2反応が進まず、ラフネスが改善されないことが判明した。それに対して、本発明者らがさらに検討した結果、基板抵抗が1〜100mΩcmの基板、例えば、p+基板を使用することで、通常のp-基板(1Ωcm以上)と比較して、SiO2形成が促進され、ラフネス改善することを見いだし、この知見に基づいて本発明を完成させた。
本発明は以下のとおりである。
基板抵抗1〜100mΩcmの活性層用ウェーハに酸素イオンを注入して、前記活性層用ウェーハに酸素イオン注入層を形成する工程、
前記活性層用ウェーハと支持用ウェーハとを、絶縁層を介して、または介さないで貼り合わせて、貼り合わせウェーハを形成する工程、
前記貼り合わせウェーハを熱処理して貼り合わせを強化し、かつ前記酸素イオン注入層をSiO2相粒子を含んだ層または連続したSiO2層(以下、ストップ層という)とする工程、
前記貼り合わせを強化した、貼り合わせウェーハを、活性層用ウェーハの表面側から研削、研磨および/またはエッチングして、前記ストップ層を表面に露出させる工程、
前記ストップ層を除去する工程、および
ストップ層を除去した、貼り合わせウェーハを還元雰囲気下で熱処理して、活性層用ウェーハに含まれる導電性成分を拡散させる工程
を含む、貼り合わせウェーハの製造方法。
本発明によれば、研磨ストップ層を用いる貼り合せ方法によって、表面のラフネスが小さい基板(例えば、SOIおよびDSB基板)を製造することができる。
本発明の貼り合わせウェーハの製造方法は以下の工程を含む。
(1)基板抵抗1〜100mΩcmの活性層用ウェーハに酸素イオンを注入して、前記活性層用ウェーハに酸素イオン注入層を形成する工程、
(2)前記活性層用ウェーハと支持用ウェーハとを、絶縁層を介して、または介さないで貼り合わせて、貼り合わせウェーハを形成する工程、
(3)前記貼り合わせウェーハを熱処理して貼り合わせを強化し、かつ前記酸素イオン注入層をSiO2相粒子を含んだ層または連続したSiO2層(ストップ層)とする工程、
(4)前記貼り合わせを強化した、貼り合わせウェーハを、活性層用ウェーハの表面側から研削、研磨および/またはエッチングして、前記ストップ層を表面に露出させる工程、
(5)前記ストップ層を除去する工程、および
(6)ストップ層を除去した、貼り合わせウェーハを還元雰囲気下で熱処理して、活性層用ウェーハに含まれる導電性成分を拡散させる工程
(1)酸素イオン注入層形成工程
活性層用ウェーハとしては、基板抵抗1〜100mΩcmのシリコンウェーハを用いる。基板抵抗1〜100mΩcmのシリコンウェーハは、例えば、p型ウェーハであることができ、より具体的には、導電性成分としてホウ素を含有するウェーハであることができる。基板抵抗1 mΩcm未満のウェーハは、結晶引き上げが困難であることから、本発明で基板抵抗1mΩcm以上のウェーハを用いる。基板抵抗が100mΩcmを超えると、SiO2反応促進による表面ラフネス改善の効果がほとんど見られないことから、基板抵抗の上限は100mΩcmとする。活性層用ウェーハの基板抵抗は、表面ラフネス改善の効果の観点から、好ましくは1〜20mΩcmの範囲である。
活性層用ウェーハへの酸素イオン注入は、常法により行うことができる。酸素イオン注入の条件は、酸素イオン注入層が、前記活性層用ウェーハの貼り合わせ用の表面から200〜1000nmの深さに形成されるように選択することが適当である。
(2)貼り合わせウェーハ形成工程
前記活性層用ウェーハと支持用ウェーハとを、絶縁層を介して、または介さないで貼り合わせて、貼り合わせウェーハを形成する。具体的には、支持用ウェーハが絶縁層(例えば、SiO2層)を有し、この絶縁層を介して、前記活性層用ウェーハと支持用ウェーハとを貼り合わせる。これにより、最終的製品として、SOI基板が得られる。また、支持用ウェーハは絶縁層を有さず、前記活性層用ウェーハと支持用ウェーハとを直接貼り合わせることもできる。これにより、最終的製品として、DSB基板が得られる。
(3)貼り合わせ強化+ SiO2層形成工程
前記貼り合わせウェーハを熱処理して貼り合わせを強化し、かつ前記酸素イオン注入層をSiO2層とする。貼り合わせを強化し、かつ酸素イオン注入層をストップ層とする工程における熱処理は、1000〜1300℃の範囲の温度で行なうことができる。この熱処理は、雰囲気は特に制限されず酸素を含む酸化雰囲気またはアルゴンなどの不活性ガス等の雰囲気下で行い、かつ時間は1〜10 時間の範囲とすることが適当である。
ストップ層表面露出工程において貼り合せウエーハ裏面への傷またはエッチングによる面あれを防止するために、酸素雰囲気下で処理を行い、保護膜としてSiO2膜形成させることが好まし。膜厚は200nm以上が好ましい。また、ストップ層形成促進のために、貼り合せ前に1000−1200℃1時間以上の熱処理をしても良い。上記熱処理により、酸素イオン注入量により変化するが、厚さが100〜3000nmの範囲のSiO2相粒子を含んだ層または連続したSiO2層が形成される。
(4)ストップ表面露出工程
貼り合わせを強化し、かつSiO2相粒子を含んだ層または連続したSiO2層(ストップ層)が形成された、貼り合わせウェーハを、活性層用ウェーハの表面側から研削、研磨および/またはエッチングして、前記ストップ層を表面に露出させる。このストップ層表面露出工程は、例えば、前記貼り合わせウェーハを、活性層用ウェーハの表面側から研削し、次いで研削面をさらに研磨および/またはエッチングすることを含むことができる。この工程では、ストップ層は研削ストップ層として機能する。研磨は、SiとSiO2との研磨レート比の大きい、例えば、砥粒を含まないアルカリ性溶液を用いて行うことができる。研磨レート比は大きい方が好ましく、レート比10以上、更に好ましくは100以上である。エッチングは、例えばSiのみエッチングできるKOH溶液を用いて行うことができる。ただし、SiO2相粒子を不連続にSi中に存在したストップ層の場合、エッチング液がSiO2粒子間に染込んでいくため、エッチングを適用する場合は、ストップ層が連続したSiO2層であることが好ましい。
(5)前記ストップを除去する工程
ストップ層を表面に露出させた後、露出したストップ層を除去する。ストップ層の除去は、例えば、HF処理によって行うことができる。HF処理は、例えば、1%に希釈されたHF溶液中に(バッチタイプの洗浄機)5分間浸すことで完全に除去することが可能である。SiO2相粒子を不連続にSi中に存在したストップ層の場合には、酸化雰囲気で熱処理することで連続したSiO2層に変化させた後、HF処理によって除去可能である。
(6)導電性成分拡散工程
ストップ層を除去した、貼り合わせウェーハは、還元雰囲気下で熱処理して、活性層用ウェーハに含まれる導電性成分を拡散させる。上記のように活性層用ウェーハとして、基板抵抗1〜100mΩcmのシリコンウェーハを用い、このウェーハは、p型ウェーハであることができ、より具体的には、導電性成分としてホウ素を含有するウェーハである。この工程において、例えば、導電性成分としてホウ素を拡散させる。活性層用ウェーハに含まれる導電性成分を拡散させる工程における熱処理は、1000〜1200℃の温度範囲で行なうことができる。熱処理時間は、活性層用ウェーハに含まれる導電性成分を拡散させるに十分な時間とすれば良く、例えば、10分〜10時間の範囲とすることができる。
デバイスを形成する活性層用ウェーハ(Top)層は一般的にp-が広く使われており、その対応のために、SOIまたはDSB基板作成後、アルゴンは水素などの還元雰囲気中に熱処理することで活性層用ウェーハ層に存在するボロンを外方拡散させて減少させる。
本本発明の方法での活性層用ウェーハ(Top)層厚さは、酸素イオン注入機の加速電圧で決定される。一般に市販される酸素イオン注入機の加速電圧max.200keVであり、Top層厚さmaxは約500nmである。この深さのボロンを外方拡散させるためには、1050℃以上1hr以上で保持することが適当である。
以下に本発明を実施例によりさらに詳細に説明する。
実施例1
以下の手順により、SOI構造の貼り合わせウェーハを作製した。
(1)300mm支持用ウェーハを準備した。300mm支持用ウェーハは、基板抵抗が10-20Ωcmのp型ウェーハ(100)であり、1000℃、5hr、酸素雰囲気中の熱処理で形成した、BOX層(1500Å)を有する。
(2)300mm活性層用ウェーハ(Top基板)を準備した。300mm活性層用ウェーハは、基板抵抗が0.001-10Ωcmの範囲(詳細は表1に示す)のp型ウェーハ(100)であり、酸素イオン注入層を有する。酸素イオン注入層は、加速電圧180keV、ドーズ量2e17cm-2、基板温度100-500℃の条件で形成した。
(3)上記支持用ウェーハおよび活性層用ウェーハはSC1洗浄後、貼り合せた。
(4)貼り合せ後、貼り合せ強化熱処理を1200℃、1hr(-酸素雰囲気)で行った。
(5)活性層用ウェーハの表面から基板研削研磨を行い残り厚さ約10μmとした。
(6)研削研磨後に、さらにSiO2層で停止するまで、砥粒を含まないアルカリ性研磨液を用いて研磨を行った。尚、この研磨は、アルカリ溶液でのエッチングに替えることもできる。
(7)次いで、HF溶液(濃度25%)により、SiO2層を除去した。
(8)次いで貼り合せウェーハを1000-1200℃、1hr(アルゴン雰囲気)保持して外方拡散処理を行なった。
(9)得られた貼り合せウェーハの評価を以下のように行った。
AFMによるラフネス評価((7)後に評価)評価結果を表1に示す。
SIMSによる活性層用ウェーハ(Top層)中のボロン濃度((8)後に評価(一部) )
評価結果を表2に示す。
実施例2
以下の手順により、DSB構造の貼り合わせウェーハを作製した。
(1)300mm支持用ウェーハを準備した。300mm支持用ウェーハは、基板抵抗が10-20Ωcmのp型ウェーハ(100)である。
(2)300mm活性層用ウェーハ(Top基板)を準備した。300mm活性層用ウェーハは、基板抵抗が0.001-10Ωcmの範囲(詳細は表1に示す)のp型ウェーハ(110)であり、酸素イオン注入層を有する。酸素イオン注入層は、加速電圧180keV、ドーズ量2e17cm-2、基板温度100-500℃の条件で形成した。
(3)〜(9)は、実施例1と同様に実施した。
評価結果を表1に示す。
本発明の製造方法は、SOI(Silicon On Insulator)基板およびDSB(Direct Silicon Bonding)基板のいずれにも利用可能である。
酸素イオン注入−エッチストップ貼り合せ−SOIプロセス 酸素イオン注入−エッチストップの説明図。 AFM観察結果。

Claims (9)

  1. 基板抵抗1〜100mΩcmの活性層用ウェーハに酸素イオンを注入して、前記活性層用ウェーハに酸素イオン注入層を形成する工程、
    前記活性層用ウェーハと支持用ウェーハとを、絶縁層を介して、または介さないで貼り合わせて、貼り合わせウェーハを形成する工程、
    前記貼り合わせウェーハを熱処理して貼り合わせを強化し、かつ前記酸素イオン注入層をSiO2相粒子を含んだ層または連続したSiO2層(以下、ストップ層という)とする工程、
    前記貼り合わせを強化した、貼り合わせウェーハを、活性層用ウェーハの表面側から研削、研磨および/またはエッチングして、前記ストップ層を表面に露出させる工程、
    前記ストップ層を除去する工程、および
    ストップ層を除去した、貼り合わせウェーハを還元雰囲気下で熱処理して、活性層用ウェーハに含まれる導電性成分を拡散させる工程
    を含む、貼り合わせウェーハの製造方法。
  2. 前記活性層用ウェーハがp型ウェーハである、請求項1に記載の製造方法。
  3. 前記p型ウェーハは、導電性成分としてホウ素を含有する、請求項2に記載の製造方法。
  4. 酸素イオン注入層は、前記活性層用ウェーハの貼り合わせ用の表面から200〜1000nmの深さに形成される、請求項1〜3のいずれか1項に記載の製造方法。
  5. 前記支持用ウェーハが絶縁層を有し、この絶縁層を介して、前記活性層用ウェーハと支持用ウェーハとを貼り合わせる、請求項1〜4のいずれか1項に記載の製造方法。
  6. 前記支持用ウェーハは絶縁層を有さず、前記活性層用ウェーハと支持用ウェーハとを直接貼り合わせる、請求項1〜4のいずれか1項に記載の製造方法。
  7. 前記貼り合わせを強化し、かつ酸素イオン注入層を、SiO2相粒子を含んだ層または連続したSiO2層(ストップ層)とする工程における熱処理は、1000〜1300℃の範囲の温度で行なう、請求項1〜6のいずれか1項に記載の製造方法。
  8. 前記ストップ層を表面に露出させる工程は、前記貼り合わせを強化した、貼り合わせウェーハを、活性層用ウェーハの表面側から研削し、次いで研削面をさらに研磨および/またはエッチングすることを含む、請求項1〜7のいずれか1項に記載の製造方法。
  9. 前記活性層用ウェーハに含まれる導電性成分を拡散させる工程における熱処理は、1000〜1200℃の温度範囲で行なう、請求項1〜8のいずれか1項に記載の製造方法。
JP2007097197A 2007-04-03 2007-04-03 半導体基板の製造方法 Active JP5261960B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007097197A JP5261960B2 (ja) 2007-04-03 2007-04-03 半導体基板の製造方法
US12/057,896 US7855132B2 (en) 2007-04-03 2008-03-28 Method of manufacturing bonded wafer
TW097111667A TW200901450A (en) 2007-04-03 2008-03-31 Method for manufacturing semiconductor substrates
KR1020080030759A KR100982584B1 (ko) 2007-04-03 2008-04-02 반도체 기판의 제조 방법
CN200810089504XA CN101320684B (zh) 2007-04-03 2008-04-03 半导体基板的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007097197A JP5261960B2 (ja) 2007-04-03 2007-04-03 半導体基板の製造方法

Publications (3)

Publication Number Publication Date
JP2008258304A true JP2008258304A (ja) 2008-10-23
JP2008258304A5 JP2008258304A5 (ja) 2010-05-20
JP5261960B2 JP5261960B2 (ja) 2013-08-14

Family

ID=39827314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007097197A Active JP5261960B2 (ja) 2007-04-03 2007-04-03 半導体基板の製造方法

Country Status (5)

Country Link
US (1) US7855132B2 (ja)
JP (1) JP5261960B2 (ja)
KR (1) KR100982584B1 (ja)
CN (1) CN101320684B (ja)
TW (1) TW200901450A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054837A (ja) * 2007-08-28 2009-03-12 Sumco Corp Simoxウェーハ製造方法およびsimoxウェーハ
JP2009272471A (ja) * 2008-05-08 2009-11-19 Sumco Corp 貼り合わせウェーハの製造方法
JP5386856B2 (ja) * 2008-06-03 2014-01-15 株式会社Sumco 貼り合わせウェーハの製造方法
JP2010135538A (ja) * 2008-12-04 2010-06-17 Sumco Corp 貼り合わせウェーハの製造方法
JP5470839B2 (ja) * 2008-12-25 2014-04-16 株式会社Sumco 貼り合わせシリコンウェーハの製造方法
US20160079059A1 (en) * 2014-09-17 2016-03-17 International Business Machines Corporation Elliptical wafer manufacture
CN113889431A (zh) * 2020-07-01 2022-01-04 中芯集成电路(宁波)有限公司上海分公司 绝缘体上半导体结构的制造方法
WO2022241662A1 (zh) * 2021-05-19 2022-11-24 邱志威 半导体超薄堆叠结构的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
JPH09116125A (ja) * 1995-08-17 1997-05-02 Shin Etsu Handotai Co Ltd Soiウェーハ及びその製造方法
JP2000315635A (ja) * 1999-04-30 2000-11-14 Mitsubishi Materials Silicon Corp 張り合わせ用シリコンウェーハおよびこれを用いた張り合わせ基板の製造方法
WO2005074033A1 (ja) * 2004-01-30 2005-08-11 Sumco Corporation Soiウェーハの製造方法
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP2007273942A (ja) * 2006-03-31 2007-10-18 Soi Tec Silicon On Insulator Technologies Sa 複合材料を製造する方法及びウエハを選択する方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0759634A1 (en) 1995-08-17 1997-02-26 Shin-Etsu Handotai Company Limited SOI wafer and method for the preparation thereof
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
KR100298203B1 (ko) 1998-10-28 2001-08-07 박종섭 실리콘 온 인슐레이터 기판 제조 방법
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
JP2003142668A (ja) 2001-11-07 2003-05-16 Sumitomo Mitsubishi Silicon Corp Simox基板の製造方法
US6835633B2 (en) * 2002-07-24 2004-12-28 International Business Machines Corporation SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
JP4424039B2 (ja) 2004-04-02 2010-03-03 株式会社Sumco 半導体ウェーハの製造方法
JP2007149723A (ja) 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
JP5087855B2 (ja) 2006-04-05 2012-12-05 株式会社Sumco 熱処理評価用ウェーハ、熱処理評価方法、および半導体ウェーハの製造方法
JP4940737B2 (ja) 2006-04-11 2012-05-30 株式会社Sumco 少数キャリア拡散長測定方法およびシリコンウェーハの製造方法
JP2008016534A (ja) 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
JP2008066500A (ja) 2006-09-07 2008-03-21 Sumco Corp 貼り合わせウェーハおよびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
JPH09116125A (ja) * 1995-08-17 1997-05-02 Shin Etsu Handotai Co Ltd Soiウェーハ及びその製造方法
JP2000315635A (ja) * 1999-04-30 2000-11-14 Mitsubishi Materials Silicon Corp 張り合わせ用シリコンウェーハおよびこれを用いた張り合わせ基板の製造方法
WO2005074033A1 (ja) * 2004-01-30 2005-08-11 Sumco Corporation Soiウェーハの製造方法
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP2007273942A (ja) * 2006-03-31 2007-10-18 Soi Tec Silicon On Insulator Technologies Sa 複合材料を製造する方法及びウエハを選択する方法

Also Published As

Publication number Publication date
JP5261960B2 (ja) 2013-08-14
CN101320684B (zh) 2010-12-22
KR20080090319A (ko) 2008-10-08
KR100982584B1 (ko) 2010-09-15
US7855132B2 (en) 2010-12-21
TW200901450A (en) 2009-01-01
US20080248630A1 (en) 2008-10-09
CN101320684A (zh) 2008-12-10
TWI366912B (ja) 2012-06-21

Similar Documents

Publication Publication Date Title
JP4828230B2 (ja) Soiウェーハの製造方法
JP5261960B2 (ja) 半導体基板の製造方法
TWI394204B (zh) 鍵合晶圓的製造方法
JP6107709B2 (ja) 貼り合わせsoiウェーハの製造方法
JP2007149723A (ja) 貼り合わせウェーハの製造方法
JP2015177150A (ja) 貼り合わせウェーハの製造方法
JP5194508B2 (ja) Soiウエーハの製造方法
JP2008016534A (ja) 貼り合わせウェーハの製造方法
JP2002184960A (ja) Soiウェーハの製造方法及びsoiウェーハ
JP2020080385A (ja) 貼り合わせsoiウェーハの製造方法
WO2017217129A1 (ja) 貼り合わせウェーハの製造方法
CN107154378B (zh) 绝缘层上顶层硅衬底及其制造方法
JP2016082093A (ja) 貼り合わせウェーハの製造方法
JP2010129839A (ja) 貼り合わせウェーハの製造方法
CN110739214A (zh) 一种减少注入损伤制备soi的方法
CN107154347B (zh) 绝缘层上顶层硅衬底及其制造方法
JP2010045345A (ja) 貼り合わせウェーハの製造方法
JP2010135662A (ja) 貼り合わせ基板の製造方法
JP5585319B2 (ja) 貼り合わせsoiウェーハの製造方法
JP2008227207A (ja) 貼り合わせウェーハの製造方法
JP2017157811A (ja) Soi基板及びその製造方法
JP2000196048A (ja) Soiウェ―ハの製造方法
JP2023526902A (ja) 高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法
JP2023525611A (ja) 高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法
JP2009111347A (ja) 貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130415

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5261960

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250