TW200845347A - Chip carrier substrate including capacitor and method for fabrication thereof - Google Patents

Description

200845347 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於在半導體製造内使用之晶片載體基 板。更特定而言，本發明係關於以增強之效率製造的晶片 載體基板。 h 【先前技術】 • 為了提供增強級別之連接性以及增加之功率分配及信號 4理選項，半導體晶片通常合且固定至晶片載體基板。 響晶片載體基板通常包含包含於半導體晶片内之彼等層以外 的額外導體層及分離介電質層。因此，晶片載體基板向進 一步組裝之較高級電力組件提供半導體晶片之增強級別之 連接性。 雖然晶片載體基板因此在向微電子電路提供增強之效能 方面為重要的’但晶片載體基板並非完全沒有問題。詳言 之’通常需要晶片載體基板效能之額外進步及增強。 藝 在半導體製造技術中吾人已知各種晶片載體基板及其製 造方法。詳言之，Chudzik等人在美國公開案第 2004/0 108587號中教示具有增強之能力的晶片載體基板。 • 此特疋曰曰片载體基板除由晶片載體基板内之介電質層所分 • 離之習知導體互連層外包含被動去耦裝置，諸如，去輕電 容或去耦電阻器。 由於需要微電子電路之效能及功能性的持續增強， w Μ 晶片載體基板在微電子製造中很可能持續為相當重要的。 因此’亦需要晶片具有增強之效能的晶片載體基板及其擎 127387.doc 200845347 造方法。 【發明内容】 本i月提供種晶片載體基板及用於製造該晶片載體基 板的方法。用於製造晶片載體基板之方法在晶片載體基板 =電水敍刻⑴—内部定位有-電容之第-孔及（2)-内部 疋位有-通道之第二孔時利用微負荷效應。電褒兹刻方法 • β之微負荷效應提供具有比第二孔窄之線寬及比第二孔更 φ 之/木度兩者的第一孔。根據本發明之晶片載體基板自 根據本發明之用於製造晶片載體基板的方法得到。 —根據本發明之晶片载體基板包含—基板，該基板包含一 定位於基板内的電容孔，該電容孔與穿過基板而定位之通 =橫向分離。晶片載體基板亦包含一定位於電容孔内之 电今及丨位於通道孔内之通道，其中電容孔具有比通道 孔窄之線寬。 根據本發明之用於製造晶片載體基板之方法包含在一基 _ I内同k l成—與_通道孔橫向分離的電容孔。方法亦包 含在電容孔内形成電容及在通道孔内形成通道。 根據本發明之用於製造晶片載體基板之另-方法包含在 土板内同日^ $成-與_通道孔橫向分離的電容孔。詳言 - U時形成具有比通道孔窄之線寬及比通道孔淺之深^ 的電谷孔。此另一方法亦包含在電容孔内形成電容及在通 道孔内形成通道。 【實施方式】 在以下提供之描述情形内理解包含一種晶片載體基板及 127387.doc 200845347 用於製造該晶片載體基板之方法的本發明。在以下所述之 圖式之情形内理解以下提供之描述。由於圖式意欲為說明 性目的’所以圖式未必按比例緣製。 圖1至圖12展示一系列示意性橫截面圖，其說明根據本 發明之特定實施例之製造晶片載體基板中級進階段的結 果。圖1展示根據實施例之晶片載體基板製造中處於一早 期1¾段之晶片載體基板的示意性橫截面圖。 圖1展示基板10及定位於基板1〇上的遮罩層12。 基板10可包括若干微電子材料中之任一者。合適微電子 材料之非限制實例包含微電子導體材料、微電子半導體材 料及微電子介電質材料。為了易於在以下進一步揭示内容 之情形内進行進一步處理，基板10通常包括一半導體材 料，且詳言之基板10通常包括一半導體基板。在半導體製 造技術中吾人已知半導體基板包括半導體材料，該等半導 體材料包含（但不限於）矽、鍺、矽鍺合金、碳化矽、碳化 矽鍺（S1liC0n-germanium carbide)合金半導體材料。在此項 技術中口人亦已知合成半導體材料（⑶呵⑽nd semiconductor material)，其可包含（但不限於）砷化鎵、砷 化銦及磷化錮半導體材料。通常，基板1〇包括一具有自約 65 0微米至約8〇〇微米厚度的矽半導體材料。 遮罩層12(亦即，在各自表示為遮罩層12之個別遮罩層 圖案之情形内說明）可包括若干遮罩材料中之任一者。遮 罩層材料之通用非限制實例包含光阻遮罩材料及硬式遮罩 材料H在當前實施例之情形内’硬式遮罩材料為相 127387.doc 200845347 ¥較常見的。硬式遮罩材料通常（但非排他性地）包含石夕之 氧化物、氮化物及氮氧化物。並不排除其他元素之氧化 物、氮化物及氮氧化物，即使其為相當較不常見的。通 常’遮罩層12包括一具有自約500埃至約1〇〇〇埃厚度的氮 化矽硬式遮罩材料。 如圖1中進一步所說明，遮罩層U界定第一孔A1及第二 孔A2。基板1〇在第一孔A1及第二孔A2中之每一者的底部

處曝露。通常，第一孔A1具有自約〇·2微米至約丄』微米的 線寬’且第二孔A2具有自約2.0微米至約4.0微米的線寬。 因此，在當前實施例之情形内，第二孔A2總是寬於第一孔 A1 〇 圖2展示在第一孔A1及第二孔人2之位置處蝕刻基板丨❹的 、、、。果作為鈾述餘刻之結果，第一孔Α Γ係自第一孔a 1形 成於基板10,内，且第二孔A2,係自第二孔A2形成於基板1〇, 内。 有自約5微米至約50微米的第一深度〇1 當前實施例涵蓋，使用反應性離子蝕刻方法（亦即，電 襞：刻方法)’自第一孔心形成第一孔A1，且自第二孔綱 成第二孔A2I。當前實施例亦涵蓋應性離子㈣方法 亦顯現微負荷效應。微負荷效應提供，由於第—孔^之線 寬小於第二孔八2之線寬’戶斤"一孔Αι，經蝕刻至小於第 一孔A2’之第二深度D2的第一深度m。通常，第—孔八^具 且第二孔具有自 約1 〇〇微米至約200微米的第二深度D2。 孔ΑΓ且蝕 更具體地談及用於蝕刻第一孔幻以形成第一 127387.doc 200845347 刻第二孔A2以形成第二孔A2，之電_刻方法，此電衆飯 刻方法可為半導體製造技術中通常習知方法。當基板10,包 括-石夕半導體基板時，電漿餘刻方法可使用在半導體製造 技術中亦通常習知的蝕刻劑氣體組合物。用於蝕刻矽半導 體基板之合適_劑氣體組合物包含含有氯之糾劑氣體 組合物及含有氟之㈣劑氣體組合物。含有氯之餘刻劑氣 體組合物可包含(但不限於)氯及氯化氫。含有敗之蝕刻劑 氣體組合物可包含(但不限於)氟化氫、三氟化氮及六氟化 硫。亦可包含合適之非反應性稀釋劑氣體及濺鍍氣體。此 等氣體之非限制實例包含氦氣、亞'氣、氤氣及氪 氣。 用於形成第一孔ΑΓ及第二孔八21之電藥蝕刻製程亦可包 含兩步驟式蝕刻製程。此兩步驟式蝕刻製程可使用如上所 述之蝕刻步驟，繼之以側壁鈍化或烴沈積步驟，該步驟塗 佈經钱刻特徵（亦即，諸如，第一孔八！，及第二孔A?)之側 壁以在整個兩步驟絲刻製程期間保持經触刻特徵之側壁 垂直。可導致側壁烴沈積之特定氣體為三氟甲烷（亦即， CFH3)及四氟化碳（亦即，叫）。不排除其他氣體。個別蝕 J衣％步！^及側壁沈積製程步驟在兩步驟式製程期間可循 環許多次。 通常，前述電漿蝕刻方法亦使用·.（1)自約1〇〇毫托至約 1000亳托之反應器腔室壓力；（2)自約攝氏+2〇度至約攝 氏10度之基板10溫度；（3)自約500瓦特至約1〇〇〇瓦特之源 無線電頻率功率；（4)自約5〇瓦特至約15〇瓦特之偏壓功 127387.doc -10- 200845347 率；及⑺自㈣每分鐘標準立方公分（seem)至約⑽每分 鐘標準立方公分的蝕刻劑氣體流動速率。 雖然在圖2之示意性橫截面圖中未具體說明，但第一孔 A1’及第二孔A2’中之每—者可在遮罩層以下提供基㈣， 的底切。此底切可為自約〇·Η^米至約1〇微米。 圖3展示視需要熱氧化說明於圖2中之基板1〇,以在基板 1〇”内之第-孔ΑΓ及第二孔八2，内形成介電質襯裏層“的 結果。此熱氧化在基板1G"包括—介電質材料之境況下在 本發明之替代性實施例内為可選的。然而，基板!"交佳 包料導體材料之當前實施例内，f要相對於基板ι〇 ”針 對弟-孔ΑΓ及第二孔A2’的熱氧化(或替代性介電質隔 此熱氧化通常使用通常在周圍條件壓力下之含有氧氣的 環境。通常，纟自約攝氏_度至約攝氏⑽度之^進 行熱氧化歷時叫、時至約1G小時的時間週期。所得 f觀晨層14具有自約U微米至約2.0微米的厚度。作 前述熱氧化之替代’實施例亦涵蓋，使用完全覆蓋晶片 體基板之等形介電質襯裏層，該晶片載體基板之示音 截面圖說明於圖2中。此等形介電質襯裏層可包括諸如^ 不限於)矽之氧化物、氮化物或氮氧化物的介電質材料。 =形介電質襯裏層亦可形成為自約500埃至約1〇〇〇埃的 圖4展示等形地覆蓋圖3之晶片載體基板而定位之第一 容板層16’因此自？LA1，及A2，形成孔人 —電 弟一電交 127387.doc • 11 - 200845347 板層16可包括若干電容板材料中之任一者。電容板材料之 非限制實例包含组、鶴及鈦電容板材料。亦包含作為非限 制實例之组、鶴及鈦之氮化物。進一步包含作為電容板材( 料之非限制實例的鉅、鎢及鈦之矽化物。不排除其他電容 板材料。第一電容板層16可使用若干方法中之任一者來形 成。非限制實例包含化學氣相沈積方法(包含原子層化學 :相：積方法)及物理氣相沈積方法(包含錢方二： 常’第一電容板層16包括一具有自約5〇〇埃至約25〇〇埃之 厚度的鈕電容板材料。 、 一圖5展示钱刻並圖案化第一電容板層16及遮罩層。内特 疋遮罩層圖案之下伏部分以形成相應第一電容板層“，及相 應遮罩層12’的結果。前述钱刻及圖案化意欲在形成說明於 圖5中之第一電容板層16，時中斷說明於圖4中之第一電容板 層16的連續性。前職刻及圖案化亦意欲曝露較佳包 半導體材料之基板10”的部分。 前述蝕刻及圖案化亦可使用在半導體製造技術中習知的 方法及材料來實現。非限制實例包含濕式化學蚀刻方法、 2電聚餘刻方法及其集合㈣方法。電㈣刻方法為尤 -吊見的電水蝕刻方法將通常使用適於個別材料之 劑氣體組合物，由兮望加w γ Ai 以相別材枓組成第-電容板層16及遮 皁看12。 圖·6展示填充由說明於圖5中之第一電容板層16，及遮罩 曰12的I切斷部分留下之間隙而定位的複數個隔離 15。在基板1〇”包括-半導體基板且詳言之一石夕半導體基 127387.doc •12· 200845347 板之較佳實施例内的境況下，隔離區域15可在第一孔Αι!， 及第二孔A2"由犧牲填充劑材料填充時歸因於毯覆層沈積 及平坦化方法而形成。如熟習此項技術者理解，圖5及圖6 說明在圖4中說明之晶片載體基板的可選處理。此可選處 理意欲在形成第一電容板層〗6，時提供第一電容板層〗6的切 " 斷。 . 在圖5及圖6情形内揭示之實施例以外，亦涵蓋，第一電 φ 谷板層1 6之切斷之額外實施例。此等實施例之非限制實例 包含缺少硬式遮罩層12之任何蝕刻的僅第一電容板層“之 切斷。此等實施例之另一非限制實例包含提供在沈積第一 電容板層16之前形成隔離區域15。由於隔離區域15具有大 於遮罩層12之厚度的厚度，所以當第一電容板層“沈積於 遮罩層12’及隔離區域15上時，第一電容板層16可以自對準 樣式平坦化以形成第一電容板層丨6,。 圖7說明在圖4說明中的晶片載體基板之替代性進一步處 φ 理的結果，該處理缺少在說明於圖5及圖6中之晶片載體基 板之情形内說明的插入可選處理步驟。 圖7說明定位於圖4之晶片載體基板上之電容介電質層 “ 18。圖7亦說明定位於電容介電質層18上之第二電容板^ 20。 ^ 電容介電質層18可包括若干適當電容介電質材料中之任 -者。通常’習知電容介電質材料包含矽之氧化物、氮化 物及氮氧化物，該等材料具有在真空中量測之自約4至約 20的介電常數。不排除其他元素之氧化物、氮化物及氮氧 127387.doc 200845347 化物。實施例亦涵蓋，亦可使用具有高達至少約100之通 常較高之介電常數的電容介電質材料。此等通常較高之介 電常數介電質材料之實例包含鈦酸鋇锶（BST)及鈦酸锆酸 錯（lead-zirconate-titanates ; PZT)。前述類型之電容介電 質材料中之任一者可使用在半導體製造技術中通常習知且 亦適於電容介電質材料18之組合物材料的方法來形成。方 法之非限制實例包含化學氣相沈積方法（包含原子層化學 氣相沈積方法）及物理氣相沈積方法（包含濺鍍方 法）。 可藉以組成電容介電質層1 8之電容介電質材料之所要實 例可為（詳言之）第一電容板材料的氧化物，由該第一電容 板材料組成第一電容板層16。在此等境況下，此特定實施 例涵蓋，第一電容板層1 6可經電化學氧化或熱氧化以形成 電容介電質材料。舉例而言且非限制，由钽組成之第一電 容板層可經陽極電化學氧化以形成包括氧化钽的電容介電 質層。通常，電容介電質層18具有自約50埃至約500埃的 厚度。 第二電容板層20包括一第二電容板材料。第二電容板材 料可包括一可與第一電容板材料相同或不同的電容板材 料。通常，第二電容板層20亦包括一第二電容板材料，該 第二電容板材料包括一金屬、金屬氮化物或金屬石夕化物材 料。通常，第二電容板層具有自約0.5微米至約2.0微米的 厚度以完全填充第一孔ΑΓ及第二孔A2”。第二電容板材料 可使用包含（但不限於）化學氣相沈積方法及物理氣相沈積 127387.doc -14- 200845347 方法之方法來形成。較佳地，在形 載體農;^ B 士 ^ 、'圖7中之晶片 載體基板0,，弟二電容板材料包括 約厶〇微米的厚产之仆戽今去山 τυ.ί)锨水至 說静Η4Φ 子乳相沈積（CVD)鎮材料以完全覆蓋 况明於圖4中之晶片載體基板。

^8展示使說明於圖7中之基㈣"變薄以形成基板，的 、、’。果。圖8亦|示移除在說明於圖4中《第二孔Μ”之位置 處之介電質襯裏層14、第-電容板層16及電容介電質層18 之底部部分以形成介電質襯裏層14，、第-電容板層16，及 電容介電質層18,的結果。前述變薄亦意欲提供，第二電容 板層20在說明於圖8中之晶片載體基板之底部部分處完全 曝露。 前述變薄可使用在半導體製造技術中習知的方法來實 見特疋、又薄方法包含化學钱刻變薄方法以及平坦化變薄 方法平坦化、交薄方法包含機械平坦化方法以及化學機械 研磨（CMP)平坦化方法。化學機械研磨平坦化方法為尤其 常見的。 ^ 圖9圖10及圖11展示說明於圖8中之實施例以外的本發 明之三項額外實施例。本發明之此三項額外實施例意欲對 應於說明於圖8中之實施例，但展示關於第一電容板層16 之切斷以提供第一電容板層丨6，（圖9)、切斷第二電容板層 2〇以形成第二電容板層20,（圖1〇)或切斷第一電容板層16及 第二電容板層20兩者以形成第一電容板層16,及第二電容板 層20f(圖11)的特定變化。選擇性切斷提供允許第一電容板 層16、電容介電質層18及第二電容板層2〇相對於說明於圖 127387.doc -15- 200845347 2中之第—孔〜及第二孔八2的不同級別之鄰接性的結構。 示意性«面圖說明於圖9中之晶片載體基板在說明於 圖7及圖8中之進—步處理的情形内由示意性橫截面圖說明 於圖6中 < 晶片冑體基板的進一步處理產生。說明於圖ι〇 中之晶片載體基板藉由圖案化僅第二電容板層2g而由說明 於圖8中之晶片載體基板的進一步處理產生。說明於圖^ 中之曰曰片載體基板藉由圖案化第二電容板層20、電容介電 質層18及第一電容板層16而由說明於圖8中之晶片載體基 板的進-步處理產纟。可使用纟半導體製造技術中通常J 知的方法及材料來進行圖1〇及圖丨丨之晶片載體基板之情形 内的前述圖案化。詳言之，所包括之方法為電聚餘刻方 法’即使實施例未必如此限制。 圖12展示說明圖1〇之晶片載體基板之進一步處理及組裝 之結果的示意性橫截面圖，即使相同進一步處理及組裝亦 適用於圖8、圖9及圖11之晶片載體基板。圖12展示第一基 板22a ’其具有定位於其中且經由複數個第一焊料層24&連 接至第二電容板層2〇,之經分離部分的複數個第一接觸區域 23a及23b。圖12中亦展示第二基板22b，其具有定位於其 中且在第二孔A2内之通道的位置處連接至第二電容板層 2〇ϊ之第二部分的第二接觸區域23b。 在當前實施例内，第一基板22a通常包括一半導體基 板’且第一揍觸區域23a通常包括半導體基板内的導體接 觸層。藉以組成第一基板22a之半導體基板意欲包含半導 體裝置以及為了存取半導體裝置的互連電路。第一接觸區 127387.doc _ 16 · 200845347 域23a包括導體接觸材料。合適導體接觸材料包含金屬、 金屬合金、金屬氮化物及金屬石夕化物。亦包含（且亦非限 制）經摻雜之多晶石夕及複晶金屬石夕化物導體接觸材料。複 數個第一焊料層24a可包括若干焊料材料中的任一者。焊 料材料之非限制實例包含鉛、錫及銻合金焊料材料。 第二基板22b通常意欲為（但未必限於）多層陶瓷基板。 此多層陶瓷基板包含由多個介電質層分離之多個導體層。 • 乡層陶竟基板意欲提供由半導體基板内之金屬化層提：之 (諸如/由第一基板22a意欲之）彼等配線以外的額外配線選 項。第二接觸區域23b關於組合物之材料及尺寸大體上類 似於或等效於第一接觸區域23a。第二焊料層24b關於組合 物之材料及尺寸大體上類似於或等效於第一焊料層 24a 〇 圖12展示根據本發明之一實施例之晶片載體基板的示意 I*生k截面圖。晶片載體基板進一步經製造且連接至第一基 • 板22&(亦即，通常為半導體基板）及第二基板（亦即，通常 為夕層陶瓷基板）。晶片載體基板包含一内部定位有一電 谷之第一孔及一内部定位有一通道之橫向分離之第二孔。 ^ 第一孔具有小於第二孔之第二線寬及第二孔深度的第一線 - 見及第一孔深度。第一孔及第二孔使用對於微負荷效應敏 感之電漿蝕刻方法同時形成。歸因於微負荷效應，具有小 ^ 孔之第一線見的第一線寬的第一孔將|虫刻至小於第 二孔之第二深度的第一深度。 本發明之較佳實施例說明本發明而非限制本發明。可對 127387.doc 200845347 根據較佳竇^ 結構及尺 一步根據 1土 η施例之晶片載體基板之方 ::::正及修改，同時仍提供根據本發明、^ 思、申清專利範圍的晶片载體基板。 【圖式簡單說明】

圖1至圖12展示一系列示意性橫截面圖，其說 發明之特定實施例之製造晶片載體基板中級進 果。 【主要元件符號說明】 10 基板 10， 基板 10丨丨 基板 10»" 基板 12 遮罩層 12* 遮罩層 14 介電質襯裏層 14* 介電質襯裏層 15 隔離區域 16 第一電容板層 16， 第一電容板層 18 電容介電質層 18， 電容介電質層 20 第二電容板層 20， 第二電容板層 22a 第一基板 127387.doc -18 明根據本 階段的結 200845347 22b 第二基板 23a 第一接觸區域 23b 第二接觸區域 24a 第一焊料層 24b 第二焊料層 A1 第一孔 ΑΓ 第一孔 ΑΓ’ 第一孔 A2 第二孔 A2r 第二孔 A2n 第二孔 D1 第一深度 D2 第二深度 127387.doc -19-

Claims (1)

1. 200845347 十、申請專利範圍： !· 一種晶片載體基板，其包括： 一基板，該基板包含一定位於該基板内的電容孔，該 電容孔與穿過該基板而定位之一通道孔橫向分離；及 一疋位於該電容孔内之電容及一定位於該通道孔内之 < 通道，其中該電容孔具有比該通道孔窄之線寬。 • 2.如請求項1之晶片載體基板，其中該基板包括一半導體 基板。 _ 3·如请求項1之晶片載體基板，其中該基板包括一介電質 基板。 4·如請求項1之晶片載體基板，其中該電容包括： 一使該電容孔加襯裏的第一電容板層； 一定位於該第一電容板層上的電容介電質層；及 一定位於該電容介電質層上且填充該電容孔的第二電 容板層。 _ 5.如明求項4之晶片载體基板，其中該第一電容板層鄰接 該電容孔及該通道孔。 6.如請求項4之晶片載體基板，其中該電容介電質層鄰接 , 該電容孔及該通道孔。 7·如請求項4之晶片載體基板，其中該第二電容板層鄰接 該電容孔及該通道孔。 8·如請求項4之晶片載體基板，其中該第一電容板層及該 第二電容板層中之僅一者鄰接該電容孔及該通道孔。 9·如請求項4之晶片載體基板，其中該第一電容板層、該 127387.doc 200845347 電容介電質層及該第二電容板層中之每一者鄰接該電容 孔及該通道孔。 10·如租求項4之晶片載體基板，其中該第一電容板層及該 第一電容板層皆不鄰接該電容孔及該通道孔。 11. 一種用於製造一晶片載體基板之方法，其包括： 在一基板内同時形成一與一通道孔橫向分離的電容 孔；及 在該電容孔内形成一電容及在該通道孔内形成一通 道。 12·如睛求項11之方法，其中該同時形成該電容孔及該通道 孔使用一半導體基板。 13·如請求項11之方法，其中該同時形成該電容孔及該通道 孔使用一介電質基板。 14·如請求項11之方法，其中該同時形成使用一電漿蝕刻方 法。 15.如請求項14之方法，其中該電漿蝕刻方法顯現一微負荷 效應。 16·如請求項11之方法，其中該在該電容孔内形成該電容及 該在該通道孔内形成該通道同時形成該電容及該通道。 17· —種用於製造一晶片載體基板之方法，其包括： 在一基板内同時形成一與一通道孔橫向分離的電容 孔’該電容孔同時形成為具有比該通道孔窄之線寬及比 該通道孔淺之深度；及 在該電容孔内形成一電容及在該通道孔内形成一通 127387.doc 200845347 道。 18·如請求項〗7 、w之方法，其中該同時形成該電容孔及該通道 孔使用一半導體基板。 19·如明求項17之方法，其中該同時形成該電容孔及該通道 孔使用一介電質基板。 20·如請求項17之方法，其中在該電容孔内形成該電容及在 該通道孔内形成該通道同時形成該電容及該通道。

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