TW200416969A - Taped lead frames and methods of making and using the same in semiconductor packaging - Google Patents

Taped lead frames and methods of making and using the same in semiconductor packaging Download PDF

Info

Publication number
TW200416969A
TW200416969A TW092126480A TW92126480A TW200416969A TW 200416969 A TW200416969 A TW 200416969A TW 092126480 A TW092126480 A TW 092126480A TW 92126480 A TW92126480 A TW 92126480A TW 200416969 A TW200416969 A TW 200416969A
Authority
TW
Taiwan
Prior art keywords
tape
lead frame
metal
patent application
scope
Prior art date
Application number
TW092126480A
Other languages
English (en)
Other versions
TWI323931B (en
Inventor
Romarico Santos San Antonio
Lenny Christina Gultom
Shafidul Islam
Original Assignee
Advanced Interconnect Tech Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Interconnect Tech Ltd filed Critical Advanced Interconnect Tech Ltd
Publication of TW200416969A publication Critical patent/TW200416969A/zh
Application granted granted Critical
Publication of TWI323931B publication Critical patent/TWI323931B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

200416969 玖、發明說明： 【發明所屬之技術領域】 本發明大致關於引線框架及其在製造包含電子組件封裝 之用途。特別的是，本發明關於一種上膠帶外線框架及— 種在產生半導體電子封裝置中製造及使用該上膠帶引線框 架之方法。 【先前技術】 引線框架典型係由蝕刻或壓模一層金屬膜成為特定形狀 及尺寸而仵。精細結構的引線框架通常具有非常細緻的修 飾以及模板狀的金屬構造。這樣一般引線框架使用於工^ 以產生各種晶片封裝，包括線結式及倒裝法封裝。 一般引線框架缺少結構硬度。該引線框架的指狀部份相 田蓴難以在處理期間維持定位。這會在組裝處理期間導 致操作上的瑕疵、損壞及失真。 在製造晶片尺寸封裝的自動過程中，製造商典型在方塊 矩阵中形成複數個互連的引線框架，附接及電氣連接晶片 至該方塊中的各個引線框架，封裝該晶片/引線框架，深蝕 刻各個引線框架接點間的金屬，及接著㈣各個晶片/引線 框架’以形成個別封裝。在—般過程中，然而，該方塊中 的引線框架彼此互連’直到分割步驟。於分割過程期間， 刀片的厚度切割不僅穿透該封裝殼的塑膠，而且穿透方塊 中把引線框架結合在—起的金屬接線。該刀片的力量及振 :力：：對稱的應力’配置在晶片及引線框架間的附接部份 與電氣接線上。這會導致金屬塑膠介面上分層的結構性缺 88326 200416969 陷。本發明將克服這些問題。 【發明内容】 明^了提供―種用於電子封裝之上膠帶引線框架。本香 g,¥^^ ^ /听次載姐連接的蝕刻金屬特徵，該习 二:=載體形成覆蓋區圖案的引線框架輪廊。該膠帶 藉…、黏著或其適=::輪廓， m架及電氣連接至積體電路晶片。在本發明引 録屬特徵在個職件或封裝所❹的最後 二:ΓΓ它的金屬特徵電氣隔離。本發明也提供 4或載姐上1造則、線框架金屬特徵之方法“ =:帶或薄膜或載體連接至一金屬膜或金屬層二 2別封裝的引線框架特徵，或將-層金屬膜製成圖案， 田下所需的隔離金屬特徵，以形成-金屬引線框架。或者， ^均厚度的厚金屬膜屏蔽印刷至_可配置膠帶或薄膜， 瑪膜’或者考慮利用其它相同載體物件，達成相同 本發明也關於-種使用如本發明引線框架以形成電子。 =方法。該方法包含提供如本發明的引線框架及將積旁 :路：片附接及電氣連接至該引線框架的金屬特徵。封$ :接者施加於膠帶上的引線框架，並且產生硬化。移除, ^且將具有固定嵌入之引線框架全屬％ ^ ·、 r 丁、· 1 n木至屬的封裝實施例分割， 、石亚觸任何所設計的隔離金屬特徵，以形成電子封裝。 在—較佳實施例中，複數個如本發明之上膠帶引線框奪 88326 200416969 开/成於大I製造的電子封裝的陣列。在此實施例中，今、 數個個別金屬引線框架連接至一片膠帶上。各個引線= 精由膠帶上的接道區域與緊鄰的引線框架隔離。形成各： 線框架的覆蓋區圖案中所配置的個別金屬特徵係彼此ο 隔離，且沒有金屬特徵延伸進入街道區域。 -虱 複數個電子封裝可利用上膠帶的引線框架陣列形成。在 此万法中，複數個積體電路晶片附接及電氣連接於 的各個引線框架。並饴 hi n771 ^ 木其後，封裝膠囊將施加於膠帶上的引 框架及街這區域。在_實施例中，該封裝步驟係一控制方 ί，其係將封裝材料施加於引線框架，使其沿著金屬特徵 机動’且達到膠帶表面而不會產生任何模型閃光。 一旦封裝殼硬化及乾燥，該膠帶將被移除。因為 架彼此電氣隔離’”磁條"測試可在此階段優先分割步驟會 订…車列接著透過街道區域中封裝膠囊的分劃，形成個 Η电子封裝。分割程序能藉由鋸切雷射切割、喑 或其組合方式來完成。 〃 ^ 本發明進一包括許多選擇特徵。例如，可結線及可弹接 谭劑可預先電鑛於各個金屬形體的第一及第二表面的任何 —層表面或mm線及可焊接焊劑可為Ni_pd-Au 排列。 册該金屬特徵可具有約“密爾或少於1密爾的厚度。該膠 w系由m置及低成本塑膠材料製成，例如， p〇™IDE、MYLAR、KAP丁⑽或Fr 4，或者能被移除或 或亮塑„或類似物之相同載體。該膠帶 88326 200416969 ::替=體可藉由剝除、溶解或背部製圖方式移去。此 間額外的表面的下方，以提供處理期 其在移除膠帶前先被移除。 -件時’於製程期間， 該金屬特徵可建構及配置於各種的 納所製造的特別斜举 ^丄 口末甲以奋 方式，農中= 於線結處理 兮引線P 個支撐積體電路晶片的晶模塾，以及將 木與晶片電氣連接的引線接點。或者， 裝法或齒格陣列處理法建構，以提供㈣接點， 卜/㈣電路晶片，且使得引線框架與晶片電氣連接。 I爲她万式】 、圖1aelQ表737 —個線結晶片之上膠帶引線框架的陣列形成 以及m該上膠帶引線框架形成上膠帶框架封裝之方 在圖la所tf的上視圖中，—條狀金屬膜附接於膠帶（⑺）。 該膠帶與金屬膜的附接，能以許多方式完成，其中包括一 般層疊技術或使用黏著劑。或者，一層金屬膜能屏蔽印至 -可：置的膠帶或薄膜上，其中包括玻璃薄膜載體，以達 成車乂薄的封裝。该金屬膜接著製成一個具有如圖1 &所示各 至屬特欲的引線框架（2G)陣列。如圖❶及k所示，各個線框 架包含複數個金屬特徵，其中包括晶片墊(23)及一組圍繞該 晶片墊的引線接點（25)。包含晶片墊（23)及引線接點（25)的 =域共同％ <為晶片位置。一加強件（3〇)選擇性地可配置在 膠π下表面，以便處理期間提供額外的機械穩定度。 口亥胗耶（1 〇)包含一塑膠材料，諸如p〇LYIMIDE、mylar、 88326 KAPTON或，且可隨著厚度改變。該金屬膜，較佳銅或 銅合金，可具有約1至4密爾之間的厚度，也可具有少於丨密 爾的厚度。金屬膜諸如藉由遮蔽法儘可能的製成薄狀，口、 要金屬可連結。該金屬膜較佳也能在安裝至膠帶前，以包 含Ni-Pd-Au排列的可結線及可焊接焊劑預先電鍍。 一種製圖方法能將圖案壓印於金屬上。其它方法可包括 化學或電化學蝕洗及放電切削。微影蝕刻較佳。實行金屬 的触刻直到達膠帶表面。再者，該㈣移除形體之^及 引線框架之間所有的金屬，目此留下的金屬形體將由下方 膠帶維持在定位。引線框架之間缺乏金屬的空間稱之為"街 道’’（15)，如圖ia、卟及丨』所示。 另外如圖la所示，當作載體的膠帶前進到下一個製程步 驟，其中晶片安裝至引線框架的晶片塾。具有一層單邊金 屬膜的彎曲膠帶能輕易地容納—般捲盤至捲盤裝配線。然 後，在下一個裝配線站，如圖ld所示，晶片（4〇)安裝至晶片 墊。圖le表示一晶片位置，其中晶片（4〇)安裝至晶片墊（23)。 背邵連結可利用環氧樹脂（47)及透過糊狀或薄膜形式的焊接 劑或其它共鎔金屬的使用來完成。在環氧樹脂硬化後，晶 片墊接點（45)及引線接點（25)藉由導線（5〇),如圖ig所示， 使用結線技術來連接。因為如本發明的引線框架具有連續 的膠帶襯背，接點（25)可堅固地座落及維持在平坦的表面: 藉以產生卓越的連結，改良終端產品的可靠度。 如圖lh所示，在晶片及相對電子接點彼此連接之後，金 屬膜及膠帶前側上的时組件將由封祕模材料⑽），諸如 88326 200416969 樹脂所覆蓋。封裝殼（60)形成在整個金屬膜及所有曝露表面 上，其中包括引線框架及其相關導線（5、晶片（4〇)、接點 (125)及覆蓋整個膠帶的街道區域（15)。利用該揭露之方法， 膠帶的使用能避免封裝下側上覆蓋區所共同面臨的壓膜閃 光問題。 圖li表示該膠帶（1〇)及選擇性的加強件（3〇)接著被移除。 該膠帶可藉由簡單的剝除方式或藉由溶解於化學溶液的方 式移除。該合成構造係形成於一個方塊的引線框架封裝陣 列或矩陣。該方塊接著在街道部份（15)分割成複數個如圖" 所示的電子封裝（80)。分割能以許多方式完成，其中包括圖 ij所示的鋸切、噴水切割、雷射切割，或其組合，或者是 特別適合切割塑膠的其它技術。如圖lk所示，各個分割封 裝底部表面經過清洗及預備進一步的處理。該預先電鍍的 接點能連接至封裝的下一位準。如所須，該已經清洗過的 接點旎進一步平滑處理或焊接磨光以改良接線。 引線框架的方塊能為任何大小，其可相當於製造線上所 須的產量。此一方塊的上視圖如圖u所示。方塊的一部份 =如圖lm所示，而晶片位置係如圖ln所示。形成本發明上 膠帶之引線框架封裝的製程步驟係如圖1〇所概述。較佳的 步驟包括形成一引線框架晶片位置（9〇)，接著是晶片或晶 $附件的形成。該附接過程的係透過焊接劑或其它共鎔 =屬，或者接著在步驟（92)由硬化及乾燥所使用的環氧樹脂 來心成。接下來，晶片端在步驟（93)結線於引線接點，接著 利用-壓模材料（94)封裝。接下來，膠帶在步驟（95)移除， 88326 -12- 200416969 此後，該壓模方塊分割（96)成為個別的封裝。 圖2a-2r所不的另—實施例中，其揭露一種使用倒裝法 =成上膠帶引線框架之方法，及—種使用該上膠帶料框 /成倒裝电子封裝〈方法。下面的製程步驟與先前實施 例類似，-條狀金屬膜連接膠帶〇〇〇)，如圖2a所示。金屬 膜接著製成一排引線框架，其中金屬形體形成晶片位置 (120) ’較佳由圖2b可看到。在此實施例中特徵包含—組引 線接點（125)。該接點具有尾端（123)的短引線，此尾端（⑵） 向内朝向引線框架的中心延伸。短線端提供倒裝晶片結合 凸塊的區#’如後續的步驟所示。圖2b中晶片位置的橫截 面圖表示於圖1 c。 膠帶載體（_較佳為P0LYIMIDE、MYLAR、kart〇n或 F…或者，使用一種能移除或配置像玻璃薄膜或亮塑膠 膜，或類似物的相同載體。金屬膜，較佳為鋼，具有約工至 4密爾之間的厚度，且能具有少於丨密爾的厚度。只要金屬 可連結，該金屬膜儘可能製成薄片。該金屬膜較佳也〇在 安裝至該膠帶之前預先電鍍。 完成。該蝕刻法移除所有 除开> 成該晶片位置之引線 的 框 該製圖過程係使用微影蝕刻法 金屬，直到達到下方的膠帶， 架中的特徵以外。該引線框架因此由圖2a、仏及所示 的街道（11 5)隔離。該引線框架的特徵藉由下方膠帶維持定 位，但不連接於該引線框架 特徵之間。街道中缺乏金屬 何的金屬。如先前的實施例 之間或是引線框架晶片位置内 將確保在分割期間不會鋸切任 ，我們能在膠帶後方使用一個 88326 -13- 200416969 類似的加強件（130)，如圖2c所示。 在下一步驟，如圖2d所示，具有焊料凸塊（145)的晶片（_ 被翻轉過來，以便凸塊〇45)配置在特徵(123)上，如圖〜及 Μ所丁然後，貫行一個焊料回流操作且該焊料凸塊有些 萎陷’因此形成縮短的焊接線〇5〇)，如圖2g所示。膠帶與 加強件能提供形成良好倒裝連結法所需的穩定度，如圖& 所示。 在倒裝晶片附接及電氣連接至引線框架後，該膠帶上的 引線框架封裝在-個壓模材料中，如圖2h所示。封裝如呀 形成在所有的晶片四周以及各個引線框架晶片 特徵上。 ’ 一^該封裝殼硬化及乾燥，膠帶及選項的加強件能被移 除’帶的移除能以任何方式完成’如先前所提及。該人 成構造是-種形成方塊的引線框架封裝的陣列或矩陣^ 圖所示。因為方塊中引線框架彼此電氣隔離，方塊或磁 條測試可在分割前在此階段測試。該方塊接著在街道部份 (115)分割成為複數個電子封裝（18〇)，如圖2请示。各個: 割封裝的底部表面，如圖2k所示’將清理及預備進一步S 處理。該預先電鍵的接點能接著連接至封裝的下叫上谁 如所須，已經清理的接點能進一步磨平或閃光焊接2良 連接方式。 圖2卜臟211表示不同型式的電子封裝，其能利用 膠帶引線框架封裝的揭露方法獲得。圖21係勘的放大圖， 其中能看到接點引線下方稱為"凸緣,，（127)的切口。在膠槪 88326 -14- 200416969 移除後及在封裝前’該凸緣能藉由半蝕刻來自該底部表面 的接點引線（1 25)延伸部份形成。此方法在封裝期間避免該 引線/接點延伸部份曝露至凸塊連結墊的位置。另外，該凸 彖才住及鎖在壓模材料上，藉此使得壓模材料難以與搭接 表面分離。如另一鎖定機構，該形體的垂直壁面能以凹入 的特徵製成圖案’其將接著製在該壓模材料上，且防止該 金屬封裝膠囊的介面產生分層現象。在進—步的實施例中， 如圖2m所π，虛擬凸塊（155)及觀塾（145)可提供具有熱加強 H ‘另外，接點（125)能如圖2n縮短，以提供一個接· 近晶片尺寸的封裝。 圖表示有關倒裝晶片上膠帶引線框架方塊的上视圖。 万塊的-部份係如圖2p所表示，而晶片位置如圖2作表示。 2成此封裝的製程步驟概述係圖2々斤表示” =引線框架晶片位置(190)，隨後是晶片配置及焊二 。2)接下來’貫行⑽遂模材料的封裝。然後， 加:件的話’包含加強件的膠帶備份在步驟⑽)移 此後，該壓模方塊分劉（198)成為個別的倒裝晶片封裝、。 在圖3’所示的次一實施例中 陣列封塋> 士 ； π ® ^f齒袼 子封裝使用膠帶齒格陣列形成齒㈣ 裝陣列包裝的製程步帮與倒裝晶片封 裝所揭路的製程步驟非常相似余 小覆蓋區及更多产触姑w A €她歹’ W導形成具有較 、夂更夕積體特性的實際晶片尺寸封裝。 也就疋說’條狀的金屬膜盎床 ' 如3a所亍。… 咖例的勝帶(200)連接， ㈣屬膜接著製圖形成具有形成晶片位置(22。） 88326 -15- 200416969 特徵的引線框架陣列，最佳如圖3b所示。在此實施例中的 特性包含一組圓形引線接點（225)。圖3b中晶片位置的橫截 面圖係如圖3c所示。圖3c也表示選項的加強件（23〇)。 該製圖方式係使用微影蝕刻法完成。除形成晶片位置（22〇) 的引線框架中的特徵以外，該蝕刻法移除所有的金屬直到 達到下面的膠帶。該引線框架因此由街道（215)分離，而該 引線框架的特徵將以下方膠帶維持在定位。 在下一步驟，積體電路晶片附加及電氣連接該引線框架。 如圖3d所表示的晶片（24〇)具有一齒格陣列的焊料凸塊 (245)。藏凸塊可在間距上形成，其對應於各個晶片位置 中接點（125)間的間距。該晶片被翻轉以便凸塊（245)配置在 特欲（225) ’如圖3e所示。圖3e表示兩個這樣具有焊料凸塊 晶片的晶片位置，可由圖3f看到。烊料回流操作的形成可 導致焊料凸塊產生萎陷以及形成縮短的焊料連接（250)，如 圖3f所示。 在倒裝晶片附接及電氣連接該引線框架後，膠帶上的％ 線框架封裝於如圖3f所示相同引線框架的壓模材料中。封 裝豉（260)均沿著晶片及在晶片下形成。膠帶的出現能在封 裝下側的覆概區，避免共同由於模型閃光所遭遇的問題。 一旦封裝殼硬化及乾燥，膠帶及選項加強件可被移除。 膠帶的移除能以許多方式完成，如簡易地剝除法或化學溶 解法。该合成構造是一種能形成方塊的引線框架封裝的陣 列或矩陣’如圖3§所示。該方塊接著在街道部份（2 1 5)分割 成為複數個電子封裝（280)，如圖3h所示，而不會切割到任 88326 16 何金屬。 =示：:固封裝的放大圖裝覆蓋區非常接近晶片
Ur 封裝側上壓模材料⑽）的厚度以外。晶片上 1枓凸塊直接與連接至封裝下個位準的特徵（⑵)對齊。 "大邵份能在圖3j所示的封裝下視圖上看見。如所須，已 趣清除的接點能進-步平滑處理或閃㈣接以改良連接方 式。具有|，凸緣”的齒格陣列封裝的其它範例係如圖3心表 不。圖3k表示一個具有256齒格的封裝，而圖31表示一個且 有m齒格的類似封裝。圖3m中的封裝具有36個齒格。 ”類似於圖11及2〇，圖311表示一個具有齒格陣列凸塊之上 膠π引線框^方塊的上視圖。該方塊的一部份係如圖所 不，而晶片位置係如圖3ρ所示。形成齒格陣列封裝的處理 步驟概述於圖3q。較佳的步驟包含形成上膠帶引線框架晶 片位置（300>，接著是齒格陣列倒裝晶片配置及焊料回流 (3〇1)。接下來，實行（3〇3)具有壓模材料的封裝。然後，如 果有加強件的話，包括加強件的膠帶備份在步驟（3〇5)移除， 在此之後，該壓模方塊分割（3〇7)形成個別的^^”封裝。 本發明致使一般引線框架厚度明顯縮小，藉以產生能具 有改良散熱特性的較薄封裝及具有改良電氣性能的較短幾 何。這提供超薄封裝大量製造的機會。 雖然本發明已將參考特別實施例加以表示及說明，但習 於此技者將瞭解各種形式及細節的變化不會偏離本發明的 精神及範圍。 【圖式簡單說明】 88326 200416969 置之上膠帶引線框架的 圖1 a係本發明具有複數個晶片位 上視圖。 圖㈣本發明表示圖案特徵之上膠帶引線框架晶片位置 的上視圖，其中該圖案特徵包括一晶片塾及圍繞該晶片塾 的接點。 位置的橫截面圖 圖lc係沿著圖113線(：-〇：所取之晶片 的下視圖。 圖1 b晶片墊上的上視 圖1 d係表示結線塾之積體電路晶片 圖1e係本發明將圖Id晶片配置至
圖1 f係沿著圖1 e線所；又η矣一』丄 ui κ、求取且表不如本發明圖“晶片背部 連結至該晶片墊的橫截面圖。 1 圖1§係本發明表示將該晶片塾以導線連結至該上膠帶引 線框架電氣接點的橫截面圖。 圖叫系本發明表示封裝數個包括晶片及結線之上膠帶引 線框架’以形成方塊的橫截面圖。 圖u係本發明表示將該膠帶及加強件由化引線框架方塊 移除的橫截面圖。 圖U係本發明表示圖Η方塊的分割，其中該刀鑛不能接觸 到任何街道中上膠帶引線框架金屬部份的橫截面圖。 圖1 k揭示本發明的一個經過分割之上膠帶引線框架 裝。 圖11係本發明上膠帶引線框架晶片的陣列或方塊。 圖lm係本發明圖U表示複數個晶片位置較佳位置的 份。 88326 -18- 200416969 圖1 η係本發明圖1 m表示晶片位置詳細上視圖的另一立 份。 ^ 的流程 圖1 〇係本發明表示一上膠帶引線框架封裝形成 視圖 圖2a係本發明具有複數個晶片位置以容納倒裝晶片的 上 圖2b保本發明表示製作包括接點特徵的圖案，以容納一 倒裝晶片足上膠帶引線框架晶片位置的上視圖。 圖2c係本發明沿著圖孔晶片位置之線c_c所取，且 示該膠帶及選項加強件的橫截面圖。 ° 、 圖2d係本發明具有谭料凸塊之積體電路晶片的下視圖。 圖係本發明將圖2d晶片配置在該上膠帶引線㈣ 接點的倒裝晶片上視圖。 私礼 敌：2f二1發明沿著圖24F_F所取及表示該凸塊焊料流程 啟始（検截面圖。 塊邵份萎陷的橫截面圖 圖2h縣發明表示封裝數個包括晶片及接點之上膠帶引 線框架的橫截面圖。 圖2ί係本發明表示由圖2h引‘線框架方塊移除膠帶及加強 件的橫截面圖。 圖2:係：發明表示圖2i方塊的分割，其中該刀鋸不能接觸 任何街迢中上膠帶引線框架金屬部份㈣截面圖。 圖A揭不本發明具有倒裝晶片及經過分割之上膠帶引線 圖2 §係本發明表示在該倒裝晶片焊料流程後圖2 f焊料凸 88326 19_ 200416969 框架封裝。 圖21係本發明表示在接點下方所形成凸緣之倒裝晶片封 裝的橫截面圖。 圖2m係本發明熱加強倒裝晶片封裝的橫截面圖。 圖2n係本發明接近晶片尺寸之倒裝晶片封裝的橫截面 圖。 圖2〇係本發明上膠帶引線框架晶片位置的陣列或方塊的 上視圖。 圖2P係本發明圖2〇的一部份，表示複數個倒裝晶片位置 之較佳視圖。 圖2q係本發明圖2m的另一邵份，表示倒裝晶片晶片位置 之詳細上視圖。 圖2r係本發明表示一倒裝晶片封裝形成的流程圖。 圖3 a係本發明具有複數個晶片位置以容納齒格陣列倒裝 晶片足上膠帶引線框架的上視圖。 圖孙係本發明表示製圖接點特徵之上膠㈣丨線框架晶片 的上視圖。 圖3c係本發明沿著圖3b^_c所取及同時表示該膠帶及選 項加強件的橫截面圖。 圖3d係本發明具有齒格陣列焊料凸塊之積體 下視圖。 ^ ； 將=3d雨彳1月表不在孩齒格陣列凸塊焊料流程開始時， 揭固倒裝晶片配置在兩個晶片位置的橫截面圖。 σ…口本發明圖3e焊料凸塊在該焊料流程及封裝包 88326 -20 - 200416969 括該倒裝晶片的w線進入壓模材料方塊之部份萎陷圖。 圖3g係本發明表示由圖奵引線框架方塊移除膠帶及加強 片之橫截面圖。 圖3h係本發明表示圖3g方塊的分割及該刀鋸不會接觸任 何街道中引線框架金屬部份的橫截面圖。 圖31揭示本發明具有一齒格陣列倒裝晶片（丁 l⑽之經過 分割之上膠帶引線框架封裝的橫截面圖。 圖3j係本發明圖3i齒格陣列封裝的下視圖。 圖3k揭示如本發明具有256個齒格之丁l(}a封裝之橫截面 及下視圖。 圖31揭示本發明具有144個齒格之TLGA封裝之橫截面及 下視圖。 圖301揭示本發明具有36個鸯格之TLGA封裝之橫截面及下 視圖。 圖3η係本發明上膠帶引線框架晶片位置方塊及陣列以容 納齒格陣列倒裝晶片的上视圖。 圖3〇係圖3η的一部份，揭示本發明複數個晶片位置的較 佳視圖。 圖3ρ係圖3〇的另一部份，揭示本發明齒格陣列倒裝晶片 的詳細上視圖。 曰曰 圖3q係本發明表示一齒格陣列封裝形成的流程圖。 【圖式代表符號說明】 10、100、200 膠帶 15、115 街道 88326 -21 - 200416969 20 引線框架 23 晶片塾 25 、 125 、 225 引線接點 30 、 130 、 230 加強件 40 > 140 ^ 240 晶片 45 晶片塾接點 47 環氧樹脂 50 導線 60 、 160 > 260 封裝殼 80 、 180 ^ 280 複數個電子封裝 90 ' 9卜 92 > 93 步驟 94 ' 95 、 96 、 190 192 、 194 、 196 198 、 300 、 301 303 、 305 、 307 100 膠帶載體 123 尾端 127 凸緣 145 、 245 焊料凸塊 150 、 250 焊接線 155 虛擬凸塊 215 街道部份 220 晶片位置 88326 -22-

Claims (1)

  1. 200416969 拾、申請專利範園·· 1. 一種上膠帶引線框架，包含·· 一膠帶；及 線框架，其係、&複數個與該膠帶連接及配置在提 供支持及電氣連接至積體電路晶片之覆蓋區圖案中之個別 金屬特徵所料，各個金屬特徵係與圖案中之其它金屬特 徵電氣隔離。 2. 如申請專利範圍第!項之上膠帶引線框架，進一步包本_ 個預先電鍍在各個金屬特徵之第-及第二表面的任一：二 者之可結線及可焊接焊劑。 3. 如申請專利範圍第2項之上膠帶引線框架，纟中該可 及可焊接焊劑係Ni_pd_Au排列方式。 … =申請專利範圍第i項之上膠帶引線框架，其中該膠帶及 至屬特徵以膠帶上的黏著劑附接。 其中該膠帶及 其中該金屬特 體物件的可配 進一步包含一 其中該金屬特 其中該金屬特 5·如申請專利範圍第丨項之上膠帶引線框架， 金屬特徵以層疊方式附接。 6·如_請專利範圍第丨項之上膠帶引線框架， 徵屏蔽印刷至一層包括破璃膜或其它相同載 置膠帶、薄膜。 7. 如申請專利範圍第丨項之上膠帶引線框架 可配置在膠帶下表面上的加強件。 8. 如申請專利範圍第1項之上膠帶引線框架 徵具有約1 _4密爾的厚度。 9·如申請專利範圍第1項之上膠帶引線框架 88326 200416969 徵具有少於約1密爾的厚度。 10.如申請專利範圍第1項之上膠帶引線框架，其中該膠帶包 含一塑膠材料。 11·如申請專利範圍第10項之上膠帶引線框架，其中該膠帶包 含 POLYIMIDE、MYLAR、KAPTON或 Fr-4。 12.如申請專利範圍第1項之上膠帶引線框架，其中該覆蓋區 圖案中的金屬特徵包括一個支撐積體電路晶片的晶模墊及 將該引線框架電氣連接至該晶片的引線接點。 13·如申請專利範圍第12項之上膠帶引線框架，其中該引線框 架提供一線結晶片的支撐及連接。 14.如申請專利範圍第1項之上膠帶引線框架，其中該覆蓋區 圖案中的金屬特徵包括一個支撐積體電路晶片及將該引線 框架電氣連接至該晶片的引線接點。 15·如申請專利範圍第14項之上膠帶引線框架，其中該引線框 架k供倒裝晶片或齒格陣列晶片的支撐及連接。 16·如申請專利範圍第η之上膠帶引線框架，其中該膠帶可 藉由剥除、溶解或背部製圖方式由該金屬特徵移除。 17·—種大量生產電子封裝之上膠帶引線框架陣列，包含： 一膠帶；及 複數個個別附接該膠帶的金屬引線框架，各個引線框 架藉由該膠帶上的街道區域與緊鄰引線框架隔離，各料 框架包含複數個個別配置在覆蓋區圖案中的金屬特徵 個金屬特徵與圖案中的其它金屬特徵電氣隔離，且入 屬特徵延伸進入街道區域。 '又至 88326 200416969 18.如申請專利範圍第17項之上膠帶引線框架陣列，進一步包 含一個預先電鍍在各個金屬特徵之第一及第二表面的任一 或二者之可結線及可焊接焊劑。 19·如申請專利範圍第17項之上膠帶引線框架陣列，其中該可 結線及可焊接焊劑係NiHAu排列方式。 20·如申請專利範圍第17項之上膠帶引線框架陣列，其中該膠 帶及金屬特徵以膠帶上的黏著劑附接。 21·如申請專利範圍第17項之上膠帶引線框架陣列，其中該膠 V及金屬特徵以層疊方式附接。 22. 如申請專利範圍第17項之上膠帶引線框架陣列，進一步包 έ 可配置在膠帶下表面上的加強件。 23. 如申請專利範圍第17項之上膠帶引線框架陣列，其中該金 屬特徵具有約1 -4密爾的厚度。 24. 如申請專利範圍第17項之上膠帶引線框架陣列，其中該金 屬特徵具有少於約1密爾的厚度。 25. 如申請專利範圍第17項之上膠帶引線框架陣列，其中該膠 帶包含一塑膠材料。 26·如申請專利範圍第25項之上膠帶引線框架陣列，其中該膠 卩包含 POLYIMIDE、MYLAR、ΚΑΡΤΟΝ或 Fr-4。 27·:申請專利範圍第17項之上膠帶引線框架陣列，其中該覆 盖區圖案中的金屬特徵包括一個支撐積體電路晶片的晶糢 墊及將該引線框架電氣連接至該晶片的料接點。 28·如申請專利範圍第27項之上膠帶引線框架陣列，其中該弓丨 、泉框架提供一線結晶片的支撐及連接。 88326 29·如申請專利範圍第17項之上膠帶引線框架陣列，其中該覆 盖區圖帛中的金屬特徵包括支撐積體電路晶片及將該引線 框架電氣連接至該晶片的引線接點。 3〇·如申請專利範圍第29項之上膠帶引線框架陣列，其中該引 線框架提供一倒裝晶片或齒格陣列晶片的支撐及連接。 31·如申請專利範圍第17項之上膠帶引線框架陣列，其中該膠 帶可藉由剝除、溶解或背部製圖方式由該金屬特徵移除。 32· 一種形成引線框架之方法，包含下列步驟： 提供一金屬膜； 附接一膠帶至該金屬膜；及 製作泫金屬膜圖案，留下一金屬引線框架在該膠帶上， 孩引線框架包含複數個配置在覆蓋區圖案中的金屬特徵， 各個金屬特徵與該圖案中的其它金屬圖案電氣隔離。 33·如申請專利範圍第32項之方法，進一步包含之步驟係以一 可結線及可焊接焊劑預先電鍍該金屬膜的上或下表面或二 表面。 34·如申請專利範圍第33項之方法，其中該焊劑係Ni-Pd-Au排 列方式。 35·如申請專利範圍第32項之方法，其中該膠帶及金屬膜以膠 帶上的黏著劑附接。 36·如申請專利範圍第32項之方法，其中該膠帶及金屬膜以層 疊方式附接。 37·如申凊專利範圍第3 2項之方法，其中該金屬特徵將屏蔽印 至一層包括破璃膜之可配置膠帶、薄膜，或其它相同載體 88326 200416969 物件。 申請專利範圍第32項之方法，進一步包含之步驟係將— 加強件附接至該膠帶；及在移除該膠帶前移除該加強件。 39·如申請專利範圍第32項之方法，其中該金屬特徵具有约“ 4密爾的厚度。 40·如申請專利範圍第32項之方法，其中該金屬特徵具有少於 約1密爾的厚度。 41·如申請專利範圍第32項之方法，其中該膠帶包含一塑膠材 料。 42.如申請專利範圍第4丨項之方法，其中該膠帶包含 POLYIMIDE、MYLAR、KAPTON或 Fr-4。 43·如申請專利範圍第32項之方法，其中該覆蓋區圖案中的金 屬特徵包括一個支撐積體電路晶片的晶模墊及將該引線框 架電氣气接至該晶片的引線接點。 44.如中請專利範圍第43項之方法，其中該引線框架提供一線 結晶片的支撐及連接。 45·如申請專利範圍第32項之方法，其中該覆蓋區圖案中的金 屬特徵包括支撐積體電路晶片及將該引線框架電氣連接至 該晶片的引線接點。 46·如申請專利範圍第例之方法，其中該引線框架提供一倒 裝晶片或齒格陣列晶片的支撐及連接。 47·種形成電子封裝之方法，包含下列步驟： 提供一金屬膜； 附接一膠帶至該金屬膜； 88326 200416969 製作該金屬膜圖案，留下一金 ^ ^ 至屬？丨線框架在該膠帶上， 以引、，泉框架包含複數個配置在覆¥ 々y 復|E圖案中的金屬特矜 各個金屬特徵與該圖案中的其它 " 匕至屬圖案電氣隔離； 、 積隨電路晶片附接及電齑|ϋ S ,、A 屬特徵； ％孔連接至孩引線框架之金 封裝該膠帶上的引線框架； 移除該膠帶；及 以形成一 分别該封裝膠囊但不帛分割任何金屬特徵 電子封裝。 進一步包含之步驟係以一 茲金屬膜的上或下表面或 48.如申請專利範圍第47項之方法， 可結線及可焊接焊劑，預先電鍍 一表面。 49·如申請專利範圍第48項之方法，其中該焊劑係N“p“ 列方式。 5〇·如申請專利範圍第47項之方法，其中該膠帶及金屬膜以膠 帶上的黏著劑附接。 ^ 51·如申請專利範圍第47項之方法，其中該膠帶及金屬膜以層 疊方式附接。 52.如申請專利範圍第47項之方法，其中該金屬特徵將屏蔽印 至一層包括玻璃膜之可配置膠帶、薄膜，或其它相同載體 物件。 53.如申請專利範圍第47項之方法，進一步包含之步驟係將一 加強件附接至該膠帶；及在移除該膠帶前移除該加強件。 54·如申請專利範圍第47項之方法，其中該金屬特徵具有約i 88326 200416969 4密爾的厚度。 55.如申請專利範圍第47項之方法，其中該金屬特徵具有少於 約1密爾的厚度。 56·如申請專利範圍第47項之方法，其中該膠帶包含一塑膠材 料。 57·如申請專利範圍第53項之方法，其中該膠帶包含 POLYIMIDE、MYLAR、KAPTON或 Fr-4。 58·如申請專利範圍第47項之方法，其中該覆蓋區圖案中的金 屬特徵包括一個支撐積體電路晶片的晶模墊及將該引線框 架電氣連接至該晶片的引線接點。 59. 如申請專利範圍第58項之方法，其中該積體電路晶片藉由 續氧樹脂、焊料或其它共鎔金屬附接至該晶模墊。 60. 如申請專利範圍第55項之方法，其中該引線框架提供一線 結晶片的支撐及連接。 61. 如申請專利範圍第47項之方法，其中各個覆蓋區圖案中的 金屬特徵包括支撐積體電路晶片及將該引線框架電氣連接 至該晶片的引線接點。 62. 如申請專利範圍第57項之方法，其中該引線框架提供一 裝晶片或齒格陣列晶片的支撐及連接。 63. 如申請專利範圍第47項之方法，其中該膠帶可藉由剝除 溶解或背部製圖方式由該金屬特徵移除。 队如申請專利範圍第47項之方法，其中該封裝步驟包括施 -層封裝膠囊材料在該引、線框架上，以—控制方式沿著 金屬特徵流動’且達到該膠帶表面，而不會產生任=模j 88326 200416969 閃光效應。 如申μ專利範圍第47項之方法，其中該分割步驟包含鋸 切、雷射切割、噴水切割或其組合。 6·如申叫專利|a圍第47項之方④’進—步包含在分割該封裝 膠囊前’實行該封裝的磁條測試。 67·種形成複數個電子封裝之方法，包含下列步驟： 提供一金屬膜； 附接一膠帶至該金屬膜； 装作该金屬膜圖案，留下一金屬引線框架在該膠帶上， 各個引線框架藉由該膠帶上的街道區域與緊鄰引線框架隔 離，各個引線框架包含複數個配置在覆蓋區圖案中的金屬 特鉍且彼此電氣隔離，以及沒有金屬特徵延伸進入該膠帶 上的街道區内； 將一積體電路晶片附接及電氣連接至各個引線框架之 金屬特徵； 封裝該膠帶上的引線框架及街道區域； 移除該膠帶；及 分割該街道區域中的封裝膠囊，以形成個別的電子封 裝。 ❹申請專利範圍第67項之方法，其中該金屬膜具有第一及 第二表面，且任一或二者該表面預先電鍍一可結線及可焊 接焊劑。 枞如申請專利範圍第64項之方法，其中該洋劑係Ni_pd_Au排 列方式》 88326 416969 如申叫專利範圍第67項之方法，其中該膠帶及金屬膜係以 孩膠帶上之黏著劑附接。 71·如申請專利範圍第67項之方法，其中該膠帶及金屬膜以層 疊方式附接。 曰 72.如申請專利範圍第67項之方法，其中該金屬特徵將屏蔽印 至一層包括玻璃膜之可配置膠帶、㈣，《其它相同載體 ，進一步包含之步驟係當該 強件附接至該膠帶；及在移 ，其中該金屬特徵具有約卜 73·如申請專利範圍第67項之方法 膠帶附接該金屬膜時，將一加 除該膠帶前移除該加強件。 74·如申請專利範圍第67項之方法 4密爾的厚度。 75.如申印專利範圍第67項之方法，其中該金屬特徵具有少於 約1密爾的厚度。 76·如申請專利範圍第67項之方法，其中該膠帶係由 POLYIMIDE、MYLAR、KAPTON 或 Fr-4所組成。 77·如申請專利範圍第67項之方法，其中在各個覆蓋區圖案中 的金屬特徵，包括一個支撐積體電路晶片的晶模墊及將該 引線框架電氣連接至該晶片的引線接點。 78·如申請專利範圍第75項之方法，其中該引線框架提供一線 結晶片的支撐及連接。 79.如申請專利範圍第67項之方法，其中各個覆蓋區圖案中的 金屬特欲’包括支撐積體電路晶片及將該引線框架電氣連 接至該晶片的引線接點。 88326 200416969 浚申w專利範圍第7 9項之方法，其中該積體電路晶片以環 氧树H曰、焊接劑或其它共鎔金屬附接至該晶模墊。 81·如申叫專利範圍第乃項之方法，其中該引線框架提供一倒 裝晶片或齒格陣列晶片的支撐及連接。 82·如申晴專利範圍第㈣之方法，其中該複數個引線框架係 以陣列方式形成在該膠帶上。 83·:申請專利範圍第67項之方法，其中該膠帶可藉由剥除、 ♦解或3 i圖方式由該金屬特徵移除，且該封裝膠囊可 曝露該引線框架的覆蓋區圖案。 狄如申請專利範圍第67項之方法，其中該封裝步驟包括施加 一層封裝膠囊材料在該引線框架上，以—控制方式沿著該 金屬特徵流動，且達到該膠帶表面，而不會產生任何_ 閃光效應。 > 如甲請寻利範 切、雷射切割、噴水切割或其組合 86·如申請專利範圍第π項之太 万去，進一步包含在分判哕 裝膠囊前，實行該封裝的磁條測試。 ^ μ 88326 -10.
TW092126480A 2002-09-25 2003-09-25 Taped lead frames and methods of making and using the same in semiconductor packaging TWI323931B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/256,288 US20040058478A1 (en) 2002-09-25 2002-09-25 Taped lead frames and methods of making and using the same in semiconductor packaging

Publications (2)

Publication Number Publication Date
TW200416969A true TW200416969A (en) 2004-09-01
TWI323931B TWI323931B (en) 2010-04-21

Family

ID=31993506

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092126480A TWI323931B (en) 2002-09-25 2003-09-25 Taped lead frames and methods of making and using the same in semiconductor packaging

Country Status (8)

Country Link
US (2) US20040058478A1 (zh)
EP (1) EP1543556A2 (zh)
JP (1) JP2006514779A (zh)
KR (1) KR20050084598A (zh)
CN (1) CN1777988A (zh)
AU (1) AU2003267803A1 (zh)
TW (1) TWI323931B (zh)
WO (1) WO2004030030A2 (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812552B2 (en) 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US7094633B2 (en) * 2003-06-23 2006-08-22 Sandisk Corporation Method for efficiently producing removable peripheral cards
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
CN100353512C (zh) * 2004-07-07 2007-12-05 日月光半导体制造股份有限公司 防止翘曲的封装结构及其制造方法
US7273767B2 (en) * 2004-12-31 2007-09-25 Carsem (M) Sdn. Bhd. Method of manufacturing a cavity package
US8030138B1 (en) * 2006-07-10 2011-10-04 National Semiconductor Corporation Methods and systems of packaging integrated circuits
US20080085572A1 (en) * 2006-10-05 2008-04-10 Advanced Chip Engineering Technology Inc. Semiconductor packaging method by using large panel size
US8013332B2 (en) * 2006-10-20 2011-09-06 Sandisk Technologies Inc. Portable memory devices
US7928010B2 (en) * 2006-10-20 2011-04-19 Sandisk Corporation Method for producing portable memory devices
CN101601133B (zh) 2006-10-27 2011-08-10 宇芯（毛里求斯）控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
CN101221941B (zh) * 2007-01-09 2011-04-06 日月光半导体制造股份有限公司 基板及封装结构的制造方法
US8258609B2 (en) * 2007-03-21 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with lead support
US7989319B2 (en) * 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
DE102007049160B4 (de) * 2007-10-13 2010-01-28 Carl Baasel Lasertechnik Gmbh & Co. Kg Verfahren zum Vereinzeln von zu einer Gruppe zusammengefassten, einen Kunststoffvergusskörper aufweisenden Chipgehäusen
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8048781B2 (en) * 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US20100015329A1 (en) * 2008-07-16 2010-01-21 National Semiconductor Corporation Methods and systems for packaging integrated circuits with thin metal contacts
US7830024B2 (en) * 2008-10-02 2010-11-09 Advanced Semiconductor Engineering, Inc. Package and fabricating method thereof
US7998797B2 (en) * 2008-12-09 2011-08-16 Infineon Technologies Ag Semiconductor device
US8119452B2 (en) * 2009-01-14 2012-02-21 Infineon Technologies Ag Method of fabricating a semiconductor device
CN102082100B (zh) * 2009-11-30 2013-05-15 万国半导体有限公司 一种用于引脚凸出的半导体器件的封装方法
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
KR101134706B1 (ko) * 2010-10-01 2012-04-13 엘지이노텍 주식회사 리드 프레임 및 이의 제조 방법
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
DE102013110355A1 (de) * 2013-09-19 2015-03-19 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zum Herstellen eines Leiterrahmenverbunds
US9449876B2 (en) * 2014-01-17 2016-09-20 Infineon Technologies Ag Singulation of semiconductor dies with contact metallization by electrical discharge machining
US20150206829A1 (en) * 2014-01-17 2015-07-23 Yin Kheng Au Semiconductor package with interior leads
KR20150101040A (ko) * 2014-02-25 2015-09-03 에스케이하이닉스 주식회사 패키지 기판과, 이를 이용한 패키지 및 패키지 제조방법
US9418894B2 (en) 2014-03-21 2016-08-16 Semiconductor Components Industries, Llc Electronic die singulation method
US9385041B2 (en) 2014-08-26 2016-07-05 Semiconductor Components Industries, Llc Method for insulating singulated electronic die
CN104465601A (zh) * 2014-12-26 2015-03-25 江苏长电科技股份有限公司 利用框架封装重布线的倒装封装结构及其制造方法
CN104485322A (zh) * 2014-12-26 2015-04-01 江苏长电科技股份有限公司 利用框架封装重布线的打线封装结构及其制造方法
CN104821306A (zh) * 2015-04-28 2015-08-05 上海凯虹科技电子有限公司 超小型封装方法及封装体
CN105329850B (zh) * 2015-10-21 2017-03-08 美新半导体（无锡）有限公司 圆片级芯片尺寸封装的测试方法
US9882275B2 (en) 2015-10-30 2018-01-30 Essential Products, Inc. Antennas for handheld devices
US9896777B2 (en) * 2015-10-30 2018-02-20 Essential Products, Inc. Methods of manufacturing structures having concealed components
US10158164B2 (en) 2015-10-30 2018-12-18 Essential Products, Inc. Handheld mobile device with hidden antenna formed of metal injection molded substrate
US10366923B2 (en) 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US9978613B1 (en) 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
KR102035145B1 (ko) * 2018-02-28 2019-10-22 제너셈(주) 패키지 커팅 방법
US10643860B2 (en) 2018-03-26 2020-05-05 Infineon Technologies Ag Methods of thinning and structuring semiconductor wafers by electrical discharge machining
US10967450B2 (en) 2018-05-04 2021-04-06 Infineon Technologies Ag Slicing SiC material by wire electrical discharge machining
FR3083920A1 (fr) * 2018-07-13 2020-01-17 Linxens Holding Procede de fabrication de boitiers de composant electronique et boitier de composant electronique obtenu par ce procede
CN109449112A (zh) * 2018-09-27 2019-03-08 华进半导体封装先导技术研发中心有限公司 芯片组装方法及芯片组装器件
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038488A (en) * 1975-05-12 1977-07-26 Cambridge Memories, Inc. Multilayer ceramic multi-chip, dual in-line packaging assembly
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5923538A (en) * 1994-10-17 1999-07-13 Lsi Logic Corporation Support member for mounting a microelectronic circuit package
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JP2811170B2 (ja) * 1996-06-28 1998-10-15 株式会社後藤製作所 樹脂封止型半導体装置及びその製造方法
KR100500919B1 (ko) * 1997-02-10 2005-07-14 마츠시타 덴끼 산교 가부시키가이샤 수지봉입형 반도체장치 및 그 제조방법
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11186294A (ja) 1997-10-14 1999-07-09 Sumitomo Metal Smi Electron Devices Inc 半導体パッケージ及びその製造方法
JPH11195742A (ja) 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
US6989294B1 (en) * 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6872661B1 (en) * 1998-06-10 2005-03-29 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6635957B2 (en) * 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6585905B1 (en) * 1998-06-10 2003-07-01 Asat Ltd. Leadless plastic chip carrier with partial etch die attach pad
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP3436159B2 (ja) 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US6355199B1 (en) * 1999-02-12 2002-03-12 St. Assembly Test Services Pte Ltd Method of molding flexible circuit with molded stiffener
JP2000266737A (ja) 1999-03-19 2000-09-29 Ube Kagaku Bunseki Center:Kk 未知物質の構造解析装置
KR100618541B1 (ko) 1999-07-06 2006-08-31 삼성전자주식회사 다층 반도체 칩 패키지 제작 방법
CA2378719C (en) * 1999-07-09 2003-12-30 Andrzej Haczewski Biasing circuit for vgs drift and thermal compensation of a power device
JP2001068586A (ja) * 1999-08-25 2001-03-16 Fujitsu Ltd 半導体装置
US20020100165A1 (en) * 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
JP3371867B2 (ja) * 1999-10-05 2003-01-27 日本電気株式会社 半導体装置
US6316727B1 (en) * 1999-10-07 2001-11-13 United Microelectronics Corp. Multi-chip semiconductor package
JP3460646B2 (ja) 1999-10-29 2003-10-27 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
TW507482B (en) * 2000-06-09 2002-10-21 Sanyo Electric Co Light emitting device, its manufacturing process, and lighting device using such a light-emitting device
TW506236B (en) * 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
US6348399B1 (en) * 2000-07-06 2002-02-19 Advanced Semiconductor Engineering, Inc. Method of making chip scale package
KR100414479B1 (ko) * 2000-08-09 2004-01-07 주식회사 코스타트반도체 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
JP3600131B2 (ja) 2000-09-04 2004-12-08 三洋電機株式会社 回路装置の製造方法
JP3639514B2 (ja) 2000-09-04 2005-04-20 三洋電機株式会社 回路装置の製造方法
US6545364B2 (en) * 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
US6762118B2 (en) * 2000-10-10 2004-07-13 Walsin Advanced Electronics Ltd. Package having array of metal pegs linked by printed circuit lines
US6576539B1 (en) * 2000-10-13 2003-06-10 Charles W.C. Lin Semiconductor chip assembly with interlocked conductive trace
TW464053U (en) 2000-12-29 2001-11-11 Chipmos Technologies Inc Tape bearing encapsulation structure
US6906423B1 (en) * 2001-06-05 2005-06-14 Kabushiki Kaisha Toshiba Mask used for exposing a porous substrate
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6777265B2 (en) 2002-04-29 2004-08-17 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
KR100789348B1 (ko) 2002-04-29 2007-12-28 유니셈 (모리셔스) 홀딩스 리미티드 부분적으로 패터닝된 리드 프레임 및 이를 제조하는 방법및 반도체 패키징에서 이를 이용하는 방법
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
CN101601133B (zh) 2006-10-27 2011-08-10 宇芯（毛里求斯）控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法

Also Published As

Publication number Publication date
AU2003267803A1 (en) 2004-04-19
AU2003267803A8 (en) 2004-04-19
US20060001130A1 (en) 2006-01-05
EP1543556A2 (en) 2005-06-22
TWI323931B (en) 2010-04-21
JP2006514779A (ja) 2006-05-11
KR20050084598A (ko) 2005-08-26
US20040058478A1 (en) 2004-03-25
US7439097B2 (en) 2008-10-21
WO2004030030A3 (en) 2004-06-03
WO2004030030A2 (en) 2004-04-08
CN1777988A (zh) 2006-05-24

Similar Documents

Publication Publication Date Title
TW200416969A (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US8551820B1 (en) Routable single layer substrate and semiconductor package including same
US20210143089A1 (en) Semiconductor package with wettable flank
JP3780122B2 (ja) 半導体装置の製造方法
TW498443B (en) Singulation method for manufacturing multiple lead-free semiconductor packages
JP5689462B2 (ja) 半導体装置およびその製造方法
JP4032063B2 (ja) 半導体装置の製造方法
US8084299B2 (en) Semiconductor device package and method of making a semiconductor device package
JP6030970B2 (ja) 樹脂封止型半導体装置およびその製造方法
US9196504B2 (en) Thermal leadless array package with die attach pad locking feature
JP2003303919A (ja) 半導体装置及びその製造方法
TW200834859A (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2006516812A (ja) 部分的にパターン形成されたリードフレームならびに半導体パッケージングにおけるその製造および使用方法
WO2006105733A1 (en) Package structure with flat bumps for electronic device and method of manufacture the same
JP2000294719A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2005223331A (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
JP5544714B2 (ja) 樹脂封止型半導体装置とその製造方法、半導体装置用基材および積層型樹脂封止型半導体装置
JP2000077596A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP3458057B2 (ja) 樹脂封止型半導体装置
JP2007157846A (ja) 半導体装置の製造方法
JP2009200175A (ja) 半導体装置及びその製造方法
JP2001077268A (ja) 樹脂封止型半導体装置およびその製造方法
JP4066050B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP2006216993A (ja) 樹脂封止型半導体装置
JPH118335A (ja) 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees