200306570 玖、發明說明 【發明所屬之技術領域】 本發明有關於半導體記憶裝置’特別有關於可將內部執 行之刷新動作完全從外部予以隱蔽之完全隱藏刷新 DRAM (動態隨機存取記憶器）。本發明特別有關於具備有與 SRAM(靜態隨機存取記憶器）具有互換性之介面之動態型 半導體記憶裝置。 【先前技術】 DRAM (動態隨機存取記億器）一般是由1個之電晶體和1 個之電容器構成1個記憶單元。因此’記億單元之佔用面 積較小，適用於實現大記憶容量之記錄裝置。但是，該 DRAM是以電荷之形態將資訊儲存在電容器內’所以隨著 時間之經過，該電容器之儲存電荷會流出，造成資料之損 壞。因此，爲著防止由於該電荷之洩漏而造成之資料之破 壞，需要週期性的將記憶資料再寫入的刷新動作。在進行 資料存取之通常動作模態時，利用外部之記憶器控制器用 來控制刷新之執行時序。 另外一方面，S R A Μ (靜態隨機存取記憶器）係由4個之電 晶體和2個之負載元件構成記憶單元，其佔用面積比DRAM 單元大。但是，SRAM單元基本上由正反器構成，只有在 供給有電源時才記憶資料，所以不需要進行刷新。因此， 在一般之移動裝置等之中，由於控制容易，所以使用SRAM 作爲主記憶器。 在移動裝置等之領域中，由於高功能化，要求處理圖像 7 312/發明說明書(補件)/92·05/92105872 200306570 資料等之大量之資料，主記憶裝置之記憶容量亦要求很 大。當以SRAM構成此種大記憶容量之記憶裝置之情況 時，佔用面積會變大，對於系統全體之小型化成爲很大之 妨礙。 因此’提案有不需要從外部進行刷新控制之隱藏刷新 DRAM ’代替SRAM作爲大記憶容量之主記憶裝置。在此種 隱藏刷新D R A Μ中，在內部以指定之間隔發行刷新要求， 依照該刷新要求在內部執行刷新動作。在來自外部之資料 存取和內部之刷新要求發生競爭之情況時，利用仲裁電 路’用來執行較早被指定之一方之動作。例如，當刷新要 求之施加時序比資料存取（資料之寫入或資料之讀出）早 時’首先執行刷新動作，在該刷新動作完成後，依照來自 外部之資料存取，執行資料存取動作。 此種完成隱藏刷新型DRAM被稱爲VSRAM(虛擬靜態 RAM)。此種記憶體之一實例被揭示在例如IEEE之journal of Solid State Circuits，第23卷，第1號之第12頁至第 17 頁之佐瓦達等之 A 30//A Data-Retention Pseudostatic RAM with Virtually Static RAM Mode。 【發明內容】 在完成隱藏刷新型DRAM中，對外部將刷新動作完成隱 蔽，不需要外部刷新控制，使用內藏之計時器電路發行刷 新要求，依照該刷新要求，根據在內部所產生之刷新位址 執行刷新。該刷新計時器以與來自外部之資料存取非同步 的進行動作，當來自外部之資料存取指示和刷新要求發生 8 312/發明說明書(補件)/92-05/92105872 200306570 競爭時，會產生資料之破壞，因此如前所述，需要進行刷 新要求和資料存取要求之仲裁。 作爲該仲裁電路者，在上述之文獻中是接受回應晶片致 能信號/CE之正常存取要求，和在內部產生之刷新要求， 使用正反器判定那一方先被活性化。在該先前技術之構造 之情況時，利用NAND型正反器構成判定電路。因此，當 該刷新要求和資料存取要求發生競爭時，要繼續執行刷新 和資料存取時，即使使顯示一方之要求之信號成爲非活性 狀態時’亦需要將另外一方之信號維持在活性狀態。因此， 刷新要求之活性化期間，成爲大於在內部執行刷新之期間 和資料存取要求信號亦需要將該活性化期間設定成爲大於 完成該刷新動作之期間。因此，來自外部之資料存取，例 如’不能與時脈信號同步的以單發脈波之形式，施加用以 指示資料存取要求之命令。 另外，在該先前技術中，例如依照刷新要求，完成刷新， 在內部轉移到預充電動作時，在發行資料存取要求之情 況’受理來自該外部之資料存取要求，開始內部動作。因 此’內部電路不會完全回復到指定之初期狀態，有可能進 行資料存取動作，不能保證正確之資料存取動作。 另外’當通常之資料存取要求被非活性化，在內部進行 預充電動作時，在發行刷新要求之情況，亦會產生同樣之 問題。 另外’在上述之先前文獻中，依照晶片致能信號/CE， 使資料存取要求活性化。因此，在SRAM介面，對於通常 312/發明說明書(補件)/92·05/92105872 9 200306570 利用被廣泛使用之位址變化檢測信號之介面，會產生不能 適用之問題。亦即，在上述之文獻中，需要依照資料存取 觸發晶片致能信號，在晶片致能信號/CE被固定爲L位準 之狀態，使位址信號變化，由於該位址信號之變化不能規 定記憶器循環。因此，不能因應位址變化檢測型之介面， 不能實現與SRAM具有完全之互換性之DRAM。 另外，在連續進行資料存取之情況時，在上述之文獻之 構造中，連續的受理該資料存取。在該文獻中，在經過指 定之時間之後，字線自動的被驅動成爲非活性狀態。但是， 當在經過該指定時間之前，施加下一個之資料存取之情況 時，於內部電路回復到預充電狀態之前，變成進行下一個 之資料存取動作，產生資料之衝突，不能保證正確之資料 存取爲其問題。 因此，本發明之目的是提供完全隱藏刷新型DRAM，與 來自外部之資料存取之施加時序無關的，可以對內部動作 狀態進行正確之資料存取。 本發明之另一目的是提供完全隱藏刷新型DRAM，具備 有與SRAM介面具有完全之互換性之介面。 本發明之第1觀點之半導體記憶裝置包含有：多個記憶 單元；內部動作控制電路，用來產生活性化信號藉以顯示 記憶單元之選擇動作之活性化；和仲裁控制電路，回應該 活性化信號和記憶單元選擇指示，在活性化信號成爲活性 狀態時，當施加記憶單元選擇指示時，使記憶單元選擇指 示之動作，等候到活性化信號之非活性化爲止。 10 312/發明說明書(補件)/92-〇5/921〇5872 200306570 本發明之第2觀點之半導體記憶裝置包含有：多個記憶 單元；位址變化檢測電路，用來檢測來自外部之位址信號 之變化，在該位址信號之變化檢測時，用來產生具有指定 之時間幅度之位址變化檢測信號；和內部控制電路，回應 位址變化檢測信號之活性化以使內部動作初期化，且於隨 後依照外部位址信號進行記憶單元之選擇動作，使記憶單 元選擇動作活性化。 在顯示記憶單元選擇動作之活性化期間之活性化信號之 活性化時，在施加有記憶單元選擇指示之情況，當使其內 部電路確實的回復到初期狀態之後，可以進行下一個之動 作，可以防止資料之破壞。 在刷新動作執行時，活性化信號被活性化之情況，完成 刷新，在內部電路回復到初期狀態之後，可以進行資料存 取，可以確實的防止刷新和資料存取發生競爭，可以進行 資料存取。 另外，檢測位址信號之變化，使用該位址變化作爲時序 信號，用來決定記憶循環之開始/結束時序，可以實現 DRAM所具有之介面與SRAM介面具有完全之互換性。 【實施方式】 (實施形態1) 圖1爲槪略顯示本發明之實施形態1之半導體記憶裝置 之全體之構造圖。在圖1中，半導體記憶裝置1包含有主 控制電路20，用來接受經由控制輸入端子群1 0施加之晶 片致能信號/CE，輸出致能信號/OE，寫入致能信號/WE， 11 312/發明說明書(補件)/92-05/92105 872 200306570 下位位元組致能信號/LB和上位位元組致能信號/U B， 產生用以控制各種內部動作之信號。 晶片致能信號/CE顯示該半導體記憶裝置1被選擇 定成爲可存取之狀態。輸出致能信號/OE用來指示資 出。寫入致能信號/WE用來指示資料之寫入。 該半導體記憶裝置1之一實例是用來輸出入1 6位元 料DQ0〜DQ15。下位致能信號/LB顯示下位位元組資狗 〜D Q 7爲有效。上位位元組致能信號/ u B顯示上位位 資料DQ8〜DQ15爲有效。 半導體記憶裝置1包含有：行位址緩衝器2 1，根據 制電路20之控制，用來接受經由位址輸入端子群1 5 之位址位元A0〜A6，藉以產生內部行位址信號A0〜 和列位址緩衝器2.2，用來對經由列位址輸入端子群 加之外部位址信號位元extA7〜extA20進行緩衝處理 以產生內部列位址信號位元A 7〜A 2 0。該等之外部位 號位元extAO〜extA20同時施加，與通常之SRAM同損 輸出致能信號/OE或寫入致能信號/WE，在晶片致能 /CE之活性化時被活性化，被行位址緩衝器2 1和列位 衝器22取入，用來產生內部行位址信號位元A〇〜A6 部列位址信號位元A 7〜A 2 0。 半導體記憶裝置1更包含有：記憶單元陣列2 6，具 列成爲行列狀之多個記憶單元；列解碼器24，用來對 列位址緩衝器22之內部列位址信號位元A7〜A20進 碼，藉以將記憶單元陣列26之位址被指定之列，驅動 312/發明說明書(補件)/92-05/92105 872 藉以 ，設 料輸 之資 DQ0 元組 主控 施加 A6 ； 1 6施 ，藉 址信 I的， 信號 址緩 和內 有排 來自 行解 成爲 12 200306570 選擇狀態；行解碼器23，用來對來自行β 內部行位址信號位元Α0〜Α6進行解碼， 藉以選擇記億單元陣列26之位址被指定 器，用來進行記憶單元陣列26之選擇列之 之檢測，放大和閂鎖；和輸入/輸出控制電 解碼器23之行選擇信號，使記憶單元陣歹 定之行，結合到內部資料匯流排IOP。在 大器和輸入/輸出控制電路（行選擇電路）以 顯示。 半導體記憶裝置1更包含有：下位輸入，德 輸出緩衝器2 8，被設置成與下位位元組資 應；和上位輸入緩衝器2 9和上位輸出緩| 成與上位位元組資料端子群1 2對應。下{ 在活性化時，對施加到下位位元組資料端3 元DQ0〜DQ7進行緩衝處理，藉以產生內 其傳達到內部資料匯流排Ι〇Ρ。 下位輸入緩衝器27在活性化時，對施加 料端子群1 1之下位位元組資料位元DQ0〜 理，用來產生內部寫入下位資料位元，將 料匯流排ΙΟΡ。下位輸出緩衝器28在活性 到該內部資料匯流排IΟ Ρ之資料，用來產 組資料位元 DQ0〜DQ7，將其傳達到下位 群1 1。 上位輸入緩衝器29在活性化時，對施加 312/發明說明書(補件)/92-05/92105872 〔址緩衝器21之 產生行選擇信號 之行；感測放大 記憶單元之資料 路，依照來自行 U 26之位址被指 圖1中，感測放 1個之方塊2 5 妻衝器27和下位 料端子群1 1對 ε器3 0，被設置 ί輸入緩衝器27 1群1 1之資料位 部寫入資料，將 到下位位元組資 D Q 7進行緩衝處 其傳達到內部資 化時，利用傳達 生外部下位位元 位元組資料端子 到上位位元組資 13 200306570 料端子群12之上位位元組資料位元DQ 8〜DQ15進行緩衝 處理，用來產生內部寫入上位資料位元，將其傳達到內部 資料匯流排IOP。上位輸出緩衝器30對該活性化時傳達到 內部資料匯流排IOP之內部上位位元組資料進行緩衝處 理，用來產生上位資料位元DQ8〜DQ15。 該半導體記憶裝置1更包含有刷新控制電路40，用來接 受來自主控制電路20之內部晶片致能信號/intCE和內部正 常列活性化信號/intRE，在可執行刷新時，產生刷新活性 化信號/REFE，將其施加到主控制電路20。內部正常列活 性化信號/intRE在內部之記憶單元陣列爲選擇狀態，亦即 在記億單元陣列26爲選擇狀態（包含回復到初期狀態之恢 復期間）之期間，維持活性狀態，用來決定1個之記憶循環 之期間。 當刷新活性化信號/REFE被活性化時，主控制電路20執 行記憶單元陣列26之記憶單元之刷新動作。在圖1中，爲 著使圖面簡化，所以未顯示用以產生該刷新用之刷新位址 之電路，和用以變換來自位址緩衝器22之內部列位址和刷 新位址之多工器。 刷新控制電路40包含有計時器，依照該計時器之計時動 作，以指定之間隔輸出刷新要求。因此，該刷新要求與資 料存取指示非同步的發行。在刷新控制電路40中，依照刷 新要求，內部晶片致能信號/mtCE，和內部正常列活性化 信號/intRE，用來產生刷新活性化信號/REFE，藉以防止刷 新動作和正常資料存取之競爭。 14 312/發明說明書(補件)/92-05/92105872 200306570 主控制電路20更進行控制成當被施加刷新活性化信號 /REFE之活性化時資料存取指示（晶片致會g信號/cE爲：位 準而且輸出致能信號/OE,或寫入致能信號/WE爲L位準） 時，在完成該刷新之前，等候正常資料存取。 圖2顯示圖1所示之刷新控制電路40之構造。在圖2 中，刷新控制電路40包含有：指令信號活性化電路50，用 來產生刷新旗標REFLG，藉以顯示發行有刷新要求；判定 電路60,用來接受內部晶片致能信號以nt/CE和內部正常列 活性化信號/intRE，藉以產生刷新視窗信號REFWIN，用以 設定可執行刷新之判定期間；和刷新活性化電路，依照來 自指令信號活性化電路50之刷新旗標REFLG和刷新視窗 信號REFWIN，用來產生刷新活性化信號/REFE。 刷新活性化電路包含有：NAND電路41，用來接受刷新旗 標REFLG和刷新視窗信號REFWIN ;反相器42，用來使 NAND電路41之輸出信號反相；延遲電路43,用來使NAND 電路41之輸出信號/REFSF延遲指定之時間；NAND電路 44，用來接受反相器42之輸出信號0 A1和延遲電路43之 輸出信號，藉以產生信號/REFS ;設定/重設正反器45，在 回應NAND電路44之輸出信號/REFF之活性化時被設定； 緩衝器電路48，用來對設定/重設正反器45之輸出信號進 行緩衝處理，藉以產生刷新活性化信號/REFE ;和延遲電 路4 9，用來使緩衝器電路4 8所輸出之刷新活性化信號 /REFE延遲指定之時間，藉以產生重設信號0 A2，用以重 設該設定/重設正反器45。 15 312/發明說明書(補件)/92-〇5/921 〇5872 200306570 利用反相器4 2，延遲電路4 3和N A N D電路4 4用來構成 單發脈波產生電路，在回應NAND電路41之輸出信號 /REFSF之下降時，產生單發之脈波信號。 刷新旗標REFLG是在指令信號活性化電路50中，當以 指定之週期發行刷新要求時就被設定，當完成刷新動作時 就被重設。因此，當刷新旗標REFLG上升時，顯示要執行 刷新。 圖3槪略顯示圖2所示之刷新控制電路之動作。在該圖 3中，未考慮到內部正常列活性化信號/intRE之狀態。判 定電路6 0在內部之資料存取完成時，當內部正常列活性化 信號/intRE爲非活性化時，刷新視窗信號REFWIN就被驅 動成具有指定時間之Η位準，用來設定判定期間，藉以判 定可否在該資料存取之後，執行刷新。 在資料存取完成時，來自判定電路60之刷新視窗信號 REFWIN成爲具有指定期間之Η位準。這時，來自指令信 號活性化電路50之刷新旗標REFLG假如爲L位準時， NAND電路41之輸出信號/REFSF維持爲Η位準，因爲設 定/重設正反器45之狀態不變，所以刷新活性化信號/REFE 維持爲Η位準。因此，在此種情況不執行刷新。 其次，在指令信號活性化電路5 0之內部，當發行有刷新 要求時，刷新旗標REFLG上升爲Η位準。當資料存取完成 時，來自判定電路60之刷新視窗信號REFWIN上升成爲η 位準。假如刷新旗標REFLG爲Η位準時，NAND電路41 之輸出信號/REFSF變成爲L位準，因此反相器42之輸出 16 312/發明說明書(補件)/92-05/92105872 200306570 信號4 A 1變成爲Η位準。延遲電路4 3之輸出這時成爲Η 位準，因此NAND電路44之輸出信號這時成爲Η位準， 所以NAND電路44之輸出信號/REFS成爲L位準，設定/ 重設正反器45被設定，刷新活性化信號/REFE變成爲Η位 準。在該刷新活性化信號/REFE之活性化期間中，在內部 執行刷新。當經過延遲電路4 9之延遲時間後，該延遲電路 49之輸出信號（/) Α2變成爲L位準，因此設定/重設正反器 45被重設，使刷新活性化信號/REFE非活性化，藉以完成 刷新。因此，在回應該刷新活性化信號/REFE之非活性化 時，指令信號活性化電路50中之刷新旗標REFLG進行非 活性化，用來顯示未存在有等候中之刷新。 因此，當在內部執行資料存取時，於完成該資料存取之 後，使刷新視窗信號REFWIN活性化，判定刷新旗標REFLG 之狀態，依照其判定結果執行刷新，因此在資料存取之執 行中即使發行刷新要求時，亦變成該刷新要等候到資料存 取完成才執行，可以防止刷新和資料存取發生競爭。 圖4顯示圖2所示之指令信號活性化電路5 0之構造之一 實例。在圖4中，指令信號活性化電路5 0包含有：計時器 電路5 1，以指定之週期產生刷新循環信號（刷新要 求）/REFCYC ;反相器57，用來使刷新活性化信號/REFE反 相；延遲電路5 8，用來使反相器5 7之輸出信號延遲指定 之期間；NAND電路55，用來接受延遲電路58之輸出信號 和刷新活性化信號/REFE ;正反器52，在回應刷新循環信 號/REFCYC之活性化（下降）時被設定，和在回應NAND電 17 312/發明說明書(補件)/92-05/92105872 200306570 路5 5之輸出信號之活性化（下降）時被重設定；和反相器 5 6，用來使正反器5 2之輸出信號反相，藉以產生刷新旗標 REFLG。 反相器57，延遲電路58和NAND電路55構成上升單 發脈波產生電路，在回應刷新活性化信號/REFE之非活性 化時，產生單發之脈波信號，其所具有之時間幅度是延遲 電路5 8所具有之延遲時間。 計時器電路5 1例如由環式振盪器和用以計數該環式振 盪器之振盪信號之計數器電路構成，每次在計數値達到指 定値時，就使刷新循環信號/REFCYC活性化。 設定/重設正反器52在該刷新循環信號/REFCYC之活性 化時被設定，用來設定刷新旗標REFLG，在刷新活性化信 號/REFE之非活性化時，用來重設刷新旗標REFLG。使用 該刷新旗標REFLG，根據來自圖2所示之判定電路60之 刷新視窗信號REFWIN，判定可否執行刷新，用來實現防 止刷新和資料存取發生競爭之第1對策。 圖5顯示圖2所示之判定電路60之構造之一實例。在圖 5中，判定電路60包含有：反相器62，用來接受內部正常 列活性化信號/intRE ;延遲電路64，用來使反相器62之輸 出信號延遲；AND電路66，用來接受延遲電路64之輸出 信號和內部正常列活性化信號/ i n t R E ;和〇 R電路$ 8，用 來接受 AND電路66之輸出信號和內部晶片致能信號 “ntCE，藉以產生刷新視窗信號REFWIN。 利用反相器62,延遲電路64和AND電路66形成單發脈 18 312/發明說明書(補件)/92-05/92105872 200306570 波產生電路，在回應內部正常列活性化信號/llltRE之上升 時’用來產生單發之脈波。該內部正常列活性化信號/intRE 在執行資料存取時被活性化，在結束內部之記憶器陣活性 化期間時，上升爲Η位準，用來顯示資料存取完成。因此， 該內部正常列活性化信號/ i n t R Ε在活性狀態（l位準）時，顯 示在內部記憶單元陣列爲選擇狀態，或不回復到初期狀態 (預充電狀態）。 在內部晶片致能信號/intCE爲L位準，該半導體記億裝 置爲選擇狀態時’當在內部完成資料存取時，刷新視窗信 號REF WIN成爲具有指定期間之Η位準，具有時序用來判 定是否執行刷新。當內部晶片致能信號/intCE爲Η位準 時，來自OR電路68之刷新視窗信號REFWIN成爲Η位準。 因此，半導體記憶裝置爲非選擇狀態，當不進行資料存取 時，依照來自圖4所示之計時器電路5 1之刷新循環信號 /REFCYC，以指定之週期執行刷新。 圖6槪略的顯示圖1之主控制電路2 0所含之用以產生內 部正常列活性化信號之部份之構造。在圖6中，主控制電 路20包含有··複合AND閘122，用來接受內部寫入致能信 號/intWE和內部輸出致能信號/intOE ;後緣脈波產生電路 124，在回應複合AND閘122之輸出信號之後緣（下降時）， 用來產生單發之脈波；前緣脈波產生電路1 26，在回應該 複合AND閘122之輸出信號之前緣（上升時），用來產生單 發之脈波信號；移位器1 27，用來接受後緣脈波產生電路 1 2 4之輸出信號和來自刷新控制電路4 0之刷新活性化信號 19 312/發明說明書(補件)/92-05/92105872 200306570 /REFE，藉以避免刷新動作和通常之資料存取動作發生競 爭；和設定/重設正反器128，依照移位器127之輸出信號 /SET被設定和依照前緣脈波產生電路126之輸出信號/RST 被重設，用來產生內部正常列活性化信號/intRE。該設定/ 重設正反器28包含有交叉耦合之NAND閘128a和128b。 內部寫入致能信號/intWE和內部輸出致能信號/int〇E之 產生，分別是經由利用緩衝器電路對來自外部之寫入致能 信號/WE和輸出致能信號/OE進行緩衝處理。當將該內部 寫入致能信號/intWE和內部輸出致能信號/intOE之一方設 定成爲活性狀態（L位準）時，就執行資料之寫入或讀出動 作。輸入緩衝器和輸出緩衝器之任何一方之活性化由該等 之致能信號/intWE和/intOE決定。 後緣脈波產生電路124在回應該多個AND閘122之輸出 信號之後緣（下降）時，產生單發之脈波。當刷新活性化信 號/REFE爲活性狀態，後緣脈波產生電路124產生有脈波 之情況時，移位器127用來使其輸出0T之信號/SET之活 性化，等候到刷新活性化信號/REFE之非活性化。在刷新 活性化信號/REFE爲非活性狀態時，移位器1 27，依照施加 在其輸入INA之來自後緣脈波產生電路124之脈波信號， 在其輸出0T產生信號/SET。 因此，利用該移位器1 27之功能，在刷新執行中，當被 施加資料存取指示之情況時，等候刷新完成才開始內部之 資料存取用之列存取動作。 圖7顯示圖6所示之移位器之構造之一實例。在圖7中， 20 312/發明說明書(補件)/92-05/92105872 200306570 移位器127包含有：反相器127a，用來接受施加到輸入IN A 之信號（/SETF) ; CMOS傳輸閘127b，依照反相器127a之輸 出信號和施加到輸入INA之信號（/SETF)，選擇性的進行導 通，在導通時，傳達施加在輸入INB之信號（/REFE);反相 器127c，用來使經由CMOS傳輸閘127b施加之信號反相； 反相器127d，形成與反相器127c反並聯連接，用來將反 相器127c之輸出信號傳達到反相器127c之輸入；和CMOS 傳輸閘1 27e，依照反相器1 27a之輸出信號和施加到輸入 INA之信號（/SETF)，選擇性的進行導通。 CMOS傳輸閘127b和127e互補式的進行導通，CMOS傳 輸閘127e在導通時使反相器127c之輸出信號通過。CMOS 傳輸閘1 27b當施加在輸入INA之信號爲L位準時成爲非 導通狀態，C0MS傳輸閘127e當輸入INA之信號爲Η位準 時成爲非導通狀態。 移位器127更包含有：反相器127f，用來使來自該CMOS 傳輸閘1 2 7 e之信號反相；和反相器1 2 7 g，用來與反相器 1 2 7 f —起構成閂鎖電路。依照來自該反相器1 2 7 f之信號 /SHIFT，用來指定是否使來自後緣脈波產生電路124之輸 出信號/SETF被移位。 亦即，利用該C Μ〇S傳輸閘1 2 7 b和1 2 7 e，和反相器1 2 7 c、 127d、127f和127g，在後緣脈波產生電路124之輸出信號 /SETF之下降時（活性化時），進行判定刷新活性化信號 /REFE是否爲活性狀態，依照其判定結果產生移位控制信 號 /SHIFT。 21 312/發明說明書(補件)/92-05/92105872 200306570 移位器127更包含有：反相器127h，用來使移位控制信號 /SHIFT反相；後緣脈波產生電路127m，在回應施加到輸 入INB之信號（/REFE)之後緣（上升）時，用來產生單發之脈 波信號；NOR閘127」，用來接受移位控制信號/SHIFT和後 緣脈波產生電路1 2 7 m之輸出信號；N〇R閘1 2 7 i，用來接 受反相器1 27h之輸出信號和施加在輸入節點in A之信號 (/SETF);和NOR電路127k，用來接受N〇R閘127i和127j 之輸出信號，藉以在輸出節點〇T產生信號（/SET)。 亦即，當移位控制信號/SHIFT爲L位準時，依照後緣脈 波產生電路127m之輸出信號，在輸出節點〇τ產生信號 (/SET)。另外一方面，當移位控制信號/ SHIFT爲Η位準時， 依照施加在輸入節點IΝ Α之信號，在輸出節點〇 τ產生信 號（/ S E T)。依照該輸出節點〇τ之信號/ s E T使內部正常列 活性化信號/intRE活性化，開始資料存取動作。 圖8A和圖8B是時序圖，用來顯示圖7所示之移位器127 之動作。下面將參照圖8 A和圖8 B用來簡單的說明圖7所 示之移位器127之動作。 如圖8A所示，所示之情況是當施加在輸入節點inb之 信號（/ R E F E)爲L位準時，施加在輸入節點丨N a之信號 (/SETF)就被活性化。在施加到該輸入節點INA之信號爲η 位準之期間’ C Μ〇S傳輸閘1 2 7 b成爲導通狀態，c Μ 0 S傳 輸閘1 2 7 e成爲非導通狀態，反相器1 2 7 c之輸出信號依照 施加在該輸入節點INB之信號（/REFE)成爲η位準。 其次’當施加在輸入節點ΙΝΑ之信號成爲l位準時， 312/發明說明書(補件)/92-05/92105872 22 200306570 CMOS傳輸閘127b成爲非導通狀態，CMOS傳輸閘127e成 爲導通狀態，來自反相器127f之移位控制信號/SHIFT變成 爲L位準。當施加在輸入節點IN A之信號變成爲Η位準 時，該CMOS傳輸閘127e變成爲非導通狀態，利用反相器 127f和127g將移位控制信號維持爲L位準。 當該移位控制信號/ SHIFT變爲L位準時，NOR閘127 i， 即使在輸入節點INA之信號變成爲L位準時，亦輸出L位 準之信號。另外一方面，後緣脈波產生電路1 27ιώ在回應 輸入節點I Ν Β之信號之後緣（上升）時，產生單發之脈波信 號’ NOR閘127j依照該後緣脈波產生電路127m之輸出信 號，在輸出節點〇T產生單發之脈波信號（L位準之信號）。 因此，當輸入節點ΙΝΑ之信號下降時，假如輸入節點IN Β 之信號爲L位準時，輸出節點〇Τ之信號之活性化被移位， 直至輸入節點IΝ B之信號之非活性化。 另外一方面，如圖8B所示，當施加在輸入節點INA之 信號下降到L位準時，和施加在輸入節點INB之信號爲Η 位準時，移位控制信號/SHIFT維持爲Η位準。因此，在此 種情況，因爲圖7所示之反相器1 27h之輸出信號爲L位 準，所以在回應輸入節點IΝ A之信號（/ S E T F)之下降時，使 N〇R閘1 2 7 i之輸出信號變成爲Η位準，因此從N 0 R閘1 2 7 k 到輸出節點〇T之信號（/SET)成爲L位準。 因此，在施加到該輸入節點INA之信號（/SETF)之下降 時’依照輸入節點INB之信號（/REFE)之邏輯位準，使移位 器127之輸出信號/SET之活性化時序被選擇性的移位，用 23 312/發明說明書(補件)/92-05/92105872 200306570 來調整設定/重設正反器1 2 8之設定時序。 該移位器1 27，在施加到輸入節點INA之信號從η位準 下降爲L位準，指示資料存取時，判定施加在輸入節點ιΝΒ 之信號之邏輯位準，產生移位控制信號/SHIFT，藉以判定 是否爲刷新之執行中。依照該移位控制信號/ S ΗIF T，用來 選擇施加在輸入節點ΙΝΑ之信號和施加在輸入節點INB之 信號之非活性化時所產生之信號之一方。依照移位器1 2 7 之輸出信號/SET，使下一段之設定/重設正反器1 28被設 定。依照來自該設定/重設正反器1 2 8之內部正常列活性化 信號/intRE，使資料存取動作活性化。因此，在刷新執行 中’即使被施加資料存取指示時，亦可以在內部完成刷新 之後，才進行新的資料存取，可以避免刷新動作和資料存 取動作發生競爭，可以確實的防止資料之破壞，以此方式 進行資料存取。 圖9是時序圖，用來顯示圖6之主控制電路20所含之列 系控制部之動作。下面將參照圖9用來說明圖6所示之列 系控制部之動作。在圖9中，所示之動作是指示資料讀出 作爲資料存取指示。另外，晶片致能信號/CE被設定爲L 位準。 當內部輸出致能信號/int〇E下降爲L位準時，複合AND 閘122之輸出信號下降爲L位準。在回應該複合AND閘 122之輸出信號之下降時，後緣脈波產生電路124產生單 發之脈波信號。這時，因爲來自刷新控制電路4 0之刷新活 性化信號/REFE爲Η位準，所以移位器127不進行移位動 24 312/發明說明書(補件)/92·〇5/92105872 200306570 作，在回應來自後緣脈波產生電路124之信號/SETF之下 降時，將信號/SET驅動成爲L位準。因此，設定/重設正 反器128被設定，內部正常列活性化信號/intRE被活性化， 在內部執行資料之讀出動作（讀出A)。 當內部輸出致能信號/intOE上升爲Η位準時，前緣脈波 產生電路1 26在回應其上升時產生單發之脈波信號，設定/ 重設正反器128依照來自前緣脈波產生電路126之重設信 號/RST被重設，內部正常列活性化信號/intRE被非活性 化，內部回復到預充電狀態。在內部只進行預充電動作， 內部狀態爲” N 〇 P (η ο η - 〇 p e r a t i ο η) ”。 在該內部正常列活性化信號/intRE之H位準期間中，當 刷新活性化信號/REFE被活性化時，執行刷新。亦即，在 資料存取期間中，發行刷新循環信號/REFCYC，當刷新旗 標REFLG成立時，在回應該內部正常列活性化信號/intRE 之上升時，刷新視窗信號被活性化，刷新活性化信號/REFE 被活性化。 在該刷新之執行中，內部輸出致能信號/intOE被活性 化，當施加資料讀出指示時，後緣脈波產生電路1 24之輸 出信號/SETF下降爲L位準。刷新活性化信號/rEFE因爲 成爲活性狀態，所以移位器127使其輸出信號/SET之活性 化延遲，直至該刷新活性化信號/REFE非活性化。 當刷新活性化信號/REFE被非活性化，完成刷新動作 時，移位器127之輸出信號/SET被活性化，設定/重設正 反器1 2 8被設定，內部正常列活性化信號/ i n t R E被活性 312/發明說明書(補件)/92-〇5/921 〇5872 25 200306570 化，用來執行資料讀出（讀出B)。 在刷新執行中，當指定資料存取之情況時，利用移位器 1 27之功能，使內部資料存取等候至刷新完成。另外，在 資料存取中即使發行刷新要求時，該刷新之執行亦需等候 至資料存取完成。因此，可以防止刷新和資料存取發生競 爭，可以防止由於內部動作之競爭而發生之資料之破壞。 圖1 〇槪略的顯示圖1之主控制電路2 0所含之控制信號 產生部之構造。在圖1〇中，主控制電路20包含有：複合 AND閘90,用來接受內部正常列活性化信號/intRE和刷新 活性化信號/REFE ;列系控制電路92，依照複合AND閘 90之輸出信號/RACT，對列解碼器和感測放大器等之列系 電路產生控制信號；和行系控制電路94，根據列系控制電 路92之控制被選擇性的活性化，用來控制行解碼器，內部 資料寫入/讀出電路和資料線等化電路等之行系電路之動 作。 該行系控制電路94在刷新活性化信號/REFE之活性化 時，禁止行選擇動作。 列系控制電路92在資料存取動作時，控制與記憶單元 之列選擇相關之動作，藉以以指定之時序執行列解碼器之 活性化，將字線驅動成選擇狀態，和感測放大器之活性化。 資料之寫入和讀出之決定，依照來自外部之寫入致能信號 /WE和輸出致能信號/OE。 如該圖1 〇所示，當內部正常列活性化信號/intRE或刷新 活性化信號/REFE被活性化時，位址活性化信號/RACT被 26 312/發明說明書(補件)/92-05/92105872 200306570 活性化，在內部執行列選擇動作。用來防 性化信號/intRE和刷新活性化信號/REFE 只執行刷新動作和資料存取動作之一方。 依照上述方式之本發明之實施形態1時 間中，於施加資料存取指示之情況時，因 始時序被移位，直至該刷新完成，所以可 作中進行資料存取，不會發生資料破壞， 資料存取。 另外，最好是使刷新活性化信號/REFE 性化信號H/intRE，在內部回復到初期狀 之後被非活性化。可以在內部回復到初期 的開始下一個之動作。因此，可以確實的防 預充電期間中，進入下一個之動作，可以 狀態回復動作被中斷，資料被破壞。 (實施形態2) 圖1 1槪略的顯示本發明之實施形態2之 造。在該圖1 1所示之主控制電路20之構 所示之主控制電路之構造之不同是前緣脈 所輸出之重設緩衝信號/RSTF，經由移位I 定/重設正反器128。該移位器100在重設 下降爲L位準時，依照延遲恢復期間信號 準或L位準，使重設信號/RST活性化。移 圖7所示之構造相同之構造，其構成包含； 施加到輸入INA之信號下降爲L位準時， 312/發明說明書(補件)/92-05/92〗05872 止內部正常列活 之同時活性化， ，在刷新動作期 爲資料存取之開 以防止在刷新動 可以正確的進行 和內部正常列活 態（預充電狀態） 狀態之後，確實 止在所謂之RAS 確實的防止初期 主控制電路之構 造中，其與圖6 波產生電路1 2 6 蓉1 0 0施加到設 第1信號/RSTF /RSTRD 爲 Η 位 位器1 〇 〇具有與 有：判定電路，當 用來判定施加到 27 200306570 其輸入節點INB之信號之邏輯位準；和選 定結果（移位控制信號/SHIFT)，用來選擇 位信號之一方。 用以產生延遲復原期間信號/RSTRD之ί 脈波產生電路1 0 1，在回應內部正常列活 之前緣時，用來產生單發之脈波信號·，後糸 用來使前緣脈波產生電路1 0 1之後緣延遲 度擴張；後緣延遲電路1 03，用來使後緣 輸出脈波信號之後緣更進一步的延遲，藉 大，產生復原期間信號/RSTR ;前緣脈波產 回應來自後緣延遲電路1 02之輸出信號之 發之脈波信號，用來使行活性化信號/CD Ε 遲電路105，用來使行活性化信號/CDE之 產生行恢復期間信號COLRWACT ;和複合 來接受復原期間信號/RSTR 和行 COLRWACT，藉以產生延遲復原期間信號 內部正常列活性化信號/intRE顯示在內 狀態之期間，當非活性化時使內部狀態回 復原期間信號/RSTR用來規定讀出記憶 讀出資料再寫入到記憶單元之期間（復原势 行活性化信號/CDE用來規定行選擇系 間。利用延遲復原期間信號/RSTRD用來 回到初期狀態之期間。利用行恢復期間 用來確保使行活性化信號/CDE被非活性 312/發明說明書(補件)/92-05/92105872 擇器，依照其判 移位信號和非移 洛徑包含有：前緣 •性化信號/intRE I延遲電路102， ，藉以使脈波幅 延遲電路102之 以使脈波幅度擴 ^生電路104，在 前緣時，產生單 活性化；後緣延 後緣延遲，藉以 AND 閘 1 06，用 矢復期間信號 /RSTRD。 部之列成爲選擇 復到初期狀態。 單元資料，將該 Ϊ間）。 電路之活性化期 確保列系電路之 ί 號 COLRWACT 化到行系電路回 28 200306570 復到初期狀態之恢復期間。 在該圖1 1所示之構造中，當在內部進行復原動作之期間 或行恢復之期間中，於施加下一個資料存取指示之情況， 在該復原動作或行恢復期間之結束前，等候下一個之資料 存取之受理。利用此種方式，可以確實的確保復原期間和 行恢復期間，可以使內部確實回復到初期狀態之後，進入 下一個之動作，可以防止內部資料之破壞。 圖12是時序圖，用來顯示圖11所示之主控制電路20 和刷新控制電路4 0之動作。下面將參照圖1 2用來說明圖 1 1所示之控制電路之動作。 當來自外部之輸出致能信號OE#(或寫入致能信號WE#) 上升爲Η位準時，利用這時之位址信號A D 0指示資料存取 (讀出或寫入）動作之完成。在回應該外部輸出致能信號 〇E#(或外部寫入致能信號 WE#)時，內部輸出致能信號 /intOE(或內部寫入致能信號/intWE)進行上升。在回應該內 部輸出致能信號/intOE(或內部寫入致能信號/intWE)之上 升（前緣）時，來自前緣脈波產生電路126之重設第1信號 /RSFT下降爲L位準。這時，假如延遲復原期間信號/RSTRD 爲L位準時，移位器100對該內部之重設信號/RST之活性 化進行移位，直至延遲復原期間信號/RSTRD成爲Η位準。 當延遲復原期間信號/RSTRD上升爲Η位準時，在內部 記憶單元陣列被驅動成爲非活性狀態，重設信號/RST被活 性化，內部正常列活性化信號intRE變成爲Η位準。在回 應該延遲復原期間信號/RSTRD之上升時，完成對位址AD0 29 312/發明說明書(補件)/92-05/92105872 200306570 之資料讀出動作循環。 其次’當施加資料存取指示（輸出致能信號或寫入致能信 號之活性化）時，內部資料存取指示信號（內部輸出致能信 號/ i n t Ο E或內部寫入致能信號/ i n t w E)被活性化，因此來自 後緣脈波產生電路1 2 4之信號/ S E T F被活性化成爲L位 準。這時，因爲刷新活性化信號/REFE爲Η位準，移位器 1 2 7不進行移位動作，在回應施加到該輸入in Α之信號設 定第1信號/SETF之活性化時，信號/SET被活性化，因此 設定/重設正反器1 2 8被設定，再度的使內部正常列活性化 信號/intRE被活性化。 在回應內部正常列活性化信號/intRE之活性化時，前緣 脈波產生電路1 0 1產生單發之脈波信號，因此復原期間信 號/RSTR被活性化。依照該復原期間信號/RSTR之活性 化，再度的使延遲復原期間信號/RSTRB活性化。利用該 復原期間信號/RSTR之活性化，在內部進行記憶單元列之 選擇，顯示要進行選擇記憶單元之資料復原動作。復原期 間信號/RSTR在後緣延遲電路102和103所具有之延遲時 間之間，維持爲活性狀態。利用該復原期間信號/RSTR， 用來確保記憶單元之完成資料之復原所需要之期間。 另外一方面，當後緣延遲電路1 02之輸出信號上升爲Η 位準時，來自前緣脈波產生電路104之行活性化信號/CD Ε 被活性化，進行行選擇動作。利用該後緣延遲電路1 02之 輸出信號之上升，完成感測動作，藉以顯示行互鎖期間之 結束。 30 3 ] 2/發明說明書(補件)/92-05/92105872 200306570 依照行活性化信號/CDE之活性化進行行選擇，在該期 間’行存取活性化信號COLRWACT維持活性狀態。 另外一方面，依照該位址AD 1在資料存取期間中，在刷 新控制電路40使刷新週期信號/REFCYC活性化，如圖4 所示，刷新旗標REFLG被活性化，顯示要求刷新之狀態。 當經過後緣延遲電路1 05所具有之延遲時間時，行復原 期間信號COLRWACT被非活性化，因此延遲復原期間信號 /RSTRD被非活性化’移位器1〇〇使重設信號/RST活性化， 用來使內部列活性化信號i n t R E進行非活性化。利用此種 方式完成位址AD 1之資料存取循環。 在回應該內部正常列活性化信號i n t R E之非活性化時， 來自圖5所示之判定電路60之刷新視窗信號REFW IN被 活性化指定之期間，用來進行判定是否要執行刷新。因爲 刷新旗標REFLG爲Η位準，圖2所示之刷新設定信號/REFS 成爲指定期間之L位準，因此設定/重設正反器45(參照圖 2)被設定，刷新活性化信號/REFE被活性化，用來執行刷 新動作。在該刷新活性化信號/REFE之活性化之期間中， 當對於下一個之位址AD2施加存取指示時，移位器1 2 7不 進行移位動作，當刷新活性化信號/REFE被非活性化時， 設定信號/SET進行活性化。因此，內部正常列活性化信號 /intRE被活性化，再度的，復原信號/RSTR被活性化，和 延遲復原期間信號/RSTRD被活性化，依照位址AD2執行 記憶單元列和行之選擇動作，藉以執行資料之讀出（輸出致 能信號/OE之活性化時）。 31 312/發明說明書(補件)/92·〇5/921 〇5 872 200306570 因此，如該圖11所示，經由以延遲復原期間信號/RSTRD 進行內部正常列活性化信號WntRE之非活性化，可以確保 列系和行系之預充電期間，可以確實的在完成復原動作和 恢復動作之後，執行下一個之動作，可以防止資料被破壞。 圖1 3槪略的顯示本發明之實施形態2之半導體記憶裝置 之主要部份之構造。在圖1 3中槪略的顯示圖1所示之記憶 器陣列2 6，感測放大器/輸入輸出控制電路2 5，和用以進 行與列選擇有關之動作之列系電路，和用以控制該列系電 路之動作之列系控制電路之構造。 在圖1 3中，在記憶單元陣列2 6中具有記憶單元M C被 排列成爲行列狀。字線WL被配置成爲與記憶單元MC之 各列對應，位元線B L和ZB L被配置成與記憶單元MC之 各行對應。在圖1 3中代表性的顯示1個之記憶單元MC。 記憶單元MC包含有：記憶單元電晶體MQ，以電荷之形 態收納資訊；和存取電晶體ΜΤ，依照對應之字線WL上之 信號，使記憶單元電容器M Q連接到對應之位元線B L或 ZBL。 位元線B L和ZB L被配置成對。對於位元線B L和ZB L 之對偶設有：位元線等化電路1 3 0，在活性化時，將該等之 位元線BL和ZBL預充電到指定之電壓VBL和進行等化； 感測放大器1 3 2，在活性化時，對位元線B L和ZB L之電 位進行差動放大和閂鎖；和行選擇閘1 3 4，依照行選擇信 號CSL進行導通，在導通時，使位元線BL和ZBL連接到 內部資料線10和ΖΙΟ。該感測放大器1 3 2和行選擇閘1 3 4 32 312/發明說明書(補件)/92-05/92105872 200306570 對應到圖1所示之感測放大器/輸入輸出控制電路2 5之方 塊之構成元件。 列系電路包含有：位址閂鎖140，用來取入列位址閂鎖指 示信號RAL之活性化時被施加之位址信號AD，藉以產生 內部列位址信號R A ;多工器1 4 1，用來選擇來自刷新控制 電路40之刷新位址信號RFAD和來自位址閂鎖1 40之內部 列位址信號RA之一方；列解碼電路1 42，在列位址解碼 致能信號RADE之活性化時，用來對經由多工器1 4 1施加 之列位址信號進行解碼；和字線驅動電路1 43，在回應字 線驅動時序信號RX之活性化時，依照列解碼電路1 42之 輸出信號，將位址被指定之字線驅動成爲選擇狀態。 在該列系電路亦包含有等化電路 1 3 0和感測放大器 132，該等之列系電路被列系控制電路（對應到圖10所示之 列系控制電路9 2 )控制。 列系控制電路包含有：位址閂鎖控制電路1 5 0，在回應內 部正常列活性化信號/intRE之活性化時，用來使位址閂鎖 指示信號RAL活性化；閘電路1 5 1，在回應位址閂鎖控制 電路150之輸出信號和刷新活性化信號/REFE之一方之活 性化時，用來產生活性化信號；列解碼控制電路1 5 2，在 回應閘電路1 5 1之輸出信號之活性化時，用來使列位址解 碼致能信號RADE活性化；位元線等化控制電路1 5 3，在 回應來自列解碼控制電路1 5 2之列位址解碼致能信號 RADE之活性化時，用來使位元線等化指示信號BLEQ非 活性化；字線控制電路1 5 4，在回應來自位元線等化控制 33 312/發明說明書(補件)/92-05/92105872 200306570 電路1 53之位元線等化指示信號BLEQ之非活性化時，用 來使字線驅動時序信號RX活性化；和感測控制電路1 5 5， 在回應字線驅動時序信號RX之活性化時，於經過指定之 •期間之後，用來使感測放大器活性化信號S E活性化。 來自位元線等化控制電路1 5 3之位元線等化指示信號 B LE Q施加到位元線等化電路1 3 0，來自感測控制電路1 5 5 之感測放大器活性化信號S E，施加到感測放大器1 3 2。當 來自感測控制電路1 5 5之感測放大器活性化信號SE被活 性化時，如先前之圖1 1所示，依照復原期間信號之活性 化，來自行系控制電路156之行活性化信號/CDE( CD E)被 活性化，用來使行系電路1 4 5進行動作。 行系電路1 4 5包含有行解碼器，內部資料線等化電路， 內部寫入電路和內部讀出電路。在圖1 3中，代表性的顯示 由行系電路145產生之行選擇信號CSL。行系電路145包 含有作爲內部寫入電路和內部讀出電路之：寫入驅動器，用 來產生內部寫入資料，藉以將其寫入到選擇記憶單元；和 預放大器，用來對來自選擇記憶單元之讀出資料進行放 大。行選擇閘134亦可被包含在該行系電路145。 行系控制電路1 5 6在刷新活性化信號/REFE之活性化 時，維持在OFF狀態，禁止其行選擇動作。 作爲用來使列系控制電路初期化之重設電路是設置閘電 路157，用來接受延遲復原期間信號/RSTRT和刷新活性化 信號/REFE。依照該閘電路1 5 7之輸出信號，使從列解碼 控制電路1 5 2到感測控制電路1 5 5之各個控制電路以指定 34 312/發明說明書(補件)/92-05/92105872 200306570 之時序被重設。該重設之時序是首先使字線 RX非活性化，其次使感測放大器活性化信 化。然後，位元線等化指示信號BLEQ活性 位元線之等化/預充電，然後停止列解碼動作 解碼動作之非活性化時，使內部正常列活性 非活性化。該內部正常列活性化信號/intRE 態之信號，當內部回復到初期狀態時被非活 另外’刷新活性化信號/REFE顯示內部爲 此’如圖1 3中之括弧內所示，從刷新活性化 活性化起’於經過指定之期間之後，在內部宗 使用刷新復原期間信號/RFRSTD執行列系 設。在回應該刷新復原期間信號/RFRSTD之 刷新活性化信號/REFE被非活性化，顯示 放，許可進行下一個之資料存取。 圖14是時序圖，用來顯示圖13所示之電 面將參照圖1 4用來說明圖1 3所示之構造之 之資料存取動作時，依照資料存取指示，使 性化信號/in tRE活性化，因此延遲復原期p 被活性化。在回應該內部正常列活性化信號 化時’使來自位址閂鎖控制電路1 5 0之列位 號RAL活性化，位址閂鎖1 40閂鎖被施加之 位址信號R A。 其次’依照閘電路1 5 1之輸出信號之活性 控制電路1 5 2所輸出之列位址解碼致能信| 312/發明說明書(補件)/92-05/92105872 驅動時序信號 號S E非活性 化，用來執行 〖。以該列回應 ί化信號/intRE 是顯示內部狀 性化。 刷新狀態。因 信號/REFE被 5成刷新動作， 控制電路之重 非活性化時， 從刷新狀態釋 路之動作。下 動作。在通常 內部正常列活 荀信號/RSTRD /intRE之活性 址閂鎖指示信 信號，產生列 化，使列解碼 意RADE活性 35 200306570 化，其次使位元線等化指示信號B LE Q非活性化。列解碼 電路1 4 2開始解碼動作，和停止位元線B L和ZB L之等化 動作，位元線B L和Z B L成爲浮動狀態。 其次，使來自字線控制電路1 5 4之字線驅動時序信號RX 活性化，依照列解碼電路1 4 2所輸出之字線選擇信號，利 用字線驅動電路1 43將位址被指定之列之字線WL驅動成 爲選擇狀態。 其次，感測控制電路1 5 5以指定之時序使感測放大器活 性化信號S E活性化，感測放大器1 3 2檢測被讀出到位元 線B L和ZB L之資料，對其進行放大和閂鎖。開始列選擇 動作，使感測放大器活性化信號S E活性化，確定位元線 BL和ZBL之電位，迄將原來之資料寫入到記憶單元MC 之期間成爲復原期間，利用復原期間信號/RSTR用來確保 該期間。 當感測放大器活性化信號S E被活性化時，於經過所謂 之行互鎖期間時，行活性化信號/ C D E ( C D E )被活性化，行 系電路進行動作，用來進行行選擇動作，藉以進行資料之 存取。該行活性化信號/ C D E是如先前之圖1 1所示之單發 之脈波信號，在經過指定之時間後結束行選擇動作。從該 行活性化信號/CD E(CDE)被非活性化起，行系之電路進行 回復到初期狀態，開始行恢復期間。 當行活性化信號/ CDE(CDE)被非活性化時，行恢復期間 信號COLRWACT在經過行恢復期間後被非活性化，延遲復 原期間信號/ R S T R D被非活性化。在該列系控制信號之初 36 312/發明說明書(補件)/92·05/92105872 200306570 期化過程，首先，字線控制電路1 5 4被重 序信號RX被非活性化。其次，感測控制 性化，感測放大器活性化信號S E被非活 器1 3 2被非活性化。 其次，位元線等化指示信號BLEQ被活 B L和ZB L之電源電壓和接地電壓位準之 當該等化之開始時，列解碼控制電路1 1 2 解碼致能信號RADE被非活性化，其次內 信號/intRE被非活性化。因此，完成位址p」 成爲接受下一個位址之狀態。 從該行活性化信號CDE被非活性化起， 性化信號/intRE被驅動成爲非活性化（H { 成爲恢復期間，利用信號/ZSTRD可以防 動作。 另外一方面，在刷新動作時，刷新活性 活性化，用來使來自列解碼控制電路5 2之 信號RADE活性化。在刷新動作時，多工 位址RFAD，將其施加到列解碼電路1 42。 資料存取時同樣的，使字線控制電路1 54 1 5 5順序的活性化，利用字線驅動電路將 之字線驅動成爲選擇狀態，利用連接到該 元之資料之感測放大器1 3 2，用來進行感 寫入。 在刷新動作時，產生刷新復原期間信號 312/發明說明書(補件)/92-05/92105872 設，字線驅動時 電路1 5 5被非活 性化，感測放大 性化，該位元線 電位進行等化。 被重設，列位址 部正常列活性化 ]鎖1 4 0之閂鎖， 到內部正常列活 立準）止之期間， 止該期間之錯誤 化信號/REFE被 列位址解碼致能 器1 4 1選擇刷新 其次，與通常之 和感測控制電路 與刷新位址對應 刷新列之記憶單 測、放大，和再 /RFRSTD ，於經 37 200306570 過指定之時間後，字線驅動時序信號RX被非活性化，其 次使感測放大器活性化信號S E進行非活性化。然後，位 元線等化指示信號B L E Q進行活性化，在位元線等化成爲 指定電壓位準之後，使列解碼控制電路1 5 2非活性化。然 後，使刷新活性化信號/REFE非活性化。 因此，在刷新動作，當完成刷新時之所謂之復原期間時， 字線被驅動成爲非選擇狀態。在從刷新復原期間信號 /RFRSTD上升爲Η位準起，到刷新活性化信號/REFE被非 活性化止之期間，成爲刷新時之恢復期間。 因爲列位址解碼致能信號RADE被非活性化，所以在內 部正常列活性化信號/intRE或刷新活性化信號/REFE進行 非活性化之情況時，亦可以直接利用信號之回應關係，使 該等之信號非活性化，亦可以經由調整延遲電路之延遲時 間，用來實現該等信號之非活性化。例如，在刷新活性化 信號/REFE之情況，在圖2所示之構造中，利用延遲電路 49之輸出信號0 A2作爲刷新復原期間信號/RFRSTD，在回 應列位址解碼致能信號RADE之下降時，假如使用設定/ 重設正反器45作爲重設構造，則可以很容易獲得圖1 4所 示之刷新時之信號波形。 內部正常列活性化信號/intRE和刷新活性化信號/REFE 用來顯示內部之狀態，當該內部狀態被重設時，因爲內部 電路大致回復到初期狀態，所以執行下一個動作循環用之 內部動作控制信號之活性/非活性化。利用此種方式，可以 確實的確保所謂之DRAM之RAS預充電時間，在刷新完成 38 3 ] 2/發明說明書(補件)/92-05/92105872 200306570 後，可以立即進入下一個之資料存取。在此種情況，從延 遲復原期間信號/RSTRD之非活性化起，到內部正常列活性 化信號/intRE之非活性化止之時間，可以成爲以所謂之 RAS預充電時間規定之時間幅度。 圖1 5槪略的顯示圖1 3所示之記憶單元之儲存節點s N 之電位變化。在圖1 5中，一倂顯示在儲存節點SN收納有 Η位準資料之電位SN<H>，和收納有L位準資料之情況時 之電位SN<L>。 當字線WL被選擇時，與該記憶單元MC之記億資料對 應之電荷，從記憶單元電容器MQ傳達到位元線BL或 ZBL。在圖1 5中顯示Η位準資料讀出時之位元線之信號波 形。存取電晶體ΜΤ在字線WL被選擇時進行導通，用來 連接儲存節點SN和位元線BL(或ZBL)。位元線BL和ZBL 例如被等化成爲中間電壓位準，使電荷在該位元線BL(或 ZBL)和儲存節點SL之間移動，用來使儲存節點SN之電位 進行變化。 其次，使感測放大器1 32活性化，將位元線BL和ZBL 驅動至電源電壓和接地電壓位準，經由存取電晶體將該位 元線BL或ZBL之電荷傳達到記憶單元之儲存節點SN，該 儲存節點SN之電位回復到原來之電位SN<H>或SN<L>。 該記憶單元M C之儲存節點S N之電位，再度回復到原來之 電位位準所需要之期間成爲復原期間，利用復原期間信號 /RSTR用來保證該期間。 另外一方面，當將字線WL驅動成爲非選擇狀態時，感 39 312/發明說明書(補件)/92-05/92105872 200306570 測放大器S E被非活性化。其次，位元線等化指示信號 活性化’位兀線B L和Z B L等化成爲指定之預充電電壓 準。在資料存取時，於字線WL之非活性化前，完成行 擇動作。因此，實際之行恢復時間是從該字線之非活性 前開始。列系電路之重設所需要之期間之恢復期間，以 字線WL之非活性化作爲起點開始。該恢復期間利用信 COLRWACT 和 /RSTRD 確保。 因此’在過渡狀態之復原動作或恢復動作中，即使被 加資料存取完成指示（或刷新完成指示）時，亦可以在該 之復原期間或該等之恢復期間之完成後，進行下一個之 料存取’復原動作或行恢復動作不會在途中中止，可以 止資料破壞之發生。 (實施形態3) 圖1 6槪略的顯示本發明之實施形態3之半導體記憶裝 之主控制電路20之構造。該圖1 6所示之主控制電路 之構造’具有以下之部份與圖1 1所示之主控制電路20 構造不同。亦即，對後緣脈波產生電路1 24和前緣脈波 生電路1 26，施加位址變化檢測信號ATD。其他之構造 圖1 1所示之主控制電路之構造相同，在對應之部份附加 同之代表符號，而其詳細之說明則加以省略。 在該圖1 6所示之主控制電路之構造之情況時，內部動 之開始起點是經由施加位址變化檢測信號ATD，而不是 部輸出致能信號intOE或寫入致能信號/intWE。利用該 址變化檢測信號ATD之上升用來指定資料存取完成，利 312/發明說明書(補件)/92-05/92105872 被 位 m 化 該 號 施 等 資 防 置 20 之 產 與 相 作 內 位 用 40 200306570 位址變化檢測信號 ATD之下降用來指定資料存取循環開 始。 圖1 7是時序圖，用來顯示圖1 6所示之主控制電路20 之動作。由該圖1 7所示之時序圖可以明白，使用位址變化 檢測信號ATD用來代替內部輸出致能信號/int〇E或內部寫 入致能信號/intWE，圖17所示之信號波形之動作態樣，與 圖1 2所示之動作波形之動作態樣相同。 經由使用該位址變化檢測信號ATD規定記憶器循環，可 以實現完全隱藏刷新DRAM，與最常被使用作爲SRAM介 面之位址變化檢測型介面具有互換性。 資料之寫入/讀出之指定是利用與該位址信號同時並行 施加之資料存取指示（輸出致能信號0E或寫入致能信號 WE)。 圖1 8槪略的顯示用以產生位址變化檢測信號之部份之 構造。在圖1 8中，位址變化檢測信號ATD之產生是由位 址變化檢測電路1 60接受來自位址緩衝器之內部位址信號 位元A0〜A20。該位址變化檢測電路160對各個位元，檢 測其變化，當檢測到至少有1個位元之位址有變化時，就 使位址變化檢測信號ATD活性化。被設置成與各個位元對 應之位址變化檢測器，例如其構成包含有：延遲電路，用來 使位址位元Αζ延遲；和不一致檢測電路，用來接受該延遲 電路之輸出信號和位址位元Ai。以OR閘接受全部位元之 不一致檢測電路之輸出信號，用來產生位址變化檢測信號 ATD。其代替者所使用之電路構造亦可以回應最早之位址 41 312/發明說明書(補件)/92-05/92105872 200306570 變化檢測信號時，產生具有指定之時間幅度之單發之位址 變化檢測信號ATD。 刷新位址信號不施加到位址變化檢測電路1 6 0。亦即在 刷新動作時’依照刷新活性化信號/REFE，用來決定該刷 新動作開始時序。在來自外部之資料存取時，只需要檢測 外部位址信號位元之變化，根據該位址變化檢測信號，可 以避免在內部發生刷新動作和資料存取動作之競爭，用來 獲得完全隱藏刷新DRAM，所具備之介面與具有位址變化 檢測型介面之S R A Μ，具有完全之互換性。 依照上述方式之本發明之實施形態3時，使用位址變化 檢測信號ATD作爲在內部動作時序具有起點之信號，可以 實現完全隱藏刷新DRAM，與具有位址變化檢測型介面之 S R A Μ，具有互換性。 (實施形態4) 圖1 9槪略的顯示本發明之實施形態4之主控制電路之構 造。在該圖19所示之主控制電路之構造中，其與圖16所 示之主控制電路之構造具有以下之部份之不同。亦即，設 有複合AND閘170，形成與移位器127對應，用來使內部 正常列活性化信號/intRE活性化，藉以設定該設定/重設正 反器128。該複合AND閘170接受來自刷新控制電路40 之刷新活性化信號/REFE和內部正常列活性化信號 /intRE，將其輸出信號施加到移位器127之輸入節點INB。 圖19所示之主控制電路20之其他構造，與圖16所示之主 控制電路之構造相同，所以在對應之部份附加相同之代表 42 312/發明說明書(補件)/92-05/92105872 200306570 符號，而其詳細之說明則加以省略。下面將參照圖20用來 說明圖1 9所示之電路之動作。 在該圖1 9所示之主控制電路之構造中，所示之狀態是未 完成恢復動作，延遲恢復期間信號/RSTRD爲活性狀態時， 產生有位址變化檢測信號ATD。在此種狀態，來自前緣脈 波產生電路1 26之重設第1信號/RSTF，在回應位址變化檢 測信號ATD時從Η位準下降爲L位準。但是，因爲延遲恢 復期間信號/RSTRD爲L位準，所以移位器100使重設信號 /RST之活性化時序移位，在延遲復原期間信號/RSTRD成 爲Η位準後，使重設信號/RST活性化，用來重設該設定/ 重設正反器128。 在回應該重設信號/RST之活性化時，來自設定/重設正 反器128之內部正常列活性化信號/intRE被非活性化成爲 Η位準。相應地，該複合AND閘170之輸出信號成爲Η位 準。當位址變化檢測信號ATD下降，設定第1信號/STEF 變成爲活性狀態時，移位器1 27使設定信號/SET活性化， 再度的使內部正常列活性化信號/intRE活性化，執行依照 下一個之位址AD 1之資料讀出動作（資料存取爲資料讀出 之情況時）。 刷新動作時之位址變化檢測信號ATD被活性化之情況 時之動作，與先前之圖1 2所示之時序圖相同。亦即，在完 成刷新動作使刷新活性化信號/REFE非活性化後，使設定 信號/SET活性化。 因此，在該圖1 9所示之構造之情況，當在內部未完成恢 43 312/發明說明書(補件)/92-05/921 〇5 8了2 200306570 復動作（內部初期化動作）時，即使產生有位址變化檢 號A T D，亦需要在完成內部之恢復動作，使內部狀態 到初期狀態之後，才開始下一個之內部動作。 位址變化檢測信號ATD根據全部之位址信號位元 化產生。位址信號位元當然包含偏斜，因此，該位址 檢測信號ATD可以利用位址信號位元之偏斜，以短循 續的活性化。 下面所述之狀態如圖2 1所示，在使位址信號AD0 後，施加位址信號AD 1，其次以短期間使該位址信號 變化成爲位址信號 AD2。該位址信號 AD1之有效期 短，比在內部進行恢復動作之期間短。在此種情況， 複合 A N D閘1 7 0，在完成內部之復原動作和恢復動 後，依照該位址變化檢測信號ATD，使內部正常列活 信號/intRE再度活性化，可以依照下一個之位址信號 進行資料讀出動作（在施加讀出命令之情況時）。 因此，由於偏斜等，即使在以比位址變化檢測信號 之脈波幅度稍長之間隔變化位址，產生較大之位址偏 情況時，亦不會產生資料之破壞，可以確實的完成內 作，在回復到初期狀態之後，可以開始下一個之動作 用此種方式可以實現與位址偏斜無關之半導體記憶裝 (實施形態5) 圖22槪略的顯示本發明之實施形態5之半導體記憶 之主要部份之構造。在圖22中，槪略的顯示用以產生 變化檢測信號ATD之部份之構造。在該圖22中，設 312/發明說明書(補件)/92-05/92105872 測信 回復 之變 變化 環連 變化 AD1 間較 利用 作之 性化 AD2 ATD 斜之 部動 。利 置。 裝置 位址 有前 44 200306570 緣脈波產生電路1 65，在回應位址變化檢測電 出信號ATDF之上升時，用來產生單發之脈波 緣脈波產生電路1 65之輸出信號被使用作爲位 信號ATD。位址變化檢測信號ATD之活性化期 度與復原期間，亦即復原期間信號/RSTR之活 同。 圖23是時序圖，用來顯示圖22所示之位址 號產生部之動作。如圖2 3所示，在位址信號 變化之情況時，位址變化檢測電路1 62產生具 間幅度之位址變化檢測第1信號A TDF。前緣 路165在回應該位址變化檢測第1信號ATDF 輸出具有指定之時間幅度之脈波信號作爲位址 號A TD。該前緣脈波產生電路165亦可以例如 產生電路構成，在回應位址變化檢測第1信號 升時，產生單發之脈波。另外，亦可以由後緣 成，用來使位址變化檢測第1信號ATDF之後 圖24槪略的顯示使位址短循環連續之情況 序。如圖24所示，所示之情況是在施加外部位 之後，以比復原期間短之循環連續的施加位址 AD2和AD3。在此種情況，在回應該等之位址 AD2和AD3之變化時，產生位址變化檢測信號 在施加位址信號AD 1之後，位址變化檢測信號 Η位準，從施加位址信號AD4起，於經過該位 信號ATD所具有之時間幅度之後，位址變化檢 312/發明說明書(補件)/92·05/92105872
路1 6 2之輸 信號。該前 址變化檢測 間幅度之程 性化期間相 變化檢測信 EXTADD 有 有指定之時 脈波產生電 之上升時， 變化檢測信 由上升脈波 ATDF之上 延遲電路構 緣延遲。 時之動作順 址信號AD0 信號A D 1、 信號A D 1、 ATD。因此， ATD上升爲 址變化檢測 測信號ATD 45 200306570 變成爲L位準，對位址信號AD4執行資料讀出動作（當施 加資料讀出指示時）。 因此，在以短循環施加位址信號ADI、AD2和AD3，使 位址變化檢測信號ATD分別活性化之情況時，對於各個位 址信號 AD 1〜AD3，不需要確保進行復原動作和恢復動作 之時間，對位址信號AD4之存取’於通常之位址變化檢測 信號A TD之時間幅度後開始，不會對通常之資料存取造成 不良之影響，可以無視於位址之短循環，不需要進行不必 要之內部動作，和可以防止資料之破壞。 依照上述方式之本發明之實施形態5時，將位址變化檢 測信號ATD之活性化期間幅度，設定成爲大於復原期間幅 度，即使產生小於復原期間之連續短循環時，亦不會對通 常之資料存取造成任何不良之影響，可以進行高速存取。 (實施形態6) 圖2 5槪略的顯示本發明之實施形態6之主控制電路之構 造。在該圖25所示之主控制電路20中設有判定電路210， 當位址變化檢測信號ATD被活性化，利用前緣脈波產生電 路1 26使重設第1信號/RSTF被活性化時，用來判定刷新 活性化信號/REFE是否爲活性狀態。依照該判定電路2 1 0 之判定結果控制內部正常列活性化信號/intRE之活性/非 活性，選擇禁止使設定/重設正反器1 2 8之設定時序進行移 位之移位器2 0 0之移位動作。 亦即，當刷新活性化信號/REFE爲活性狀態時，位址變 化檢測信號ATD上升，在重設第1信號/RSTF被活性化之 46 312/發明說明書(補件)/92-05/92105872 200306570 情況時，在該刷新動作完成後，不實施被移位之存取。 圖25所示之主控制電路20之其他構造，與圖16所示之 主控制電路之構造相同，在對應之部份附加相同之代表符 號，而其詳細之說明則加以省略。 圖2 6顯示圖2 5所示之判定電路2 1 0之構造之一實例。 在圖2 6中，判定電路2 1 0包含有：反相器2 1 0a，用來使施 加在輸入節點INC之信號（/RSTF)進行反相；CMOS傳輸閘 2 10b’依照反相器210a之輸出信號和輸入節點INC之信號 (/RSTF)進行導通，在導通時，使施加在節點ind之信號 (/REFE)通過；反相器210c，用來使經由CMOS傳輸閘210b 施加之信號進行反相；反相器2 1 0d，用來使反相器2 1 0c 之輸出信號進行反相，將其傳達到反相器2 1 0 c之輸入；和 CMOS傳輸閘210e，在回應輸入節點INC和反相器210a之 輸出信號時進行導通，在導通時使反相器2 1 0 c之輸出信號 通過。 CMOS傳輸閘210b和21 0e互補的進行導通。CMOS傳輸 閘210b和2 10e分別在輸入節點INC之信號（/RSTF)爲Η位 準和L位準時進行導通。反相器2 1 0c和2 1 0d構成閂鎖電 路。 判定電路2 1 0更包含有：反相器2 1 0 f，用來使經由C Μ〇S 傳輸閘2 1 0 e施加之信號進行反相，藉以將信號（/ d IS F Τ)施 加到輸出節點〇U T ;和反相器2 1 0 g，用來使反相器2 1 0 f 之輸出信號進行反相，藉以傳達到反相器2 1 Of之輸入。反 相器2 1 Of和2 1 0g構成反相器閂鎖。 47 312/發明說明書(補件)/92-05/92105872 200306570 圖27是時序圖，用來顯示圖26所示之判定電路210之 動作。下面將參照圖27用來簡單的說明圖26所示之判定 電路2 1 0之動作。 當施加在輸入節點INC之重設信號/RSTF成爲L位準 時，和施加在輸入節點IND之信號/REFE爲Η位準時，在 回應重設第1信號/RSTF之下降時，CMOS傳輸閘210b成 爲非導通狀態，CMOS傳輸閘21 0e成爲導通狀態。因此， 來自輸出節點OT之判定結果信號/DIS FT變成爲Η位準。 另外一方面，當該重設第1信號/RSTF下降爲L位準時， 和刷新活性化信號/REFE爲L位準時，在回應重設第1信 號/RSTF之下降時，判定結果信號/DISFT下降爲L位準。 在該判定結果信號/D IS FT爲Η位準時，移位動作成爲有 效。另外一方面，當判定結果信號/D IS FT爲L位準時，移 位動作成爲無效，使下一個循環之被移位之存取循環消 滅。利用此種方式可以禁止不需要之短循環之存取（復原和 恢復）。 圖28顯示圖25所示之移位器200之構造之一實例。在 圖28中，移位器200包含有：反相器200a，用來使施加在 輸入節點INA之設定第1信號（/SETF)進行反相；CMOS傳 輸閘2 0 0 b，依照反相器2 0 0 a之輸出信號和輸入節點IN A 之信號（/SETF)選擇性的進行導通，在導通時傳達施加在輸 入節點INB之信號（/REFE);反相器200c，用來使通過CMOS 傳輸閘200b之信號進行反相；反相器200d，用來使反相 器200c之輸出信號進行反相，藉以傳達到反相器200c之 48 31 ：2/發明說明書(補件)/92-05/92105872 200306570 輸入；CMOS傳輸閘200e，依照施加在輸入節點INA之信 號和反相器2 0 0 a之輸出信號進行導通，在導通時傳達反相 器2 00c之輸出信號；和反相器200f和200g，用來閂鎖通 過CMOS傳輸閘200e之信號。 CMOS傳輸閘200b和200e互補式的進行導通，CMOS傳 輸閘200b在輸入節點INA之信號/(SETF)成爲Η位準時進 行導通。從反相器200f輸出移位控制信號/SHFT。 移位器200更包含有：後緣脈波產生電路200h，在回應施 加到輸入節點IN B之信號（/ R E F E)之後緣（上升）時，產生單 發之脈波信號；反相器200i，用來使移位控制信號/SHFT 進行反相；反相器200j，用來使來自判定電路2 1 0之判定 信號/DIS FT進行反相；NOR閘200k，用來接受反相器200i 之輸出信號和輸入節點INA之信號（/SETF) ; NOR閘2001， 用來接受移位控制信號/SHFT，後緣脈波產生電路200h之 輸出信號，和反相器200a之輸出信號；和NOR閘200m， 用來接受NOR閘200k和2001之輸出信號，藉以將設定信 號（/SET)輸出到輸出節點。 在該圖28所示之移位器200之構造，因爲依照判定結果 信號/DIS FT，使後緣脈波產生電路200h之輸出信號選擇性 的成爲有效/無效，所以其構造相當於在先前之圖7所示之 移位器127之構造中，利用3輸入NOR閘2001替換2輸 入 NOR 閘 127a。 圖29是時序圖，用來顯示該圖28所示之移位器200之 動作。下面將參照圖29用來簡單的說明圖28所示之移位 49 312/發明說明書(補件)/92-05/92105872 200306570 器200之動作。 當位址變化檢測信號ATD上升時，與其對應的，來自圖 25所示之前緣脈波產生電路126之重設第1信號/RSTF下 降爲L位準。這時，假想刷新活性化信號/REFT，判定結 果信號/D IS FT，和移位控制信號/SHFT爲Η位準。在此種 情況，當回應位址變化檢測信號ATD之下降時，設定第1 信號/SETF下降爲L位準。因爲移位控制信號/SHFT爲Η 位準，所以在回應該設定第1信號/SETF之下降時，設定 信號/SET下降爲L位準，用來使圖25所示之設定/重設正 反器1 2 8被設定。 下面說明當位址變化檢測信號ATD被活性化時，刷新活 性化信號/REFE成爲L位準之狀態。在此種情況，當回應 位址變化檢測信號ATD之上升時，使重設第1信號/RSTF 下降爲L位準，因此，因爲刷新活性化信號/REFE爲L位 準，所以判定結果信號/DISFT下降爲L位準。 在回應該位址變化檢測信號ATD之下降時，設定第1信 號/SETF下降爲L位準，刷新活性化信號/REFE成爲L位 準，移位控制信號/SHFT下降爲L位準。圖28所示之後緣 脈波產生電路200h，在回應該刷新活性化信號/REFE之上 升（後緣）時，產生單發之脈波信號。但是，在此種情況， 因爲判定結果信號/D IS FT爲L位準，所以反相器20 0j之輸 出信號爲Η位準，因此NOR閘2001之輸出信號成爲L位 準。因爲移位控制信號/SHFT爲L位準，所以反相器200i 之輸出信號爲Η位準，N〇R閘2 0 0 k之輸出信號亦爲L位 50 312/發明說明書(補件)/92-〇5/9210%72 200306570 準。因此，即使刷新活性化信號/REFE上升爲Η位準時， 來自該輸出節點ΟΤ之設定信號/SET亦維持在Η位準，使 下一個循環之動作狀態成爲ΝΟΡ狀態。 當刷新活性化信號/REFE上升爲Η位準，再度的產生位 址變化檢測信號ATD之情況，在回應重設第1信號/RS1TF 之下降時，使判定結果信號/D IS FT上升爲Η位準。其次， 在回應位址變化檢測信號ATD之下降時，使設定第1信號 /SETF下降爲L位準，因此，刷新活性化信號/REFE成爲Η 位準，所以移位控制信號/SHFT上升爲Η位準。因此，在 此種情況，當回應設定第1信號/SETF之下降時，使設定 信號/SET活性化，用來開始資料存取動作。 圖30槪略的顯示使用有該圖25所示之主控制電路時之 資料存取順序。下面將參照圖3 0用來說明使用有圖25所 示之主控制電路時之資料讀出時之動作。 當施加位址信號AD0時，產生位址變化檢測信號ATD， 使重設第1信號/RSTF被活性化。在此種情況，刷新活性 化信號/REFE成爲Η位準，另外，假如判定結果信號/DIS FT 爲Η位準時，在該位址變化檢測信號ATD爲Η位準之期 間，內部狀態是維持預充電狀態之ΝΟΡ狀態。 當位址變化檢測信號ATD下降爲L位準時，依照設定第 1信號/SETF使設定信號/SET活性化，因此，內部正常列 活性化信號/intRE被活性化，依照位址信號ADO執行資料 存取動作（讀出動作）。所說明之狀態是在對該位址信號 ADO進行之資料存取動作之期間中，成爲發行刷新循環信 51 312/發明說明書(補件)/92-05/921058*72 200306570 號/REFCYC之狀態。在此種情況，依照刷新循環信號 /MFCYC之發行，使圖中未顯示之刷新旗標維持活性狀態。 在位址信號AD0之後施加位址信號AD 1之情況時，位址 變化檢測信號ATD上升，指示對位址信號ADO之資料存取 循環之完成，因此重設第1信號/RSTF下降爲L位準。在 此種情況，因爲刷新活性化信號/REFE成爲Η位準，所以 依照重設第1信號/RSTF，使重設信號/RST活性化，和使 內部正常列活性化信號/in tRE非活性化。因此，在該設定 第1信號/RSTF下降爲L位準後，內部狀態成爲NOP狀態。 當重設第1信號/RSTF上升爲Η位準時，依照刷新旗標 (圖中未顯示），使刷新活性化信號/REFE活性化，用來執 行刷新動作。
在該刷新活性化信號/REFE之活性化期間中，在位址信 號從AD 1變化成爲AD2之情況，因爲位址變化檢測信號 ATD暫時下降，所以再度的上升爲Η位準。亦即，該位址 變化檢測信號ATD具有復原期間幅度之脈波幅度，在位址 信號AD 1具有循環時間比該復原期間長之情況時，依照位 址信號AD2產生位址變化檢測信號ATD。在此種情況，在 回應位址變化檢測信號ATD之上升時，使重設第1信號 /RSTF下降爲L位準。這時，因爲刷新活性化信號/REFE 爲L位準，所以判定結果信號/D IS FT下降爲L位準，用來 使移位器200之移位成爲無效。因此，即使刷新活性化信 號/REFE上升爲Η位準時，設定信號/SET亦爲Η位準，內 部狀態維持爲ΝΟΡ狀態。其次，當位址變化檢測信號ATD 52 312/發明說明書(補件)/92-05/92105872 200306570 下降爲L位準時，在回應該位址變化檢測信號ATD之下降 時，使設定信號/SET下降爲L位準，對位址信號AD2執行 資料存取。 當完成對位址信號AD2之資料存取循環後，在回應下一 個之位址變化檢測信號A TD之上升時，使判定結果信號 /DISFT上升爲Η位準。 在位址信號AD0之資料存取循環完成後，使刷新動作活 性化。位址信號AD0之資料存取循環之完成，由位址信號 AD 1之變化進行觸發。因此，在該刷新活性化期間中，當 位址變化檢測信號 ATD再度上升之情況時，該位址信號 AD 1之循環時間，形成與刷新循環時間（亦即復原期間）具 有相同之程度或比其稍長之程度，成爲與包含復原期間， 行存取期間，和恢復期間之正常循環短之循環。因此，對 該位址信號AD 1之短循環，即使在完成刷新後，亦不實施 復原動作。因此，對於對位址信號AD2之存取，可以防止 發生位址信號AD 1之復原期間之延遲，可實現高速存取。 在以上之說明中，以位址信號AD 1之循環作爲1個之循 環。但是，在該位址信號AD 1之施加期間，即使由於位址 偏斜等，如圖24所示的連續施加短循環之情況時，位址變 化檢測信號ATD之Η位準期間亦只變長該部份，同樣的， 當該等連續之短循環之完成時，就停止對各個短循環位址 之復原動作，在回應位址變化檢測信號ATD之下降時，開 始對先前之位址信號AD2之資料存取動作。 依照上述方式之本發明之實施形態6時，當刷新活性化 53 312/發明說明書(補件)/92-05/92105872 200306570 信號爲活性狀態，位址變化檢測信號上升之情況時，禁止 下一個循環之復原動作之移位，可以對正常循環之位址信 號執行存取，可以不受位址偏斜之影響的實現高速存取。 (實施形態7) 圖3 1槪略的顯示本發明之實施形態7之刷新控制電路之 構造。該圖3 1所示之刷新控制電路之構造對應到圖2所示 之刷新控制電路之構造。 在圖3 1中，刷新控制電路4 0，與圖2所不之構造同樣 的，包含有：指令信號活性化電路5 0，依照來自內部之刷 新計時器之刷新循環信號，用來使刷新旗標REFLG活性 化；判定電路6 0，在資料存取完成時，產生刷新視窗信號 REFWIN使其具有是否欲執行刷新之判定時序；和刷新活 性化電路 240，依照刷新旗標 REFLG和刷新視窗信號 REFWIN，用來產生刷新活性化信號/REFE 〇 指令信號活性化電路5 0在回應刷新活性化信號/REFE 之後緣（上升）時，使刷新旗標REFLG非活性化。刷新活性 化電路240，在刷新視窗信號REF WIN爲Η位準時和刷新 旗標REFLG爲Η位準時，使刷新活性化信號/REFE活性 化。該等之指令信號活性化電路50和刷新活性化電路240 之構造，與先前之圖4和圖2所示之構造相同。 判定電路60包含有：刷新視窗信號產生電路220，依照 內部正常列活性化信號/intRE和內部晶片致能信號 /intCE，來產生刷新視窗第1信號RFWINF ;刷新掩蔽判 定電路23 0，依照重設第1信號/RSTF和復原期間信號 54 312/發明說明書(補件)/92-05/92105872 200306570 /RSTR，用來產生刷新掩蔽信號RFMSK ;和AND閘2 3 2， 依照視窗信號RFWIN和刷新掩蔽信號RFMSK，用來產生 刷新視窗信號REFWIN。 刷新視窗產生電路3 20具有與圖5所示之構造同樣之構 造，當內部晶片致能信號/intCE爲L位準時，在回應內部 正常列活性化信號/intRE之活性化時，產生刷新視窗第1 信號RFWINF，和在內部晶片致能信號/intCE爲Η位準時， 經常將刷新視窗第1信號RFWINF設定爲Η位準。 刷新掩蔽判定電路2 3 0，具有與圖2 6所示判定電路2 1 0 同樣之構造，當施加到其輸入INC之重設第1信號/RSTF 下降爲Η位準時，假如復原期間信號/RSTR爲Η位準時， 將刷新掩蔽信號RFMSK設定爲Η位準，當重設第1信號 /RSTF從Η位準下降爲L位準時，在復原期間信號/RSTR 爲L位準時，將刷新掩蔽信號RFMSK設定爲L位準。在 該刷新掩蔽信號RFMSK爲L位準時，即使發行刷新視窗 第1信號RFWINF，亦不會發行刷新視窗信號REF WIN。 圖3 2顯示圖3 1所示之刷新控制電路4 0之動作和半導體 記憶裝置之內部狀態。下面將參照圖3 2用來說明圖3 1所 示之刷新控制電路40之動作。 當施加位址信號AD0時，位址變化檢測信號ATD上升， 因此重設第1信號RSTF成爲L位準。當該重設第1信號 /RSTF爲L位準時，假如復原期間信號/RSTR爲Η位準時， 來自刷新掩蔽判定電路23 0之刷新掩蔽信號RFMSK被設 定爲Η位準。在內部，如圖1 7所示之信號波形圖，於行 55 312/發明說明書(補件)/92-05/92105872 200306570 恢復期間結束時，使內部正常列活性化信號/intRE非活性 化。 位址變化檢測信號 ATD之活性化期間幅度具有復原期 間以上之幅度。當位址變化檢測信號ATD下降爲L位準 時，內部正常列活性化信號/intRE被活性化，因此復原期 間信號/RS TR被活性化。當經過指定期間時，復原期間信 號/RSTR上升爲Η位準，然後在經過恢復期間之後，內部 正常列活性化信號/intRE被非活性化。在回應該內部正常 列活性化信號/intRE之非活性化時，由刷新視窗產生電路 220產生視窗信號RFW INF。因爲刷新掩蔽信號RF MS K爲 Η位準，所以依照該刷新視窗第1信號RFWINF產生刷新 視窗信號REFWIN。但是，因爲刷新旗標REFLG不成立， 所以不執行刷新。 當施加位址信號AD 1時，位址變化檢測信號ATD上升 爲Η位準。在回應該位址檢測信號ATD之上升時，重設第 1信號/RSTF下降爲L位準，再度的取入復原期間信號 /RSTR和力口以輸出。在此f重情況，因爲復原期間信號/RSTR 爲Η位準，所以刷新掩蔽信號/RFMSK維持爲Η位準。依 照該位址信號AD 1，當位址變化檢測信號ATD下降爲L位 準時，復原期間信號/RSTR下降爲L位準，在內部開始記 憶單元選擇動作。在該復原期間信號/RSTR之活性狀態 時，假設施加有下一個之位址信號AD2。在此種情況，位 址信號AD 1之循環是具有時間幅度比復原期間長之短循 環。在此種情況，當回應位址變化檢測信號ATD之上升 56 312/發明說明書(補件)/92-05/92105872 200306570 時，重設第1信號/RSTF下降爲L位準，因此，復原期間 信號/RSTR爲L位準，刷新掩蔽信號/RFMSK下降爲L位 準。這時，當發行刷新循環信號/REFCYC時，刷新旗標 REFLG就被設定。 當位址信號AD 1之復原動作（和恢復動作）完成時，復原 期間信號/RSTR上升爲Η位準，和內部正常列活性化信號 /intRE上升爲Η位準。當該內部正常列活性化信號/intRE 上升爲Η位準時，再度的由刷新視窗產生電路22 0產生刷 新視窗第1信號RFW INF。但是，在此種情況，刷新掩蔽 信號/RFMSK爲L位準，該視窗信號RFWINF被掩蔽，刷 新視窗信號REF WIN維持L位準。因此，刷新活性化信號 /REFE維持非活性狀態，不執行刷新。然後，在回應位址 變化檢測信號ATD之下降時，對位址信號AD2執行資料 存取動作（讀出動作）。 當對該位址信號AD2完成資料存取動作時，重設第1信 號/RSTF下降爲L位準，刷新掩蔽信號/RFMSK上升爲Η 位準。當完成對該位址信號AD 2之資料存取時，於恢復動 作完成後，使內部正常列活性化信號/intRE上升爲Η位 準，因此產生刷新視窗第1信號RFWINF。因爲來自刷新 掩蔽判定電路2 3 0之刷新掩蔽信號/RFMSK爲Η位準，所 以依照該視窗信號RFWINF產生刷新視窗信號REFWIN。 因爲刷新旗標REFLG爲Η位準，因此，在對該位址AD2 完成資料存取動作後，執行刷新動作。 因此，經由利用該刷新掩蔽信號/RFMSK，在復原期間 57 312/發明說明書(補件)/92-05/92105872 200306570 中，當短循環時（長於位址變化檢測信號進行變化之復原期 間），在下一個之正常循環，執行資料存取，不執行刷新。 因此，在下一個之正常循環，當回應位址變化檢測信號ATD 之下降時，可以開始資料存取動作，可以防止存取循環之 劣化，可以實現高速存取。 依照上述方式之本發明之實施形態7時，當檢測到比復 原期間長之短循環時，於完成該復原（和恢復）之後，不執 行刷新，依照位址信號進行下一個之資料存取，所以可以 抑制正常循環之資料存取之劣化。 (實施形態8) 圖3 3槪略的顯示本發明之實施形態8之主控制電路2 0 之構造。在圖3 3中，對於用以產生內部正常列活性化信號 /intRE之正反器128，對移位器127之輸入節點INB施加 閘電路1 70之輸出信號，該閘電路1 70接受刷新活性化信 號/REFE和內部正常列活性化信號/intRE。 在主控制電路20設有：設定/重設正反器250，在回應來 自後緣脈波產生電路124之設定第1信號/ SETF時被設 定，和在回應行活性化信號/CDE時被重設；判定電路2 5 2， 依照來自前緣脈波產生電路126之重設第1信號/RSTF， 判定設定/重設正反器1 5 0之輸出信號之邏輯位準，藉以產 生行掩蔽信號/CLMSK ;閘電路254，用來接受前緣脈波產 生電路104之輸出信號和行掩蔽信號/CLMSK，藉以產生行 活性化信號/CDE ;和後緣延遲電路105，用來使來自閘電 路2 5 4之行活性化信號/CDE之後緣延遲，藉以產生行恢復 58 312/發明說明書(補件)/92-05/92105872 200306570 期間信號/ C O L R WA C T。該圖3 3所示之主控制電路2 0之其 他之構造，因爲與圖1 9所示之主控制電路之構造相同’所 以在對應之部份附加相同之代表符號’而其詳細之說明則 加以省略。 判定電路2 5 2具備有與圖2 6所示之判定電路同樣之構 造，在重設第1信號/RSTF之下降時，依照設定/重設正反 器2 5 0之輸出信號之邏輯位準，產生行掩蔽信號C LM S Κ。 判定電路2 5 2更在回應復原期間信號/RSTRD之上升時， 使行掩蔽信號/CLMSK被重設成爲Η位準。該判定電路252 之重設功能之實現是在圖26所示之反相器2 1 Of之輸入部 配置重設用電晶體，在回應延遲復原期間信號/RSTRD之 上升時進行導通，用來將接地電壓傳達到反相器2 1 0 f之輸 入部。 圖34是信號波形圖，用來顯示圖33所示之設定/重設正 反器2 5 0和判定電路2 5 2之動作。下面將參照圖3 4用來簡 單的說明該設定/重設正反器和判定電路2 5 2之動作。 當位址變化檢測信號ATD上升時，來自前緣脈波產生電 路126之重設第1信號/RSTF就下降爲L位準。這時，在 行活性化信號/CDE未被活性化之情況時，設定/重設正反 器2 5 0因爲維持在設定狀態，所以來自判定電路2 5 2之行 掩蔽信號/CLMSK維持L位準，因此行活性化信號/CDE維 持Η位準。因此，當復原期間信號/RSTR被非活性化時， 延遲復原期間信號/RSTRD被非活性化，藉以完成復原動 作。利用該延遲復原期間信號/RSTRD之非活性化用來使 59 312/發明說明書(補件)/92-05/92105872 200306570 判定電路2 5 2被重設，將其輸出之行掩蔽信號/CLMSK重 設成爲Η位準。 當位址變化檢測信號ATD下降爲L位準時，來自後緣脈 波產生電路124之設定第1信號/SETF就下降爲L位準， 因此設定/重設正反器250被設定。另外一方面，當產生有 位址變化檢測信號ATD，重設第1信號RSTF下降爲L位 準時，亦即在行活性化信號/CDE爲活性狀態之情況，設定 /重設正反器2 5 0成爲重設狀態’其輸出信號爲Η位準。因 此，當重該第1信號/RSTF下降爲L位準時，判定電路252 依照該設定/重設正反器2 5 0之Η位準之信號，使行掩蔽信 號/CLMSK維持爲Η位準。在此種情況，依照前緣脈波產 生電路104之輸出信號，產生行活性化信號/CD Ε。 依照設定第1信號/SETF，設定該設定/重設正反器2 5 0 ’ 在該循環中，識別是位址變化比行活性化信號/CDE之活性 化先產生，或是在行活性化信號/CDE之活性化後產生位址 變化。 當位址變化在行活性化信號/CDE之活性化之前產生之 情況時，使行活性化信號/CDE維持非活性狀態，用來使復 原期間信號/RSTR成爲Η位準，當延遲復原期間信號 /RSTRD成爲Η位準時，利用移位器1〇〇產生重設信號 /RST，使內部正常列活性化信號/intRE非活性化。因此， 在此種情況，不進行行選擇和行恢復，可以進入下一個之 位址信號之循環。 圖3 5顯示圖3 3所示之主控制電路之動作和半導體裝置 60 312/發明說明書(補件)/92-05/92105872 200306570 之狀態。下面將參照圖3 5用來說明位址信號在正常循環之 情況時之動作。 當被施加位址信號AD0時’首先位址變化檢測信號ATD 上升爲Η位準，因此，來自前緣脈波產生電路1 2 6之重設 第1信號/RSTF下降爲L位準。這時’即使行活性化信號 /CDE回復到Η位準，設定/重設正反器250亦爲重設狀態’ 輸出Η位準之信號。因此’來自判定電路2 5 2之行掩蔽信 號/CLMSK維持爲Η位準。 當位址變化檢測信號ATD下降爲L位準時，來自後緣脈 波產生電路124之設定第1信號/SETF進行下降’設定/ 重設正反器2 5 0被設定，其輸出信號變成爲L位準。依照 該位址變化檢測信號ATD之下降，對位址信號ADO進行 資料讀出動作。從復原期間信號/RSTR下降爲L位準起， 在經過指定之時間後，從前緣脈波產生電路1 04輸出單發 之脈波信號。因爲行掩蔽信號/c L M s κ爲H位準，所以行 活性化信號/CDE，依照該前緣脈波產生電路之輸出信 號成爲指定期間之L位準。利用此種方式進行行選擇動 作，藉以進行選擇記憶單元之資料之讀出。 在回應行活性化信號/CDE之下降時，行恢復期間信號 /COLRWACT成爲L位準。當行恢復期間信號/COLRWACT 上升爲Η位準，於經過指定之時間後，延遲復原期間信號 /RSTRD上升爲Η位準，完成對位址ADO之資料存取動作。 在回應該延遲復原期間信號/RSTRD之上升時，判定電路 25 2所輸出之行掩蔽信號/CLMSK被重設成爲Η位準（維持 61 312/發明說明書(補件)/92-05/92105872 200306570 Η位準）。 因此，當以正常循環施加位址信號時，掩蔽信號/CLMSK 維持Η位準，在內部執行記憶單元之列和行之選擇動作。 其次，當施加位址信號AD1時，重設第1信號RSTE下 降爲L位準。在此種情況，即使行活性化信號/CDE被活 性化，設定/重設正反器2 5 0被重設時，行掩蔽信號CLMSK 亦維持爲Η位準。 下面將參照圖3 6用來說明以短循環施加位址信號之情 況時之動作。 當施加位址信號AD0時，位址變化檢測信號ATD上升 爲Η位準，因此重設第1信號/RSTF下降爲L位準。在回 應該重設第1信號/RSTF之下降時，判定電路2 5 2取入該 設定/重設正反器25 0之輸出信號，用來產生行掩蔽信號 /CLMSK。在圖36中，所示之一實例是行掩蔽信號/ CLMSK 被設定爲Η位準之情況。 其次，當位址變化檢測信號ATD下降爲L位準時，設定 第1信號/SETF被設定爲L位準，該設定/重設正反器250 被設定，正反器2 5 0之輸出信號成爲L位準。當該位址變 化檢測信號ATD被活性化，先前之循環之內部正常列活性 化信號/in tRE被非活性化時，設定信號/SET被活性化，復 原期間信號/RSTR被活性化，執行記憶單元之列選擇、感 測，和復原動作。 在該復原動作期間中，當施加下一個之位址信號時，重 設第1信號/RSTF下降爲L位準。這時，因爲行活性化信 62 312/發明說明書(補件)/92-〇5/92105872 200306570 號/CDE尙爲非活性狀態，所以判定電路2 5 2依照正反器 25 0所輸出之L位準之信號，將行掩蔽信號/CLMSK設定 爲L位準。因此，閘電路2 5 4輸出Η位準之信號，行活性 化信號/CDE維持爲Η位準。在此種狀態，於經過後緣延 遲電路103所具有之延遲時間之後，當復原期間信號/RSTR 上升爲Η位準時，來自複合AND閘106之延遲復原期間 信號/RSTRD亦上升爲Η位準，藉以完成對位址信號AD0 之循環。因此，在該位址信號AD 0中，不進行行選擇動作， 只進行列系電路之復原和恢復。當復原期間信號/RSTRD 上升爲Η位準時，來自圖33所示之移位器100之重設信 號/RST被活性化，內部正常列活性化信號/in tRE被非活性 化。另外，判定電路25 2被重設，將行掩蔽信號/CLMSK 設定爲Η位準。 其次，位址變換檢測信號ATD下降爲L位準，設定第1 信號/SET下降爲L位準，再度的使該設定/重設正反器250 被設定。 其次，對於該位址信號AD 1，當使內部列活性化信號 /in tRE活性化時，復原期間信號/RSTR下降爲L位準，對 位址信號AD 1開始資料存取動作（讀出動作）。在經過指定 之時間後，從該前緣脈波產生電路1 04產生單發之脈波信 號。因爲行掩蔽信號/CLMSK爲重設狀態之Η位準，所以 行活性化信號/CDE被活性化，進行行選擇動作。其次，當 經過後緣延遲電路1 05所具有之延遲時間之後，行恢復期 間信號/COLRWACT上升爲Η位準，因此延遲復原期間信 63 312/發明說明書(補件)/92-05/92105872 200306570 號/RSTRD上升爲Η位準，完成位址信號ad 1之資料之存 取（資料讀出）。 在行活性化之前，位址信號之變化爲短循環之情況時， 經由禁止行選擇動作，下一個存取可以不要等候行選擇和 行恢復期間，可以依照內部正常列活性化信號，以較快之 時序，對下一個之位址進行資料存取。 依照上述方式之本發明之實施形態8時，在復原期間中 位址信號有變化之情況，不進行下一個之行選擇和行復 原，在復原期間之結束時，完成該位址之循環，可以以較 快之時序轉移到短循環後之正常循環。 (其他之構造） 在上述之說明中，位址信號由20個位元A0〜A20構成。 但是，該位址信號位元之數目亦可以爲任意之數目，依照 記憶器之記憶容量進行適當之決定。另外，輸入/輸出資料 之位元數亦不只限於1 6位元。亦可以進行3 2位元之資料 之輸入/輸出。 依照上述方式之本發明時，構建成在刷新動作和資料存 取動作之整合時，於一方之動作完成後，再執行另外一方 之動作，所以不會產生資料之破壞，可以正確的進行資料 存取。另外，對外部可以完全隱蔽刷新動作，可以實現完 全隱藏刷新DRAM，對SRAM介面具有互換性。 雖然上面已經詳細的說明本發明，但宜瞭解上述之說明 只作舉例之用而無意用來限制本發明，本發明之精神和範 圍只由所附之申請專利範圍限制。 64 312/發明說明書(補件)/92-05/92105872 200306570 【圖式簡單說明】 圖1爲槪略顯示本發明之實施形態1之半導體記憶裝置 之全體之構造圖。 圖2爲顯示圖1所示之刷新控制電路之構造圖。 圖3爲顯示圖2所示之刷新控制電路之動作之波形圖。 圖4爲顯示圖2所示之指令信號活性化電路之構造之一 實例的圖。 圖5爲顯示圖2所示之判定電路之構造之一實例的圖。 圖6爲槪略顯示本發明之實施形態1之主控制電路之主 要部份之構造圖。 圖7爲顯示圖6所示之移位器之構造之一實例的圖。 圖8 A和圖8 B爲顯示圖7所示之移位器之動作之信號波 形圖。 圖9爲顯示本發明之實施形態1之半導體記億裝置之動 作的時序圖。 圖1 0爲槪略顯示本發明之實施形態1之半導體記憶裝置 之主控制電路之主要部份之構造圖。 圖1 1爲槪略顯示本發明之實施形態2之主控制電路之構 造圖。 圖1 2爲顯示圖1 1所示之刷新控制電路和主控制電路之 動作的時序圖。 圖1 3爲槪略顯示本發明之實施形態2之半導體記憶裝置 之主要部份之構造圖。 圖1 4爲顯示圖1 3所示之電路之動作的信號波形圖。 65 312/發明說明書(補件)/92-05/92105872 200306570 圖1 5爲顯示圖1 3所示記憶單元陣列部之動作的信號波 形圖。 . 圖1 6爲槪略顯示本發明之實施形態3之半導體記憶裝置 ^ 之主要部份之構造圖。 ’ 圖1 7爲顯示圖1 6所示之電路之動作的時序圖。 圖1 8爲槪略顯示本發明之實施形態3之用以產生位址變 化檢測信號之部份之構造圖。 圖1 9爲槪略顯示本發明之實施形態4之半導體記憶裝置 之主要部份之構造圖。 φ 圖20爲顯示圖19所示之電路之動作的時序圖。 圖2 1爲槪略顯示本發明之實施形態4之半導體記憶裝置 之動作的時序圖。 圖22爲槪略顯示本發明之實施形態5之半導體記億裝置 之主要部份之構造圖。 圖23爲顯示圖22所示之電路之動作的信號波形圖。 圖24爲顯示本發明之實施形態5之半導體記憶裝置之動 作的時序圖。 · 圖25爲槪略顯示本發明之實施形態6之半導體記憶裝置 之主要部份之構造圖。 圖26爲顯示圖25所示之判定電路之構造之一實例圖。 圖2 7爲顯示圖2 6所示之判定電路之動作的時序圖。 圖28爲顯不圖25所示之移位器之構造之一實例圖。 圖29爲顯示圖28所示之移位器之動作的時序圖。 圖30爲顯示本發明之實施形態6之半導體記憶裝置之動 66 312/發明說明書(補件)/92-05/92105872 200306570 作的時序圖。 圖3 1爲槪略顯示本發明之實施形態7之半導體記憶裝置 之主要部份之構造圖。 圖3 2爲顯示圖3 1所示之電路之動作的時序圖。 圖3 3爲槪略顯示本發明之實施形態8之半導體記憶裝置 之主要部份之構造圖。 圖3 4爲顯示圖3 3所示之判定電路之動作的時序圖。 圖35爲顯示圖34所示之電路之動作的時序圖。 圖3 6爲顯示圖3 3所示之半導體記憶裝置之短循環時之 動作的時序圖。 (元件符號說明） 1 半 導 體 記 憶 裝 置 11 下 位 位 元 組 資 料端子群 12 上 位 位 元 組 資 料端子群 20 主 控 制 電 硌 21 行 位 址 緩 衝 器 22 列 位 址 緩 衝 器 23 行 解 碼 器 24 列 解 碼 α,α 益 25 感 測 放 大 器 /輸入輸出控制電路 26 記 憶 單 元 陣 列 27 下 位 輸 入 緩 衝 器 28 下 位 輸 出 緩 衝 器 29 上 位 輸 入 緩 衝 器 312/發明說明書(補件)/92-〇5/921 〇5872 67 200306570 30 上位輸出緩衝器 40 刷新控制電路 41 N A N D電路 42 反相器 43 延遲電路 44 N A N D電路 45 正反器 48 緩衝器電路 49 延遲電路 50 指令信號活性化電路 5 1 計時器電路 52 正反器 55 N A N D電路 56 反相器 57 反相器 58 延遲電路 60 判定電路 62 反相器 64 延遲電路 66 AND電路 68 〇R電路 90 複合AND閘 92 列系控制電路 94 行系控制電路 312/發明說明書(補件)/92·05/92105 872
68 200306570 100 移位器 1 0 1、1 ο 4 前緣脈波產生電路 1 0 2、1 0 3、1 0 5 後緣延遲電路 106 複合AND閘 122 複合AND閘 124 後緣脈波產生電路 126 前緣脈波產生電路 127 移位器 127a、 127c、 127d、 127f、 127g、 127h 反相器 127b、1 27e CMOS 傳輸閘 1 27i NOR 閘 127j NOR 閘 127k N〇R電路 127m 後緣脈波產生電路 128 設定/重設正反器 128a、128b NAND 閘 13 0 位元線等化電路 · 132 感測放大器 134 行選擇閘 140 位址閂鎖 141 多工器 142 列解碼電路 143 字線驅動電路 151 閘電路 69
312/發明說明書(補件)/92-05/92105872 200306570 152 列 解 碼控制電路 153 位 元 線等化控制電路 154 字 線 控制電路 155 感 測 控制電路 156 行 系 控制電路 160 位 址 變化檢測電路 162 位 址 變化檢測電路 165 刖 緣 脈波產生電路 170 複 合 AND閘 200 移 位 器 200a、 200c 200d 、 200f 、 200g 200b、 200e CMOS傳輸閘 200k NOR 電路 2001 NOR 閘 2 0 0m NOR 閘 210 判 定 電路 210a、 210c 210d 、 210f ' 210g 210b、 210e C Μ〇S傳輸閘 220 刷 新 視窗產生電路 230 刷 新 掩蔽判定電路 240 刷 新 活性電路 250 設 定 /重設正反器 252 判 J—^7 疋 電路 254 閘 電 路 200i、 312/發明說明書(補件)/92-05/92105872 200j 反相器 反 相器 70 200306570 /CE 晶 片 致 能 信 號 /WE 寫 入 致 能 信 號 /LB 下 位 位 元 組 致 能 信 號 /UB 上 位 位 元 組 致 能 信 號 /0E 輸 出 致 能 信 號 DQ0 〜DQ 1 5 資料 A 0〜 A 6 位 址 位 元 e x t A 7〜e x t A 2 0外部位址信號位元 A 7〜A 2 0 內部列位址信號位元 IOP 內部資料匯流排 /mtCE 內部晶片致能信號 /mtRE 內部列活性化信號 /REFE 刷新活性化信號 REFLG 刷新旗標 REFWIN刷新視窗信號 φ A 1、φ A 2 輸出信號 /REFSF 輸出信號 /REFCYC 刷新循環信號 /intWE 內部寫入致能信號 /intOE 內部輸出致能信號 /SETF 信號 /SHIFT 信號 /SETF 輸出信號 /SET 信號 312/發明說明書(補件)/92-05/92105872 200306570 INA、INB 輸- 入1 節! 點 OT 輸 出 節 點 /RACT 輸 出 信 號 COLRWACT 行1 丨灰復3 朗ί 間信號 /RSTRD 延 遲 復 原 期 間 信 號 /CDE 行 活 性 化 信 號 MC 記 憶 單 元 MQ 記 憶 單 元 電 晶 體 BL ^ ZBL 位元線 VBL 電 壓 IO/ZIO 內 部 資 料 線 AD 位 址 信 號 RA 內 部 列 位 址 信 號 RAL 位 址 閂 鎖 指 示 信 號 RX 字 線 驅 動 時 序 信 號 BLEQ 位 元 線 等 化 指 示 信號 RAD 列 位 址 解 碼 致 能 信號 WL 字 線 MT 存 取 電 晶 體 SL 儲 存 節 點 SN 電 位 ATDF 位 址 變 化 檢 測 第 1信號 OUT 輸 出 節 點 DISFT 判 定 結 果 信 號 312/發明說明書(補件)/92-05/92105 872
72 200306570 /SHFT 移位控制信號 /SET 設定信號 /RSTF 重設第1信號 /RSTR 恢復期間信號 RFWINF恢復視窗信號 RFMSK 刷新掩蔽信號 ATD 位址變化檢測信號 /CLMSK行掩蔽信號 312/發明說明書(補件)/92-05/92105872