CN102655023B - 用于半导体存储器件的刷新控制电路及方法 - Google Patents

用于半导体存储器件的刷新控制电路及方法 Download PDF

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Abstract

本发明提供了用于半导体存储器件的刷新控制电路及方法。本发明提供一种半导体存储器件，包括：刷新计数器，其响应于在激活模式下被使能的激活模式信号而对刷新信号计数和输出刷新地址；外部地址输入缓冲器，其响应于在外部地址刷新模式下被使能的模式选择信号而缓冲外部地址以输出内部地址；地址选择器，其响应于刷新信号和模式选择信号，在正常刷新模式下输出来自刷新计数器的刷新地址作为选择行地址，而在外部地址刷新模式下输出来自外部地址输入缓冲器的内部地址作为选择行地址；以及行地址译码器，其通过将选择行地址译码来产生用于顺序地访问字线的行地址选择信号。

Description

用于半导体存储器件的刷新控制电路及方法
技术领域
本发明的示例性实施例涉及一种半导体存储器件，更具体而言，涉及一种用于半导体存储器件的刷新控制电路及方法。
背景技术
例如动态随机存取存储器(DRAM)器件的半导体器件包括多个单位单元，每个单位单元具有一个晶体管和一个电容器，数据被预先储存在电容器中。然而，由于在存储器件中形成于半导体衬底之上的电容器未完全与其周围断开电连接，因此储存在电容器中的数据可能被放电，由此不能保持数据。简言之，产生了泄漏电流并且可能损坏存储器单元的数据。为了解决此问题，存储器件定期执行刷新操作以保持储存在电容器中的电荷。
具有刷新操作模式的存储器件基于外部命令在顺序地改变内部地址的同时执行刷新操作。换言之，当存储器件基于外部命令进入刷新操作模式时，被选中作为行地址的存储器单元的字线在预定时间段顺序地增加。储存在与选中字线相对应的电容器中的电荷由感测放大器放大，然后被再次储存在电容器中。经过一系列刷新操作，储存的数据在未受损的情况下被保持。
图1是说明常见的用于控制刷新操作的半导体存储器件的框图。
如图所示，常见的用于控制刷新操作的半导体存储器件100包括命令发生器110、刷新计数器120、行地址译码器130和单元阵列140。
命令发生器110响应于时钟CLK而将从半导体存储器件外部输入的外部命令CSB、RASB、CASB和WEB译码，以产生内部命令REF和ACTMD。在此，外部命令“CSB”表示芯片选择信号，外部命令“RASB”表示行地址选通信号。外部命令“CASB”表示列地址选通信号，外部命令“WEB”表示写入使能信号。此外，内部命令“REF”表示刷新信号，内部命令“ACTMD”表示激活模式信号。
刷新计数器120响应于从命令发生器110输出的激活模式信号ACTMD而对刷新信号REF计数，并输出刷新地址RA<0:N>以使单元阵列140中所有的字线被顺序地访问。
行地址译码器130将在刷新操作模式期间由刷新计数器120产生的刷新地址RA<0:N>译码，并产生用于选择行地址的行地址选择信号BX_ADD以执行刷新操作。
单元阵列140通过基于行地址选择信号BX_ADD执行刷新操作来保持储存的电荷，由此防止数据丢失。
在下文中，结合图1来描述常见的用于控制半导体存储器件的刷新操作的方法。
首先，命令发生器110将激活模式信号ACTMD使能。在此，刷新计数器120响应于从命令发生器110输出的激活模式信号ACTMD而对刷新信号REF计数，并输出刷新地址RA<0:N>。行地址译码器130将从刷新计数器120输出的刷新地址RA<0:N>译码，并产生用于选择行地址的行地址选择信号BX_ADD以执行刷新操作。因此，单元阵列140通过响应于行地址选择信号BX_ADD执行刷新操作来保持储存的电荷，并防止数据丢失。在此，以一个刷新行周期时间tRFC来执行刷新操作。
然而，常见的刷新方法所具有的缺点在于其不能改变所产生的噪声量，这是因为刷新地址的顺序难以改变。具体地，由于刷新操作是在基于测试模式期间所有单元都具有相同的保留时间这一假设下的平均保留时间所确定的时间段执行的，因此保留时间不够的单元会损失其中储存的数据。这是因为，保留时间不够的单元需要以更短的刷新时间段来执行刷新操作，但常见的刷新方法是根据基于所述平均保留时间所确定的时间段来执行刷新操作。
发明内容
本发明的示例性实施例针对一种用于半导体存储器件的刷新控制电路及方法，其能够在测试模式下通过基于外部地址执行刷新操作并改变刷新地址的顺序来改变所产生的噪声量。刷新控制电路及方法对于单元筛选是有帮助的。
根据本发明的一个示例性实施例，一种半导体存储器件包括：刷新计数器，所述刷新计数器被配置为响应于在激活模式下被使能的激活模式信号而对刷新信号计数并输出刷新地址；外部地址输入缓冲器，所述外部地址输入缓冲器被配置为响应于在外部地址刷新模式下被使能的模式选择信号来缓冲外部地址并输出内部地址；地址选择器，所述地址选择器被配置为响应于刷新信号和模式选择信号，在正常刷新模式下输出从刷新计数器传送来的刷新地址作为选择行地址、并在外部地址刷新模式下输出从外部地址输入缓冲器传送来的内部地址作为选择行地址；以及行地址译码器，所述行地址译码器被配置为通过将选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。
根据本发明的另一个示例性实施例，一种在半导体存储器件中控制刷新操作的方法；包括以下步骤：响应于在激活模式下被使能的激活模式信号而对刷新信号进行计数并输出刷新地址；响应于在外部地址刷新模式下被使能的模式选择信号来缓冲外部地址并输出内部地址；响应于刷新信号和模式选择信号，在正常刷新模式下输出刷新地址作为选择行地址，而在外部地址刷新模式下输出内部地址作为选择行地址；以及通过将选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。
附图说明
图1是说明常见的用于控制刷新操作的半导体存储器件的框图。
图2是说明根据本发明的一个示例性实施例的用于控制刷新操作的半导体存储器件的框图。
图3A是图2所示的地址选择器260的框图，图3B是图2所示的地址选择器260的详细电路图。
图4是图2所示的模式选择信号发生器230的详细电路图。
图5是图2所示的地址缓冲器控制器240的详细电路图。
图6是说明根据本发明的一个示例性实施例的半导体存储器件的刷新操作控制方法的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
图2是说明根据本发明的一个示例性实施例的用于控制刷新操作的半导体存储器件的框图。
如图所示，用于控制刷新操作的半导体存储器件200包括命令发生器210、刷新计数器220、模式选择信号发生器230、地址缓冲器控制器240、外部地址输入缓冲器250、地址选择器260、行地址译码器270和单元阵列280。
命令发生器210响应于时钟CLK而将从半导体存储器件外部输入的外部命令CSB、RASB、CASB和WEB译码，以产生内部命令REF、ACTMD、ACT和TREFADD。在此，外部命令“CSB”表示存储器半导体芯片选择信号，外部命令“RASB”表示行地址选通信号，并且外部命令“RASB”用作将DRAM器件的操作初始化的芯片使能信号。外部命令“CASB”表示列地址选通信号，并且外部命令“CASB”指示列地址是否被施加给DRAM器件。外部命令“WEB”表示写入使能信号，并且外部命令“WEB”决定是否写入或读取数据。
此外，在内部命令之中，内部命令“REF”表示刷新信号，内部命令“ACTMD”表示激活模式信号。内部命令“ACT”表示使能持续时间建立信号。内部命令“TREFADD”表示测试模式信号。刷新信号REF是在刷新操作期间被使能的信号，激活模式信号ACTMD是在半导体存储器件的激活模式期间被使能的信号。测试模式信号TREFADD是在测试模式期间被使能的信号。使能持续时间建立信号ACT是在半导体存储器件的激活模式中输入激活命令时被使能至逻辑低电平预定持续时间的脉冲信号。
刷新计数器220响应于从命令发生器210输出的激活模式信号ACTMD而对刷新信号REF计数，并输出刷新地址ROW<0:N>以使单元阵列280中所有的字线被顺序地访问。
模式选择信号发生器230基于命令发生器210所提供的测试模式信号TREFADD，以及从外部地址EXT_ADDR<0:N>产生的内部地址A<0:N>的特定比特、例如第一内部地址A<0>，来产生用于确定是否进入外部地址刷新模式的模式选择信号SEL。根据本发明的一个示例性实施例，可以利用半导体存储器件的模式寄存器组(MRS)来形成模式选择信号发生器230。在此，外部地址刷新模式是在进入测试模式之后通过接收外部地址来执行刷新操作的模式。
地址缓冲器控制器240响应于缓冲器控制信号BF_CTRL以及由模式选择信号发生器230提供的模式选择信号SEL来输出用于将外部地址输入缓冲器250使能的缓冲器使能信号BF_EN。在此，缓冲器使能信号BF_EN在正常刷新模式下将外部地址输入缓冲器250禁止。
外部地址输入缓冲器250根据从地址缓冲器控制器240输出的缓冲器使能信号BF_EN的接收而被使能，并且通过收外部地址EXT_ADDR<0:N>来输出内部地址A<0:N>。
地址选择器260响应于从模式选择信号发生器230输出的模式选择信号SEL、从命令发生器210输出的刷新信号REF和使能持续时间建立信号ACT，在正常刷新模式下输出从刷新计数器220传送来的刷新地址ROW<0:N>作为选择行地址RA<0:N>，并在测试模式下输出从外部地址输入缓冲器250传送来的内部地址A<0:N>作为选择行地址RA<0:N>。
行地址译码器270将从地址选择器260输出的选择行地址RA<0:N>译码，并产生行地址选择信号BX_ADD。
单元阵列280通过基于行地址选择信号BX_ADD执行刷新操作来保留储存的电荷，由此防止数据丢失。
图3A是图2所示的地址选择器260的框图。
参见图3A，根据本发明的一个示例性实施例的地址选择器260包括第一选择信号发生单元320、第二选择信号发生单元340和选择行地址输出单元360。
第一选择信号发生单元320接收模式选择信号SEL、使能持续时间建立信号ACT和刷新信号REF，并产生第一选择信号ACTREF。第一选择信号ACTREF是用于输出从外部地址输入缓冲器250输出的内部地址A<0:N>作为选择行地址RA<0:N>的信号。
第二选择信号发生单元340接收模式选择信号SEL和刷新信号REF，并产生第二选择信号REFT。第二选择信号REFT是用于输出从刷新计数器220输出的刷新地址ROW<0:N>作为选择行地址RA<0:N>的信号。
选择行地址输出单元360包括第一选择元件362、第二选择元件364和锁存元件366。第一选择元件362响应于第一选择信号ACTREF的使能而输出内部地址A<0:N>。第二选择元件364响应于第二选择信号REFT的使能而输出刷新地址ROW<0:N>。锁存元件366锁存第一选择元件362的输出或第二选择元件364的输出，并将其输出作为选择行地址RA<0:N>。
图3B是图2所示的地址选择器260的具体电路图。
参见图3B，根据本发明的一个示例性实施例的第一选择信号发生单元320包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2和反相器链INV_CH。
第一反相器INV1将模式选择信号SEL反相并将反相的模式选择信号输出至节点B。第一或非门NOR1对节点B的信号和刷新信号REF执行逻辑操作，并输出结果。反相器链INV_CH将第一或非门NOR1的输出延迟预定的时间。第二或非门NOR2对节点B的信号和反相器链INV_CH的输出执行逻辑操作，并输出结果。第一与非门NAND1对第二或非门NOR2的输出和刷新信号REF执行逻辑操作，并输出结果。第二与非门NAND2对第一与非门NAND1的输出和使能持续时间建立信号ACT执行逻辑操作。第二反相器INV2和第三反相器INV3对第二与非门NAND2的输出进行缓冲，并最终输出第一选择信号ACTREF。
根据本发明的一个示例性实施例的第一选择信号发生单元320响应于使能持续时间建立信号ACT而将第一选择信号ACTREF使能，所述使能持续时间建立信号ACT是在半导体存储器件的激活模式下输入激活命令时以预定的持续时间被使能至逻辑低电平的脉冲信号。因此，半导体存储器件可以在激活模式的初期利用内部地址A<0:N>来执行外部地址刷新操作。
此外，根据本发明的一个示例性实施例的第一选择信号发生单元320响应于被禁止为逻辑高电平的使能持续时间建立信号ACT以及被禁止至逻辑低电平的模式选择信号SEL而将第一选择信号ACTREF禁止。此外，当模式选择信号SEL被使能至逻辑高电平、即处在外部地址刷新模式下时，第一选择信号发生单元320响应于刷新信号REF而选择性地将第一选择信号ACTREF使能。因此，在外部地址刷新模式下，第一选择信号发生单元320可以利用内部地址A<0:N>来执行外部地址刷新操作。
第二选择信号发生单元340包括第三与非门NAND3和第四反相器INV4。第三与非门NAND3和第四反相器INV4对模式选择信号SEL的反相信号即节点B的信号以及刷新信号REF执行“与”操作，并最终输出第二选择信号REFT。
根据本发明的一个示例性实施例的第二选择信号发生单元340在模式选择信号SEL被禁止至逻辑低电平的正常刷新模式下响应于刷新信号REF选择性地将第二选择信号REFT使能。另外，在模式选择信号SEL被使能至逻辑高电平的外部地址刷新模式下，不管刷新信号REF的逻辑电平如何，根据本发明的一个示例性实施例的第二选择信号发生单元340响应于节点B的信号——为逻辑低电平并被输出至第三与非门NAND3——而始终将第二选择信号REFT禁止为逻辑低电平并输出被禁止的第二选择信号REFT。因此，可以利用从刷新计数器220输出的刷新地址ROW<0:N>在正常刷新模式下执行正常刷新操作。
选择行地址输出单元360的第一选择元件362包括根据第一选择信号ACTREF而被导通/关断的第一传输门TG1。选择行地址输出单元360的第二选择元件364包括根据第二选择信号REFT而被导通/关断的第二传输门TG2。选择行地址输出单元360的锁存元件366包括第一反相器锁存器INV_LAT1和第五反相器INV5，并锁存第一选择元件362的输出和第二选择元件364的输出。
图4是图2所示的模式选择信号发生器230的详细电路图。
参见附图，根据本发明的一个示例性实施例的模式选择信号发生器230包括第三传输门TG3、第二反相器锁存器INV_LAT2和第六反相器INV6。
第三传输门TG3响应于测试模式信号TREFADD来传送从外部地址输入缓冲器250输出的第一内部地址A<0>。第二反相器锁存器INV_LAT2和第六反相器INV6锁存第三传输门TG3的输出信号，并输出模式选择信号SEL。
此外，根据本发明的一个示例性实施例的模式选择信号发生器230还可以包括晶体管NM，所述晶体管NM响应于复位信号RESETB而将模式选择信号SEL初始化。
如上所述，当测试模式信号TREFADD被使能至逻辑高电平时，根据本发明的一个示例性实施例的模式选择信号发生器230输出所接收的内部地址<A:0>作为模式选择信号SEL。
图5是图2所示的地址缓冲器控制器240的详细电路图。
参见图5，根据本发明的一个示例性实施例的地址缓冲器控制器240包括第三或非门NOR3和第七反相器INV7，并对缓冲器控制信号BF_CTRL以及从模式选择信号发生器230输出的模式选择信号SEL执行“或”操作。
缓冲器控制信号BF_CTRL在正常刷新模式下被禁止至逻辑低电平，并将外部地址输入缓冲器250禁止。因此，当在正常刷新模式下缓冲器控制信号BF_CTRL和模式选择信号SEL都被禁止为逻辑低电平时，地址缓冲器控制器240输出逻辑低电平的缓冲器使能信号BF_EN。另一方面，当模式不为激活模式时，缓冲器控制信号BF_CTRL被使能至逻辑高电平。因此，地址缓冲器控制器240输出逻辑高电平的缓冲器使能信号BF_EN，而无论模式选择信号SEL如何。此外，在外部地址刷新模式下，因为模式选择信号SEL被使能至逻辑高电平，因此无论缓冲器控制信号BF_CTRL的逻辑电平如何，地址缓冲器控制器240都输出逻辑高电平的缓冲器使能信号BF_EN。
图6是根据本发明的一个示例性实施例的半导体存储器件的刷新操作控制方法的时序图。
在下文中，将结合图2至图6来描述在根据本发明的一个示例性实施例制造的半导体存储器件中控制刷新操作的方法。
首先，在正常刷新模式下，命令发生器210将从外部输入的外部命令CSB、RASB、CASB和WEB译码，并将测试模式信号TREFADD禁止为逻辑低电平，以及将模式选择信号SEL禁止为逻辑低电平。
第一选择信号发生单元320响应于逻辑高电平的使能持续时间建立信号ACT以及逻辑低电平的模式选择信号SEL而将第一选择信号ACTREF禁止为逻辑低电平并输出被禁止的第一选择信号。同时，当模式选择信号SEL处于逻辑低电平时，第二选择信号发生单元340响应于刷新信号REF而选择性地将第二选择信号REFT使能并输出被使能的第二选择信号。
随后，当用于刷新操作的刷新信号REF被使能至逻辑高电平时，第二选择信号REFT也被使能至逻辑高电平。因此，选择行地址输出单元360的第二选择元件364被使能，并选择从刷新计数器220输出的刷新地址ROW<0:N>且将其输出作为选择行地址RA<0:N>。行地址译码器270通过将选择行地址RA<0:N>译码来产生行地址选择信号BX_ADD，单元阵列280响应于行地址选择信号BX_ADD来执行正常刷新操作。
然后，命令发生器210通过响应于时钟CLK将从外部输入的外部命令CSB、RASB、CASB和WEB译码而将测试模式信号TREFADD使能到逻辑高电平。在接收到逻辑高电平的测试模式信号TREFADD时，通过将接收到的第一内部地址A<0>锁存而传送模式选择信号SEL。在此，由于模式选择信号SEL被使能至逻辑高电平，因此单位单元进入外部地址刷新模式。
由于模式选择信号SEL被使能至逻辑高电平，因此地址缓冲器控制器240将缓冲器使能信号BF_EN使能并输出，无论缓冲器控制信号BF_CTRL的逻辑电平如何。此外，第二选择信号发生单元340将第二选择信号REFT禁止为逻辑低电平并始终输出被禁止的第二选择信号，无论刷新操作如何。同时，当模式选择信号SEL被使能至逻辑高电平时，第一选择信号发生单元320响应于刷新信号REF而选择性地将第一选择信号ACTREF使能。
随后，当用于刷新操作的刷新信号REF被使能至逻辑高电平时，第一选择信号发生单元320将第一选择信号ACTREF使能至逻辑高电平预定持续时间。
因此，选择行地址输出单元360的第一选择元件362被使能，因此其选择经由外部地址输入缓冲器250从外部输入的内部地址A<0:N>，并输出选择行地址RA<0:N>。行地址译码器270通过将选择行地址RA<0:N>译码来产生行地址选择信号BX_ADD，并且响应于行地址选择信号BX_ADD来执行外部地址刷新操作。
根据上述的本发明的技术，半导体存储器件利用从刷新计数器220输出的刷新地址ROW<0:N>在正常刷新模式下执行刷新操作，并且通过不接收从刷新计数器输出的外部地址而是使用从外部输入的外部地址在外部地址刷新模式下执行刷新操作。
上述的本发明的技术能够通过在测试模式下基于外部地址执行刷新操作并改变刷新地址的顺序来改变所产生的噪声量。因此，本发明的技术对于单元筛选是有帮助的。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当理解的是，在不脱离本发明的主旨和范围的情况下可以进行各种改变和修改。

Claims (16)

1.一种半导体存储器件，包括：
刷新计数器，所述刷新计数器被配置为响应于在激活模式下被使能的激活模式信号而对刷新信号计数并输出刷新地址；
外部地址输入缓冲器，所述外部地址输入缓冲器被配置为响应于在外部地址刷新模式下被使能的模式选择信号而缓冲外部地址并输出内部地址，所述外部地址刷新模式是在进入测试模式之后通过接收外部地址来执行刷新操作的模式；
地址选择器，所述地址选择器被配置为响应于所述刷新信号和所述模式选择信号，在正常刷新模式下输出从所述刷新计数器传送来的所述刷新地址作为选择行地址，在所述外部地址刷新模式下输出从所述外部地址输入缓冲器传送来的所述内部地址作为所述选择行地址；以及
行地址译码器，所述行地址译码器被配置为通过将所述选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。
2.如权利要求1所述的半导体存储器件，还包括：
命令发生器，所述命令发生器被配置为通过响应于时钟将外部命令译码来产生所述刷新信号、所述激活模式信号和测试模式信号；以及
模式选择信号发生器，所述模式选择信号发生器被配置为响应于由所述命令发生器提供的所述测试模式信号而输出所述内部地址的特定比特作为所述模式选择信号。
3.如权利要求2所述的半导体存储器件，其中，所述模式选择信号发生器包括：
传输门单元，所述传输门单元响应于所述测试模式信号来传送从所述外部地址输入缓冲器输出的所述内部地址的预定比特；以及
锁存单元，所述锁存单元锁存所述传输门单元的输出信号，并输出被锁存的输出信号作为所述模式选择信号。
4.如权利要求1所述的半导体存储器件，还包括：
地址缓冲器控制器，所述地址缓冲器控制器被配置为响应于所述模式选择信号和缓冲器控制信号而输出用于将所述外部地址输入缓冲器使能或禁止的缓冲器使能信号，
其中，所述缓冲器使能信号在所述正常刷新模式下将所述外部地址输入缓冲器禁止。
5.如权利要求4所述的半导体存储器件，其中，所述地址缓冲器控制器包括：
逻辑门单元，所述逻辑门单元对所述模式选择信号和所述缓冲器控制信号执行“与”操作。
6.如权利要求1所述的半导体存储器件，其中，所述地址选择器包括：
第一选择信号发生单元，所述第一选择信号发生单元响应于所述模式选择信号、作为在激活模式下被使能的脉冲信号的使能持续时间建立信号、以及所述刷新信号而产生第一选择信号，所述第一选择信号用于将从所述外部地址输入缓冲器输出的所述内部地址输出作为所述选择行地址；
第二选择信号发生单元，所述第二选择信号发生单元响应于所述模式选择信号和所述刷新信号而产生第二选择信号，所述第二选择信号用于将从所述刷新计数器输出的所述刷新地址输出作为所述选择行地址；以及
选择行地址输出单元，所述选择行地址输出单元响应于所述第一选择信号和所述第二选择信号而输出所述内部地址或所述刷新地址作为所述选择行地址。
7.如权利要求6所述的半导体存储器件，其中，在所述模式选择信号被使能的所述外部地址刷新模式下，
所述第一选择信号发生单元响应于所述刷新信号和所述使能持续时间建立信号而选择性地将所述第一选择信号使能；并且
所述第二选择信号发生单元将所述第二选择信号禁止。
8.如权利要求6所述的半导体存储器件，其中，在所述模式选择信号被禁止的所述正常刷新模式下，
所述第一选择信号发生单元将所述第一选择信号禁止，并且
所述第二选择信号发生单元响应于所述刷新信号而选择性地将所述第二选择信号使能。
9.如权利要求6所述的半导体存储器件，其中，所述第一选择信号发生单元包括：
第一逻辑门，所述第一逻辑门用于将所述模式选择信号反相并将被反相的模式选择信号输出至节点；
第二逻辑门，所述第二逻辑门对所述节点的信号和所述刷新信号执行“或非”操作；
反相器链，所述反相器链用于将所述第二逻辑门的输出延迟预定的时间；
第三逻辑门，所述第三逻辑门用于对所述节点的信号和所述反相器链的输出执行“或非”操作；
第四逻辑门，所述第四逻辑门用于对所述第三逻辑门的输出和所述刷新信号执行“与非”操作；
第五逻辑门，所述第五逻辑门用于对所述第四逻辑门的输出和所述使能持续时间建立信号执行“与非”操作；以及
第六逻辑门，所述第六逻辑门用于缓冲所述第五逻辑门的输出并输出操作结果值作为所述第一选择信号。
10.如权利要求6所述的半导体存储器件，其中，所述第二选择信号发生器包括：
逻辑门，所述逻辑门用于对所述刷新信号和被反相的所述模式选择信号执行“与操作”。
11.如权利要求6所述的半导体存储器件，其中，所述选择行地址输出单元包括：
第一选择元件，所述第一选择元件响应于所述第一选择信号的使能而输出所述内部地址；
第二选择元件，所述第二选择元件响应于所述第二选择信号的使能而输出所述刷新地址；以及
锁存元件，所述锁存元件用于锁存所述第一选择元件的输出或所述第二选择元件的输出，并输出被锁存的输出作为所述选择行地址。
12.一种在半导体存储器件中控制刷新操作的方法，包括以下步骤：
响应于在激活模式下被使能的激活模式信号而对刷新信号进行计数并输出刷新地址；
响应于在外部地址刷新模式下被使能的模式选择信号而缓冲外部地址并输出内部地址，所述外部地址刷新模式是在进入测试模式之后通过接收外部地址来执行刷新操作的模式；
响应于所述刷新信号和所述模式选择信号，在正常刷新模式下输出所述刷新地址作为选择行地址，而在所述外部地址刷新模式下输出所述内部地址作为所述选择行地址；以及
通过将所述选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。
13.如权利要求12所述的方法，还包括以下步骤：
通过响应于时钟将外部命令译码来产生所述刷新信号、所述激活模式信号和测试模式信号；以及
响应于所述测试模式信号而输出所述模式选择信号。
14.如权利要求12所述的方法，其中，响应于所述刷新信号和所述模式选择信号，在正常刷新模式下输出所述刷新地址作为选择行地址，而在所述外部地址刷新模式下输出所述内部地址作为所述选择行地址的步骤包括以下步骤：
响应于所述模式选择信号、作为在激活模式下被使能的脉冲信号的使能持续时间建立信号、以及所述刷新信号而产生第一选择信号，所述第一选择信号用于输出所述内部地址作为所述选择行地址；
响应于所述模式选择信号和所述刷新信号而产生第二选择信号，所述第二选择信号用于输出所述刷新地址作为所述行地址；以及
响应于所述第一选择信号和所述第二选择信号而输出所述内部地址或所述刷新地址作为所述选择行地址。
15.如权利要求14所述的方法，其中，在所述模式选择信号被使能的所述外部地址刷新模式下，
响应于所述刷新信号和所述使能持续时间建立信号而选择性地将所述第一选择信号使能并输出；以及
将所述第二选择信号禁止并输出。
16.如权利要求14所述的方法，其中，在所述模式选择信号被禁止的所述正常刷新模式下，
将所述第一选择信号禁止并输出，以及
响应于所述刷新信号而选择性地将所述第二选择信号使能并输出。
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