TW200305883A - Semiconductor memory device with internal data reading timing set precisely - Google Patents

Description

200305883 五、發明說明（1) 【發明所屬之技術領 本發明係關於半 正確的產生資料讀出 【先前技術】

域】 t體記憶裝置，特別係關於可在内 k序的半導體記憶裝置 在靜態RAM(隨機存取記憶體）中，依照位址 化，形成具有既定活化期^ & $ $ # ^ ^ σ狁的變 字元線。此字元線驅動脈衝乃依係隨料誤差及週^力^ 變化等，而使讀出所需時間不同，亦仍能確實的讀出：! 貢料之方式，而產生具有預先保留充分邊限的狀態。 是，當字元線驅動脈衝具有多餘邊限的情況時，便將二 不需要的讀出週期時間變長的問題發生。 、& # 所以，在為減小字元線驅動脈衝邊限，而縮短讀出週 期方面，便有如··將來自虛設記憶體的讀出信號，供座$ 自元線驅動電路或列解碼器的方法，譬如曰本專利特開平 1 1 - 3 3 9 4 7 6號公報中所揭示。 在先行技術中，依照虛設記憶體單元的記憶資料而在 虛設位元線上產生讀出電流。檢測出虛設位元線的電位變 化，並檢測出所讀出之正常記憶體單元資料的時序，而執 行位元線均等化及選擇字元線非活化，企圖達將字元線驅 動脈衝的邊限予以最小化。 再者，將位元線的放電時間予以最小化，俾達降低消 耗電流。 在上述先行技術文獻中’對虛設位元線連接著與常位 元線所連接正常記憶體單元相同數量的虛設記憶體單元，

2075-5359-PF(Nl).ptd 第5頁 200305883 五、發明說明（2) 俾將虛設位 虛設記憶體 設的虛設記 動於選擇狀 通常記 縮小其電晶 之際的電位 變微小。因 判斷從記憶 型感側放大 但是， 一個虛設記 單元所讀出 電位變化相 微小。當利 元線電位變 電壓以下為 測放大器的 字元線非活 再者， 元線的構造 憶體單元的 取電流誤差 元線與正常 單元選擇時 憶體單元驅 憶體單元在 體尺寸。所 變化將變小 為檢測出此 體單元所讀 電路，俾達 在上述先行 憶體單元而 信號的虛設 同程度。所 用如反相器 化之時，在 止需要較長 活化時序、 化時序進行 當形成經由 之情況時， 抽取電流誤 之後的邊限 般隨定標的演進 位元線的負 ，藉由在正 動器，而將 為形成面集 以，位元線 ，且正常位 正常位元線 出的資料’ 資料讀出的 技術文獻中 被驅動，因 位元線變化 以，虛設位 等的位元檢 虛設位70線 的時間。所 位元線預充 最佳化的問 一個虛設記 便必須確保 差不均與正 載設為相同。但 常字元線驅動器 一個虛設記憶體 聚4匕方 在經記 元線的 配對的 因此便 高速化 ，虛設 此傳輸 ，便將 元線的 測電路 電位降 以，便 電活化 題。 憶體單 考慮到 常記憶 面，便儘 憶體單元 電位變化 些微電位 採用而感 〇 位元線因 從此虛設 與正常位 電位變化 而檢測出 低至反相 將產生無 時序、以 元而驅動 經選擇到 體單元電 是，在 之外另 單元驅 可能的 而放電 量亦將 差’並 度差動 為利用 記憶體 元線的 量將較 虛設位 器臨限 法將感 及選擇 虛設位 虛設5己 流的抽 若執行更細微加工的話’完成品

2075-5359-PF(Nl).ptd 第6頁 200305883 五、發明說明（3) 形狀誤差與雜質 體特性誤差將變 電壓化的演進而 所以，如上 體單元之情況時 體單元之電晶體 序。譬如’當被 產生誤差，便將 活化虛設記憶體 將使虛設位元線 活化時序與感測 可能產生錯秩動 在為防止隨 的電晶體特性誤 在最惡劣條件下 法達成將字元線 無法達高速化與 再者’長田 Technical Pape 將複數個虛設記 線進行放電，俾 均化，俾達提早 是’即便此文獻 乃在選擇正常記 植入時的植入量誤差 大。此電晶體特性的 變為更大。 述先前技術’當固定 ，隨所選擇之正常記 特性不均現象，而無 活化虛設記憶體單元 使虛設位元線電位迅 單元的電晶體特性較 電位迅速變化的情況 放大器的活化時序將 作。 此種虛設記憶體單元 差而所引發的錯誤動 仍可穩定的進行動作 驅動時序邊限予以變 低消耗功率化的問題 (Osada)等便在ISSCC rs的第168頁與第1 69 憶體單元驅動於選擇 將虛設位元線的放電 感測放大器之讀出活 ，供選擇虛設記憶體 憶體單元的正常字元 程度將變大，而電晶 誤差程度將隨低電源 的選擇一個虛設記憶 憶體單元與虛設記憶 法檢測出正確的時 的電晶體特性較佳者 速變化，反之，當被 差劣者產生誤差，便 時，因為字元線的非 變為過早，因此便有 、與正常記憶體單元 作，便必須確保即便 的邊限。因此，便無 小之目的，而將產生 〇 2001 'Digest of 頁中，便有揭示同時 狀悲’並使虛設位元 電流不均現象予以平 "ib時序的構造。但 單元用的虛設字元線 線之外另設的。連接

2075-5359-PF(Nl).ptd 第7頁 200305883 五、發明說明（4) 於虛設字元線的虛設記憶體單元數量，將小於連接到正常 字元線上的正常s己憶體亭元數量，便可將虛設字元線依較 正常字元線更早的時序驅動於選擇狀態。 換句話說，利用選擇正常的記憶體單元旅依正常位元 線放電時序更早的時序，進行虛設位元線的放電。所以， 便產生必須對Z fe體早元的電晶體特性不均現象，在考慮 藉由採用複數個虛設記憶體單元將虛設字元線的抽取電流 予以平均化，而提高邊限的將虛設字元線與正常字元線驅 動於選擇狀態的時序差之前提下，進行電路設計。 特別係當記憶體陣列構造不同，連接於一個字元線上 的正常記憶體單元數量不同，且連接於正常位元線上的正 常記憶體單元數量進行改變的情況時，便必須考慮正 元線放電速度與虛設位元線放電速度的差。所以了 就每個記憶體單元陣列構造，考慮虛設字元線盥正本' 線的活化時序之後再進行設計。特別係針李、 广 定於最佳狀態，於是便產生設計 、寸 叹 題。 刈間交為極長的問 【發明内容】 有鑑於斯，本發明之目的在於提供— 設定内部動作時序的半導體記憶裝置。 可輕易正確的 本發明之另一目的在於提供一種可 均現象，肖可依正確時序產生資料内 ^晶體特性不 導體記憶裝置。 貝出活化信號的半

2075-5359-PF(Nl).ptd 第8頁 200305883

本發明知在另 元陣列構造，亦仍 號0 一目的在於提供一種 可輕易的產生最佳的 即便改變記憶體單 内部讀出活化信 本發 正常記憶 元；對應 對應行之 著該正常 之正常記 虛設記憶 字元 元’並將 的虛設位 高速化， 以平均化 依正確時 一再者，虛設位元線的信號變化速度將較正常位元線更 冋速，並可將針對感測放大器活化的時序邊限予以變大， 且可將感測放大器活化時序予以最佳化。 π的平 體單元 著各虛 I言史言己 記憶體 憶體單 體單元 線連接 該等被 元線上 且可將 ’並將 序將感 導體記 ;酉己置 設記憶 憶體單 單元列 元的複 各行中 著在行 同時選 。藉此 虛設記 針對電 測放大 憶裝置 成複數 體單元 元的複 而酉己置 數個字 ，連接 方向上 擇到的 便可使 憶體單 晶體特 器活化 係包括 行的複 行而配 數個虛 者^並 元線。 著複數 排列的 虛設記 虛設位 元的電 性不均 信號予 •仃夕 數個虛 置，並 設位元 連接著 各字元 個虛設 複數個 憶體單 元線的 晶赠特 的邊限 以活化 狀排列 *又纟己憶 連接著 線，以 各自所 線在複 記憶體 虛設記 元連接 電位變 性不均 予以增 的複數 體單 各自所 及對應 對應列 數行的 單元。 憶體單 於共通 化產生 現象予 大，可 再者’因為可將感測放大器的活化時序進行最佳化， 口此便可縮紐子元線選擇期間，可降低位元線的充放電電 流，而降低所對應的消耗電流。 再者，If由虛設記憶體單元的佈局如同正常記憶體單 元的佈局便可將虛設位元線與正常位元線的負荷電容量

200305883 五、發明說明（6) ------ e又為相同’便可正確的使虛設位元線之電位變化速度大於 正常位元線之位變化速度。 因為虛設記憶體單元與正常記憶體單元係利用相同字 元線而被驅動於選擇狀態，因此便不需要對虛設記憶體單 元與正常記憶體單元配置各自的字元線驅動器，即便陣列 構造產生變更，亦仍可正確的依同一時序驅動著虛設位元 線與正常位凡線，且可高速的使虛設位元線電位產生變 化° 【實施方式】 [實施形態1 ] 卜 第1圖所不係本發明中所採用正常記憶體單元的電性 等效電路圖。在第1圖中，正常記憶體單元MC係包括：連 接於電源節點與節點ND1之間，且閘極連接於節點ND2上的 p通i£M〇s電晶體（絕緣閘型場效電晶體）τρι •，連接於節點 ND1與接地節點之間，且閘極連接於節點ND2上的n通道M〇s 電晶體TN1 ;連接於電源節點與節點仙2之間，且閘極連接 於節點ND1上的p通道m〇s電晶體TP2 ;以及連接於節點ND2 與接地郎點之間，且閘極連接於節點ND1上的N通道M〇s電 晶體TN2。 M0S電晶體TP1與TN1係構成CMOS(互補M0S)反相器， M0S電晶體TP2與TN2係構成CMOS反相器。藉由該等二個 CMOS反相器而構成閂鎖電路。 正常記憶體單元MC係更包含有：響應著字元線WL上的 信號，而將節點ND1連接於正常位元線BL上的n通道M0S電

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200305883 五、發明說明（8) X方向延伸的第1多晶矽配線6c上。此外，主動區域2b係在 其上端處，透過接觸洞8 c而連接於朝X方向延伸的第}多晶 矽配線6 a上。 在該等多晶石夕配線6a與6c之間，從主動區域2a朝乂方 向延伸而配置著第1金屬配線以，此外，從主動區域2a朝乂 方向延伸而配置著第1金屬配線5(1。該等第1金屬配線5k與 5 d係構成記憶體單元的内部節點。

平行於第1金屬配線5d與5k而配置著朝X方向延伸的第 3金屬配線7a。主動區域2a透過接觸洞8b電連接於第1金屬 配線5 d上’而主動區域2 b則透過接觸洞8 c電連接於第1金 屬配線5 b上。在第1多晶矽配線6 a與主動區域2 a之交叉處 形成通道區域，而在主動區域21}與第1多晶矽配線6c之交 叉處則形成通道區域。 藉由此位置便將在N井區域1内形成由源極承接電源變 壓的負載P通道M0S電晶體。換句話說，形成閘極與汲極交 叉連接的P通道M0S電晶體τρι與τρ2。

此N井區域1在沿γ方向延伸的端部處，配置著第2金屬 配線1 5 b與1 5 d。第2金屬配線1 5 b將透過第1介層洞9 c而連 接於朝X方向延伸的第1金屬配線5 f上。第1金屬配線5 f透 過接觸洞8e連接於主動區域仏。此主動區域3a係沿γ方向 形成矩形狀’並在主動區域3a内形成N通道M0S電晶體。主 動區域3a係透過接觸洞8h而連接於第1金屬配線5k上。 配置平行於主動區域3a的第2金屬配線15a。此第2金 屬配線15a透過接觸洞8g連接於主動區域3a上。第2金屬配

第12頁 2Q75-5359-PF(Nl).ptd 200305883 五、發明說明（9) 一 線1 5 a乃構成傳導著接地電壓用的接地線。 第3金屬配線7a係透過第2介層洞i〇a與第2金屬配線而 連接於朝Y方向延伸的第2多晶矽配線4c上。此第2多晶矽 配線4c透過接觸洞8 f而連接於朝X方向延伸的第1多晶矽配 線6b上。此第1多晶矽配線6b係在第1金屬配線5k與”之^ 間’朝X方向延伸，並構成存取電晶體的閘極。第3金屬配 線7a則構成字元線，並傳導著字元線選擇信號。此外，第 2金屬配線1 5 b則構成為位元線。

第1多晶矽配線6a係依交叉於主動區域3a之方式而朝X 方向延伸，記憶著資料的N通道M0S電晶體（驅動電晶體）係 在此主動區域3a内於接觸洞8g與讣之間，將第}多晶矽配 線6 a的接差部當作通道部而形成的。 第2金屬配線1 5 d係透過介層洞9 d而連接於第2多晶矽 配、’泉4 d上。此第2金屬配線1 5 d係在此介層洞9 d中，透過第 1金屬配線5d而電連接於朝X方向延伸的第1金屬配線“ 上。此第2金屬配線1 5 d係構成另一位元線。

第1金屬配線5:1係透過接觸洞8l而連接於朝γ方向延伸 的主動區域3b。配置著與主動區域3b平行之朝γ方向延伸 的第2金屬配線15e上。此第2金屬配線15e係透過主動區域 3b中所形成的接觸洞8k，而連接於主動區域扑上。此第2 金屬配線1 5 e將構成傳導著接地電壓的接地線。 在第3金屬配線7a與第1金屬配線5丨之間，第丄多晶矽 配線6d係朝X方向延伸配置著。此第！多晶矽配線6d係%透 接觸洞81而連接於第2多晶矽配線4f上。此第2多晶矽配線

2075-5359-PF(Nl).ptd 第13頁 200305883 五、發明說明（ίο) 4f係透過第2介層洞l〇b而連接於第3金屬配線7a上。 此外’在主動區域2a中透過接觸洞8b而連接的第1多 晶矽配線6 c ’將依交叉於主動區域3 b之方式，而朝X方向 延伸配置。主動區域3b則透過接觸洞8 ]•而連接於第i金屬 配線5 d。此第1金屬配線5 d係透過接觸洞§ c而連接於主動 區域2b上，並連接於主動區域2a上所形成p通道M〇s電晶 體、與主動區域3a上所形成N通道μ〇s電晶體的閘極上。 此外’第1金屬配線5k係透過接觸洞8h而連接於主動 區域3a亡，並透過接觸洞81)而連接於第i多晶矽配線6c 上。此第1多晶矽配線6C係構成主動區域2b上所形成p通道 M0S電晶體、與主動區域3b上所形成[^通道M〇s電晶體的閘 極0 如苐2圖所示，在正常記憶體單元中，相關形成p通a M0S電晶體的區域，因為藉由點對稱的圖案配置，而使此 記憶體早兀的佈局在列方向與行方向上交叉反轉配置，β 此便可不致受到圖幸偽搞辇的旦/ _ 單元的圖案化。H，可正確的執行記憶1 至接系/2圖所示佈局+，從擴散層(主動區域 θ 1 f圖。在第3圖中，於Ν井區域1中形成朝 動區域2a_。主動區域2“系心 ί=2 =方向的第1金屬配線5a上。此外，^ 主動£域2 s係透過；^結、、h q h工、土 Λ 〇 Λ , ^ ^ ^ ^ ^ 1 ^ ^ 區域3a上。 、、泉、，透過接觸洞8h而連接於主動 200305883

五、發明說明（11) 主動區域3a係經由其上端的接觸洞8g而連接於谈、β 1金屬配線而構成上層接地線的第2金屬配線上。主叙广 邱遇i矣 3a係透過其下端的接觸洞8e而連接於朝X方向延伸的第^二 屬配線5 f。在該等第1金屬配線5 k與5 f之間朝X方向延他* 置著第1多晶矽配線6 b，而形成存取電晶體的閘極。此第 多晶矽配線6 b則透過接觸洞8 f而連接於第1金屬配線。此 接觸洞8 f的第1金屬配線則構成供連接於構成字元線的第3 金屬配線上用的中間層。 主動區域2b透過接觸洞8b而連接於朝X方向延伸的第夏 金屬配線5c上，並透過其上端的接觸洞8c連接於朝X方向 延伸的第1多晶矽配線6 a與第1金屬配線5 d。 主動區域3b係過接觸洞8 i連接於朝χ方向延伸的第i金 屬配線5 1，並透過接觸洞8 j而連接於第丄金屬配線5(1上。 在主動區域3 b下端所形成的接觸洞8 ^中所形成的第1金屬 配線5 m，被使用為供連接構成上層接地線之第2金屬配線 上之用。 依杈切主動區域3b之方式，在X方向上於第}金屬配線 5 i與54之間形成第i多晶矽配線6d。此第工多晶矽配線6d透 過接觸洞81而連接於第丨金屬配線。在此接觸洞81中所形

J的第1金屬配線係被使用於供連接於構成字元線之第3金 屬配綠。 其中’接觸洞係為第i金屬配線與主動區域間的連 接’以及第1金屬配線與第i多晶矽配線間之連接而所設計 勺第1 ”層洞係供第1與第2金屬配線的連接而形成的，

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200305883 五、發明說明（12) 第2介層洞係供第3金屬配線與第2金屬配線的連接而形成 的0 第4圖所示係第2圖所示佈局中，第1介層洞9至第3金 屬配線7 a間的佈局概略圖。在此第4圖中，朝γ方向延伸配 置著第2金屬配線15a，15b，15c，15d及丨“。第2金屬配線 1 5a係電連接於第1介層洞9g下方的接觸洞8g上。第2金屬 配線15a係傳導著接地電壓GND。第2金屬配線15b係透過第 1介層洞9c而連接於第2圖所示的第1金屬配線5f上。此第2 金屬配線1 5 b係構成正常位元線。 第2金屬配線1 5c係透過在γ方向二側的第1介層洞9a與 9b ’而連接於第3圖所示第1金屬配線“與“上。此第2金 屬配線1 5 c係傳導著電源電壓γ d ρ。 第2+金屬配線丨5d係透過介層洞9d而連接於第2圖與第3 圖所不第1金屬配線5 i上。此第2金屬配線丨5 d係構成另一 正常位元線。 ^第2金屬配線1 5e係透過第1介層洞9g而連接於第2圖與 第3圖所不的接觸洞8k上。此第2金屬配線丨5e係傳導著接 地電壓GND。 一第3金屬配線7a係透過形成於正常記憶體單元MC在乂方 2 一知上的第2介層洞1 〇 a與】〇匕，而連接於朝γ方向延伸的 =2至^屬配線ι 5ρ與15(1。該等第2金屬配線i5p與係分別

結過第1 "層洞9 f與9 j ’而連接於第2圖與第3圖所示的接 觸洞8 f與8丨上。

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200305883 五、發明說明（13) 同譬如日本專利特開平9 - 2 7 0 4 6 8號公報、特開平 10-178110號公報、特開2〇〇 1 -284 〇1號公報等之中揭示的 記憶體單元佈局。 第5圖所示係本發明實施形態1的虛設記憶體單元構造 圖。在第5圖中’代表性的圖示著2列1行排列的虛設記憶 體單元DC0與DC1。 虛設記憶體單元DC0係包括：供記憶著資料用的n通道 M0S電晶體（驅動電晶體）TDN〇1與了關〇2 ;供上拉内部記憶 節點DND01與DND02用的P通道M0S電晶體TDP01與TDP02 ;以

及響應著字元線WL0上的信號而導通，並將記憶節點dnd〇 j 與DND02分別連接於虛設位元線!)儿與⑽“上的n通道M〇s電 晶體TDN03 與TDN04 。 對P通道M0S電晶體TDP01與了叩〇2的閘極供應的電源電 壓VDD。所以，在虛設記憶體單元DC〇中便在記憶節點 D N D 0 1中經$圯憶著l位準資料，而在記憶節點D n D 〇 2中則 經常記憶著Η位準資料。

虛設記憶體單元DC1係同樣的，包括：供記憶著資料 用的Ν通迢M0S電晶體（驅動電晶體）TDNn ^TDN12 .供上 内部記憶節點DND1 1與DND12用的p通道M〇s電晶體TDI；U盘 TDP12 ;以及存取用N通道M0S電晶體丁聞13與丁卵14。存取 用N通迢M0S電晶體（以下稱「存取電晶體」）N i 3係響應的 字=線WLG上的信號並導通，且在導通時便連接於記憶節 點Dl 1與虛設位凡線DBL。存取電晶體TDN14係鲤庳 元侧上的信號並導通’ I在導通時便將記憶；幽D1

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200305883 五、發明說明（14) 連接於虛設位元線J)BLB上。 在虛設記憶體單元DC1中，對P通道M0S電晶體TDP1 1與 TDN11的閘極，供應著電源電壓VDD，俾在記憶節點MDn ' 中儲存著L位準資料，而在記憶節點DND丨2中儲存著η位準 資料所以 §選擇到字元線WL0之情況時，虛設記憶體 單兀DC0與DC1的存取電晶體TDN03與TDN1 3便將同時呈導通 狀態，藉由該等虛設記憶體單元DC1與％^，虛設位元線 D B L便被驅動於接地電壓位準。 針對此第5圖所示虛設記憶體單元的動作進行簡單說 明。 初期狀態係虛設位元線DBL與DBLB預先預充電至η位 準。字=線WL0與WL1則處於非選擇狀態，屬於乙位準。在 初期狀態中，Ν通道M0S電晶體TDN03, TDN04, TDN13,及 TDN14均處於截止狀態。此外，資料記憶用的Ν通道電 晶體（以下稱「驅動電晶體」）TDN〇1與7]^11則呈導通狀 態，存取電晶體TDN02與TDN12則呈截止狀態。 f開始讀出動作的話，便依照所提供的位址信號，將 對應著所指定位址的列而配置的字元線驅動於選擇狀b能。 現在便考慮當字元線WL0被驅動於選擇狀態，且其電壓^立 準從L位準轉為[1位準的情況。在此狀態下，虛設記憶體單 元D C 0的存取電晶體τ D N 0 3與T D N 0 4便將移至導通狀熊，而 虛設記憶體單元DC1的存取電晶體TDN13則將從截止〜狀態移 往導通狀態，但是存取電晶體TDN丨4則仍維持著戴止狀^ 態。

200305883 五、發明說明（15) 虛設位元線DBL將透過驅動電晶體TDN〇3與丁£^〇1而依 低電阻的連接於接地節點上，並透過驅動電晶體TDN丨3與 TDN11而依低電阻的連接於接地節點上。所以，虛設位元 線D B L便將從預充電電壓位準的η位準，朝向接地電位逐漸 的降低電壓位準。 此外，因為驅動電晶體TDN02處於截止狀態，且記憶 節點DND02屬於電源電壓位準，因此即便存取電晶體tj)N〇4 變成導通狀態，虛設位元線DBLB的電壓位準仍無變化的維 持於預充電電壓位準。 若檢測到虛設位元線DBL的電壓位準從Η位準變化為L 位準的話’便響應著此檢測，使感測放大器被活化而將選 擇記憶體單元的資料予以放大，並將選擇字元線WL的電壓 位準予以下拉，而使字元線WL〇回復至非選擇狀態。響應 著字元線WL0移往非選擇狀態，存取電晶體TDN〇3, TDN04及 TDN 1 3便呈截止狀態，虛設位元線dBl便電切離開於接地節 點。然後，為進行下一動作，而使虛設位元線DBL被再度 預充電並復原至Η位準。 其次’針對字元線WL1的電壓位準從L位準變為Η位準 之情況時的讀出動作進行說明。 當字元線WL 1被驅動於選擇狀態之時，於虛設記憶體 單元DC1中，存取電晶體TDN14處於導通狀態。虛設記憶體 單元DC1之其餘存取電晶體TDN13與虛設記憶體單元DC0之 存取電晶體T D Ν 0 3與T D Ν 0 4均處於截止狀態。虛設記憶體單 元DC1的記憶節點DND1 2透過低電阻的存取電晶體TDN1 4而

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連接於虛設位元線DBLB。但是，因為記憶節點DND1 2保持 於電源電壓VDD位準，因此此虛設位元線DBLB便處於預充 電電壓位準的電源電壓位準H位準，虛設位元線DBLB的電 壓位準並無變化。 再者，在虛設位元線DBL中，因為存取電晶體TDN〇3與 T D N 1 3均處於截止狀態，因此其電壓位準便為預充電電壓 位準並無變化。

以上乃第5圖所示虛設電路的基本動作。配置著2行虛 設記憶體單元，並檢測出虛設位元線DBL的電壓位準。藉 由採用在偶數字元線選擇時、及奇數字元線選擇時，電壓 位準變化的虛设位元線D B L 0與D B L 1而檢測出電壓位準，便 可確實的檢測記憶體單元資料讀出之執行。 特別係藉由在各行上將虛設記憶體單元配置與正常記 憶體單元相同的數量，便可使虛設位元線DBL的負載變為 與正常位元線BL的負載相同，而因為虛設位元線DBL的放 電速度較快速於正¥位元線的放電速度，因此便可依高速 的使虛設位元線的電位放電，而產生讀出開始信號。

再者，可依較早的時序判斷虛設位元線線的電位，可 增大感測放大器活化時序的邊限，俾可將感測放大器活化 時序予以最佳化。此外，可縮短位元線的放電時間，並減 少隨位元線充放電的電流消耗。 第6圖所示係此虛設記憶體單元佈局概略圖。在第6圖 中，對應著第2圖所示正常記憶體單元構成要件的部分， 便賦予相同的元件編號，並省略詳細說明。

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200305883 五、發明說明（17) 虛設記憶體單元DC0與DC1的佈局乃如同第2圖所示正 常記憶體單元的佈局。但是，因為在字元線WL〇選擇時， 虛設記憶體單元D C 0與D C1的存取電晶體均處於導通狀態， 以及虛設位元線DBL在選擇時便經由驅動電晶體而進行放 電，因此便追加以下構成要件。 換句話說，在主動區域2b中，第1金屬配線5r配置於 接觸洞8cb與8ca之間。傳導著電源電壓VDD的第2金屬配 線’將透過第1介層洞9 b與第1金屬配線而連接於接觸洞 8d °朝X方向延伸的第1金屬配線化透過此主動區域仏中所 形成的接觸洞8 c b與8 c a，而連接於構成記憶節點的第1金 屬配線、與構成閘極的第1多晶矽配線上。經由此第1金屬 配線5r在虛設記憶體單元中，對其中一負載M〇s電晶體與 驅動電晶體之閘極供應著電源電壓，並對另一負載M0S電 晶體與驅動電晶體之源極/汲極供應著電源電壓。 透過主動區域2b中所形成的接觸洞8cb，第1多晶矽配 線6ab便將連接於主動區域2b，並透過接觸洞8ca而連接於 第1多晶矽配線6aa。第1多晶矽配線6ab朝X方向延伸，並 構成驅動電晶體的閘極。第i多晶矽配線6aa係構成虛設記 憶體單元DC0之驅動電晶體的閘極。 在主動區域2ab與2aa中，分別形成P通道M0S電晶體， 並對其源極區域供應著電源電壓VDD。 再者，在虛設記憶體單元DC 1中，於第6圖右側端部， 對朝X方向延伸的第3金屬配線7ab形成第2介層洞1 Ob。透 過此第2介層洞1 〇b、第2多晶矽及接觸洞，使第3金屬配線

200305883 五、發明說明（18) 7ab連接於第1多晶矽配線6db。此外，在第6圖左側，並未 對第3金屬配線7ab設置第2介層洞。 此外，對虛設記憶體單元DC0的第3金屬配線7aa，在 二端形成第2介層洞10c與l〇d。透過第2介層洞l〇d、第2多 晶矽及接觸洞，使第3金屬配線7aa連接於第2金屬配線 6ba 〇 在此第3金屬配線7aa的左側部分所形成的第2介層洞

1 0 c係連接於朝γ方向延伸的第2金屬配線1 5 s。第2金屬配 線15s係透過接觸洞而連接於第2金屬配線6ba與61)13。 經由此第2金屬配線15s，在虛設記憶體單sDC〇與dc 1 中，使對虛設位元線DBL的存取電晶體閘極共通的結合於 第3金屬配線7 a b上，並使二者同時呈導通狀態。 配置於主動區域3a中的接觸洞8e乃藉由虛設記憶體單 元DC 1與DC0的存取電晶體而被共用著，並透過第2介層洞 而結合於虛設位元線DBL。在平行於朝γ方向延伸的主動區 域3a與3b上層，形成著傳導接地電壓GND的第2金屬配線。 第7圖所示係第6圖所示佈局中，從主動區域至第2金 屬配線間的佈局圖”匕第7圖所示佈局在相較於第3圖所示

ϋ記八I體單元佈局之下，更追加著平行於主動區域2b形 成第1至屬配線5r的構造。此第1金屬配線旰係透過接觸洞 t 別連接於朝X方向延伸的第1多晶石夕配線_ 體單元佈局之下，除配設著二= 5r之外，其餘均相同。

2075-5359-PF(Nl).ptd 第22頁 200305883 五、發明說明（19) 她二第L圖所示佈y，朝x方向延伸的第2金屬配線_ 與6bb將連接於字元線WL0，而第i多晶石夕配 分別連接於字元線WL0與WL1。 d 所以，在第7圖中，於虛設記憶體單元则續 對虛設位元線DBU第7圖中所示）而配置的存取電晶體 TDN，將同時在字元線WL0選擇時被驅動於選擇狀能。此 外，對互補的虛設位元線DBLB(第7圖所示）而設置的虛設 記憶體單元DC0與DC1之存取電晶體，將分別在字元線WL〇 與WL1選擇時呈導通狀態。 第8圖所示係第6圖所示虛設記憶體單元佈局中，從第 1介層洞至第3金屬配線間的佈局圖。在第8圖所示佈局 中，第3金屬配線7aa係透過第2介層洞10c而連接於第2金 屬配線15s。此第2金屬配線15s係朝Y方向延伸，並透過虛 a又δ己彳思體單元D C 0與D C 1上所分別配置的第1介層洞g f a與 9fb，而連接於下層的第}金屬配線。在第2金屬配線I”與 第3金屬配線7ab的交叉處，並未設置著第2介層洞。第3金 屬配線7ab係透過第2介層洞10b與第1介層洞9 jb而連接於 第2金屬配線。此第2金屬配線則透過接觸洞而連接於第1 多晶矽配線。第3金屬配線7ab則構成字元線WL1。 此外，朝X方向延伸的第3金屬配線7aa係經由其二端 所配置的第2介層洞1 〇 c與1 0 d而分別連接於第2金屬配線。 第3金屬配線7aa透過第2介層洞10d與第1介層洞9 jb而連接 於第2金屬配線，此第2金屬配線則透過第1介層洞9 j b而連 接於下層的第1多晶石夕配線。

2075-5359-PF(Nl).ptd 第23頁 200305883 五、發明說明（20) 針對第2金屬配線配置著：傳導著電源電壓VDD的電源 線、配置於電源線二側上的虛設位元線DBL與DBLB ;以及 配置於該等虛設位元線DBL與DBLB外側並傳導著接地電壓 G N D的接地線。該等第2金屬配線係朝Y方向延伸而配置 著。

第9圖所示係本發明實施形態1的半導體記憶裝置整體 構造概略圖。在第9圖中，半導體記憶裝置係包含有：正 常記憶體單元MC呈行列狀排列的正常記憶體單元陣列2 〇 ; 以及虛設記憶體單元DC朝行方向排列配置的虛設記憶體單 元行2 1 a與2 1 b。在正常記憶體單元陣列2 〇、及虛設記憶體 單元行21a與21b中，正常記憶體單元MC與虛設記憶體單元 DC係在列T向上排列配置。對應著正常記憶體單元MC與虛 設記憶體單tlDC的各列配置著字元線社。在第9圖中，代 表性的圖示字元線WL0〜WL7。

字元線WL連接著正常記憶體單元與虛設記憶體單元。 正第位元線BL，BLB上所連接的正常記憶體單元MC數量，與 虛設位元線上所連接的虛設記憶體單元叱數量係相同的。 所以，即便陣列構造有所改變，虛設記憶體單元與正常記 憶體單元均可在列方向上排列配置著，並配置著共通的字 π線’且可使虛設位^線·的放電速度較快於正常位元 線的放電速度，俾可確實的依照虛設位元線電位而設定内 對應者正常記情、體屋Μ Γ 〜月且早兀MC的各行，配置著正常位元 BL與BLB。在虛設印愔》σ口- —。 你^叹。己體早兀行2U與21b中，分別配置$

200305883 五、發明說明（21) 虛設位元線DBL0與DBL1。在正常記憶體單元陣列20中，則 使正常位元線BL與BLB呈配對的配置著。此外，在虛設記 憶體單元行21&與211)中，僅採用虛設位元線〇8[0與〇811與 DBL1 〇 分別對應著該等虛設位元線DBL0與DBL1，配置著互補 的虛設位元線D B L B 0與D B L B 1。但是，該等互補的虛設位元 線DBLB0與DBLB1的電壓位準乃呈預充電電壓位準，並未使 用於内部動作控制之用。

虛設記憶體單元行2 1 a的虛設記憶體單元DC係當偶數 字元線WL0，WL2被選擇到之時，便將虛設位元線DBL〇經由 二値虛設記憶體單元DC而進行放電。虛設記憶體單元行 21b的虛設記憶體單元DC係當奇數字元線wlI，WL3，…被選 擇到之時，便使在行方向上相鄰的二個虛設記憶體單元被 選擇到’並將虛設位元線D B L1進行放電。 陣列週邊電路係更設有供將虛設位元線DBL〇與⑽以、 及正常位兀線BL與BLB，在活化時預充電至電源電壓位準 用的預充電電路26。此預充電電路26係包含有：分別對虛 設位兀線DBLO, DBL1、正常位元線BL與虬]8而配置的p通道 MOS電晶體26a。 為降低消耗電

此預充電電路2 6在記憶體單元選擇時 流而被非活化。 對正常記憶體單元陣列2 0 2 4的行選擇信號，而將所位址 流排2 7上之用的多工器2 5。此 5又置著供依據來自行解碼器 指定的行連接於内部資料匯 多工器2 5係包括有分別對應 200305883

著正常位元線配對而設置 響應著來自行解碼器2 4的 此半導體記憶裝置係 位址信號及控制信號，並 號的控制電路22 ;依據來 與列活化信號，而將對所 狀態的列解碼器2 3 ;以及 位變化的電位檢測電路3 1 係由NAND閘所形成。此電 設位元線DBL0與DBL1之電 閘電路所構成。 的行選擇 行選擇信 更包含有 產生内部 自控制電 位址指定 檢測出虛 。此電位 位檢測電 位變化的 閘 2 5 a， 號而選 :接受 位址信 路2 2的 列的字 設位元 檢測電 路31係 話便可 ，订砥释閘25a il 擇性的導通。 時脈信號CLK、 號與動作時序 内部列位址信韻 線驅動於選捐 線DBL0 與DBL1 % 路3 1的其中一 歹I 僅要可檢測出虛 ，亦可由其他#

依據來自電位檢測電路31的輸出信號（讀出信號）SE， 控制電路22便決定讀出動作時序與字元線非活化時序。

在為執行内部資料的寫入/讀出方面，設置著：依據 内部資料D I而驅動内部資料匯流排27的寫入驅動器28 ;以 及在控制電路2 2的控制下被選擇性活化，並將讀出於内部 資料匯流排2 7中的資料予以放大的感測放大器3 〇。此感測 放大器30的活化時序係由電位檢測電路3丨的輸出信號SE而 決定的。内部資料匯流排2 7係由互補資料信號線配對所構 成。感測放大3 0係在活化時，便將此互補資料信號線的 電位進^亍差動式放大’並產生内部讀出資料。 第1 0圖所示係第9圖所示半導體記憶裝置，在資料讀 出時的信號波形圖。以下，參照第丨〇圖所示，針對第9圖 所示半導體記憶裝置的動作進行簡單說明。

200305883 五、發明說明（23) 此半導體記憶裝置係依據與時脈信號CLK同步所提供 的控制信號而指定動作模式。在被賦予資料存取指示之 刖，預充電電路2 6呈激活狀態，而正常位元線β l與B L β、 虛設位元線DBL0與DBL1則被預充電至電源電壓位準。所有 的字元線WL0〜WL7將處於非選擇狀態，且電壓位準處於[位 準。此外，因為虛設位元線DBL0與DBL1的電壓位準處 位準，因此電位檢測電路3 1所輸出的輸出信號SE便呈乙位 準。 參考時脈信號CLK上升，並利用此時的控制信號而指 疋s賣出動作的狀悲。藉由存取指示，並經控制電路2 2的控 制’使預充電電路26被非活化。與此之同時，分別對列解 碼器23與行解碼器24賦予内部列位址信號與内部行位址信 號。列解碼器23便將對應著所位址指定列的字元線驅動於 選擇狀態，而行解碼器24則產生選擇所位址指定行的行選 擇信號。 依據來自此列解碼器23的列選擇信號，對所位址指定 列的字元線電壓位準，便從L位準上升至H位準，並傳導於 此選擇字元線所連接正常記憶體單元之資料，所對應的正 常位元線BL與BLB中。此外’依據來自行解碼器24的行選 擇h號在多工器25巾’將位址指定行所對應的行選擇閘 25a予以導通，並使選擇行所對應的正常位元線bl與BLB結 合於内部資料匯流排2 7。 在虛設記憶體單元行2 1 a與2 1 b中，配合著選擇字元 線，在虛設位元線DBL0與DBL1之其中一者上連接著虛設記

200305883 五、發明說明（24) ' 〜 憶體單元的記憶節點。現在參考字元線WL〇被選擇到的狀 態。此字元線WL0上所連接正常記憶體單元MC的資料，將 被讀出於正常位元線BL與BLB中。此情況下，依據記憶體 單元的記憶資料，正常位元線BL與]51^之其中一者的電 位，將逐漸下降。 依此正常記憶體單元資料讀出的相同時序，利用字元 線WL0上所連接的虛設記憶體單元DC，使虛設位元線⑽ 進行放電。因為此虛設位元線DBL〇的電位變化速度將利用 2位兀的虛設記憶體單元進行放電，因此便較快速於正常 位元線BL與BLB的電位變化速度。在虛設記憶體單元21b 中’因為虛設記憶體單元DC全部處於非選擇狀態，因此虛 设位元線D B L1便維持於預充電電壓位準。 此虛a又位元線D B L 0的電壓位準，若低於電位檢測電路 31的輸入邏輯臨限電壓以下的話，電位檢測電路31所輸出 的輸出信號SE便將從L位準變化為Η位準。 控制電路22係響應著此輸出信號SE的上升，而將感測 放大器30予以活化。感測放大器3〇係若被活化的話，便將 輸入於内部資料匯流排27中的資料進行差動式放大，並產 生讀出資料D0。

再者’響應著此輸出信號S E的上升，控制電路2 2便將 選擇狀態的字元線WL0驅動於非選擇狀態，並將預充電電 路26活化，且將虛設位元線DBL〇, DBU、及正常位元線叽 與BLB再度預充電至電源電壓位準。在此預充電動作時， 行解碼器亦將被非活化，且多工器25則被設定於非導通狀

200305883 五、發明說明（25) 態。 當選擇到奇數字元線WL 1的情況時，字元線壯1上所連 接的正常記憶體單元Mc資料，將被讀出於正常位元線虬與 BLB配對中，而形成配對的位元線與虬8中之其中一者的 位元線電位將逐漸下降。在相同的時序中，此字元線wu 所連接的虛設記憶體單元DC將被驅動於選擇狀態，並經由 選擇虛設記憶體單元，而降低虛設位元線DBL丨的電位。即 便此情況下，虛設位元線DBL1電位降速度仍將較快速於正 常位元線BL與BLB的電位降速度。 此虛設位元線DBL1的電壓位準’若低於電位檢測電路 31的輸入邏輯臨限電壓以下的話，電位檢測電路31所輸出 的輸出信號SE便將變為Η位準。之後，控制電路22便響應 著此輸出信號SE的上升，而執行如同上述字元線WL〇 ^ 時的相同控制。換句話說’響應著輸出信號“的上升~而將 感測放大器30活化’便將從選擇行的正常位元線BL與81^ 中讀出於内部資料匯流排27中的資料進行感測 '俾確定内 部讀出資料D0。 ❿ 再者，響應著此輸出信號SE而將選擇狀態的字元線 WL1驅動於非選擇狀態，並將預充電電路26活^化。此外， 將多工器2 5非活化。 所以’當偶數字元線被選擇到的情況時，便選擇虛設 記憶體單元行21a的虛設記憶體單元，並經由虛設位元線 DBL0的放電，而將輸出信號SE活化。反之，當奇數字元線 被選擇到的情況時，便經由虛設記憶體單元行2丨b的虛設

2075-5359-PF(Nl).ptd 第29頁 200305883 五、發明說明（26) 記憶體單元，使虛設位元線DBL1被放電，而使輸出信號“ 被活化。虛設位元線D B L 0與D B L1之放電開始時序係由字元 線的選擇時序而決定的，乃如同正常位元線的放電開始時 序。此外，因為此虛設位元線D B L 0與D B L1的電位變化速度 較快速於正常位元線，因此便可將輸出信號SE活化時序與 感測放大器活化信號之活化時序間的差變為足夠的大，俾 可輕易的將感測放大為3 0的活化時序予以最佳化。另外， 可縮短字元線處於選擇狀態的期間，相對應的可縮短正常 位元線的放電期間，俾可減少消耗電流。

再者，因為虛設位元線係被二個虛設記憶體單元所驅 動，因此即便虛設記憶體單元的電晶體特性出現不均的情 況下，仍可將該等二個虛設記憶體單元的電晶體特性予以 平均化，對應此便可降低此電晶體特性的不均程度， 改善動作邊限。 第11圖所示係第9圖所示控制電路22的構造概略 二第U圖巾，控制電路22係包含有：檢測出依據時脈作 3:、/上信ACTL所指定的動作模式之動作模式檢測電; 二依據來自動作模式檢測電路35的存取指示信號，

::致能信號ADE活化的解碼器控制電路36 ;;此 動作模式檢測電路35的動作模式指示信號，將預自此 “虎/PRG非活化的預充電控制電路37 ;以及燮應二

2的上：’而將感測放大器活化信號SAE驅V於：定J

間激活狀怨的感測控制電路Μ。 、 J 解碼器致能信號臟係決定列解碼器23與行解碼器Μ

200305883 五、發明說明（27) 的活化期間。利用預充電指示信號/PRG而決定第9圖所示 預充電電路2 6的激活/非激活。利用感測放大器活化信號 SAE而決定感測放大器3 〇的活化期間。 感測控制電路38係響應著此輸出信號SE的上升，而依 既定時序將感測放大器活化信號SAE活化，並在經既定時 間後’再將此感測放大器活化信號SAE非活化。 解碼器控制電路36係若感測放大器活化信號SAE被活 化的話，在經過既定期間之後，便將解碼器致能信號ADE 非活化，並將選擇字元線驅動於非選擇狀態，而且將多工

器25設定為非導通狀態，俾將正常位元線與内部資料匯流 排2 7予以分離開。 預充電控制電路37亦同樣的，響應著此感測放大器活 化信號SAE的活化，在經過既定時間之後，便將預充電指 不信號/PRG活化，而將虛設位元線與正常位元線進行預充 一另外，在上述說明中，於資料讀出時，禁止對虛設 7G線DBLO, DBL1、及正常位元線BL與BLB進行預充電。但 是，亦可僅在資料讀出時，將此預充電電路⑺非活化； 在資料讀出時，將預充電電路26維持於激活狀能。

再者’在^料5買出時’寫入驅動哭9 q 、^ 、 地々. 助為2 8將被活化，並 據寫入貨料而驅動選擇行的正常位亓飧 Λ _ 几、、杲。此情況下，預 電電路26將被非活化，而停止正常位开姑从士 _ ^ 中m凡線的充電。 寫入驅動器2 8的活化時序，係僅i — 丁、m罟在字元線盥位开 被選擇到之後的適當時序的話便可。所 ^ 从，在為寫入驅

200305883 五、發明說明（28) 器2 8的驅動方面，便無需要檢測出虛設位元線的電位。 再者，虛設記憶體單元與正常記憶體單元的佈局均僅 差異在金屬配線與介層洞的配置不同而已’閘極形狀與主 動區域形狀則虛設記憶體單元與正常記憶體單元均相同。 虛設位元線上所連接的虛設記憶體單元數量，與正常位元 線上所連接的正常記憶體單元數量係相同的’所以，便可 將虛設位元線的寄生電容設定為與正常位元線的寄生電容 相同，俾可正確的將虛設位元線依較正常位元線更高速的 使電位產生變化。 再者，因為虛設記憶體 極，以及主動區域形狀均相 體單元與正常記憶體單元的 俾可縮小電晶體特性的不均 整。此外，即便對臨限電壓 的比等的不均現象，亦可對 單元產生相同的不均現象， 的邊限予以加大，俾可正確 進行感測放大器的活化。 [實施形態2 ] 單元與正常記憶體單元的閘 同，因此便可將該等虛設記憶 電晶體特性設定為相同狀態， 現象，而可輕易的進行時序調 、以及通道長度與與通道寬度 虛没έ己憶體早元與正常記憶體 並可將遠專程序參數不均現象 的產生項出k號而依最佳時序

晉敫Γ示係' 依照本發明實施形態2的半導體記憶裝 口隹弟12圖中，於正常記憶體單元陣 20 -側配置者虛設記憶體單元行2 元行21c係鄰接於列解碼哭2 0 , ^ ^ ^ 土 u d而配置。虛設記憶體單元把 2 1 d係配置於运離此列解碼哭 J醉瑪為2 3的正常記憶體單元陣列2 (

2075-5359-PF(Nl).ptd 第32頁 200305883 五、發明說明（29) 端部處。

在陣列週邊部 邊電路40係包含有 2 5、行解碼器2 4、 檢測電路31。 設配置著控制電路22與週邊電路4〇。週 :第9圖所示預充電電路26、多工器 感測放大器3 0、寫入驅動器2 8、及電位

…在第2圖所示構造中，電位檢測電路31係檢測出在正 常記憶體單元陣列2 〇列方向二端處，所配置之虛設記憶體 單元彳于2 1 c與2 1 d中，所設置虛設位元線的電壓位準。 _ 此虛設記憶體單元行2 1 c與2 1 d中所配置虛設記憶體單 元DC的佈局，乃如同第6圖至第8圖所示佈局。在記憶體單 元的配置時，此佈局圖案係以記憶體單元為單位，並在列 方向與行方向上配置呈鏡射對稱狀態。所以，當在正常記 憶體單元陣列2 0内部配置著虛設記憶體單元行的情況時， 便產生以下問題。

第1 3圖所示係虛設記憶體單元2位元存取電晶體閘極 的佈局概略圖。第3金屬配線7m與7n係朝X方向直線延伸配 置著。此第3金屬配線7m係透過第2介層洞42而連接於朝γ 方向延伸的第2金屬配線6上。此第2金屬配線6係利用連接 部41m與41η，而分別電連接於第i多晶矽配線5m與5[1。第2 金屬配線6則僅與第3金屬配線7m呈交叉狀態，並未電性連 接著。 在記憶體單元的佈局中，於此虛設記憶體單元佈局 中，依使第2金屬配線6由鄰接記憶體單元所共有著的方 式，便在行方向上呈鏡射對稱狀態配置著記憶體單元佈

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200305883 五、發明說明（30) 局。當虛設記憶體單元的驅動電晶體閘極利用第1金屬配 線5m與5η的情況時，該等第1金屬配線5m與511便藉由第2金 屬配線6而相互連接，當選擇到利用第3金屬配線7n而所形 成字元線的情況時，便將選擇電壓穿導給此第1金屬配線 5m 與5η 〇 此情況下’即便在X方向上鄰接於虛設記憶體單元的 呂己憶體單元中’亦同時選擇2位元的記憶體單元。所以， 在此虛設記憶體單元中，在X方向上鄰接的記憶體單元便 屬於冗餘記憶體單元而配置，並無法被利用為正常記憶體 單元。故，在正常記憶體單元陣列2 〇内，便將配置著無法 當作虛設記憶體單元與正常記憶體單元使用的冗餘記憶體 單元，而增加正常記憶體單元陣列2〇面積。 所以，如第1 2圖所示’在正常記憶體單元陣列2 〇的X 方向二側，藉由配置著虛設記憶體單元行2丨c與2丨d，便無 須對此虛設圮憶體單兀配置在X方向上鄰接的冗餘記憶體 單7L，而可抑制包含有虛設記憶體單元與正常記憶體單元 的記憶體單元陣列面積之增加。 [實施形態3 ] 第1 4圖所不係依照本發明實施形態3的半導體記憶裝 置整體構造概略圖。在第14圖所示構造中，虛設記憶體單 元行21e與21 f係配置於靠近列解碼器㈡端部處並鄰接正常 記憶體單元陣列2 0。此第1 4圖所示半導體記憶裝置的其餘 構造，乃如同第1 2圖所不構造，京尤對應的部分便賦予相同 元件編號，並省略詳細說明。

2075-5359-PF(Nl).ptd 第34頁 200305883 五、發明說明（31) 如第1 5圖所示，列解碼器23係配置於正常記憶體單元 的，中一端，並將偶數字元線WLe與奇數字元線乳〇從記憶 體單元陣列的其中一端驅動於選擇狀態。在該等字元線 WLe與WLo中分別存在配線電阻Ze與以。所以，當來自列解 碼器23的字元線選擇信號被傳導於選擇字元線上的情況 時，便藉由此配線電阻而產生信號傳輸延遲。

但是，藉由將虛設記憶體單元DMC配置於靠近列解碼 器23且在圮憶體單π陣列端部處，此虛設位元線別[〇與 DBL1中所出現的電位變化開始時序，乃偶數字元線Re盥 奇數字元線WLo中任一者被選擇到均為相同。所以，在電 位檢測電路31中，將輸出信號SE活化的時序，便可即便虛 設位元線DBL0與DBL1中任何者被放電，仍可設定為相同二 序，便可在未受到字元線驅動信號傳輸延遲影響的情況 下，正確的將讀出信號依較早的時序進行活化。 ' nRi1 ，”秸田存处乃解碼⑺者虛設位元線DBL0 DBL1，便可在偶數子儿線叽6或WL〇選擇時，依最早 序，將虛設記憶體單元DMC的記憶節點連接於該 ^

位疋線D^LO或DBL1上，並利用虛設記憶體單元驅動、電γ 驅動該等的虛設位元線DBLG或DBL1。所以，依最早= ΐ:5輸出信，予以活化，並可對感測放大器的活化 =足夠的時序邊限，俾可依最佳時序將感測放大器予以 列解碼器23的端部 ’便可利用以下的 再者，藉由在記憶體單元陣列靠近 配置著虛設記憶體單元行2丨e與2 j f 處

200305883 五、發明說明（32) ^ --’一 構造，而不需要配置冗餘記憶體單元行，可抑制陣列面積 的增加。換句話說，在連接於偶數字元線w丨e上的虛設記 憶體單兀DMC中，當共有著字元線的部分呈共通連接的情 況時，此共通連接的部分便將連接於虛設位元線dbl〇。此 外，連接於奇數字元線WL〇上的虛設記憶體單元DK，其具 有共通字元線的部分便將連接於虛設位元線汕以。所^ 了 配置於虛設記憶體單元行邊界部之具有字元線的驅動電晶 體，便將設定為連接於互補虛設位元線DBLB〇上的驅動電 晶體 '或設定為連接於虛設位元線帅“上的驅動電晶體。 ?句話說’在虛設記憶體單元行邊界部處，互補虛設 位π線DBLB0上所連接的驅動電晶體、與虛設位元線汕 上所連接的驅動電晶體，將呈鏡射陣列佈局配置。因 =虛設位元線DBLB0與DBLB1並未使用於電壓檢測’而且因 為維f於電源電壓位準，因此即便2位元的虛設記憶體單 ^同時連接於互補虛設位元線，仍不致對電壓檢測動作造 :所以’無須將佈局進行任何更改，僅要將虛 5又圯诫體早几行設定為二行配置，便可在正常記憶體單元 陣列中，於不致受到正常記憶體單元佈局影響的情況下， 進行虛設記憶體單元的配置。 ^上述，依照本發明實施形態3的話，在記憶體單元 ^列罪近列解碼器的端部處配置著虛設記憶體單元行，便 :在不管選擇字元線位置的情況下，高速的將讀出信號進 行活化’俾可改善對感測放大器活化的時序邊限。 再者’配置呈鄰接虛設記憶體單元行並靠近列解碼哭

200305883 五、發明說明（33) 的記憶體單兀陣列端部處，便可依較早的時序使虛設位元 線電位產生變化，俾可將讀出信號驅動於確定狀態，可增 加對感測放大為活化的邊限，俾將感測放大器依最佳時序 進行活化。 再者，藉由在虛設記憶體單元之間，供有著在一個字 元線上連接著2位元虛設記憶體單元的部分，而不需要配 置冗餘記憶體單元行，俾可抑制記憶體單元陣列的面積增 力α ° [實施形態4 ] 第1 6圖所示係依照本發明實施形態4的半導體記憶裝 置之虛設記憶體單元配置圖。在第丨6圖中，代表性的圖示 配置著4列1行之虛設記憶體單元DCa —DCd的圖示。分別對 應著虛设A te體單元DCa-DCd配置著字元線WLa-WLd。虛設 記憶體單元DCa-DCd的存取電晶體QAa-QAd分別將閘極共通 的連接於子元線WLa。虛設記憶體單元DCa-DCd係分別依在 選擇時’對虛設位元線DBL傳導著L位準資料之方式，使内 部記憶節點DNDa-DNDd分別固定於電源電壓位準。 虛故έ己憶體單元DCa-DCd的另一存取電晶體Qga_QBd係 各自的閘極連接於所對應的字元線WLa-WLb上，並在選擇 時，對互補虛設位元線DBLB輸出Η位準資料。 虛設記憶體單元DCa-DCd的各個電性電路構造，乃如 同實施形態1的虛設記憶體單元電性電路構造。 在第16圖所示構造中，若選擇字元線虬3的話，四個 虛没§己體單元DCa-DCd的存取電晶體Q A a-Q Ad便將同時呈

2075-5359-PF(Nl).ptd 200305883 五 發明說明（34) 開啟狀態，而虛設位το線DBL則經由4位元的虛設記憶體單 元DCa-DCd進行放電。所以，冑可將虛設位元線的電壓 降速度更高速化，俾可依較早時序將讀出信號活化。互補 虛設位元線DBLB則仍維持於fj位準。

第1 7圖所示係依照本發明實施形態4的半導體記憶裝 置之整體構造概略圖。在第1 7圖中，分別在包含有：虛設 記憶體單元DC在行方向上排列配置的虛設記憶體單元行 5 0 a _ 5 0 b ;以及正常記憶體單元μ c呈行列狀排列的正常記 憶體單元陣列2 0。虛設記憶體單元％與正常記憶體單元Mc 係在列方向上整齊配置著。對應著虛設記憶體單元DC與正 常記憶體單元MC的各列，配置著字元線乳。在第1 7圖中， 代表性的圖示著8條字元線WLO-WL7。 分別對應著虛設記憶體單元行50a-50c，配置著虛設 位元線DBLa-DBLb。在虛設記憶體單元行50a中，當選擇到 字元線WL0或WL4之時，便同時選擇4位元的虛設記憶體單 元DC，並將虛設位元線DBLa進行放電。相關虛設記憶體單 元行5 0b，貝ij當選擇到字元線WL1或WL5之時，便同時選擇4 位元的虛設記憶體單元D C，並將虛設位元線D B L b進行放 電。相關虛設記憶體單元行50c，則當選擇到字元線WL2或 WL6之時，便同時選擇4位元的虛設記憶體單元DC，並將虚 設位元線DBLc進行放電。相關虛設記憶體單元行50d，則 當選擇到字元線WL3或WL7之時，便同時選擇4位元的虛設 記憶體單元DC，並將虛設位元線DBLd進行放電。 對該等的虛設位元線D B L a - D B L d設置著電塵檢測電路

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52。此電壓檢測電路52係當卢& ηητ , ^ . l "丁、田湿设位兀線DBLa-DBLd中任何 者的電壓位準，變為低於复於λ、s # ^ 士 ~必么共輸入邏輯臨限電壓之時，便將 輸出信號SE上升至Η位準。 設置供將虛設位元線DBU —DBLd與正常記憶體單元陣 列2 0之正常位凡線BL，在待機狀態時，預充電至電源電壓 位準用的預充電電路26。此第17圖所示週邊電路構造，乃 如同第9圖所示半導體記憶裝置之週邊電路構造，就相對 應的部分便賦予相同元件編號，並省略詳細說明。

在第1 6圖與第1 7圖所示構造中，資料讀出時的控制電 路22動作，乃如同前述實施形態1的控制電路22動作。當 選擇到字元線WL之情況時，連接於此字元線WL上的正常"記 憶體單元MC資料，便將被讀出於所對應的正常位元線乩與 BLB中。此時預充電電路26便將停止預充電動作。 在與由此正常記憶體單元MC所進行正常位元線BL與 BLB之驅動的相同時序中，虛設記憶體單元Dc亦將被驅動 於選擇狀態，而使虛設位元線DBLa-DBLd均被放電。正常 位元線BL與BLB將經由1位元的正常記憶體單元眈進行放 電’而虛設位元線D β L a _ D B L d均經由4位元虛設記憶體單元 DC進行放電。所以，虛設位元線DBLa-DBLd的電壓降速 度，便將較快速於正常位元線BL或BLB的電壓降速度，俾 可依更早的速度將輸出信號SE經由電壓檢測電路52予以提 昇0 所以，對感測放大器3 0的感測放大器活化信號SAE活 化時序’便可在擁有足夠邊限的情況下將輸出信號SE提

2075-5359-PF(Nl).ptd 第39頁 200305883 五、發明說明（36) ^ 昇，便可更容易的將感測放大器3 0的活化時序予以最佳 化。 再者，同樣的，因為響應著輸出信號^的活化’將選 擇字元線驅動於非選擇狀態，因此同樣的，便可將選擇字 元線的非活化時序予以最佳化，而可縮短正常位元線B L與 BLB的放電時間，俾可減少功率消耗。此外’藉由減少正 常位元線BL與BLB的電壓降量，便可高速的執行預充電電 路2 6激活時的正常位元線電壓復原。 再者，因為虛設位元線DBLa-DBLd分別利用4位元的虛 設記憶體單元DC所驅動著，因此即便此4位元虛設記憶體 單元的電晶體特性產生不均的情況時，仍可藉由同時所選 擇到的4位元虛設記憶體單元DC而將此不均現象進行平均 化，相對應於此便可降低不均程度。所以，可降低虛設記 憶體單元電晶體特性不均現象，對輸出信號SE上升時序的 影響程度，便可改善動作邊限。 [實施形態5 ] 第1 8圖所示係依照本發明之實施形態5的4位元虛設記 憶體單元佈局概略圖。此第1 8圖所示虛設記憶體單元 DCa-DCd的實質佈局，乃如同上述第6圖中所示2位元虛設 記憶體單元的佈局。分別對應著虛設記憶體單元 0〇3-00〇1，沿\方向配設著第3金屬配線523-52(1。第3金屬 配線52a係透過第2介層洞54而連接於朝γ方向延伸的第2金 屬配線5 5。 此第2金屬配線55係透過介層洞56a-56d而分別連接於

2075-5359-PF(Nl).ptd 第40頁 200305883 五、發明說明（37) --- 朝Y方向延伸的第1多晶矽配線5 7a- 5 7d上。此第1多晶矽配 線5 7a-57ά係構成連接於虛設位元線DBL上的存取電晶體之 閘極。 、 在第2金屬配線55與第3金屬配線58b-58d的交叉部處 並^設置^層洞。所以，依據傳導於此第3金屬配線58a上 的字兀線選擇信號，虛設記憶體單元DCa-DCd之連接於虛 設位兀線DBL上的存取電晶體便同時呈導通狀態。 第3金屬配線5 2 a係分別在另一端透過第3金屬配線 583-58(1~與^接觸洞，而分別連接於第1多晶矽配線593_59(1 上。该等第1多晶矽配線59a_59d乃構成連接於互補虛設位 το線DBLB上的存取電晶體。所以，連接於互補虛設位元線 ZDBL上的存取電晶體，便依據傳導於該等第3金屬配線 5 8a-58d~上的字元線選擇信號，而各自呈導通狀態。 此第18圖所示虛設記憶體單元DCa —DCd的各個佈局乃 如同第2圖所示正常記憶體單元的佈局。所以，虛設位元 線與正常位元線上所連接的虛設記憶體單元與正常記憶體 單元數量便相同，可將虛設位元線DBL與正常位元線 BL，ZBLB的負載設為相同。藉此便可確實的將虛設位元線 的電壓變化速度變為大於正常位元線的電壓變化速度。此 外’可輕易的預測相對於正常位元線B L與Z [電壓降速度 之下的虛設位元線DBL電壓降速度，而可預測輪出信號SE 的上升時序，並可輕易的調整依據此讀出信號的感測放大 器活化與字元線非選擇驅動時序。 第1 9圖所示係此第丨8圖所示佈局中，截至第1金屬配

2075-5359-PF(Nl).ptd 第41頁 200305883 五、發明說明（38) 線為止的佈局圖。如第1 9圖所示，在虛設記憶體單元 DCa - DCd中’分別藉由連接部56a-56d而連接著構成字元線 的第1多晶矽配線57a-5 7d。該等連接部56a_56d便將透過 上層的介層洞而連接於第2金屬配線。 再者’第1多晶矽配線5 9 a - 5 9 d係分別透過連接部而連 接於第1 8圖所示第3金屬配線5 2 a - 5 2 d，並分別連接於字元 線WLa-WLd 上。 在該等虛設記憶體單元DCa-DCd中，尚為將内部記憶 節點固定於電源電壓位準，便形成分別與主動區域62d與 62e平行的第1金屬配線63a與63b，並透過第1金屬配線與 第1介層洞而連接於電源線，並將電源電壓供應給對記憶 著L位準資料的記憶節點，而所配置的負載電晶體與驅動 電晶體之閘極。 在N井區域1中形成主動區域62a-62e，並分別形成P通 道M0S電晶體。該等主動區域62a-6 2e係分別利用在行方向 上相鄰接的虛設記憶體單元而共有著。為形成存取電晶體 與驅動電晶體，而沿Y方向形成主動區域60a與60b。 此第1 9圖中所示截至第1金屬配線為止的佈局乃完全 同上述第3圖中所示正常記憶體單元的佈局。所以，此負 載電晶體、驅動電晶體及存取電晶體的閘極，與主動區域 形狀，便可與正常記憶體單元中的該等元件一致，俾可使 虛設記憶體單元與正常記憶體單元的電晶體特性一致。 故，即便電晶體之臨限電壓、及通道寬度與通道長度間之 比等製造參數存在不均的現象，仍可正常記憶體單元與虛

2075-5359-PF(Nl).ptd 第42頁 200305883 五、發明說明（39) 設記憶體單元的電晶體特性不均朝相同方向進行變化，即 便製造參數產生不均現象，亦仍可將邊限增大。 第2 0圖所示係第1 8圖所示虛設記憶體單元中，從第1 介層洞至第3金屬配線間的佈局圖。如第2 0圖所示，分別 對應著虛設記憶體單元DC a-DCd，配置著朝X方向延伸的第 3金屬配線52a-52d。依與此第3金屬配線52a_52d呈交叉著 狀態之方式，朝Y方向延伸配置著第2金屬配線5 5。此第2 金屬配線55係透過連接部56a-56d中所形成的第1介層洞， 而電連接於第1 9圖所示第1多晶矽配線57a-57d。在此第2 金屬配線55與第3金屬配線52b-52d的接差部處，並未形成 第2介層洞。第2金屬配線55係透過第2介層洞54而連接於 第3金屬配線5 2 a。 該等第3金屬配線52a-52d更分別透過第2介層洞 58a-58d，而連接於第1多晶矽配線59a-59d上，而此第1多 晶矽配線59a-59d則構成連接於虛設記憶體單元DCa-DCd之 互補虛設位元線上的存取電晶體之閘極（參照第1 8圖、第 19 圖）。 所以’在此第2 0圖所示佈局中，不同點僅在於：第2 金屬配線5 5共通的配設著4位元的虛設記憶體單元 DCa-DCd ’該等並藉由連接部56a-56d而連接於連接在虛設 位元線DBL上的存取電晶體閘極上。所以，僅利用改變介 層洞的位置，便可輕易的將正常記憶體單元依相同佈局配 置著虛設記憶體單元，而可同時選擇4位元的虛設記憶體 〇σ — 早7L 。

2075-5359-PF(Nl).ptd 第43頁 200305883 五、發明說明（40) 再者，在第2 0圖中，朝γ方向延伸的第2金屬配線係分 別構成：傳導著接地電壓的接地線、虛設位元線DBL、傳 導著電源電壓V D D的電源線、互補虛設位元線D B L B、以及 傳導者接地電壓G N D的接地線。 再者，在從第1 8圖至第20圖所示虛設記憶體單元的佈 局中，在X方向上鄰接的虛設記憶體單元，具有與第2〇圖 所示佈局呈鏡射對稱的佈局。當此介層洞與接觸洞在X方 向上由鄰接虛設記憶體單元所共有的情況時，亦可利用以 下的佈局。換句話說，在第2 〇圖所示佈局中，利用對字元 線WLb的第2介層洞58b，而將第2金屬配線共通的連接於此 4位元的虛設記憶體單元上。此情況下，當選擇到字元線 WLb之時，便在互補虛設位元線DBLB上同時連接著4位元的 虛設記憶體單元。但是，因為互補虛設位元線DBLB並未被 使用於電壓檢測，因此並不致怎麼發生問題。藉此便可無 須配置冗餘記憶體單元行，可依高密度配置著4行的虛設 記憶體單元。 如上述’依知、本發明實施形態5的話，將虛設記憶體 單元由與正常記憶體單元相同的佈局所構成，便僅要改變 第2金屬配線的佈局且僅要變更第2介層洞位置，便可將4 位元的虛設記fe體單元連接於共通的字元線上。藉此便可 輕易地將正常記憶體單元與虛設記憶體單元設定為相同的 電晶體特性，而可輕易的進行時序設計。 [實施形態6 ] 第2 1圖所示係依照本發明之實施形態6的半導體記憶

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裝置整體構造概略圖。在第21圖中， 包含有：☆別具有呈行列狀排列之正= ; = 置係 副記憶體單元陣列70a與701);以及 ；；：：的正常 體單，70a與70b之間的列解碼器72 :=己憶 在正常副記憶體單元陣列7〇a盥7 ^解馬裔72亦可 於選擇狀態。&情況下，在虛設記憶體^ 4將字元線驅動 中，分別於字元線選擇時，同時二凡仃713一71(1 單元。 丨」时&擇4位兀的虛設記憶體 亦可取而代之，使列解 號，而在正常副記憶體單元 選擇字元線的構造。換句話 驅動電路，賦予陣列選擇信 記憶體單元陣列所設置的字 況下，將列位址信號進行解 副記憶體單元陣列7 0 a與7 0 b 此構造的情況下，於虛設記 應的字元線選擇時，便同時 元0 碼器7 2形成尚依據陣列選擇^ 陣列70¾與70b中之其中一者] 說’對驅動著字元線的字元鱗 號’並僅將對所選擇到正常昏 元線驅動電路予以活化。此精 碼的列解碼器電路，便對正售 共通設置，並執行解碼動作。 憶體單元行7 1 a - 7 1 d中，在對 選擇2位元的虛設記憶體單

針對正常副記憶體單元陣列7〇a的X方向二側，便使虛 設記憶體單元行7 1 a與7 1 b相對向配置著，而在正常副記憶 體單元陣列7 0 b的X方向二側，便使虛設記憶體單元行7 1 c 與71d相對向配置著。該等虛設記憶體單元行71a_71(J係對 應著第1 7圖所示虛設記憶體單元行5 〇 a — 5 〇 d。 對正常副記憶體單元陣列7〇a設置著週邊電路76a，而

200305883 五、發明說明（42) 對正常副記憶體單元陣列70b則設置著週邊電路76b。該等 週邊電路76a與76b分別包含有：行解碼器、預充電電路、 感測放大器以及寫入驅動器。在該等的週邊電路76a與76b 之間配設著控制電路74。該等的週邊電路76a與76b亦可依 據陣列選擇信號而選擇性的被活化，此外，亦可同時控制 激活/非激活。

所以，當產生讀出信號之情況時，於依記憶體單元陣 列單位進行激活/非激活的情況時，便依據對應虛設記憶 體單元行7 1 a與7 1 b而所配置的虛設位元線電壓，而決定週 邊電路76a中所含感測放大器的活化時序、字元線非活化 時序、以及預充電電路的活化時序。同樣的，依據對應虛 没記憶體單元行7 1 c與7 1 d而分別設置的虛設位元線電壓位 準’而決疋週邊電路7 6 b中所設置感測放大器之活化、字 元線之非活化、以及預充電電路之活化的時序。此情況 下在各虛_設記憶體單元行中，當選擇到所對應的字元線 之日^ ’ 2位元的虛設記憶體單元便將被驅動於選擇狀態。 所以，，構造的情況下，控制電路74便依據此陣列選擇信 唬，執行週邊電路76a與76b中之一者的激活/非活化。 再亦可取而代之，改為利用正常副記憶體單元陣

a 一 Ob同時執行字元線選擇。此情況下，週邊電路 T單與同時被活化。讀出信號的活化將執行虛設記憶 =3凡了 ^7ld的電壓檢測。此情況下，在各虛設記憶 ===1元的虛設記憶體單元便在所對應的字元線 k擇可，被驅動於選擇狀態。

2075-5359-PF(Nl).ptd 第46頁 200305883 五、發明說明（43) 虛叹δ己憶體單元行7 1 a - 7 1 d中所分別排列的虛設記憶 體單元係具有從上述第6圖或第18圖至第2〇圖所示的佈 局。 所以，便藉由將供同時選擇複數位元用之配置著第2 金屬配線15s或55之部分，配置於遠離正常副記憶體單元 陣列的端部4 ’便可在此正常副記憶體單元陣列7〇a、以 =二己‘？體單元行713與7卟中，依相同的佈局配置著虛 Ϊΐ ί二1'與正常記憶體單元陣列。相關正常副記憶體 所以，因為徂W及虛设§己憶體單元行71 c與71 d亦相同。 «5)，便不，、币同抖日守選a擇此複數位元用的第2金屬配線（15s :¾ b b ) 便不需對正常記憶體單分〜 元，便可抑制正常副記憶體單早元 =置冗餘記憶體單 加。 ％陣列7〇a與70b的面積增 [實施形態7 ] 第2 2圖戶斤 裝置整體構造 記憶體單元陣 設記憶體單元 與列解碼器7 2 其餘的構造 賦予相同白勺 從列解碼 字元線.動f 輸延遲。藉由 則 7L· 示係依照本發明之每 概略圖。在此第22:知形態7的半導體記憶 2圖所示構造中，在正常副 列（U a罪近列解碼哭7。 ^71 t π 赞馬為72的端部處，配置著虛 仃71 e與71 f。扃不金-, & 在正㊉副記憶體單元陣列7 0 b 之間，配置著虛設記憶體單元行71g與71}1。 均如同第2 1圖所示構造，就相對應的部分便 件編號，並省略詳細說明。 厂7 2對正吊副記憶體單元陣列7 〇 a與7 〇 d傳導 f。在字凡線中有配電電阻，而產生信號傳 靠近此列解碼器72配置記憶體單元行

200305883 五、發明說明（44) -------- 7 1 e 7 1 h 此子元線驅動信號便不致受到傳輸延遲的影 響，可依較早的時序使記憶體單元行71e-nh進行放電。 所以’如第2 3圖所示，當對電壓檢測電路7 5接合著分 別對應著記憶體單元行7 1 e - 7 1 h而所配置的虛設位元線 DBLe-DBLh之情況時，該等虛設位元線DBLe_DBLh的電壓位 準便在變為電壓檢測電路75之輸入邏輯臨限電壓以下的時 序y ’不致產生時間差，可依據虛設位元線DBLe —DBLh的 電壓位準，依大約實質相同的時序，使輸出信號SE上升。 便可不需顧慮對此輸出信號SE上升的時序邊限，可將感測 放大器活化信號的活化時序設定為足夠的邊限，俾可將感 測放大器的活化時序設定為最佳化。 再者’在第2 3圖所示電壓檢測電路7 5中，共通連接著 分別對應著記憶體單元行7丨e — 7丨h而所配置的虛設位元線 DBLe-DBLh。此在記憶體單元行7U與71f中，當分別選擇 到字兀線WL0與WL2之時，便分別將虛設位元線DBLe與⑽“ 進行放電，而相關記憶體單元行7丨g與7丨h中，當選擇到字 兀線WL1與WL3之時，便將所對應的虛設位元線DBLg與⑽“ ，订放電。所以’在第2 2圖所示構造中，於正常副記憶體 單=陣列7 0 a與7 0 b中，便共通的將字元線同時驅動於選擇 狀態。依據記憶體單元陣列選擇信號，將週邊電路76a與曝 76b中之一者活化。 在第2 2圖所不構造中，依據陣列選擇信號，亦可為選 擇記憶體單兀陣列7〇a與7〇b其中一者的構造。此情況下， 電壓檢測電路便分別配置於週邊電路76a與76b中，並執行

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五、發明說明（45) 著所對應感測放大器的活化。 如上述，依照本發明之實施形態7的話，在列解碼器 二側配置著正常記憶體單元陣列，且在靠近此列解碼p之 一邊上分別配置著2行的虛設記憶體單元行，便可依正^確 的時序，將讀出信號活化，並執行感測放大器的活化，以 及執行將字元線驅動於非選擇狀態。 [實施形態8 ] 第24圖所示係依照本發明之實施形態8的半導體記憶 裝置整體構造概略圖。在第24圖中，正常副記憶體單元^車 列在X方向的二側上，配設著虛設記憶體單元行71a與 7 1 b。鄰接該等虛設記憶體單元行7 1 a與7 1 b配置著邊緣記 憶體單元行（edge cell)80a與80b。邊緣記憶體單元行8〇a 係配置於虛設記憶體單元行7 1 a外側。而邊緣記情體單元 行8Ob則配置於虛設記憶體單元行7 1 b與列解碼器72之間。 對正常副記憶體單元陣列70b亦是在X方向的二側上， 配設著虛設記憶體單元行7 1 c與7 1 d。在列解碼器72與虛設 記憶體單元行7 1 c之間配置著邊緣記憶體單元行8〇c。在虚 設記憶體單元行71d外側則配置著邊緣記憶體單元行8〇d。 其餘的週邊電路86a與76b、及控制電路74，均如同第21圖 所示構造與配置。 邊緣記憶體單元行80a-8Od係供防止正常記情體單元 圖案偏移用，而配置於陣列端部。在該等邊緣記情、體單元 8 0 a - 8 0 d中，配置著具有與記憶體單元相同佈局圖案的形 狀虛設記憶體單元（邊緣記憶體單元）。該等邊緣記憶體單

2075-5359-PF(Nl).ptd 第 49 頁 200305883 五、發明說明（46) 元行80a-80d中所含的邊緣記恃 ， 記憶換急體單元之佈局圖案規則:二”吏^ 換句活况，隨細微化的演進，在圖，巧用。 處的曝光之光亂反射等因素，而 ^之％，隨踢度 響，隨此將使圖案修整尺寸 =A韦局圖案造成影 近二，，在將所需佈局=因此， 加入、左考慮罪近佈局圖案影響後 之際，便 是，如記憶體單元之類非常細微化圖案^其G法。但 邊界’因為圖案規則性完全不同， 圖案間的 難。 〃 U正便較為困 :以’修整尺寸在可能偏離所需值的記侉體罩-φ 端部處，通常配置著並未被當作資料記憶早^陣列 單純形狀圖案虛設記憶體單元（邊緣記憶體J _思體單元的 著供記憶此資料用的記憶體單元陣列圖案^規-几）’並維持 料記憶用記憶體單元的修整尺寸不致偏離所需1 =。俾使資 在本實施形態8中，邊緣記憶體單元扞R % ° 接配置著虛設記憶體單元行71a-71d。在邊给3 —8〇d分別鄰 A ^ g象印j咅r®#留- 行8 0a_8 0d中所配置的邊緣記憶體單元，因:心脰早7^ 於資料記憶，因此便可對使邊緣記憶體單元一 ^ _ j. 丁80a-80d 的 邊緣記憶體單元與對應的虛設記憶體單元行7丨& 7丨d 設記憶體單元，圖案化為相同圖案。所以，a a 之虛 上連接著複數虛設記憶體單元之存取電晶體的構造中儿即 便對應邊緣記憶體單元行，亦仍可在同_字_ ^ ^ ^ 予疋線上連接著 複數邊緣記憶體單元的虛設存取電晶體。分別鄰接虛設記

2075-5359-PF(Nl).Ptd 第50頁 200305883 發明說明（47) 憶體單元行71a-71d配置著正常記憶體單元行。此情況 下’藉由虛設A憶體單元行7 1 a-7 1 d分別與正常副記憶體 單元陣列70a-70b的對應正常記憶體單元佈局呈對稱配 置，便可在正常副記憶體單元陣列7 Q a與7 〇 b中，使正常記 憶體單元不致受到虛設記憶體單元佈局的影響，可對應^ 字元線進行配置。 S " 藉此因為解除虛設記憶體單元行7la_7ld不規則性問 題，因此便不需要配置冗餘記憶體單元，可抑制記憶體單 元陣列的面積增加。

第2 5圖所示係邊緣記憶體單元與虛設記憶體單元佈局 的概略圖。在第25圖中，代表性的圖示著虛設記憶體單元 D C 0與D C1、以及邊緣§己彳思體卓元£ c q與£ c 1。對虛設記憶體 單元DC0與DC1的右側區域中’配置著正常副記憶體單元陣 列的至正常記憶體單元。在邊緣記憶體單元£(：()與£(：1的左 側配置著如第24圖所示的列解碼器，或者在邊緣情體單 元ECO與ΕΠ外側’配置著設置於記憶體單4 週邊電路。

朝Υ方向延伸，在Ν井la區域外部配置著主動區域92a 與92e ’並在N井lb外部形成主動區域92f與92j。在該等主 動區域中形成N通道M0S電晶體。 ^ 在N井la中，主動區域92b，92c與92d則形成朝γ方向延 伸的矩形狀。在N井lb内’朝Y方向延伸形成矩形狀的主動 區域92g, 92h 與92i。 平行於主動區域92a朝Y方向延伸形成第2金屬配線

200305883 五、發明說明（48) 94a。平行於主動區域92b形成第1金屬配線93a。此第1金 屬配線93a透過介層洞而連接於第2金屬配線94c。此第2金 屬配線9 4 c上連接於主動區域9 2 c與9 2 d的源極區域。 平行於主動區域92e配設著第2金屬配線94e。此第2金 屬配線94a-94e乃分別傳導著接地電壓GND。所以，在邊緣 舌己fe、體單元E C 0與E C1中，内部節點將全部變為接地電壓位 準。

在此邊緣記憶體單元EC i與虛設記憶體單元Dn上共通 的在X方向上配設著第3金屬配線9〇8，並在邊緣記憶體單 元ECO與虛設記憶體單sDC〇上共通的朝X方向延伸形成第3 金屬配線9 0 b。此第3金屬配線9 〇 a係透過介層洞9 1 c而連接 於邊/緣記憶體單元EC〇的存取電晶體閘極上。第3金屬配線 9 0 b係透過介層洞9丨d與接觸洞而連接於邊緣記憶體單元 ECO的存取電晶體閘極上。 此外’此第3金屬配線9〇b將透過介層洞9 1 e而連接於 第2金屬配線94k。此第2金屬配線94k將透過介層洞，而共 通的連接於此邊緣記憶體單元ECO與EC1的另一存取電晶體 =極t ^以，在邊緣記憶體單元EC0與^1中’於與此虛

。又。己^ 單元的邊界處所配置的存取電晶體，將共通的連 3 !!子兀線WL〇 i。當在字元線WL0上連接著4個虛設記憶 肢：：的情況時，便使此邊緣記憶體單元及虛設記憶體單 #綠1區域的第2金屬配線94k，橫跨4位元的記憶體單元 連、’、貝點式存在。 虛 <。己丨思體單元係具有在X方向上與預此邊緣記憶體

2075-5359-PF(Nl).ptd 第52頁 200305883 五、發明說明（49) ' ----- 單元呈鏡射對稱的佈局，而平行於主動區域g 2 f所形成的 第2金屬配線94f則傳導著接地電壓。此主動區域92f上所 形成的存取電晶體，將透過接觸洞與第1介層洞而連接於 第2金屬配線94g。 第3金屬配線9 〇 a係透過第2介層洞9 1 a而連接於虛設記 憶體單tlDC 1的另一存取電晶體閘極上。此外，第3金屬配 線9Ob係透過第2介層洞91b而連接於此虛設記憶體單元DC〇 的另一存取電晶體閘極上。

平行於主動區域92 j形成第2金屬配線94 j。此第2金屬 配線9 4 j係傳導著接地電壓，並透過在主動區域g 2 j中央區 域中所形成的接觸洞，而結合於驅動電晶體的源極區域 上0 平行於主動區域92 j形成著第2金屬配線94 j。此第2金 屬配線94 i透過第1金屬配線與第}介層洞，而連接於主動 區域9 2 j中所形成的存取電晶體上。第2金屬配線便構成互 補虛設位元線。 鄰接於此虛設記憶體單元DC0與DC1，形成未圖示的正 常記憶體單元。此正常記憶體單元係具有在X方向上與虛 設記憶體單元呈鏡射對稱的佈局。所以，在此虛設記憶體 單元與正常記憶體單元的邊界區域中，虛設記憶體單元 DC0與DC1的存取電晶體，將分別由其閘極連接於構成字元 線WL1與WL0的第3金屬配線9Ob與90a。故，正常記憶體單 元亦同樣的，藉由該等對應著第3金屬配線9 0 b與9 0 a的字 元線WL0與WL1，而分別個別選擇。

2075-5359-PF(Nl).ptd 第53頁 200305883 五、發明說明（50) 所以，便可在不致受虛設記憶體單元佈局影響的情況 下，配置著正常記憶體單元。此外，因為配置著邊緣記憶 體單元，因此虛ό又ό己體單元亦如同正常記憶體單元重複 著形成規則圖案’所以便可抑制圖案的偏移，並可使虛設 記憶體單兀與正常記憶體單元的電晶體特性，藉由此邊緣 記憶體單元而均勻化。 第2 6圖所示係第2 5圖所示佈局中，從主動區域起至第 1金屬配線為止的佈局圖。如第2 6圖所示，朝γ方向延伸形 成主動區域92a-92 j。主動區域92a，92e，92f與92j則朝Y方 向連續延伸而形成。依與該等主動區域92a-92j呈交叉的 方式，形成多晶矽配線，而形成肋5電晶體的閘極。在第 26圖中，乃圖示著構成存取電晶體閘極的多晶矽配線 9 6 a — 9 6 f 〇 如 邊緣記 區域則 記憶體 元、正 形狀， 單元均 受到圖 的電晶 案佈局 第 第26圖 憶體單 形成鏡 單元呈 常記憶 乃邊緣 完全相 案偏移 體特性 的規則 27圖所 所示， 元與虛 射對稱 鏡射對 體單元 記憶體 同。邊 的影響 ，因為 性，因 示係第 相關截至 設記憶體 的圖案。 稱的圖案 及邊緣記 單元、虛 緣記憶體 ，虛設記 將利用邊 此便可將 2 5圖所示 第1金屬配線為止的佈局， 單元乃相同，而相關其邊界 正常記憶體單元具有與虛設 佈局。所以，虛設記憶體單 憶體單元的主動區域與閘極 設記憶體單元及正常記憶體 單元配置於邊界區域，即便 憶體單元與正常記憶體單元 緣記憶體單元而仍維持著圖 電晶體特性進行均勻化。 佈局中，從第1介層洞至第3

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第54頁 200305883 五、發明說明（51) 金屬配線間的佈局圖。在第2 7圖中，朝Y方向延伸形成第2 金，配線94a-94 j。沿X方向形成第3金屬配線90a與90b。 此第3金屬配線9〇a則利用其二側的第2介層洞91c與91&， 而分別接於邊緣記憶體單元Ec 1與虛設記憶體單元DC〇的存 取電晶體閘極。 第3金屬配線90b係透過其二側的第2介層洞91d與 9 1 b ’而分別接於邊緣記憶體單元EC1與虛設記憶體單元 DC 的存取電晶體閘極。第3金屬配線9〇b更在此邊緣記憶 體單元與虛設記憶體單元的邊界區域中，透過第2介層洞 91e而連接於第2金屬配線94k。 此第2金屬配線9 4 k透過第1介層洞而連接於第2 6圖所 示多晶矽配線96c與96d。邊緣記憶體單元並未利用於資料 記憶’乃僅為維持著圖案規則性而設置的。所以，即便利 用第2金屬配線9 4 k，將2位元或4位元的虛設記憶體單元共 通的連接於1個字元線上，亦仍不致對資料記憶動作造成 任何影響。此外，邊緣記憶體單元乃取代「冗餘記憶體單 元」而供使用，可抑制記憶體單元陣列的面積增加二 在虛設記憶體單元與正常記憶體單元的邊界區域中， 透過第2介層洞91a與91b，便分別使字元線WL1與奵〇連接 於各個虛设έ己憶體單元d C 0與D C 1的存取電晶體閘極上。 以’正常記憶體單元乃因為具有與虛設記憶體單元呈鏡= 對稱的佈局，因此不同於虛設記憶體單元，在正常纪=: 單元:，於各行中，可正確的依每個字元線進行記憶==

200305883 五、發明說明（52) 再者，在邊緣記憶體單元EC0與EC1中，第2金 94a-94j全部被固定於接地電壓GND上。所 / / 體單元中，包含雷、、馬μ μ 在邊、味s己f思 mμ / + A "、即”、、的内°卩即點便全部呈接地電壓位 :所= 憶體單。與EC1中，隨圖案偏移 而所xe成通道漏電流寺漏電流現象，可減少消耗電流。 π iL束ίΐ採用2條虛設位元線的情況時，便在1個記 =二側配置著記憶體單元行與邊緣記憶體單 [實施型態9 ] 、第28_示係纟發明⑯照實施型態電壓檢 路 ，造圖。在第28圖中，此電壓檢測電路係包括有分別對虛 設位兀線DBL0-DBL3而設置的電位檢測電路1〇〇a_l〇〇d。因 為該等電位檢測電路100a-100d具有相同的構造因此在 第2 8圖中，便代表性的圖示著電位檢測電路1 〇 〇 &之構造。 所以此電壓檢測電路在虛設記憶體單元行中，在對應=字 元線選擇時，4位元的虛設記憶體單元便同時被驅動;’子 擇狀態。 電位檢測電路100a係包含有：將虛設位元線DBL〇信號 予以反轉並產生輸出信號φΑ的CMOS反相器Iv ;以及在虛 设位兀線DBL0與接地結點之間，串聯連接的N通道_5電晶 體NQ2與NQ3。對N通道M0S電晶體NQ2的閑極，賦予CM〇s反 相器iv的輸出信號φΑ。對N通道M0S電晶體NQ3的閘極，賦 予預充電指示信號/PC。 此預充電指示信號/PC乃如同上述第9圖等中所示的，

2075-5359-PF(Nl).ptd 第56頁 200305883 五、發明說明（53) 將虛設位元線及正常位元線進行預充電的預充電電路2 6予 以活化之信號/PRG相同。所以，當預充電電路呈激活狀態 之時，預充電指示信號/PC便呈L位準，而N通道M0S電晶體 NQ3則呈截止狀態。當預充電電路呈非激活狀態時，預充 電指示信號/PC便呈Η位準，而N通道M0S電晶體NQ3則呈導 通狀態。

CMOS反相器IV係包含有：依據虛設位元線DBL〇電位， 將輸出信號φΑ驅動於Η位準的P通道M0S電晶體PQ1 ;以及 當虛設位元線DBL0的電壓位準呈η位準之時，便將輸出信 號φΑ設定為L位準的Ν通道M0S電晶體NQ1。 在此CMOS反相器IV中，將M0S電晶體PQ1的通道寬度予 以縮小，並將M0S電晶體NQ1的通道寬度予以加大。藉由將 此N通道M0S電晶體NQ1的通道寬度予以加大，虛設記憶體 單元與正常記憶體單元的N通道M0S電晶體（驅動電晶體與 存取電晶體）特性不均之影響，在電位檢測電路丨〇 〇 a — 1 〇 〇 d 中便將依較大狀態出現。N通道M0S電晶體NQ2與NQ3乃若通 道寬度足夠放大，且輸出信號φ A呈Η位準的話，便將使虛 設位元線D B L 0高速的進行放電。

電壓檢測電路係包含有：接收電位檢測電路丨〇〇a與 10 0b之輸出信號的2輸入N0R電路102a ;接受電位檢測電路 100c與100b之輸出信號的2輸入NOR電路l〇2b ;以及接受2 輸入NOR電路1 〇2a與1 02b之輸出信號，並產生輸出信號se 的N A N D電路1 〇 4。 虛設位元線D B L 0 - D B L 3的配置位置亦可採取上述實施

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五、發明說明（54) 形悲6至8所示配置的任一者。 作的信號波 所示電壓檢 第29圖所示係第28圖所示電壓檢測電路動 形圖。以下，參照第29圖所示，針對此第28圖 測電路的動作進行說明。 第2 9圖中所示係虛設位元線D B L 0電壓位準備放電之情 況時的動作波形一例。在待機狀態下，預充電指示信號 /PC呈L位準，而M0S電晶體NQ3將呈截止狀態。』。二元°線 DBL0-DBL3分別藉由所對應的預充電電路之預充電電晶 體，預充電至電源電壓位準。 若施行記憶體單元選擇動作（譬如，將字元線WL 〇驅動 於選擇狀態）的話，虛設位元線DBL0的電壓位準便將從預 充電電壓位準降低。此時預充電指示信號/PC將呈η位準。 依據虛設位元線DBL0的電壓位準降低，ρ通道M〇s電晶 體PQ1的傳導性將變大，CMOS反相器IV的輸出信號φ A將逐 漸增加，若超過CMOS反相器IV之輸入邏輯臨限電壓的話， M0S電晶體NQ2便將呈導通狀態。此時預充電指示信號 /PC ’在字元線選擇時已被驅動於η位準，而M〇s電晶體NQ3 則呈導通狀態。所以，若此輸出信號p A呈η位準，且M0S 電晶體NQ2在飽和區域中進行動作的話，便此虛設位元線 DBL0便依高速經由該等的M〇s電晶體NQ2與NQ3而進行放 電’俾使其電壓位準下降。若輸出信號p A變為Η位準的 話’ N0R電路l〇2a的輸出信號便將呈l位準，相對應於此， NAND電路104所輸出的輸出信號SE便將呈η位準。 配置著M0S電晶體NQ2與NQ3，當輸出信號ρ Α電壓位準

2075-5359-PF(Nl).ptd 第58頁 200305883 五、發明說明（55) 上升之時，藉由將虛設位元線DBL0放電至芥蒂電壓位準， 便可獲得以下優點。換句話說，CMOS反相器I V可縮短在過 渡區域中的某時間，可將所對應的M0S電晶體PQ1與NQ1呈 導通狀態的時間予以縮短，可降低貫穿電流，可降低消耗 電流。 再者，此CMOS反相器I V的輸入邏輯臨限電壓，僅要配 合輸出信號SE活化時序而設定於適當電壓位準的話便可。 即便在M0S電晶體PQ 1驅動力較小的情況下，藉由調整該等 的M0S電晶體PQ1與NQ1之臨限電壓，便可對所需的電壓位 準設定著此CMOS反相器IV的入邏輯臨限電壓。 再者，當1條虛設位元線被2位元虛設記憶體單元所驅 動的情況時，則僅要採用2條虛設位元線。所以，此情況 下，便設置著譬如接收對虛設位元線DBL0與DBL1所設置電 位檢測電路100a與100b輸出信號的AND電路（NAND閘極與反 相器的串聯體等效複合閘極）。 如上述，本發明依照實施形態9的話，便依據檢測出 虛設位元線電位的CMOS反相器輸出信號，將所對應的虛設 位元線驅動於接地電壓位準的構造，藉由虛設位元線的電 位，在此電壓檢測電路的CMOS反相器中，可限制貫穿電流 的流動期間，相對於此將可減少消耗電流。 [實施形態1 0 ] 第30圖所示係本發明依照實施型態1 〇的電壓檢測電路 構造圖。在第3 0圖中，此電壓檢測電路係包括有分別對虛 設位元線DBL0-DBL3而設置，並分別由閘極接收所對鹿卢

2075-5359-PF(Nl).ptd 第 59 頁 200305883 五、發明說明（56) 設位元線DBL0-DBL3上之電壓的p通道M0S電晶體PQ2-PQ5。 該等P通道M0S電晶體PQ2 —PQ5的汲極係共通的連接於節點 NDD ’並分別對源極供應著電源電壓。 電壓檢測電路係更包含有：響應著預充電指示信號 /PC而導通，並在導通時將節點NDI)預充電至接地電壓位準 的N通道M0S電晶體NQ4 ;將節點NDD電位予以反轉的反相器 I VI ;在反相器I VI輸出信號為L位準之時便導通，並在導 通時將節點NDD閃鎖於電源電壓位準的p通道M〇s電晶體 PQ6 ;將反相器I VI輸出信號反轉而產生輸出信號“的反相 器IV2。P通道M0S電晶體PQ6的電流驅動力將變為充分的 大。 預充電指示信號P C係在將虛設位元線j) b L 〇 - D B L 3及正 常位元線BL與BLB預充電至電源電壓位準的預充電電路激 活時，便設定於Η位準。所以，内部節點NDD便在待 時，被預充電至接地電壓位準。 " 第3 1圖所示係第3 0圖所示電壓檢測電路動作的信號波 ^圖。參照第3 1圖，以虛設位元線d β l 〇被放電之情況時的 動作為例，針對此第3 0圖所示電壓檢測電路的動作進行說 明。 在待機狀態時’虛設位元線DBLO-DBL3將全部被預充 電至電源電壓位準，而Ρ通道M0S電晶體PQ2 —Pq5則呈截止 狀態。因為預充電指示信號PC呈Η位準，因此N通道M〇s電 晶體NQ4便呈導通狀態’而節點NDD則維持於接地電壓位

200305883 五、發明說明（57) 賦予記憶體選擇指示，而選擇字元線，譬如將字元線 WL0驅動於選擇狀態的話，虛設位元線DBL0的電壓位準便 將低於虛設記憶體單元。此虛設位元線DBL0的電壓位準降 低，而若M0S電晶體PQ2的源極-汲極間電壓，大於M0S電晶 體PQ2臨限電壓絕對值的話，M0S電晶體PQ2便將導通，並 將電流供應給節點NDD。 在此記憶體單元選擇動作開始時，預充電指示信號PC 將呈L位準，而M0S電晶體NQ4將呈截止狀態。節點NDD的電 壓位準將隨M0S電晶體PQ2的充電動作而上升，若超越反相 器I V 1之輸入邏輯臨限電壓的話，反相器I V1的輸入信號便 將呈L位準，配合此，M0S電晶體PQ6將導通，而將節點NDD 的電壓位準快速的上拉至電源電壓位準。此外，反相器 I V2便將反相器I v 1的輸出信號予以反轉，並將輸出信號SE 驅動至Η位準。 反相器I V1係具有節點NDD電壓位準反轉放大機能，並 依據此節點NDD的電壓位準，控制著M0S電晶體PQ6的導通/ 截止。所以，在反相器I V1中，便可縮短貫穿電流的流動 期間，俾可降低消耗電流。 再者，虛設位元線DBL0係連接於M0S電晶體PQ2的閘 極。所以，此虛設位元線DBL0僅利用虛設記憶體單元而驅 動，不致被放電至接地電位位準。故，可減少此虛設位元 線DBL0充放電時所需的消耗電流。此現象在其他的虛設位 元線DBL1-DBL3電壓位準降低之情況時亦相同。 所以，藉由利用此第3 0圖所示電壓檢測電路，便可抑

2075-5359-PF(Nl).ptd 第61頁 200305883 五、發明說明（58) 制供設定讀出時序用的電路之消耗電流的增加，俾正確的 決定内部的感測放大器活化時序、字元線非活化時序、以 及預充電動作活化時序。 再者’即便第30圖所示構造中，當採用2條虛設位元 線的情況時’對應著各自的虛設位元線，配置著p通道M〇s 電晶體。 再者’在此第3 0圖所示電壓檢測電路中，亦可取代p 通道M0S電晶體PQ2-PQ5，改為採用n通道M0S電晶體，並將 節點NDD預充電至電源電壓位準的構造。此情況下，M〇s 電晶體PQ6便被N通道M0S電晶體所取代。此外，亦不需要 反相器I V2。 [其他適合例] 在上述實施形態中，半導體記憶裝置係採用SRAM。但 是，即便在如快閃記憶體之類，檢測出位元線中所流動電 流，而執行資料讀出的非揮發性半導體記憶裝置中，當設 定此内部的感測放大器之活化時序時，藉由採用虛設位元 線，便可正確的決定。當此非揮發性半導體記憶裝置的情 況時，僅虛設記憶體單元利用與記憶著資料的正常非揮發 性記憶體單元相同構造的非揮發性記憶體單元。由金屬配 線構成字元線’並由多晶石夕構成非揮發性記憶體單元的控 制閘，且使此金屬配線與多晶矽控制閘間的連接，在虛設 記憶體單元中，不同於正常記憶體單元。 如上述’依照本發明的話’將虛設記憶體单元在正常 記憶體單元的列方向上排列配置，並使虛設位元線由複數

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2075-5359-PF(Nl).ptd 第63頁 200305883 圖式簡單說明 第1圖係本發明實施形態1的正常記憶體單元之電性等 圖 佈 的 元 °彐一 體 憶 記 常 正 示 所 圖 r < 第 係 〇 圖 圖2 路第 效 等 性 ο 〇 之 圖圖元 局局單 佈佈體 之之憶 線線 己 己 i S 下上 Αν Αν /0 /Dw 佈佈 示示 所所 圖圖 己 古口 設 虛 的 11 態 形 包 實 明 _ _發 第第本 圖圖圖 3 4 5 第第第 圖 佈 的 元 單 體 憶 己 i=口 設 虛 示 所 圖 5 第 係 Ο 圖 圖6 路第 電 效 造 構 體 〇 。整 圖圖置 局局裝 佈佈憶 之之記 線線 配配 下上 勺勺 Αρ /Θ 佈佈 示示 所所 圖圖 體 導 半 的 11 態 形 施 實 明 發 /FV ίν 第第本 係係係 圖圖圖 7 8 9 第第第 的 作 置 裝 憶 己 .體 導 半 之 IX 態 形 施 實 明 發 本 。係 圖圖 意10 示第 略 概 圖 略 概 的 造 構 路 制 控 示 所 圖 9 第 。係 圖圖 形11 波第 ituu # 信 構 體 整 置 裝 意 己 古口 體 導 半 的 2 態 形 施 實 明 發 本。 係圖 圖意 12示 第略 概 造 _#_ 設 構 虛 體 之 整 置 置 裝 裝 意 意 己 己 =口=口 體 體 導 導 半 半 ο 勺 勺 /QM *JTT 圖 2 3 態意態 形示形 施略施 實概實 明分明 發部發 本要本 係重係 圖元圖 3單4 1 1 第體第 意 記 概 造 構 分 βτ 立口 要 重 置 裝 憶 記 體 導 半 示 所 圖 4 11 。 第 圖係 意圖 示15 略第 概 造 設 虛 之 置 裝 憶 記 體 導 半 的 4 態 形 施 實 明 發 本 係 〇 圖 圖16 意第 示 略

2075-5359-PF(Nl).ptd 第64頁 200305883 圖式簡單說明 記憶體單元配置圖。 第1 7圖係本發明實施形態4的半導體記憶裝置整體構 造概略示意圖。 第1 8圖係本發明實施形態5的虛設記憶體單元佈局 圖 層層 下上 Αν AV 白 白 ΛΓν 局局態 佈佈形 示示施 所所實 圖圖明 8 9 务 11 11 第第本 係係係 圖圖圖 πυ 1Χ 12 2 第第第 圖圖 局局 佈佈 之之 構 體 整 置 裝 憶 記 錦_豆 導 半 的 構 體 整 置 裝 憶 記 體 導 半 的 7 態 形 施 實 明 發 〇 本 圖係 音心圖 示2 7 2 略第 概 造 構 ΚΓ it口 測 檢 壓 之 置 裝 憶 己 古口 體 導 半 示 所 圖 2 2 。 第 圖係 意圖 示3 7 2 略第 概 造 構 體 整 置 裝 憶 記 .體 導 半 的 8 態 形 施 實 明 發 。本。 圖係圖 意圖意 示24示 略第略 概 概 造 造 立口 要 重 置 裝 憶 己 一口 體 導 半 的 8 能5 形 施 實 明。 發圖 本意 係示 圖略 5 既 2 17 第局 佈 分 圖圖 佈佈 之之 線線 己 己 酉 S 層層 下上 勺 勺 An 佈佈 示示施 所所實 圖圖明 5 5 务 2 2 豸 第第本 係 圖圖圖 6 7 8 2 2 2 第第第 態 形 意 示 造 構 路 電 測 檢 壓 的

A 圖 形 波 itub # 信 的 作 路 電 測 檢 壓 1^¾ 示 所 圖 8 2 第 係 圖 9 2 第 圖 意 示 造 構 路 電 測 檢 壓 的 ο 11 態 形 施 實 明 發 本 係 圖 ο 3 第

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弟W圖係第30圖所 圖。 【元件符號說明】 1 N井區域 9第1介層洞 22控制電路 2 4行解碼器 26 預充電電路 2 8寫入驅動器 3 1電位檢測電路 3 6解碼器控制電路 3 8感測控制電路 4 2第2介層洞 5 4第2介層洞 7 2列解碼器 7 5 電壓檢測電路 /PC預充電指示信號 1 0 0 a〜1 0 0 d電位檢測電 6第2金屬配線 2 〇正常記憶體單元陣列 2 3列解碼器 25多工器 2 7内部資料匯流排 30感測放大器 3 5動作模式檢測電路 37預充電控制電路 4 0 週邊電路 52電壓檢測電路 5 5第2金屬配線 7 4控制電路 104 NAND 電路 /PRG預充電指示信號 102a，102b2 輸入NOR 電路 10a〜10d第2介層洞 15a〜15e第2金屬配線 15q，15s 第2金屬配線 la，lb N井 2 1 a〜2 1 f 虛設記憶體單元行 25a行選擇閘 26a P通道M0S電晶體

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3a，3b主動區域 41m, 41n連接部 4a〜4f多晶矽配線 50a〜50d虛設記 52a〜52d第3金屬配線 56a〜56d介層洞〜體單元行 57a〜57d 第1多晶矽配線58a〜58d 第2介層、、同 59a〜59d第1多晶矽配線5a〜5f第1金屬己線 5 i第1金屬配線 5k第1金屬配線7 5 m弟1金屬配線 5 η第1多晶碎配線 5r第1金屬配線 60a, 60b主動區域 62a〜62e主動區域 62d, 62e主動區域

63a, 63b第1金屬配線 6a〜6d，6ab，6da，6db 第1多晶矽配線 6 a a 弟1多晶石夕配線 7 0a，7 0b正常副記憶體單元陣列 7 1 a〜7 1 d虛設記憶體單元行 7 1 e〜7 1 h記憶體單元行 76a，76b週邊電路 7a第3金屬配線 7 a a第3金屬配線 7 a b第3金屬配線 7 m〜7 η第3金屬配線 8 0 a〜8 0 d邊緣記憶體單元行 8a〜81 接觸洞 90a 第3金屬配線 91a〜91e 第2介層洞 93a 第1金屬配線 9 6 a〜9 6 f 多晶石夕配線 8ca，8cb接觸洞 9 0 b 第3金屬配線 92a〜92i 主動區域 94a〜94 j第2金屬配線 9a〜9c 第1介層洞

2075-5359-PF(Nl).ptd 第67頁 200305883 圖式簡單說明 9 d介層洞 9 f，9 j第1介層洞 9fa，9fb 第1介層洞 9g 第1介層洞 9 j b 第1介層洞 ADE 解碼器致能信號 BL 正常位元線 CLK 時脈信號 CTL控制信號 DBL，DBLB虛設位元線 DBL0〜DBL3 虛設位元線 DBL0〜DBL3 虛設位元線 DBLa〜DBLh 虛設位元線 DC虛設記憶體單元 DC0虛設記憶體單元 DC1虛設記憶體單元 DCa〜DCd虛設記憶體單元 D I内部資料 DMC 虛設記憶體單元 DND 記憶節點 DND0 1，DND02記憶節點 DND11,DND12 記憶節點 DNDa〜DNDd記憶節點 D0讀出資料 ECO, EC1邊緣記憶體單元 GND接地電壓 IV CMOS反相器 I V 1 反相器 I V 2反相器 MC 正常記憶體單元 NQ1〜NQ4 N通道M0S電晶體 PQ卜PQ6P通道M0S電晶 體 QAa〜QAd 存取電晶體 QBa〜QBd存取電晶體 SAE 感測放大器活化信號 SE輸出信號 TDN(H 〜TDN03，TDN1卜 TDN14 N 通道 M0S 電晶體 TDP01，TDP02，TDP11，TDP12 P 通道 M0S 電晶體 TN1〜TN4 N通道M0S電晶體 TP1〜TP2 P通道M0S電晶體

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Claims (1)

1. 200305883 六、申請專利範圍 1、: 一種半導體記憶裝置，包括： 不复數正常記憶體單元，呈行列狀排列； 複數個虛设冗憶體單元，配置成複數行； 置 著 中 複數個虛設位元線，對應著該虛設記憶體單元行而配 ’並連接著各自所對應行之虛設記憶體單元；以及 複數個字元線，對應著該正常記憶體單元列而配置 ’並連接著各自所對應列之正常記憶體單元； 其中，各該字元線在該複數行的虛設記憶體單元各行 ’連接著複數個虛設記憶體單元。

   2 ·如申請專利範圍第1項之半導體記憶裝置，其中， 該虛設記憶體單元係在該正常記憶體單元的列方向上排列 配置。 3 ·如申請專利範圍第1項之半導體記憶裝置，其中， 更包括複數正常位元線，對應著該正常記憶體單元的各行 而配置，並連接於各自對應的行正常記憶體單元上； 各該虚設位元線與各該正常位元線的負載電容係實質 相同的。 4.如申請專利範圍第1項之半導體記憶裝置，其中， 各該虛設記憶體單元係具有與各該正常記憶體單元相同的

   佈局。 5. 如申請專利範圍第1項之半導體記憶裝置，其中， 該虛設記憶體單元係在記憶體單元陣列的其中一端上，相 鄰接而配置成複數行。 6. 如申請專利範圍第1項之半導體記憶裝置’其中，

   第70頁 2075-5359-PF(Nl).ptd 200305883 六、申請專利範圍 該虛設記憶體單元行係在記憶體單元陣列中分散配置著。 7 ·如申請專利範圍第1項之半導體記憶裝置，其中， 更包括： 電位檢測電路，對應著各該虛設位元線而配置，並檢 測出各自所對應的虛設位元線電位； 感測放大器活化電路，響應著該電位檢測電路之輸出 信號，而產生感測放大器活化信號；以及 感測放大器，響應著該感測放大器活化信號而被活 化’並將所選擇到的正常記憶體單元之資料予以放大。 8.如申請專利範圍第7項之半導體記憶裝置，其中， 該虛設記憶體單元行係配置於包含有正常記憶體單元的記 憶體單元陣列之端部處； / 違半導體記憶裝置係更包括複數邊緣記憶體單元的 灯’在該記憶體單元陣列中，鄰接該虛設記憶體單元各行 而配置’亚具有與該正常記憶體單元相同形狀且配置呈行 列狀。 > 、9 ·如申睛專利範圍第8項之半導體記憶裝置，其中， °玄邊°己彳思體單元的内部節點係固定於接地電壓位準。 1 0 ·如申清專利範圍第8項之半導體記憶裝置，其中， * ΐ著該邊緣記憶體單元之行而配置，並連接著所 :订邊緣記憶體單元的邊緣位元線；其中，嗲邊終 元線係固定於接地電壓位準。 4邊緣位 i访^·级如申請專利範圍第8項之半導體記憶裝置，其中， 、、水圮憶體單元之行與該正常記憶體單元之行^間， 第71頁 2075-5359-PF(Nl).ptd 200305883 六、申請專利範圍 配置著該虛設記憶體單元之行 12·如申請專利範圍第丨項之半 各該虛設記憶體單元係包含有鲤應“豆。己fe裝置，其中， 而導通的存取電晶體，並在行方^ =所對應字元線的信號 的虛設記憶體單元之存取電晶體^ 相互連接著既定數量 1 3·如申請專利範圍第7項之半J 立 該電位檢測電路係包括：閘電路，圮憶裝置，其中， 而設置，並透過高輸入阻抗而姓入2應著各該虛設位元線 卜，日鄗人翻於f 4 ° 口心所對應的虛設位元線 應的虛設位元線電位予以放大並輸$ i在活化時，將所對 14·如申請專利範圍第13項之』半導體記憶裝置，其 中，該閘電路係包括： CMOS反相器，接收該所對應虛設位元線的電位；以及 問鎖閘’響應者遺動作模式指示作發之活化，而依據 該CMOS反相器之輸出信號，將該所對應虛設位元線的電位 驅動於既定電壓位準。 ^ 1 5 ·如申睛專利範圍弟1 3項之半導體記憶裝置’其 中，該閘電路係包括：閘極結合於所對應虛設位元線上丄 並響應著該對應的虛設位元線電位而將^ $節點驅動於第 1電位位準的絕緣閘型場效電晶體；而該内部節點係共通 配置於該電位檢測電路上； 該感測放大器活化電路係包括： 預充電電晶體，將該内部節點預充電至第1電壓位 準；以及

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