SK7442002A3 - Methods of formation of a silicon nanostructure, a silicon quantum wire array and devices based thereon - Google Patents

Methods of formation of a silicon nanostructure, a silicon quantum wire array and devices based thereon Download PDF

Info

Publication number
SK7442002A3
SK7442002A3 SK744-2002A SK7442002A SK7442002A3 SK 7442002 A3 SK7442002 A3 SK 7442002A3 SK 7442002 A SK7442002 A SK 7442002A SK 7442002 A3 SK7442002 A3 SK 7442002A3
Authority
SK
Slovakia
Prior art keywords
silicon
ion
relief
blasting
nano
Prior art date
Application number
SK744-2002A
Other languages
English (en)
Inventor
Valery K Smirnov
Dmitri S Kibalov
Original Assignee
Sceptre Electronics Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sceptre Electronics Ltd filed Critical Sceptre Electronics Ltd
Publication of SK7442002A3 publication Critical patent/SK7442002A3/sk

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Nanotechnology (AREA)
  • Health & Medical Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Toxicology (AREA)
  • Physical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Drying Of Semiconductors (AREA)

Description

Spôsob vytvárania kremíkovej nano-štruktúry a zariadenie pre vykonávanie tohoto spôsobu.
Oblasť techniky
Vynález sa týka spôsobu vytvárania kremíkovej nanoštruktúry a zariadenia pre vykonávanie tohto spôsobu.
Doterajší stav techniky
Podlá známeho spôsobu vytvárania kremíkových kvantových vodičov o priereze 10x15 nm2, uložených do oxidu kremičitého, sa využíva implantácia iontov kyslíku s nízkou energiou do kremíku, litografia elektrónového lúča a chemické leptanie za mokra s následným žíhaním pri vysokej teplote v inertnom prostredí. Výsledkom je vytvorenie kremíkových kvantových vodičov, uložených do oxidu kremičitého uprostred dolnej časti V-drážok, ako je napríklad uvedené v Y. Ishikawa, N. Shibata, F. Fukatsu; „Fabrication of [110]-aligned Si quantum wires embedded in SiO2 by low-energy oxygen implantation „Príprava [110]-usporiadaných kremíkových kvantových vodičov, uložených do SiO2 pomocou implantácie kyslíka s nízkou energiou, Nuclear Instruments and Methods in Physics Research, B, 1999, V. 147, str. 304-309, Elsevier Science Ltd.) [1]. Tento známy spôsob má však niektoré nevýhody. Používanie litografie s elektrónovým lúčom a chemického leptania za mokra pri vytváraní V-drážok na kremíkovom povrchu obmedzuje hustotu prvku v stavbe a znižuje výťažok vodičov. Absencia kontroly procesu in situ ešte ďalej znižuje výťažok
-2vodičov. Nízka hustota vodičov bráni využitiu vodičov pre nano-elektronické zariadenia takého typu, pri ktorom je dôležitá interakcia nabitých častíc v susedných vodičoch. Predtým publikovaná práce, ktorej spoluautori sú súčasne i autormi tohto vynálezu, je základom pre metódu vytvorenia vlnovito usporiadaných štruktúr (wave-ordered-structures, WOS) na kremíku a predovšetkým na SOI. Spôsob zahŕňa kroky otryskania SOI kremíkovej vrstvy iontovou sondou s molekulárnym dusíkom, a naskenovanie do rastrového vzoru vo veľmi vysokom vákuu, aby sa vytvoril periodický vlnovitý reliéf v nano-merítku (WOS). Čelo vlny reliéfu v nanomerítku je v smere dopadu iontov. Spôsob zahŕňa detekciu signálu emisie sekundárnych iontov od izolátoru SOI a ukončenie otryskávania, keď tento signál dosiahne vopred stanovené hodnoty. Táto práca tiež uvádza závislosť tvorby WOS na energii iontov E, uhle dopadu iontov Θ oproti bežnému povrchu a teplote T vzorky SOI. Práca tiež identifikuje charakteristiku procesu tvorby reliéfu, predovšetkým hĺbku otryskania Dm, odpovedajúcu nástupu intenzívneho rastu WOS, a diskutuje závislosť Dm na E, Θ, T a vlnovej dĺžke WOS λ. Práca ďalej udáva, že hrúbka kremíku SOI DB by nemala byť nižšia než hĺbka otryskania, pri ktorej sa tvorí stabilný WOS s požadovanou vlnovou dĺžkou (pričom táto hĺbka je zhodná s hĺbkou tvorby reliéfu, ďalej označovanou DF) . (V.K. Smirnov,
D.S. Kibalov, S.A. Krivelevich, P.A. Lepshin, E.V. Potapov,
R.A. Yankov, W. Skorupa, V.V. Makarov, A.B. Danilin; Waveordered structures formed on SOI wafers by reactive ion beams
- Vlnovito usporiadané štruktúry, vytvorené na doštičkách SOI reaktívnymi iontovými lúčmi, Nuclear Instruments and Methods in Physics Research B, 1999, V. 147, str. 310-315, Elsevier
Science Ltd.) [2]. Ďalšia práca, na ktorej sa podieľal jeden
-3z autorov tohto vynálezu, popisuje proces žíhania materiálu toho typu, ktorý je popísaný v [2], v inertnom prostredí pri teplote 1000 °C po dobu jednej hodiny a výslednú vnútornú stavbu WOS na rozhraní kremík-izolátor materiálu SOI (V.K. Smirnov, A.B. Danilin; Nano-scale wave-ordered structures on SOI - Vlnovito usporiadané štruktúry na SOI v nano-merítku, Proceedings of the NATO Advanced Research Workshop Perspective, science and technologies for novel silicon on insulator devices, vyd. P.I.F. Hemment, 1999, Elsevier Science Ltd.) [3]. Ďalšia práca, na ktorej sa podieľal jeden z autorov tohto vynálezu, popisuje závislosti hrúbky vrstvy nitridu kremíku (SÍ3N4) DN na energii iontov E, uhle dopadu iontov na povrch a žíhanie pri vysokej teplote (900 - 1100 °C po dobu jednej hodiny). Žíhanie nemá na DN žiadny vplyv, maximalizuje však ostrosť rozhrania Si/Si3N4. Ako je v tejto práci ukázané, DN je zhodná s dosahom prieniku iontov do kremíku R, ktorý je, ako bolo stanovené, lineárnou funkciou E pre rovnaký rozsah energií, ako bol rozsah použitý pre tvorbu WOS. Na základe údajov, uvedených v danej práci, závislosť R na E je možné vyjadriť ako:
R (nm) = 1,5 E (keV) + 4 (1) (V.I. Bachurin, A.B. Churilov, E.V. Potapov, V.K. Smirnov, V.V. Makarov a A.B. Danilin; Formation of Thin Silicon Nitride Layers on Si by Low Energy N2 + Ion Bombardment Tvorba tenkých kremíkových vrstiev na Si bombardovaním iontami N2 + s nízkou energiou, Nuclear Instruments and Methods in Physics Research B, 1999, V. 147, str. 316-319) [4]. Vyššie uvedené práce [2], [3] a [4] spoločne popisujú základnú metódu pre tvorbu kremíkového kvantového vodičového poľa. Základná výhoda použitia kremíkového kvantového poľa vodičov spočíva v zrovnaní s použitím oddelených vodičov u nano-elektronických
-4a optoelektronických prístrojoch predovšetkým vo zvýšení zisku a zosilnenia podielu signálu voči šumu v prúdovej charakteristike a tiež v poskytnutí potenciálu pre nové možnosti prístrojov založených na poliach vďaka interakcii nabitých častíc v susedných kvantových vodičoch. V základnej metóde, uvedenej v prácach [2], [3] a [4] existuje celá rada nevýhod. V práci [2] nie je riešená otázka, či sa mení vlnová dĺžka WOS λ so zvýšením hĺbky otryskávania z Dm na DF alebo či existuje nejaký vnútorný vzťah medzi Dm a DF. Stávajúci vynález uznáva, že charakteristika procesu by mala súvisieť s konečnou štruktúrou WOS, vyvinutou v hĺbke DF, skôr než s hĺbkou Dm, ako sa pojednáva v práci [2]. Okrem toho práca [2] nerieši otázku, či existujú limity domény v rovine (E, θ), v ktorej dochádza k tvorbe WOS. Tieto pracovné obmedzenia, popísané v [2], [3] a [4], znamenajú, že požadovaná hrúbka kremíkovej vrstvy SOI nemôže byť všeobecne vopred stanovená zo vzťahov medzi rôznymi parametrami, diskutovanými v týchto prácach. Okrem toho nie je možné vopred stanoviť základné parametre pre ovládanie procesu otryskávania (energiu iontov E, uhol dopadu iontov Θ a teplotu SOI T). Pre izoláciu susedných kremíkových vodičov vo WOS vytvorených v SOI je dôležité tiež zabezpečiť, aby sa „žliabky reliéfu WOS presne zhodovali s okrajom medzi kremíkovou vrstvou SOI a vrstvou izolátora SOI. V práci [2] je uvedené, že signál emisie sekundárnych iontov môže byť využitý na ukončenie procesu otryskávania, nezisťuje však žiadny spôsob, ako vopred stanoviť hodnotu signálu, ktorý zodpovedá izolácii kremíkových vodičov. Predtým publikovaná práca teda neposkytuje všeobecnú metódu, ktorá by umožnila natoľko spoľahlivé vytváranie WOS, aby sa žliabky WOS zhodovali s hranicou SOI medzi kremíkom a izolátorom a vytváralo sa tak pole izolovaných kremíkových vodičov. Okrem toho je
-5z praktických dôvodov pri používaní tohto procesu spoločne s nano-elektronickou a optoelektronickou technológiou založenou na kremíku nevyhnutné zabezpečiť vytvorenie poľa s nano-štruktúrou na špecifikovanej mikro-oblasti povrchu, aby sa získala vhodná štruktúra, napríklad vo forme dvoch izolovaných kremíkových výplní, spojených poľom. Predtým publikovaná práca však nerieši otázky, či je možné pre daný účel použiť postupy ako je litografia, alebo, pokiaľ by to bolo možné, či by sa mohli použiť maskovacie vrstvy, poprípade aké. Autori tohto vynálezu tiež stanovili, že proces tvorby WOS je vysoko citlivý na prítomnosť nečistôt na povrchu SOI, predovšetkým na prítomnosť kysličníka kremičitého, ktorý narušuje rovnú plochu reliéfu WOS. Ako je známe, je na povrchu kremíku, vystaveného vzduchu, vždy prítomná tenká vrstva oxidu kremičitého. Všetky vyššie uvedené nevýhody sú tak či onak spojené s možnosťou riadenia procesu tvorby WOS pre praktické účely. Je známe, že nano-elektronické prístroje obsahujú kremíkové vložky, spojené kremíkovým kanálom s priemerom 20 nm (tzv. „kvantový bod), izolačnú vrstvu o hrúbke 40 nm, ktorá kryje povrch vložiek a kanál, a elektródu, situovanú na povrchu vrstvy izolátora. Kremíkové kontaktné vložky a kanál sú vytvorené v kremíkovej vrstve materiálu SOI (E. Leobandung, L. Guo, Y. Wang, S. Chou; „Observation of quantum effects and Coulomb blockade in silicon quantum-dot transistors at temperature over 100K - „Pozorovanie kvantových účinkov a coulombickej blokády v kvantovo-bodových tranzistoroch pri teplote vyššej než 100K, Applied Physics Letters, V. 67, č.
7, 1995, str. 938-940, Američan Inštitúte of Physics, 1995) [5]. Nevýhody tohto známeho zariadenia spočívajú v absencii kanálového poľa a v nízkom zisku zariadenia, pretože malé rozmery zariadenia sa blížia obmedzeniam mikro-litografických
-6postupov; to znamená, že existuje nízka reprodukovateľnosť prevádzkových výsledkov. Existuje aj iné zariadenie, FET založené na kvantových vodičoch, obsahujúce kremíkové vložky, spojené siedmimi lineárnymi kremíkovými kanálmi s obdĺžnikovým priemerom 86x100 nm2. Kremíkové kanály sú pokryté vrstvou oxidu kremičitého o hrúbke 30 nm. Nad skupinou týchto kanálov je situovaný vstup elektródy. Toto zariadenie sa pripravuje pomocou materiálu SOI (J.P. Colinge, X. Baie, V. Bayot, E. Grivei; „A Silicon-On-Insulator Quantum Wire - „Kvantový vodič s kremíkom na izolátore, Solid-State Electronics, V. 39, č. 1, 1996, str. 49-51, Elsevier Science Ltd. 1996) [6].
Nevýhoda tohto známeho zariadenia spočíva v nemožnosti vytvorenia kremíkových kanálov vo vzdialenosti zhodnej s veľkosťou kanálu vzhľadom na obmedzenie známych litografických metód, ktoré sa používajú na prípravu daného zariadenia. Odkazy na rôzne práce uvedené vyššie ukazujú, ako je možné pripraviť kremíkové kvantové vodičové pole vo zvláštnych experimentálnych prípadoch. Cieľom vynálezu je odstrániť nedostatky doterajšieho stavu techniky a zovšeobecnením zvláštnych experimentálnych procesov vytvoriť kvantové vodiče s vopred stanovenými rozmermi, účinne riadiť proces a integrovať kremíkové kvantové vodičové pole do účelných zariadení, napr. na vytvorenie kanálového poľa v FET.
Podstata vynálezu
Nedostatky doterajšieho stavu techniky podstatnou mierou odstraňuje a ciel vynálezu spĺňa spôsob vytvárania kremíkovej nano-štruktúry podľa vynálezu, ktorého podstata spočíva v tom, že kremíkový povrch sa otryskáva rovnomerným tokom iontov
-7molekulárneho dusíka vo veľmi vysokom vákuu pre vytvorenie periodického vlnovitého reliéfu, ktorého čelo vlny je orientované v smere roviny dopadu iontov, pričom pred otryskanim sa zvoli požadovaná vlnová dĺžka periodického vlnovitého reliéfu v rozsahu od 9 nm do 120 nm a podľa zvolenej vlnovej dĺžky sa stanoví energia iontov, uhol dopadu iontov na povrch uvedeného materiálu, teplota uvedenej silikónovej vrstvy, hĺbka vytvorenia uvedeného vlnovitého reliéfu, výška uvedeného vlnovitého reliéfu a dosah prieniku iontov do kremíku. Podľa výhodného prevedenia sa energia iontov, uhol dopadu iontov, teplota kremíku, vytvorená hĺbka a výška vlnovitého reliéfu stanovujú na základe vzťahu energie iontov, uhlu dopadu iontov, teploty kremíku, vytvorenej hĺbky a výšky vlnovitého reliéfu k vlnovej dĺžke periodického vlnovitého reliéfu, pričom dosah prieniku iontov sa stanovuje z energie iontov. Pred otryskanim sa s výhodou ukladá na otryskávanú plochu na kremíkový povrch maska z nitridu kremíku, obsahujúca okienko so závesnými okrajmi a otryskanie uvedeného kremíkového povrchu sa vykonáva cez uvedené okienko. Rovnako s výhodou sa pred otryskanim odstránia všetky nečistoty z povrchu uvedenej kremíkovej vrstvy kvôli vytvoreniu uvedeného vlnovitého reliéfu. Podľa výhodných prevedení sa po otryskani materiál s uvedeným reliéfom žíha v inertnom prostredí, s výhodou sa materiál žiha pri teplote medzi 1000 a 1200 C po dobu minimálne jednej hodiny, otryskanie rovnomerným tokom iontov molekulárneho dusíka sa s výhodou uplatňuje na silikónovú nano-štruktúru, obsahujúcu kremíkové kvantové vodičové pole, kremík zahŕňa kremíkovú vrstvu izolačného kremíkového materiálu, pričom hrúbka kremíkovej vrstvy sa volí tak, aby bola väčšia než súčet vytvorenej hĺbky vlnovitého reliéfu, výšky vlnovitého reliéfu
-8a rozsahu prieniku iontov, v priebehu otryskávania sa s výhodou sníma signál emisie sekundárnych iontov z vrstvy izolačného kremíkového materiálu a otryskávanie sa ukončí, keď dosiahne hodnota snímaného signálu vopred stanovenú prahovú hodnotu, ako prahová hodnota signálu emisie sekundárnych iontov sa s výhodou volí hodnota, pri ktorej signál prekročí priemernú hodnotu pozadia o rozdiel, ktorý sa rovná výške medzi vrcholmi šumovej zložky signálu. Zariadenie pre vykonávanie spôsobu vytvárania kremíkovej nano-štruktúry obsahuje kvantové vodičové pole vytvorené v optoelektronickom prístroji otryskaním silikónovej nano-štruktúry, obsahujúcej kremíkové kvantové vodičové pole rovnomerným tokom iontov molekulárneho dusíka, pričom kremík zahŕňa kremíkovú vrstvu izolačného kremíkového materiálu, hrúbka kremíkovej vrstvy je väčšia, než súčet vytvorenej hĺbky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu prieniku iontov alebo s výhodou obsahuje kvantové vodičové pole vytvorené v elektronickom prístroji otryskaním silikónovej nano-štruktúry, obsahujúcej kremíkové kvantové vodičové pole rovnomerným tokom iontov molekulárneho dusíka, pričom kremík zahŕňa kremíkovú vrstvu izolačného kremíkového materiálu, hrúbka kremíkovej vrstvy je väčšia, než súčet vytvorenej hĺbky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu prieniku iontov. S výhodou zahŕňa zariadenie na vykonávanie spôsobu vytvárania kremíkovej nanoštruktúry kremíkové podložky, spojené kremíkovým kvantovým vodičovým polom, vrstvu izolátoru umiestnenú na kvantovom vodičovom poli a elektródu, umiestnenú na izolátore. Prístroj pre zavedenie metódy sa skladá z vákuovej komory o velmi vysokom vákuu, pripojeného zariadenia pre zavedenie vzorky, stĺpca pre iontový mikro-lúč s nastaviteľnou energiou iontov a polohou iontovej sondy na povrchu vzorky, elektrónového
-9dela, držiaka vzorky, ktorý je možné nastaviť, natáčať a otáčať a ktorý je vybavený zariadením na zmenu a reguláciu teploty, detektorom sekundárnych elektrónov a hmotovým analyzátorom sekundárnych iontov. Vhodný prístroj je známy zo súčasného stavu techniky ako vysoko výkonný prístroj na povrchovú analýzu, založenú na väčšom počte metód. Vynález prekonáva nevýhody doterajšieho stavu techniky tým, že umožňuje regulovatelnosť procesu na základe jediného parametra, a síce požadovanej periódy poľa (vlnovej dĺžky), ktorá potom riadi všetky príslušné parametre procesu.
Prehľad obrázkov na výkresoch
Spôsob vytvárania kremíkovej nano-štruktúry a zariadenia na vykonávanie tohto spôsobu podľa vynálezu sú ďalej vysvetlené na výkresoch, na ktorých obr.lA znázorňuje schematické perspektívne zobrazenie počiatočnej štruktúry SOI vrátane masky z nitridu kremičitého na použitie podľa vynálezu; obr.lB znázorňuje schematické perspektívne zobrazenie konečnej štruktúry SOI po aplikácii metódy podľa vynálezu na pôvodnú štruktúru obrázku 1A; obr.lC znázorňuje graf, zobrazujúci spôsob, ktorým sa využíva emisný signál sekundárnych iontov na reguláciu metódy podľa daného vynálezu; obr.lD znázorňuje zobrazenie rezu, značne zväčšené, časti otryskanej štruktúry obr.lB (detail A obrázku 1B); obr.lE predstavuje graf, zobrazujúci vzťah medzi uhlom dopadu iontov, energiou iontov a vlnovou dĺžkou WOS, vytvorenou podľa daného vynálezu; obr.lF predstavuje graf, zobrazujúci spôsob, akým sa mení vlnová dĺžka WOS, vytvorený podľa vynálezu, s teplotou materiálu SOI pre rôzne energie iontov; obr.2A až obr.2D
-10predstavujú schematické rovinné zobrazenia štruktúry SOI, ilustrujúce vytvorenie zariadenia FET podľa daného vynálezu; a obr.3 je schematickým perspektívnym zobrazením, ilustrujúcim štruktúru FET s kanálmi vo forme kremíkového nano-štruktúrneho poľa, vytvoreného v súlade s daným vynálezom.
Príklad uskutočnenia vynálezu
Na obr.lA je zobrazený príklad počiatočnej štruktúry SOI na použitie podľa vynálezu, obsahujúci kremíkový substrát 5, izolačnú vrstvu oxidu kremičitého 4, kremíkovú vrstvu 3, v ktorej sa majú vytvoriť kvantové vodiče, tenkú vrstvu oxidu kremičitého, vytvorenú navrchu kremíkovej vrstvy 3, a maskovaciu vrstvu nitridu kremíka, vytvorenú navrchu tenkej vrstvy oxidu kremičitého 2. Obr. IB zobrazuje štruktúru po otryskaní podľa vynálezu, obsahujúcu kremíkový substrát 5 a izolačnú vrstvu oxidu kremičitého 4 ako na obrázku 1A, a v ktorej bola vrstva kremíku 3 na obrázku 1A modifikovaná otryskaním tak, aby sa na ploche zamaskovanej maskovacou vrstvou 1 z obr. 1A zanechala kremíková vrstva 6 a aby sa pomocou procesu otryskania vytvorilo v oblasti ponechané pre expozíciu maskovacou vrstvou 1 pole kremíkovej nano-štruktúry 7. Šípky udávajú smer toku iontov N2 + pri otryskávani. Základný proces otryskávania na vytvorenie WOS je popísaný v práci [2]. Ako je v tejto práci uvedené, je fokusovaný iontový lúč naskenovaný vo forme rastru na povrchu materiálu SOI. Obr.lD zobrazuje príklad rezu poľa kremíkovej nano-štruktúry, tvorenej procesom otryskania podľa daného vynálezu, obsahujúci oblasti amorfného nitridu kremíka 8, oblasti zmesi amorfného kremíka a nitridu kremíka 9, oblasti oxynitridu kremíka 10
-11 a oblasti kryštalického kremíka 12. Pomocou obrázku 1 je odkazované na nasledujúce parametre, vzťahujúce sa k materiálu SOI, štruktúre WOS a procesu tvorby WOS:
- Db je počiatočná hrúbka kremíkovej vrstvy 3 materiálu SOI.
- DF je hĺbka tvorby reliéfu (t.j. minimálna hĺbka materiálu, ktorý je otryskávaním odstránený od pôvodného povrchu kremíkovej vrstvy 4 po hrebeň vín WOS, aby sa získala stabilná WOS, pričom „otryskaná hĺbka je vertikálna vzdialenosť od pôvodného povrchu kremíka k vrcholu WOS).
- H je výška stabilizovaného reliéfu WOS, t.j. vertikálna vzdialenosť medzi hrebeňom vlny a najbližším najnižším bodom vlny (dvojnásobok amplitúdy vlny).
- R je dosah prieniku iontov do kremíka pre danú energiu iontov.
Daný vynález sa hlavne zaoberá reguláciou procesu otryskávania, aby sa umožnilo spoľahlivé vytvorenie požadovanej nano-štruktúry kremíka s vopred stanovenými parametrami. Ďalšie skúmanie procesu tvorby WOS autormi tohto vynálezu viedlo k nasledujúcim záverom:
a) Vlnová dĺžka WOS λ zostáva konštantná od počiatočného nástupu tvorby WOS pri hĺbke otryskania Dm cez stabilizáciu štruktúry WOS pri hĺbke otryskania DF (hĺbka vytvorenia reliéfu) a potom aj pri pokračujúcom otryskávaní až do hĺbok niekoľkonásobku hodnoty DF.
b) Výška reliéfu sa zvyšuje lineárne s časom od hĺbky Dm až do hĺbky DF/ pričom hodnoty H dosiahne pri hĺbke DF a zostane potom pri pokračujúcom otryskávaní konštantná. To znamená, že tvar a rozmery WOS zostávajú v podstate stále aj pri pokračujúcom otryskávaní za DF, ale poloha WOS na materiálu SOI sa pohybuje smerom opačným proti smeru dopadu iontov (prerušovaná čiara 13 na obr. 1D zobrazuje polohu WOS v okamihu, kedy sa hĺbka otryskávania rovná DF, zatiaľ čo hlavný výkres udáva štruktúru neskôr, po ukončení otryskávania).
c) Df je spojená s Dm podľa rovnice: DF = 1,5 Dm
d) DF je spojená s vlnovou dĺžkou λ WOS podľa rovnice:
Df (nm) = 1,316 (λ (nm) - 9) (2) pre λ v rozsahu 9 nm do 120 nm.
e) H je priamo úmerná λ, pričom tento vzťah sa mení s uhlom dopadu iontového lúča Θ, napr.:
H = 0,26 λ pre Θ = 41’
H = 0,25 λ pre Θ = 43°
H = 0,23 λ pre Θ = 45°
H = 0,22 λ pre Θ = 55°
H = 0,22 λ pre Θ = 58° (3)
f) Chovanie „pravej emisie sekundárnych elektrónov z oblasti kremíkového povrchu otryskaného iontami odráža vzhľad WOS v hĺbke otryskania Dm a tvorbu stabilizovanej WOS v hĺbke otryskávania DF. Nástup zvýšenia emisie sa vzťahuje na hĺbku otryskania.
Skúmaniu bolo podrobené tiež stanovenie spôsobu, akým závisí λ na energii iontového lúča E, uhle dopadu iontového lúča Θ a teplote materiálu SOI T (alebo presnejšie na teplote kremíkovej vrstvy SOI). Na obrázku 1E je zobrazené, ako sa λ mení s E a Θ pri izbovej teplote. Krivka 15 definuje limit domény, v ktorej dochádza k vytváraniu WOS. Krivky 15, 16 a 120 limitujú časť domény WOS, v ktorej má vlnovitý reliéf viacej koherentnú štruktúru s lineárnym vzťahom medzi λ a DF podľa rovnice (2). Obrázok IF ukazuje, ako sa λ mení s T pri rôznych hodnotách E a Θ. Krivka 22 zodpovedá E = 9 keV, θ = 45°, krivka 24 zodpovedá E = 5 keV, θ = 45°, krivka 26 zodpovedá E = 9 keV, Θ = 55°. Z týchto údajov je možné
- 13 vyvodiť, že pri izbovej teplote sa môže λ meniť vo výhodnom rozsahu hodnôt od 30 do 120 nm. Zmena teploty vzorky od izbovej teploty až do 550 K nemá významný účinok. Zahrievanie vzorky na teploty od 550 K do 850 K znižuje hodnotu λ o faktor 3,3 v porovnaní s ekvivalentnou hodnotou pri izbovej teplote. Autori vynálezu ďalej zistili, že hĺbka DB silikónovej vrstvy 3 materiálu SOI, nevyhnutná pre určitú WOS, môže byť vyjadrená rovnicou:
Db > Dr + H + R (4)
Je známe, že hĺbka DB = DF + H je dostatočná na vytvorenie stabilnej WOS. Autori vynálezu však objavili, že na výpočet minimálnej hĺbky DB je dôležité vziať do úvahy dosah prieniku iontov R, aby sa zabezpečilo spoľahlivé vytvorenie vzájomne izolovaných kvantových kremíkových vodičov procesom otryskávania a/alebo následným žíhaním otryskaného výrobku pri vysokých teplotách. Výskum, vykonávaný autormi vynálezu, tiež potvrdil, že emisia sekundárnych iontov z izolátora SOI začína v okamihu, kedy najnižšie miesta WOS dosiahnu vzdialenosť zhruba R od hranice medzi kremíkom a izolátorom materiálu SOI (tento účinok predchádzajúcej detekcie skrytej hranice je už z minulosti známy v oblasti profilovania hĺbky otryskania). Tieto objavy poskytujú základ pre reguláciu tvorby požadovaných kremíkových nano-štruktúr na základe vopred stanovenej hodnoty vlnovej dĺžky WOS λ. Údaje uvedené na obr. IE umožňujú, aby boli hodnoty E a Θ stanovené pre požadovanú hodnotu λ v rozsahu od 30 do 120 nm pri izbovej teplote, kde je 30 nm minimálna λ, ktorú je možné získať pri izbovej teplote (s E = 2 keV a Θ = 58°) . Nižšie hodnoty λ je možné získať zahrievaním materiálu SOI na teploty presahujúce 550 K, ako je možné vidieť na obrázku 1F. Podľa toho je možné pre zvolenú hodnotu λ stanoviť vhodné hodnoty E, Θ a T. Dosah
- 14prieniku iontov a hĺbka utvárania DF sa môžu vypočítať z rovníc (1) a (2) a z empirických údajov (3) a požadovanú hĺbka Df kremíkovej vrstvy SOI je možné potom vypočítať z rovnice (4). Pokiaľ je teda treba vytvoriť kremíkové kvantové vodičové pole s periódou vodičov (λ) 30 nm, z obrázku IE sa dá stanoviť (extrapoláciou), že pre λ = 30 nm je E = 2 keV a Θ = 58°. Z týchto hodnôt je možné stanoviť, že R = 7 nm, H = 6,6 nm, DF = 27,6 nm a teda DB = 41,2 nm. V ďalšom príklade, pokiaľ je potrebné vytvoriť kremíkové kvantové vodičové pole s periódou vodičov (λ) 9 nm, mala by sa vzorka zahrievať, aby sa získalo 3,3-násobné zníženie λ, aby λ = 9 nm pri 850 K zodpovedalo λ = 30 nm pri izbovej teplote. Z obrázku IE sa dá stanoviť (extrapoláciou), že pre λ = 9 nm pri 850
K je E = 2 keV a Θ = 58°. Z týchto hodnôt sa dá stanoviť, že R = 7 nm, H = 1,98 nm, DF = 0 nm a preto DB = 8,98 nm. V ďalšom príklade, pokiaľ je potrebné vytvoriť kremíkové kvantové vodičové pole s periódou vodičov (λ) 120 nm, dá sa z obrázku IE stanoviť, že pre λ = 120 nm je E = 8 keV a Θ = 45°.
Z týchto hodnôt sa dá stanoviť, že R = 16 nm, H = 27,6 nm, DF = 146 nm a preto DB = 189,6 nm. Pre rovnaké λ je možné stanoviť alternatívne parametre; napríklad pre λ = 120 nm je E =5,5 keV a Θ = 43°. Z týchto hodnôt je možné stanoviť, že R = 12,25 nm, H = 30 nm, DF = 146 nm a preto DB = 188,3 nm. Ako bolo ukázané vyššie, je možné teda na základe požadovanej periódy kvantového vodičového poľa λ v rozsahu od 9 nm do 120 nm vopred stanoviť parametre, ktorými sa proces riadi. Pre proces je možné použiť široký rozsah materiálov SOI; je možné napríklad použiť SOI, získaný technológiou SIMOX (Separation by IMplanted OXygen, t.j. separáciou implantovaného kyslíku) s požadovanou hrúbkou kremíkovej vrstvy. Pre tých, ktorí sú zbehlí v danom obore, sú ďalšie možnosti zrejmé, napríklad
- 15 materiál SOI pripravený technológiou Smart Cut alebo monokryštalické filmy kremíka buď na kremenných alebo sklenených membránach. Obr.l sa vzťahuje na príklad využitia SOI, pripraveného technológiou SIMOX. Hrúbka silikónovej vrstvy 3 by mala byť. vysoko rovnomerná(vhodné membrány SIMOX dodáva firma Ibis, USA). Po výbere materiálu SOI, je možné pripraviť maskovaciu vrstvu nitridu kremíka, ako je uvedené na obrázku 1A. Vrstva nitridu kremíka 1 sa nanesie navrch tenkej vrstvy oxidu kremičitého 2. Vo vrstve nitridu kremíka 1 je pomocou litografie a plazmo-chemického leptania vytvorené maskovacie okno, pričom vrstva oxidu kremičitého pôsobí ako ukončovacia vrstva pre plazmochemické leptanie. Tenká vrstva oxidu 2 v oblasti okna sa potom odstráni chemickým leptaním za mokra, čím sa vytvorí závesný okraj okolo periférnej časti maskovacieho okna. Maskovacia vrstva je dostatočne silná, aby zamedzila vytvoreniu akéhokoľvek vlnovitého reliéfu na povrchu kremíkovej vrstvy 3 v oblasti maskovacieho okna. Vytvorenie závesného okraja okolo maskovacieho okna je výhodné pri získavaní rovnomernej WOS, obklopenej plochým kremíkovým povrchom okolo okraja maskovacieho okna. Kremíková vrstva 6 je v priebehu procesu otryskávania uzemnená, ako je naznačené pod č. 11 na obrázku 1A, aby sa zabránilo poškodeniu nábojom poľa 7, vytvoreného procesom otryskávania. Ako je uvedené v obrázkoch ΙΑ, IB a 2, je maskovacie okno prednostne orientované vzhľadom na smer iontového lúča tak, aby bola rovina dopadu iontov, definovaná povrchovou normálou a smerom toku iontov, orientovaná paralelne k ďalším stranám pravouhlého maskovacieho okna. Tým sa maximalizuje účinok závesného okraja maskovacieho okna. Hrúbka masky sa môže zvoliť tak, aby sa materiál masky odstránil procesom otryskávania, pretože materiál masky a kremíkový povrch pod
-16maskovacím oknom sú otryskávané na približne rovnakom stupni. Proces otryskávania sa vykonáva na základe vopred stanovených parametrov E, Θ a T. Otryskávanie sa môže vykonávať v komore s velmi vysokým vákuom prístroja na povrchovú analýzu (napr. typu PHI 660 od firmy Perkin Elmer, USA). V priebehu otryskávania je monitorovaný emisný signál sekundárnych iontov z vrstvy izolátora 4 materiálu SOI a otryskávanie sa ukonči, keď tento signál prekročí vopred stanovenú prahovú hodnotu, ktorá signalizuje, že najnižší bod vlny dosiahol hranicu medzi kremíkom a izolátorom. Ako je vidieť z obr. IC, prahovú hodnotu S je možné vhodne definovať ako hodnotu, pri ktorej signál prekročí priemernú hodnotu pozadia B o hodnotu, ktorá sa rovná výške medzi vrcholmi signálu šumu N (t.j. S = B + N). Pre kompenzáciu náboja iontov je možné použiť elektrónové delo s nízkou energiou(nie je zobrazené), pomocou ktorého sa elektrónmi ožaruje otryskávaná oblasť (ako je známe z oblasti hlbokého profilovania izolátorov). Tieto kroky vedú k vytvoreniu kvantového vodičového póla 7 v oblasti maskovacieho okna. Obrázok ID zobrazuje vnútornú štruktúru póla 7, kedy sa vytvára pri izbovej teplote, ako bolo popísané vyššie. Pokiaľ prebieha tvorba poľa pri 850 K, líši sa vnútorná štruktúra poľa 7 od štruktúry, ktorá sa docieli pri izbovej teplote. Pokiaľ prebieha príprava pri 850 K, autori vynálezu zistili, že sa vlnová dĺžka WOS zníži v porovnaní s vlnovou dĺžkou, dosiahnutou pomocou podobných parametrov procesu pri izbovej teplote o faktor 3,3. Hrúbka vrstiev a sklon strán vín však zostávajú rovnaké ako pri izbovej teplote. Štruktúra, získaná pri 850 K neobsahuje oblasti kryštalického kremíka 12. Horizontálny rozmer oblastí amorfného nitridu kremíka 8 je skrátený o faktor 3,3 v porovnaní s oblasťami, vytvorenými pri
- 17 izbovej teplote a oblasti oxynitridu kremíka 10 nie sú oddelené. V tomto prípade je možné oblasti 9 považovať za kvantové vodiče po žíhaní, ako je popísané nižšie, izolované od seba navzájom oblasťami 8. Po dokončení procesu otryskania sa produkt žíha v inertnom prostredí, najlepšie pri teplote 1000 až 1200 °C po dobu minimálne jednej hodiny, s nasledujúcou oxidáciou pri vysokej teplote. Proces žíhania vytvára oblasti zmesi inklúzií amorfného kremíka a nitridu kremíka 9, ktoré sú účinne zbavené dusíka, čo vedie k tvorbe jasne definovaných hraníc nitridu okolo oblastí 9. Okrem toho sú oblasti 9 premenené v kryštalický kremík. Krok zahŕňajúci oxidáciu pri vysokej teplote sa môže podobať oxidačným procesom, využívaných pri príprave hradlových vrstiev oxidu, ako je známe z oblasti výroby polovodičov. Z vyššie uvedeného je možné vyvodiť, že kremíkové kvantové vodiče póla, získané na základe daného vynálezu, je možné vytvoriť jedným z troch základných spôsobov. Za prvé obsahuje otryskaná štruktúra po otryskaní pri izbovej teplote oblasti 12 kryštalického kremíka, ktoré je možné považovať za kvantové vodiče, izolované od seba navzájom oblasťami 8. Za druhé, pokial je štruktúra, otryskaná pri izbovej teplote, následne žíhaná, premenia sa oblasti 9 na kryštalický kremík a môžu byť tiež považované za kvantové vodiče. V tomto prípade oblasti 12 tiež zvyšujú svoj objem a splývajú s oblasťami 9, pričom sú kvantové vodiče opäť vzájomne izolované oblasťami 8. Po tretie, pokial je pole otryskané pri teplote 850 K, neobsahuje otryskaná štruktúra žiadne oblasti kryštalického kremíka a následné žíhanie premení oblasti 9 na kryštalický kremík a vytvorí sa tým kvantové vodiče poľa, izolované od seba navzájom oblasťami 8. Žíhanie tiež rozšíri najnižšie rohové časti oblastí 8, čím sa zlepší izolácia oblastí 9 vo všetkých
-18pripadoch popísaných vyššie. Z predchádzajúceho popisu je zrejmé, že kvantové vodičové polia s vlnovou dĺžkou v rozsahu 30 až 120 nm je možné vytvoriť otryskaním pri izbovej teplote a že je možné docieliť aj kratšie vlnové dĺžky až 9 nm zvýšením teploty materiálu v priebehu otryskávania nad 550 K, pričom minimálne vlnové dĺžky sú dosiahnuté pri zhruba 850 K. V závislosti na parametroch procesu môže WOS získaná otryskávaním obsahovať oblasti 12 kryštalického kremíka, ktoré môžu vytvárať užitočné vzájomne izolované kvantové vodiče.
Tam, kde otryskaná štruktúra sama neobsahuje tieto oblasti 12, vytvárajú sa v oblastiach 9 následným žíhaním otryskaného produktu, pričom tomuto žíhaniu sa dáva prednosť či už otryskaný produkt obsahuje oblasti 12 alebo nie. Obrázky 2 a 3 ilustrujú proces prípravy zariadenia (v tomto príklade FET) zabudovaním kvantového vodičového poľa 7, vytvoreného procesom potiaľto popísaným. Obr. 2A znázorňuje maskovaciu vrstvu 1, definujúcu maskovacie okno na materiále SOI pred otryskaním, ako je uvedené vyššie. Obr. 2B zobrazuje kvantové vodičové pole 7, vytvorené v silikónovej vrstve 6, tak ako už bolo popísané vyššie. Obrázok 2C znázorňuje prvý krok pri tvorbe FET zabudovaním kvantového vodičového poľa 7. Vyššie popísaný krok oxidácie pri vysokej teplote vytvára tenkú izolačnú vrstvu 28 na povrchu otryskaného produktu. Pomocou známych litografických techník je na vrchnú stranu vrstvy izolátora uložený poly-kremíkový obdĺžnik 30, rozkladajúci sa cez celú šírku poľa 7. Dĺžka L poľa 7 môže byť vyššia než šírka W polykremíkovej oblasti 30. Oblasť, obklopujúca poly-kremík 30, potom môže byť spätne vyleptaná do vrstvy izolátora 4. Potom sa vyleptajú pomocou litografie konce poly-kremíkovej oblasti 30 tak, aby sa na lubovolnom konci poľa 7 ponechali kremíkové podložky 36 a 38 a aby sa podložky 36 a 38 pokovali, ako je
-19vidno z obr. 2D, kde číslica 17 označuje pole 7 po leptaní, ktorého dĺžka bola znížená z L na W. Rozumie sa, že po príprave kvantového vodičového poľa môžu byť zariadenia pripravované zabudovaním poľa pomocou niektorej z celej rady konvenčných polovodičových výrobných technológií. Obrázky 2D a 3 zobrazujú zariadenie FET, vytvorené tak, ako je popísané vyššie. Na obr. 2D a 3 označuje číslica 32 vrstvu oxidového izolátora a 34 poly-kremíkovú vrstvu, ktorá zostane po vyleptaní príslušných vrstiev 28 a 30 na obr. 2C. Na obr. 3 sú vrstvy 32 a 34 zobrazené čiastočne odstránené, aby sa pre účely zobrazenia odkrylo pod ním ležiace kvantové vodičové pole 7. Na obr. 2D je možné vidieť vrstvy 32 a 34 ako presahujú podložky 36 a 38. Vynález umožňuje prípravu zariadenia tohto typu s menšími rozmermi než bolo doposiaľ možné a/alebo zariadenia so zlepšenou reprodukovateľnosťou výsledkov a akostí výrobkov. Dotiaľto bol vynález popísaný so zvláštnym zreteľom na vytváranie kvantových vodičových polí, založených na vlnovito usporiadaných štruktúrach, vytvorených otryskaním. WOS, vytvorená základným procesom otryskania, však môže byť tiež použitá ako maska na implantáciu iontov (napr. vysoko energetickou implantáciou fosforových iontov) do kremíka pre aplikácie kvantových počítačov. Implantácia iontov je základnou technikou pre zavádzanie dotujúcich atómov do polovodičových materiálov pre aplikácie VLSI. Maskovacie vrstvy s okienkami sa bežne používajú na vytváranie dvojrozmernej distribúcie dotujúcej látky. Implantácia iontov je obvykle nasledovaná žíhaním, aby sa dotujúca látka elektricky aktivovala a aby sa obnovila kryštalická štruktúra polovodiča. Pokiaľ je napríklad vytvorená OWS, ako je uvedené na obr. ID, potom môžu pri žíhaní pri vysokej teplote slúžiť oblasti 8 ako maska, umožňujúce implantáciu vybraného iontu do
-20pravej strany oblasti 9 (smer toku nízko-energetických iontov je pritom kolmý na povrch materiálu). Taký proces implantácie iontov by vyústil do štruktúry striedajúcich sa dotovaných pruhov s rovnakou periódou ako WOS. Pokial sa použije perióda WOS 10 nm alebo menej, sú fosforom dotované pruhy, vytvorené týmto spôsobom, velmi blízko tomu, aby umožnili interakciu toho typu, ktorý sa požaduje pre aplikácie kvantových počítačov. Implantáciu iontov je možné využiť tiež ako alternatívnu metódu tvorby kvantových vodičových polí pomocou WOS ako masky. Jednorozmerné kremíkové nano-štruktúry v pevnom stave môžu tvoriť základ výrobných postupov v elektronike a optoelektronike v nano-merítku, predovšetkým, nie však výhradne, kremíkových kvantových vodičových polí, a môžu sa využiť na výrobu optoelektronických a nano-elektronických zariadení založených na kremíku. Kremíkové kvantové vodiče sa vytvárajú ožarovaním iontami a v ešte užšom zmysle procesu otryskávania povrchu materiálu tvoreného kremíkom na izolátore (silicon-on-insulator, SOI) s vysokou čistotou rovnomerným tokom iontov molekulárneho dusíka, aby sa vytvoril vlnovitý reliéf, poskytujúci pole kremíkových „kvantových vodičov v nano-merítku. Pole kvantových vodičov je možné použiť ako zdroj svetla v optoelektronických zariadeniach pomocou vedenia póla alebo v nano-elektronických prístrojoch, napríklad ako kanál v tranzistore riadenom polom (FET). Vynález je možné vylepšovať a modifikovať, bez toho aby došlo k odchýlke od rozsahu vynálezu, definovaného v priložených patentových nárokoch.

Claims (12)

  1. PATENTOVÉ NÁROKY
    1. Spôsob vytvárania kremíkovej nano-štruktúry, vyznačujúci sa tým, že kremíkový povrch sa otryskáva rovnomerným tokom iontov molekulárneho dusíka vo veľmi vysokom vákuu kvôli vytvoreniu periodického vlnovitého reliéfu, ktorého čelo vlny je orientované v smere roviny dopadu iontov, pričom pred otryskaním sa zvolí požadovaná vlnová dĺžka periodického vlnovitého reliéfu v rozsahu od 9 nm do 120 nm a podľa zvolenej vlnovej dĺžky sa stanoví energia iontov, uhol dopadu iontov na povrch uvedeného materiálu, teplota uvedenej silikónovej vrstvy, hĺbka vytvorenia uvedeného vlnovitého reliéfu, výška uvedeného vlnovitého reliéfu a dosah prieniku iontov do kremíka.
  2. 2. Spôsob vytvárania kremíkovej nano-štruktúry podľa nároku 1, vyznačujúci sa tým, že energia iontov, uhol dopadu iontov, teplota kremíka, vytvorená hĺbka a výška vlnovitého reliéfu sa stanovujú na základe vzťahu energie iontov, uhlu dopadu iontov, teploty kremíka, vytvorenej hĺbky a výšky vlnovitého reliéfu k vlnovej dĺžke periodického vlnovitého reliéfu, pričom dosah prieniku iontov sa stanovuje z energie iontov.
  3. 3. Spôsob vytvárania kremíkovej nano-štruktúry podľa nároku 1, vyznačujúci sa tým, že pred otryskaním sa ukladá na otryskávanú plochu na kremíkový povrch maska z nitridu kremíka, obsahujúca okienko so závesnými okrajmi a otryskanie uvedeného kremíkového povrchu sa vykonáva cez uvedené okienko.
  4. 4. Spôsob vytvárania kremíkovej nano-štruktúry podía nároku 1, vyznačujúci sa tým, že pred otryskaním sa odstránia všetky nečistoty z povrchu uvedenej kremíkovej vrstvy kvôli vytvoreniu uvedeného vlnovitého reliéfu.
  5. 5. Spôsob vytvárania kremíkovej nano-štruktúry podľa nároku 1, vyznačujúci sa tým, že po otryskaní sa materiál s uvedeným reliéfom žíha v inertnom prostredí.
  6. 6. Spôsob vytvárania kremíkovej nano-štruktúry podľa nároku 1, vyznačujúci sa tým, že materiál sa žíha pri teplote medzi 1000 a 1200 °C po dobu minimálne jednej hodiny.
  7. 7. Spôsob vytvárania kremíkovej nano-štruktúry podľa jedného z nárokov 1 až 6, vyznačujúci sa tým, že otryskanie rovnomerným tokom iontov molekulárneho dusíka sa uplatňuje na silikónovú nano-štruktúru, obsahujúcu kremíkové kvantové vodičové pole, kremík zahŕňa kremíkovú vrstvu izolačného kremíkového materiálu, pričom hrúbka kremíkovej vrstvy sa volí tak, aby bola väčšia než súčet vytvorenej hĺbky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu prieniku iontov.
  8. 8. Spôsob vytvárania kremíkovej nano-štruktúry podľa nároku 7, vyznačujúci sa tým, že v priebehu otryskávania sa sníma signál emisie sekundárnych iontov z vrstvy izolačného kremíkového materiálu a otryskávanie sa ukončí, keď dosiahne hodnota snímaného signálu vopred stanovenú prahovú hodnotu.
  9. 9. Spôsob vytvárania kremíkovej nano-štruktúry podľa nároku 8, vyznačujúci sa tým, že ako prahová hodnota signálu emisie sekundárnych iontov sa volí hodnota, pri ktorej signál prekročí priemernú hodnotu pozadia o rozdiel, ktorý sa rovná výške medzi vrcholmi šumovej zložky signálu.
  10. 10. Zariadenie na vykonávanie spôsobu vytvárania kremíkovej nano-štruktúry podľa nárokov 1 až 9, vyznačujúce sa tým, že obsahuje kvantové vodičové pole vytvorené v optoelektronickom prístroji otryskaním silikónovej nano-štruktúry, obsahujúcej kremíkové kvantové vodičové pole rovnomerným tokom iontov molekulárneho dusíka, pričom kremík zahŕňa kremíkovú vrstvu izolačného kremíkového materiálu, hrúbka kremíkovej vrstvy je väčšia, než súčet vytvorenej hĺbky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu prieniku iontov.
  11. 11. Zariadenie na vykonávanie spôsobu vytvárania kremíkovej nano-štruktúry podľa nárokov 1 až 9, vyznačujúce sa tým, že obsahuje kvantové vodičové pole vytvorené v elektronickom prístroji otryskaním silikónovej nano-štruktúry, obsahujúcej kremíkové kvantové vodičové pole rovnomerným tokom iontov
    -24molekulárneho dusíka, pričom kremík zahŕňa kremíkovú vrstvu izolačného kremíkového materiálu, hrúbka kremíkovej vrstvy je väčšia, než súčet vytvorenej hĺbky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu prieniku iontov.
  12. 12. Zariadenie na vykonávanie spôsobu vytvárania kremíkovej kremíkové nano-štruktúry podlá nároku 11, vyznačujúce sa tým, že zahŕňa kremíkové podložky, spojené kremíkovým kvantovým vodičovým polom, vrstvu izolátora umiestnenú na kvantovom vodičovom poli a elektródu, umiestnenú na izolátore.
SK744-2002A 1999-11-25 2000-10-02 Methods of formation of a silicon nanostructure, a silicon quantum wire array and devices based thereon SK7442002A3 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
RU99124768/28A RU2173003C2 (ru) 1999-11-25 1999-11-25 Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
PCT/IB2000/001397 WO2001039259A1 (en) 1999-11-25 2000-10-02 Methods of formation of a silicon nanostructure, a silicon quantum wire array and devices based thereon

Publications (1)

Publication Number Publication Date
SK7442002A3 true SK7442002A3 (en) 2003-05-02

Family

ID=20227346

Family Applications (1)

Application Number Title Priority Date Filing Date
SK744-2002A SK7442002A3 (en) 1999-11-25 2000-10-02 Methods of formation of a silicon nanostructure, a silicon quantum wire array and devices based thereon

Country Status (23)

Country Link
US (1) US6274007B1 (sk)
EP (1) EP1104011A1 (sk)
JP (1) JP2001156050A (sk)
KR (1) KR20020069195A (sk)
CN (1) CN1399791A (sk)
AU (1) AU7547400A (sk)
BG (1) BG106739A (sk)
BR (1) BR0016095A (sk)
CA (1) CA2392307A1 (sk)
CZ (1) CZ20021824A3 (sk)
EE (1) EE200200261A (sk)
HR (1) HRP20020459A2 (sk)
HU (1) HUP0203517A2 (sk)
IL (1) IL149832A0 (sk)
IS (1) IS6393A (sk)
MX (1) MXPA02005281A (sk)
NO (1) NO20022427L (sk)
PL (1) PL355890A1 (sk)
RU (1) RU2173003C2 (sk)
SK (1) SK7442002A3 (sk)
WO (1) WO2001039259A1 (sk)
YU (1) YU38202A (sk)
ZA (1) ZA200204822B (sk)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2191444C1 (ru) * 2001-10-09 2002-10-20 Общество с ограниченной ответственностью "Агентство маркетинга научных разработок" Способ изготовления полевого транзистора с периодически легированным каналом
US6872645B2 (en) * 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
EP1547139A4 (en) 2002-09-30 2009-08-26 Nanosys Inc MACRO-ELECTRONIC SUBSTRATE WITH HIGH NANO-ACTIVATION SURFACE AREA AND USES THEREOF
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
EP1563480A4 (en) * 2002-09-30 2010-03-03 Nanosys Inc INTEGRATED ADS WITH NANOWIRE TRANSISTORS
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US7619562B2 (en) * 2002-09-30 2009-11-17 Nanosys, Inc. Phased array systems
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US7446002B2 (en) * 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US7227174B2 (en) * 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7491587B2 (en) * 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US20070015344A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
US20060289049A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US20070063185A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US20050279991A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Semiconductor device including a superlattice having at least one group of substantially undoped layers
US20060011905A1 (en) * 2003-06-26 2006-01-19 Rj Mears, Llc Semiconductor device comprising a superlattice dielectric interface layer
US7531828B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US20070010040A1 (en) * 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US7598515B2 (en) * 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US6897472B2 (en) * 2003-06-26 2005-05-24 Rj Mears, Llc Semiconductor device including MOSFET having band-engineered superlattice
US7202494B2 (en) * 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
JP2007521648A (ja) * 2003-06-26 2007-08-02 アール．ジェイ． メアーズ エルエルシー バンド設計超格子を有するｍｏｓｆｅｔを有する半導体装置
US7045377B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7531850B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US20040262594A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Semiconductor structures having improved conductivity effective mass and methods for fabricating same
US7586165B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US20060243964A1 (en) * 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US20060231857A1 (en) * 2003-06-26 2006-10-19 Rj Mears, Llc Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US20060267130A1 (en) * 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US20040266116A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US20060220118A1 (en) * 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US20050282330A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US7531829B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US20060273299A1 (en) * 2003-06-26 2006-12-07 Rj Mears, Llc Method for making a semiconductor device including a dopant blocking superlattice
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US7586116B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7229902B2 (en) * 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US7535041B2 (en) * 2003-06-26 2009-05-19 Mears Technologies, Inc. Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7033437B2 (en) * 2003-06-26 2006-04-25 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US7768018B2 (en) 2003-10-10 2010-08-03 Wostec, Inc. Polarizer based on a nanowire grid
RU2240280C1 (ru) * 2003-10-10 2004-11-20 Ворлд Бизнес Ассошиэйтс Лимитед Способ формирования упорядоченных волнообразных наноструктур (варианты)
DE10351059B4 (de) * 2003-10-31 2007-03-01 Roth & Rau Ag Verfahren und Vorrichtung zur Ionenstrahlbearbeitung von Oberflächen
US8025960B2 (en) * 2004-02-02 2011-09-27 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US7553371B2 (en) 2004-02-02 2009-06-30 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US20110039690A1 (en) * 2004-02-02 2011-02-17 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
JP2007535413A (ja) * 2004-04-30 2007-12-06 ナノシス・インコーポレイテッド ナノワイヤ成長および採取のための系および方法
US20050279274A1 (en) * 2004-04-30 2005-12-22 Chunming Niu Systems and methods for nanowire growth and manufacturing
US7785922B2 (en) 2004-04-30 2010-08-31 Nanosys, Inc. Methods for oriented growth of nanowires on patterned substrates
AU2005325265A1 (en) * 2004-07-07 2006-07-27 Nanosys, Inc. Systems and methods for harvesting and integrating nanowires
WO2006124055A2 (en) * 2004-10-12 2006-11-23 Nanosys, Inc. Fully integrated organic layered processes for making plastic electronics based on conductive polymers and semiconductor nanowires
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
RU2267832C1 (ru) * 2004-11-17 2006-01-10 Александр Викторович Принц Способ изготовления микро- и наноприборов на локальных подложках
WO2006057818A2 (en) * 2004-11-24 2006-06-01 Nanosys, Inc. Contact doping and annealing systems and processes for nanowire thin films
WO2007044028A2 (en) * 2004-11-30 2007-04-19 Agoura Technologies, Inc. Applications and fabrication techniques for large scale wire grid polarizers
US7351346B2 (en) * 2004-11-30 2008-04-01 Agoura Technologies, Inc. Non-photolithographic method for forming a wire grid polarizer for optical and infrared wavelengths
US7560366B1 (en) 2004-12-02 2009-07-14 Nanosys, Inc. Nanowire horizontal growth and substrate removal
KR100624461B1 (ko) * 2005-02-25 2006-09-19 삼성전자주식회사 나노 와이어 및 그 제조 방법
US7604690B2 (en) * 2005-04-05 2009-10-20 Wostec, Inc. Composite material for ultra thin membranes
EP1938381A2 (en) * 2005-09-23 2008-07-02 Nanosys, Inc. Methods for nanostructure doping
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US20070158640A1 (en) * 2005-12-22 2007-07-12 Rj Mears, Llc Electronic device including a poled superlattice having a net electrical dipole moment
JP2009522197A (ja) * 2005-12-29 2009-06-11 ナノシス・インコーポレイテッド パターン形成された基板上のナノワイヤの配向した成長のための方法
US7741197B1 (en) 2005-12-29 2010-06-22 Nanosys, Inc. Systems and methods for harvesting and reducing contamination in nanowires
US7700447B2 (en) * 2006-02-21 2010-04-20 Mears Technologies, Inc. Method for making a semiconductor device comprising a lattice matching layer
FI122010B (fi) * 2006-08-09 2011-07-15 Konstantin Arutyunov Ionisuihkuetsausmenetelmä ja -laitteisto
KR20090087467A (ko) * 2006-11-07 2009-08-17 나노시스, 인크. 나노와이어 성장 시스템 및 방법
KR100836426B1 (ko) * 2006-11-24 2008-06-09 삼성에스디아이 주식회사 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치
US7786024B2 (en) * 2006-11-29 2010-08-31 Nanosys, Inc. Selective processing of semiconductor nanowires by polarized visible radiation
US20080129930A1 (en) * 2006-12-01 2008-06-05 Agoura Technologies Reflective polarizer configuration for liquid crystal displays
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) * 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7880161B2 (en) * 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7863066B2 (en) * 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7812339B2 (en) * 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
US8668833B2 (en) * 2008-05-21 2014-03-11 Globalfoundries Singapore Pte. Ltd. Method of forming a nanostructure
HUE054466T2 (hu) * 2009-05-19 2021-09-28 Oned Mat Inc Nanoszerkezetû anyagok akkumulátor alkalmazásokhoz
US8623288B1 (en) 2009-06-29 2014-01-07 Nanosys, Inc. Apparatus and methods for high density nanowire growth
CN102386096A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 改善ldmos性能一致性和稳定性的方法
WO2013006077A1 (en) * 2011-07-06 2013-01-10 Wostec, Inc. Solar cell with nanostructured layer and methods of making and using
RU2569638C2 (ru) 2011-08-05 2015-11-27 Востек, Инк. Светоизлучающий диод с наноструктурированным слоем и способы изготовления и применения
US9057704B2 (en) 2011-12-12 2015-06-16 Wostec, Inc. SERS-sensor with nanostructured surface and methods of making and using
WO2013109157A1 (en) 2012-01-18 2013-07-25 Wostec, Inc. Arrangements with pyramidal features having at least one nanostructured surface and methods of making and using
US9134250B2 (en) 2012-03-23 2015-09-15 Wostec, Inc. SERS-sensor with nanostructured layer and methods of making and using
US9500789B2 (en) 2013-03-13 2016-11-22 Wostec, Inc. Polarizer based on a nanowire grid
CN106104805B (zh) 2013-11-22 2020-06-16 阿托梅拉公司 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法
US9406753B2 (en) 2013-11-22 2016-08-02 Atomera Incorporated Semiconductor devices including superlattice depletion layer stack and related methods
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US20170194167A1 (en) 2014-06-26 2017-07-06 Wostec, Inc. Wavelike hard nanomask on a topographic feature and methods of making and using
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
US9899479B2 (en) 2015-05-15 2018-02-20 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
WO2016196600A1 (en) 2015-06-02 2016-12-08 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2018093284A1 (en) 2016-11-18 2018-05-24 Wostec, Inc. Optical memory devices using a silicon wire grid polarizer and methods of making and using
WO2018156042A1 (en) 2017-02-27 2018-08-30 Wostec, Inc. Nanowire grid polarizer on a curved surface and methods of making and using
RU2671294C1 (ru) * 2017-11-28 2018-10-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" Способ изготовления полупроводникового прибора
CN110137254B (zh) * 2019-04-30 2021-07-09 中国科学技术大学 半导体栅极电控量子点及其制备方法
CN114497275A (zh) * 2021-12-29 2022-05-13 昆明物理研究所 硅量子点光伏异质结制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2141699C1 (ru) 1997-09-30 1999-11-20 Закрытое акционерное общество Центр "Анализ Веществ" Способ формирования твердотельных наноструктур

Also Published As

Publication number Publication date
YU38202A (sh) 2006-08-17
RU2173003C2 (ru) 2001-08-27
US6274007B1 (en) 2001-08-14
JP2001156050A (ja) 2001-06-08
CZ20021824A3 (cs) 2004-10-13
EE200200261A (et) 2003-08-15
HRP20020459A2 (en) 2005-10-31
CN1399791A (zh) 2003-02-26
KR20020069195A (ko) 2002-08-29
MXPA02005281A (es) 2006-02-10
IL149832A0 (en) 2002-11-10
NO20022427D0 (no) 2002-05-22
AU7547400A (en) 2001-06-04
IS6393A (is) 2002-05-24
BR0016095A (pt) 2004-03-23
NO20022427L (no) 2002-06-25
HUP0203517A2 (en) 2003-07-28
CA2392307A1 (en) 2001-05-31
ZA200204822B (en) 2003-11-26
WO2001039259A1 (en) 2001-05-31
PL355890A1 (en) 2004-05-31
EP1104011A1 (en) 2001-05-30
BG106739A (en) 2003-08-29

Similar Documents

Publication Publication Date Title
SK7442002A3 (en) Methods of formation of a silicon nanostructure, a silicon quantum wire array and devices based thereon
US8536000B2 (en) Method for producing a semiconductor device have fin-shaped semiconductor regions
US8237136B2 (en) Method and system for tilting a substrate during gas cluster ion beam processing
US8048788B2 (en) Method for treating non-planar structures using gas cluster ion beam processing
TW201303994A (zh) 鰭片場效電晶體結構的形成方法
EP0082640B1 (en) Ion implantation method
KR100193402B1 (ko) 불순물 농도 프로파일 측정방법
JPH04211144A (ja) カンチレバーにされた微細先端を製造する方法
TWI451534B (zh) 使用定向剝離作用製造絕緣體上半導體結構之方法及裝置
RU2632581C2 (ru) Подложка для электронной литографии высокого разрешения и соответствующий способ литографии
US8193525B2 (en) Method for producing planar transporting resonance heterostructures
TW478013B (en) Method of formation of nano-structures on the surface of silicon
US20050145896A1 (en) Memory device and method of manufacturing the same
Zarowin Basis of macroscopic and microscopic surface shaping and smoothing by plasma assisted chemical etching
EP1628908A1 (en) Formation of silicon nanostructures
GB2131748A (en) Silicon etch process
Sharp et al. A Chemical Approach to 3-D Lithographic Patterning of Si and Ge Nanocrystals
Arzikulov et al. Investigations of the formation of nanosized objects in manganese implanted silicon single crystals by the methods of Raman scattering of light and atomic force microscopy
JPH1174232A (ja) 膜のパターニング方法
CN118151467A (zh) 一种有聚焦能力的光波导制备方法、光波导及频率转换器
Amirov et al. Implantation of low-energy boron ions into silicon from a low-temperature high-density Ar+ BF 3 plasma
JPS61112324A (ja) 半導体装置の製造方法
Shinada et al. Damage and contamination free fabrication of thin Si wires with highly controlled feature size
GUO Modification of morphologies and mechanical prop
Guo Modification of morphologies and mechanical properties of Si crystal by low fluence ion beam irradiation in sub-micrometer scale

Legal Events

Date Code Title Description
FC9A Refused patent application