CZ20021824A3 - Způsob vytváření křemíkové nano@struktury a elektronický prvek vytvořený tímto způsobem - Google Patents

Způsob vytváření křemíkové nano@struktury a elektronický prvek vytvořený tímto způsobem Download PDF

Info

Publication number
CZ20021824A3
CZ20021824A3 CZ20021824A CZ20021824A CZ20021824A3 CZ 20021824 A3 CZ20021824 A3 CZ 20021824A3 CZ 20021824 A CZ20021824 A CZ 20021824A CZ 20021824 A CZ20021824 A CZ 20021824A CZ 20021824 A3 CZ20021824 A3 CZ 20021824A3
Authority
CZ
Czechia
Prior art keywords
silicon
relief
ion
blasting
nano
Prior art date
Application number
CZ20021824A
Other languages
English (en)
Inventor
Smirnovávalery
Kibalovádmitriás
Original Assignee
Sceptreáelectronicsálimited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sceptreáelectronicsálimited filed Critical Sceptreáelectronicsálimited
Publication of CZ20021824A3 publication Critical patent/CZ20021824A3/cs

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Nanotechnology (AREA)
  • Health & Medical Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Toxicology (AREA)
  • Physical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Drying Of Semiconductors (AREA)

Description

Vynález se týká způsobu vytváření křemíkové nanostruktury a elektronického prvku vytvořeného tímto způsobem.
Dosavadní stav techniky
Podle známého způsobu vytváření křemíkových kvantových vodičů o průřezu 10x15 nm2, uložených do oxidu křemičitého, se využívá implantace iontů kyslíku o nízké energii do křemíku, litografii elektronového paprsku a chemické leptání za mokra s následným žíháním při vysoké teplotě v inertním prostředí. Výsledkem je vytvoření křemíkových kvantových vodičů, uložených do oxidu křemičitého uprostřed dolní části V-drážek, jak je například uvedeno v Y. Ishikawa, N. Shibata, F.
Fukatsu; „Fabrication of [110]-aligned Si quantum wires embedded in SiO2 by low-energy oxygen implantation „Příprava [110]-uspořádaných křemíkových kvantových vodičů, uložených do SiO2 pomocí implantace kyslíku o nízké energii, Nuclear Instruments and Methods in Physics Research, B, 1999, V. 147, str. 304-309, Elsevier Science Ltd.) [1], Tento známý způsob má však některé nevýhody. Používání litografie s elektronovým paprskem a chemického leptání za mokra při vytváření V-drážek na křemíkovém povrchu omezuje hustotu prvku ve stavbě a snižuje výtěžek vodičů. Absence kontroly procesu in šitu ještě dále snižuje výtěžek vodičů. Nízká hustota • V
HM
9*
PV 20024 824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002)
-2vodičů brání využití vodičů pro nano-elektronické zařízení takového typu, ve kterém je důležitá interakce nabitých částic v sousedních vodičích. Dříve publikovaná práce, jejíž spoluautoři jsou současně i autory tohoto vynálezu, je základem pro metodu vytvoření vlnovitě uspořádaných struktur (wave-ordered-structures, WOS) na křemíku a především na SOI. Způsob zahrnuje kroky otryskání SOI křemíkové vrstvy iontovou sondou s molekulárním dusíkem, a naskenování do rastrového vzoru ve velmi vysokém vakuu, aby se vytvořil periodický vlnovitý reliéf v nano-měřítku (WOS). Čelo vlny reliéfu v nano-měřítku je ve směru dopadu iontů. Způsob zahrnuje detekci signálu emise sekundárních iontů od izolátoru SOI a ukončení otryskávání, když tento signál dosáhne předem stanovené hodnoty. Tato práce také uvádí závislost tvorby WOS na energii iontů E, úhlu dopadu iontů θ vůči běžnému povrchu a teplotě T vzorku SOI. Práce také identifikuje charakteristiku procesu tvorby reliéfu, především hloubky otryskání Dm, odpovídající nástupu intenzivního růstu WOS, a diskutuje závislost Dm na E, θ, T a vlnové délce WOS λ. Práce dále udává, že tloušťka křemíku SOI DB by neměla být nižší než hloubka otryskání, při které se tvoří stabilní WOS s požadovanou vlnovou délkou (přičemž tato hloubka je shodná s hloubkou tvorby reliéfu, dále označovanou DF) . (V.K. Smirnov, D.S. Kibalov, S.A. Krivelevich, P.A. Lepshin, E.V. Potapov, R.A. Yankov, W. Skorupa, V.V. Makarov, A.B. Danilin; Wave-ordered structures formed on SOI wafers by reactive ion beams - Vlnovitě uspořádané struktury, vytvořené na destičkách SOI reaktivními iontovými paprsky, Nuclear Instruments and Methods in Physics Research B, 1999, V. 147, str. 310-315, Elsevier Science Ltd.) [2], Další práce, na které se podílel jeden z autorů tohoto vynálezu, popisuje proces žíhání materiálu toho typu, který je
PV2002-1824 24.05.2002
PCT/IB00/O1397 02.10.2000 (16.12.2002) • ·· «« ·* ·» · ·· · · · · · • · ’ ‘Jit * * · · · · ·
1·« t ··· ···· ·· ···
-3popsán v [2], v inertním prostředí při. teplotě 1000 °C po dobu jedné hodiny a výslednou vnitřní sťavbu WOS na rozhraní křemík-izolátor materiálu SOI (V.K. Smirnov, A.B. Danilin; Nano-scale wave-ordered structures on SOI - Vlnovitě uspořádané struktury na SOI v nano-měřítku, Proceedings of the NATO Advanced Research Workshop Perspective, science and technologies for novel Silicon on insulator devices, vyd. P.I.F. Hemment, 1999, Elsevier Science Ltd.) [3]. Další práce, na které se podílel jeden z autorů tohoto vynálezu, popisuje závislosti tloušťky vrstvy nitridu křemíku (S13N4) DN na energii iontů E, úhlu dopadu iontů na povrch a žíhání při vysoké teplotě (900 - 1100 °C po dobu jedné hodiny). Žíhání nemá na DN žádný vliv, maximalizuje však ostrost rozhraní SÍ/SÍ3N4. Jak je v této práci ukázáno, DN je shodná s dosahem průniku iontů do křemíku R, který je, jak bylo stanoveno, lineární funkcí E pro stejný rozsah energií, jako byl rozsah použitý pro tvorbu WOS. Na základě údajů, uvedených v dané práci, lze závislost R na E vyjádřit jako:
R (nm) = 1,5 E (keV) + 4 (1) (V.I. Bachurin, A.B. Churilov, E.V. Potapov, V.K. Smirnov,
V.V. Makarov a A.B. Danilin; Formation of Thin Silicon Nitride Layers on Si by Low Energy N2 + Ion Bombardment Tvorba tenkých křemíkových vrstev na Si bombardováním ionty N2 + o nízké energii, Nuclear Instruments and Methods in Physics Research B, 1999, V. 147, str. 316-319) [4] . Výše uvedené práce [2], [3] a [4] společně popisují základní metodu pro tvorbu křemíkového kvantového vodičového pole. Základní výhoda použití křemíkového kvantového pole vodičů spočívá ve srovnání s použitím oddělených vodičů u nano-elektronických a optoelektronických prvků především ve zvýšení zisku a zesílení podílu signálu vůči šumu v proudové charakteristice a také
PV 2002-1824 24.05.2002
PCT/IBOO/01397 02.10.2000 (16.12.2002) • ft*
-4v poskytnutí potenciálu pro nové možnosti prvků založených na polích díky interakci nabitých částic v sousedních kvantových vodičích. U základní metody, uvedené v pracích [2], [3] a [4] existuje celá řada nevýhod. V práci [2] není řešena otázka, zda se mění vlnová délka WOS λ se zvýšením hloubky otryskávání z Dm na Df nebo zda existuje nějaký vnitřní vztah mezi Dm a DF. Stávající vynález uznává, že charakteristika procesu by měla souviset s konečnou strukturou WOS, vyvinutou v hloubce DK, spíše než s hloubkou Dm, jak je diskutováno v práci [2]. Kromě toho práce [2] neřeší otázku, zda existují limity domény v rovině (E, θ), ve které dochází k tvorbě WOS. Tato pracovní omezení, popsaná v [2], [3] a [4], znamenají, že požadovaná tloušťka křemíkové vrstvy SOI nemůže být obecně předem stanovena ze vztahů mezi různými parametry, diskutovanými v těchto pracích. Kromě toho nelze předem stanovit základní parametry pro ovládání procesu otryskávání (energii iontů E, úhel dopadu iontů θ a teplotu SOI T). Pro izolaci sousedních křemíkových vodičů ve WOS vytvořené v SOI je důležité také zajistit, aby „žlábky reliéfu WOS přesně souhlasily s okrajem mezi křemíkovou vrstvou SOI a vrstvou izolátoru SOI. V práci [2] je uvedeno, že signál emise sekundárních iontů může být využit pro ukončení procesu otryskávání, nezjišťuje však žádný způsob, jak předem stanovit hodnotu signálu, který odpovídá izolaci křemíkových vodičů. Dříve publikovaná práce tedy neskýtá obecnou metodu, která by umožnila natolik spolehlivé vytváření WOS, aby žlábky WOS souhlasily s hranicí SOI mezi křemíkem a izolátorem a vytvářelo se tak pole izolovaných křemíkových vodičů. Kromě toho je z praktických důvodů při používání tohoto procesu společně s nano-elektronickou a optoelektronickou technologií založenou na křemíku nezbytné zajistit vytvoření pole o nano-struktuře na specifikované
PV 2002-1824 24.05.2002
PCT/IBOO/01397 02.10.2000 (16.12.2002)
-5«0 mikro-oblasti povrchu, aby se získala vhodná struktura, například ve formě dvou izolovaných křemíkových výplní, spojených polem. Dříve publikovaná práce však neřeší otázky, zda lze k danému účelu použít postupy jako je litografie, nebo, pokud by to bylo možné, zda by se mohly použít maskovací vrstvy, případně jaké. Autoři tohoto vynálezu také stanovili, že proces tvorby WOS je vysoce citlivý na přítomnost nečistot na povrchu SOI, především na přítomnost kysličníku křemičitého, který narušuje rovnou plochu reliéfu WOS. Jak je známo, je na povrchu křemíku, vystaveného vzduchu, vždy přítomna tenká vrstva oxidu křemičitého. Všechny výše uvedené nevýhody jsou tak či onak spojeny s možností řízení procesu tvorby WOS pro praktické účely. Je známo, že nano-elektronické prvky obsahují křemíkové vložky, spojené křemíkovým kanálem o průměru 20 nm (tzv. „kvantový bod), izolační vrstvu o tloušťce 40 nm, která kryje povrch vložek a kanál, a elektrodu, situovanou na povrchu vrstvy izolátoru. Křemíkové kontaktní vložky a kanál jsou vytvořeny v křemíkové vrstvě materiálu SOI (E. Leobandung, L. Guo, Y, Wang, S. Chou; „Observation of quantum effects and Coulomb blockade in Silicon quantum-dot transistors at temperature over 100K „Pozorování kvantových účinků a coulombické blokády v kvantově-bodových tranzistorech při teplotě vyšší než 100K, Applied Physics Letters, V. 67, č. 7, 1995, str. 938-940, American Institute of Physics, 1995) [5]. Nevýhody tohoto známého zařízení spočívají v absenci kanálového pole a v nízkém zisku prvku, protože malé rozměry prvku se blíží omezením mikro-litografických postupů; to znamená, že existuje nízká reprodukovatelnost provozních výsledků. Existuje i jiný prvek, FET založený na kvantových vodičích, obsahující křemíkové vložky, spojené sedmi lineárními křemíkovými kanály
PV 2002-1824 24,05,2002
PCT/IBOO/01397 02.10.2000 (16.12.2002)
9· 99 » * »
-6o obdélníkovém průřezu 86x100 nm2. Křemíkové kanály jsou pokryty vrstvou oxidu křemičitého o tloušťce 30 nm. Nad skupinou těchto kanálů je situován vstup elektrody. Toto zařízení se připravuje pomocí materiálu SOI (J.P. Colinge, X. Baie, V. Bayot, E. Grivei; „A Silicon-On-Insulator Quantum Wire - „Kvantový vodič se křemíkem na izolátoru, Solid-State Electronics, V. 39, č. 1, 1996, str. 49-51, Elsevier Science Ltd. 1996) [6]. Nevýhoda tohoto známého prvku spočívá v nemožnosti vytvoření křemíkových kanálů ve vzdálenosti shodné s velikostí kanálu vzhledem k omezením známých litografických metod, které se používají pro přípravu daného prvku. Odkazy na různé práce uvedené výše ukazují, jak je možné připravit křemíkové kvantové vodičové pole ve zvláštních experimentálních případech. Cílem vynálezu je odstranit nedostatky dosavadního stavu techniky a zobecněním zvláštních experimentálních procesů vytvořit kvantové vodiče s předem stanovenými rozměry, účinně řídit proces a integrovat křemíkové kvantové vodičové pole do účelných výrobků, např. pro vytvoření kanálového pole v FET.
Podstata vynálezu
Nedostatky dosavadního stavu techniky podstatnou měrou odstraňuje a cíl vynálezu splňuje způsob vytváření křemíkové nano-struktury podle vynálezu, jehož podstata spočívá v tom, že křemíkový povrch se otryskává stejnoměrným tokem iontů molekulárního dusíku ve velmi vysokém vakuu pro vytvoření periodického vlnovitého reliéfu, jehož čelo vlny je orientováno ve směru roviny dopadu iontů, přičemž před otryskáním se zvolí požadovaná vlnová délka periodického
PV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 <16.12.2002) · 0 · * · 0 ·· 0 · «000
-7vlnovitého reliéfu v rozsahu od 9- nm do 120 nm a podle zvolené vlnové délky se stanoví energie iontů, úhel dopadu iontů na povrch uvedeného materiálu, teplota uvedené silikonové vrstvy, hloubka vytvoření uvedeného vlnovitého reliéfu, výška uvedeného vlnovitého reliéfu a dosah průniku iontů do křemíku. Podle výhodného provedení se energie iontů, úhel dopadu iontů, teplota křemíku, vytvořená hloubka a výška vlnovitého reliéfu stanovují na základě vztahu energie iontů, úhlu dopadu iontů, teploty křemíku, vytvořené hloubky a výšky vlnovitého reliéfu k vlnové délce periodického vlnovitého reliéfu, přičemž dosah průniku iontů se stanovuje z energie iontů. Před otryskáním se s výhodou ukládá na otryskávanou plochu na křemíkový povrch maska z nitridu křemíku, obsahující okénko se závěsnými okraji a otryskání uvedeného křemíkového povrchu se provádí skrz uvedené okénko. Rovněž s výhodou se před otryskáním odstraní veškeré nečistoty z povrchu uvedené křemíkové vrstvy pro vytvoření uvedeného vlnovitého reliéfu. Podle výhodných provedení se po otryskání materiál s uvedeným reliéfem žíhá v inertním prostředí, s výhodou se materiál žíhá při teplotě mezi 1000 a 1200 °C po dobu minimálně jedné hodiny, otryskání stejnoměrným tokem iontů molekulárního dusíku se s výhodou uplatňuje na silikonovou nano-strukturu, obsahující křemíkové kvantové vodičové pole, křemík zahrnuje křemíkovou vrstvu isolačního křemíkového materiálu, přičemž tloušťka křemíkové vrstvy se volí tak, aby byla větší než součet vytvořené hloubky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu průniku iontů, v průběhu otryskávání se s výhodou snímá signál emise sekundárních iontů z vrstvy izolačního křemíkového materiálu a otryskávání se ukončí, když dosáhne hodnota snímaného signálu předem stanovenou prahovou hodnotu, jako prahová hodnota signálu emise sekundárních iontů se s výhodou
PV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002)
-8volí hodnota, při které signál překročí průměrnou hodnotu pozadí o rozdíl, který se rovná výšce mezi vrcholy šumové složky signálu. Elektronický prvek vytvořený způsobem vytváření křemíkové nano-struktury obsahuje kvantové vodičové pole vytvořené v optoelektronickém prvku otryskáním silikonové nano-struktury, obsahující křemíkové kvantové vodičové pole stejnoměrným tokem iontů molekulárního dusíku, přičemž křemík zahrnuje křemíkovou vrstvu isolačního křemíkového materiálu, tloušťka křemíkové vrstvy je větší, než součet vytvořené hloubky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu průniku iontů nebo s výhodou obsahuje kvantové vodičové pole vytvořené v elektronickém prvku otryskáním silikonové nanostruktury, obsahující křemíkové kvantové vodičové pole stejnoměrným tokem iontů molekulárního dusíku, přičemž křemík zahrnuje křemíkovou vrstvu isolačního křemíkového materiálu, tloušťka křemíkové vrstvy je vetší, než součet vytvořené hloubky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu průniku iontů. S výhodou zahrnuje elektronický prvek křemíkové podložky, spojené křemíkovým kvantovým vodičovým polem, vrstvu izolátoru umístěnou na kvantovém vodičovém poli a elektrodu, umístěnou na izolátoru. Optoelektronický nebo nanoelektronický prvek pro uplatnění způsobu se skládá z vakuové komory o velmi vysokém vakuu, připojeného zařízení pro zavedení vzorku, sloupce pro iontový mikro-paprsek s nastavitelnou energií iontů a polohou iontové sondy na povrchu vzorku, elektronového děla, držáku vzorku, který je možno nastavit, natáčet a otáčet a který je vybaven zařízením pro změnu a regulaci teploty, detektorem sekundárních elektronů a hmotovým analyzátorem sekundárních iontů. Vhodný přístroj je znám ze současného stavu techniky jako vysoce výkonný přístroj pro povrchovou analýzu, založenou na větším počtu metod. Vynález překonává • •fr· ·· (16-12.2002) : i /
PV 2002-1824 24.05.2002
PCT/IB00/O1397 02.10.2000 ···
-9nevýhody dřívějšího stavu techniky tím, že umožňuje regulovatelnost procesu na základě jediného parametru, a sice požadované periody pole (vlnové délky), která pak řidl všechny příslušné parametry procesu.
Přehled obrázků na výkresech
Způsob vytváření křemíkové nano-struktury a zařízení pro provádění tohoto způsobu podle vynálezu jsou dále osvětleny na výkresech, na kterých obr.lA znázorňuje schématické perspektivní zobrazení počáteční struktury SOI včetně masky z nitridu křemičitého pro použití podle vynálezu; obr.lB znázorňuje schématické perspektivní zobrazení konečné struktury SOI po aplikaci metody podle vynálezu na původní strukturu obrázku IA; obr.lC znázorňuje graf, zobrazující způsob, kterým se využívá emisní signál sekundárních iontů pro regulaci metody podle daného vynálezu; obr.ID znázorňuje zobrazení řezu, značně zvětšené, části otryskané struktury obr.lB (detail A obrázku IB); obr.lE představuje graf, zobrazující vztah mezi úhlem dopadu iontů, energií iontů a vlnovou délkou WOS, vytvořenou podle daného vynálezu; obr.lF představuje graf, zobrazující způsob, kterým se mění vlnová délka WOS, vytvořené podle vynálezu, s teplotou materiálu SOI pro různé energie iontů; obr.2A až obr.2D představují schématická rovinná zobrazení struktury SOI, ilustrující vytvoření zařízení FET podle daného vynálezu; a obr.3 je schématickým perspektivním zobrazením, ilustrujícím strukturu FET s kanály ve formě křemíkového nano-strukturního pole, vytvořeného v souladu s daným vynálezem.
PV 2002-1824 24,05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002)
• «4·· 4 4 * 4 44 44 · · 4 4» 4 44 •
4 · • 4 • 4
• * * 4 • • 4
«4· · 4·* *··♦ • · • 44·
Příklad provedení vynálezu
Na obr.lA je zobrazen příklad počáteční struktury SOI pro použití podle vynálezu, obsahující křemíkový substrát 5, izolační vrstvu 4 oxidu křemičitého, křemíkovou vrstvu 3, ve které se mají vytvořit kvantové vodiče, tenkou vrstvu oxidu křemičitého, vytvořenou na vrchu křemíkové vrstvy 3, a maskovací vrstvu nitridu křemíku, vytvořenou na vrchu tenké vrstvy 2 oxidu křemičitého. Obr. IB zobrazuje strukturu po otryskání podle vynálezu, obsahující křemíkový substrát 5 a izolační vrstvu 4 oxidu křemičitého jako na obrázku IA, a ve které byla křemíková vrstva 2 na obrázku IA modifikována otryskáním tak, aby se na ploše zamaskované maskovací vrstvou 1 z obr. IA zanechala křemíková vrstva 6 a aby se pomocí procesu otryskání v oblasti ponechané pro expozici maskovací vrstvou 2 vytvořilo kvantové křemíkové pole Ί_ s křemíkovou nano-strukturou. šipky udávají směr toku iontů N2 + při otryskávání. Základní proces otryskávání pro vytvoření WOS je popsán v práci [2]. Jak je v této práci uvedeno, je fokusovaný iontový paprsek naskenován ve formě rastru na povrchu materiálu SOI. Obr.ID zobrazuje příklad řezu pole křemíkové nano-struktury, tvořené procesem otryskání podle daného vynálezu, obsahující oblasti 8 amorfního nitridu křemíku, směsné oblasti 9 amorfního křemíku a nitridu křemíku, oblasti 10 oxynitridu křemíku a oblasti 12 krystalického křemíku. Pomocí obrázku 1 je odkazováno na následující parametry, vztahující se k materiálu SOI, struktuře WOS a procesu tvorby WOS:
- DB je počáteční tloušťka křemíkové vrstvy 3 materiálu SOI.
PV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000
9 «49
4*·4 ’*··”. (16.12.2002) ·
* «« 444·
-11 - DF je hloubka tvorby reliéfu (tj.. . minimální hloubka materiálu, který je otryskáváním odstraněn od původního povrchu izolační vrstvy 4 oxidu křemičitého po hřeben vln WOS, aby se získala stabilní WOS, přičemž „otryskaná hloubka je vertikální vzdálenost od původního povrchu křemíku k vrcholu WOS) .
- H je výška stabilizovaného reliéfu WOS, tj. vertikální vzdálenost mezi hřebenem vlny a nejbližším nejnižším bodem vlny (dvojnásobek amplitudy vlny).
- R je dosah průniku iontů do křemíku pro danou energii iontů. Daný vynález se zejména zabývá regulací procesu otryskání, aby se umožnilo spolehlivé vytvoření požadované nano-struktury křemíku s předem stanovenými parametry. Další zkoumání procesu tvorby WOS autory tohoto vynálezu vedlo k následujícím závěrům:
a) Vlnová délka WOS λ zůstává konstantní od počátečního nástupu tvorby WOS při hloubce otryskání přes stabilizaci struktury WOS při hloubce otryskání DF (hloubka vytvoření reliéfu) a poté i při pokračujícím otryskávání až do hloubek několikanásobku hodnoty DF.
b) Výška reliéfu se zvyšuje lineárně s časem od hloubky Dm až do hloubky DF, přičemž hodnoty H dosáhne při hloubce DF a zůstane poté při pokračujícím otryskávání konstantní. To znamená, že tvar a rozměry WOS zůstávají v podstatě stálé i při pokračujícím otryskávání za DF, ale poloha WOS na materiálu SOI se pohybuje směrem opačným vůči směru dopadu iontů (přerušovaná čára 13 na obr. ID zobrazuje polohu WOS v okamžiku, kdy se hloubka otryskávání rovná DF, zatímco hlavní výkres udává struktur později, po ukončení otryskávání).
c) DF je spojena s Dm podle rovnice: DF = 1,5 Dm
PV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002) • 9 ♦ 9 9 9 • 9
9 ·
«9« 9999
9« 9999
-12d) DF je spojena s vlnovou délkou λ WOS podle rovnice:
DF (nm) = 1,316 (λ (nm) - 9) (2) pro λ v rozsahu 9 nm do 120 nm.
e) H je přímo úměrná λ, přičemž tento vztah se mění s úhlem dopadu iontového paprsku Θ, např.:
H = 0,26 λ pro θ = 41°
H = 0,25 λ pro θ = 43°
H = 0,23 λ pro θ = 45°
H = 0,22 λ pro e = 55°
H = 0,22 λ pro θ = 58° (3)
Chování , „pravé' emise sekundárních elektronů
křemíkového povrchu otryskané ionty odráží vzhled WOS v hloubce otryskáni Dn, a tvorbu stabilizované WOS v hloubce otryskání DF. Nástup zvýšení emise se vztahuje k hloubce otryskáni.
Zkoumání bylo podrobeno také stanovení způsobu, jakým závisí λ na energii iontového paprsku E, úhlu dopadu iontového paprsku Θ a teplotě materiálu SOI T (nebo přesněji na teplotě křemíkové vrstvy SOI). Na obrázku 1E je zobrazeno, jak se λ mění s E a θ při pokojové teplotě. Křivka 15 definuje limit domény, ve které dochází k vytváření WOS. Křivky 15, 16 a 120 limitují část domény WOS, ve které má vlnovítý reliéf více koherentní strukturu s lineárním vztahem mezi λ a DF dle rovnice (2). Obrázek 1F ukazuje, jak se λ mění s T při různých hodnotách E a Θ. Křivka 22 odpovídá E = 9 keV, Θ = 45°, křivka 24 odpovídá E = 5 keV, Θ = 45°, křivka 26 odpovídá E = 9 keV, θ = 55°. Z těchto údajů lze vyvodit, že při pokojové teplotě se může λ měnit ve výhodném rozsahu hodnot od 30 do 120 nm. Změna teploty vzorku od pokojové teploty až do 550 K nemá významný účinek. Zahřívání vzorku na teploty od 550 K do 850 K snižuje hodnotu λ o faktor 3,3 ve srovnání s ekvivalentní
PV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002)
© 99·· 9 9 «9 99 9 9 • 99 ·· • 9
• • • 9 9 9 *
• © 9 · • 9 9
9* · 9 • 9 9 «999 99 «9··
-13hodnotou při pokojově teplotě. Autoři vynálezu dále zjistili, že hloubka DB křemíkové vrstvy 3 materiálu SOI, nezbytná pro určitou WOS, může být vyjádřena rovnicí:
DB > DF + H + R (4)
Je známo, že hloubka DB = DF + H je dostatečná pro vytvořeni stabilní WOS. Autoři vynálezu však objevili, že pro výpočet minimální hloubky DB je důležité vzít v úvahu dosah průniku iontů R, aby se zajistilo spolehlivé vytvoření vzájemně izolovaných kvantových křemíkových vodičů procesem otryskávání a/nebo následným žíháním otryskaného výrobku při vysokých teplotách. Výzkum, prováděný autory vynálezu, také potvrdil, že emise sekundárních iontů z izolátoru SOI začíná v okamžiku, kdy nejnižší místa WOS dosáhnou vzdálenosti zhruba R od hranice mezi křemíkem a izolátorem materiálu SOI (tento účinek předchozí detekce skryté hranice je již z dřívějška znám v oblasti profilování hloubky otryskání). Tyto objevy poskytují základ pro regulaci tvorby požadovaných křemíkových nano-struktur na základě předem stanovené hodnoty vlnové délky WOS λ. Údaje uvedené na obr. IE umožňují, aby byly hodnoty E a Θ stanoveny pro požadovanou hodnotu λ v rozsahu od 30 do 120 nm při pokojové teplotě, kde je 30 nm minimální λ, kterou lze získat při pokojové teplotě (s E = 2 keV a Θ = 58°). Nižší hodnoty λ lze získat zahříváním materiálu SOI na teploty přesahující 550 K, jak je možno vidět na obrázku 1F. Podle toho je možno pro zvolenou hodnotu λ stanovit vhodné hodnoty E, θ a T. Dosah průniku iontů a hloubka utváření Df se mohou vypočítat z rovnic (1) a (2) a z empirických údajů (3) a požadovaná hloubka DF křemíkové vrstvy SOI lze pak vypočítat z rovnice (4) . Pokud je tedy třeba vytvořit křemíkové kvantové vodičové pole s periodou vodičů (λ). 30 nm, lze z obrázku IE stanovit (extrapolací), že pro λ = 30 nm je E = 2 keV a Θ = »
44«4
4444
PV2002-1824 24.05.2002 ··*!
PCT/IB00/01397 02.10.2000 ί ** .
4
444 4 4
-1458°. Z těchto hodnot lze stanovit, že R = 7 nm, H = 6,6 nm, DF = 27,6 nm a tudíž DB - 41,2 nm. V dalším příkladu, je-li třeba vytvořit křemíkové kvantové vodičové pole s periodou vodičů (λ) 9 nm, měl by se vzorek zahřívat, aby se získalo 3,3násobné snížení λ, aby λ = 9 nm při 850 K odpovídalo λ = 30 nm při pokojové teplotě. Z obrázku 1E lze stanovit (extrapolací), že pro λ = 9 nm při 850 K je E = 2 keV a θ = 58°. Z těchto hodnot lze stanovit, že R = 7 nm, H = 1,98 nm, DF = 0 nm a proto DB = 8,98 nm. V dalším příkladu, je-li třeba vytvořit křemíkové kvantové vodičové pole s periodou vodičů (λ) 120 nm, lze z obrázku 1E stanovit, že pro λ = 120 nm je E = 8 keV a θ = 45°. Z těchto hodnot lze stanovit, že R = 16 nm, H - 27,6 nm, Dr = 146 nm a proto DB = 189,6 nm. Pro stejné λ lze stanovit alternativní parametry; například pro λ = 120 nm je E =5,5 keV a θ = 43°. Z těchto hodnot lze stanovit, že R =
12,25 nm, H = 30 nm, DF = 146 nm a proto DB = 188,3 nm. Jak bylo ukázáno výše, lze tedy na základě požadované periody kvantového vodičového pole λ v rozsahu od 9 nm do 120 nm předem stanovit parametry, kterými se proces řídí. Pro proces lze použít široký rozsah materiálů SOI; lze například použít SOI, získaný technologií ΞΙΜΟΧ (Separation by IMplanted OXygen, tj. separací implantovaného kyslíku) s požadovanou tloušťkou křemíkové vrstvy. Pro ty, kteří jsou zběhlí v daném oboru, jsou další možnosti zjevné, například materiál SOI připravený technologií Smart Cut nebo monokrystalické filmy křemíku buď na křemenných nebo skleněných membránách. Obr.1 se vztahuje k příkladu využití SOI, připraveného technologií SIMOX. Tloušťka křemíkové vrstvy 3 by měla být vysoce stejnoměrná (vhodné membrány SIMOX dodává firma Ibis, USA). Po výběru materiálu SOI, lze připravit maskovací vrstvu nitridu křemíku, jak je uvedeno na obrázku 1A. Vrstva nitridu křemíku
Ρ V 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002)
se nanese na vrch tenké vrstvy 2 oxidu křemičitého. Ve vrstvě nitridu křemíku 1 je pomoci litografie a plazmochemického leptáni vytvořeno maskovací okno, přičemž vrstva oxidu křemičitého působí jako ukončovací vrstva pro plazmochemické leptání. Tenká vrstva 2 oxidu křemičitého v oblasti okna se pak odstraní chemickým leptáním za vlhka, čímž se vytvoří závěsný okraj kolem periferní části maskovacího okna. Maskovací vrstva je dostatečně silná, aby zamezila vytvoření jakéhokoliv vlnovitého reliéfu na povrchu křemíkové vrstvy 3 v oblasti maskovacího okna. Vytvoření závěsného okraje kolem maskovacího okna je výhodné při získávání stejnoměrné WOS, obklopené plochým křemíkovým povrchem kolem okraje maskovacího okna. Křemíková vrstva 6 je v průběhu procesu otryskávání uzemněna, jak je naznačeno pod č. 11 na obrázku 1A, aby se zabránilo poškození nábojem kvantového vodičového pole ]_, vytvořeného procesem otryskávání. Jak je uvedeno na obrázcích ΙΑ, 1B a 2, je maskovací okno přednostně orientováno vzhledem ke směru iontového paprsku tak, aby byla rovina dopadu iontů, definovaná povrchovou normálou a směrem toku iontů, orientována paralelně k delším stranám pravoúhlého maskovacího okna. Tím se maximalizuje účinek závěsného okraje maskovacího okna. Tloušťka masky se může zvolit tak, aby se materiál masky odstranil procesem otryskávání, protože materiál masky a křemíkový povrch pod maskovacím oknem jsou otryskávány v přibližně stejném stupni. Proces otryskávání se provádí na základě předem stanovených parametrů E, Θ a T. Otryskávání se může provádět v komoře o velmi vysokém vakuu přístroje pro povrchovou analýzu (např. typu PHI 660 od firmy Perkin Elmer, USA). V průběhu otryskávání je monitorován emisní signál sekundárních iontů z isolační vrstvy 4 materiálu SOI a
PV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002) «
otryskávání se ukončí,, když tento' signál překročí předem stanovenou prahovou hodnotu, která signalizuje, že nejnižší bod vlny dosáhl hranice mezi křemíkem a izolátorem. Jak je vidno z obr. 1C, lze prahovou hodnotu S vhodně definovat jako hodnotu, při které signál překročí průměrnou hodnotu pozadí B o hodnotu, která je rovna výšce mezi píky signálu šumu N (tj.
S = Β + N). Pro kompenzaci náboje iontů lze použít elektronové dělo o nízké energii (není zobrazené), pomocí kterého se elektrony ozařuje otryskávaná oblast (jak je známo z oblasti hlubokého profilování izolátorů). Tyto kroky vedou k vytvoření kvantového vodičového pole Ί_ v oblasti maskovacího okna. Obrázek ID zobrazuje vnitřní strukturu kvantového vodičového pole Ί_, když je vytvářeno při pokojové teplotě, jak bylo popsáno výše. Probíhá-li tvorba pole při 850 K, liší se vnitřní struktura kvantového vodičového pole Ί_ od struktury, které se docílí při pokojové teplotě. Probíhá-li příprava při 850 K, zjistili autoři vynálezu, že se vlnová délka WOS sníží ve srovnání s vlnovou délkou, dosaženou pomocí podobných parametrů procesu při pokojové teplotě o faktor 3,3. Tloušťka vrstev a sklon stran vln však zůstávají stejné jako při pokojové teplotě. Struktura, získaná při 850 K neobsahuje oblasti 12 krystalického křemíku. Horizontální rozměr oblastí 8. amorfního nitridu křemíku je zkrácen o faktor 3,3 ve srovnání s oblastmi, vytvořenými při pokojové teplotě a oblasti 10 oxynitridu křemíku nejsou odděleny. V tomto případě lze směsné oblasti 9 amorfního křemíku a nitridu křemíku považovat za kvantové vodiče po žíhání, jak je popsáno níže, izolované od sebe navzájem oblastmi 8 amorfního nitridu křemíku. Po dokončení procesu otryskání se produkt žíhá v inertním prostředí, nejlépe při teplotě 1000 až 1200 ’C po dobu minimálně jedné hodiny, s následující oxidací při vysoké
PV 2002-1824 24.05.2002
PCT/IBOO/01397 02.10.2000 (16.12.2002)
teplotě. Proces žíhání vytváří, irikluzí směsné oblasti _9 amorfního křemíku a nitridu křemíku, které jsou účinně zbaveny dusíku, což vede k tvorbě jasně definovaných hranic nitridu kolem směsných oblastí _9 amorfního křemíku a nitridu křemíku. Kromě toho jsou směsné oblasti 9 amorfního křemíku a nitridu křemíku přeměněny v krystalický křemík. Krok zahrnující oxidaci při vysoké teplotě se může podobat oxidačním procesům, využívaným při přípravě hradlových vrstev oxidu, jak je známo z oblasti výroby polovodičů. Z výše uvedeného je možno vyvodit, že křemíkové kvantové vodiče pole, získané na základě daného vynálezu, lze vytvořit jedním ze tří základních způsobů. Jednak obsahuje otryskaná struktura po otryskání při pokojové teplotě oblasti 12 krystalického křemíku, které lze považovat za kvantové vodiče, izolované od sebe navzájem oblastmi 8 amorfního nitridu křemíku. Za druhé, je-li Struktura, otryskaná při pokojové teplotě, následně žíhána, přemění se směsné oblasti 2 amorfního křemíku a nitridu křemíku v krystalický křemík a mohou být také považovány za kvantové vodiče. V tomto případě oblasti 12 krystalického křemíku také zvyšují svůj objem a splývají se směsnými oblastmi 9 amorfního křemíku a nitridu křemíku, přičemž jsou kvantové vodiče opět vzájemně izolovány oblastmi 8 amorfního nitridu křemíku. Za třetí, je-li pole otryskáno při teplotě 850 K, neobsahuje otryskaná struktura žádné oblasti krystalického křemíku a následné žíhání přemění směsné oblasti 2 amorfního křemíku a nitridu křemíku na krystalický křemík a vytvoří se tím kvantové vodiče pole, izolované od sebe navzájem oblastmi 8. amorfního nitridu křemíku. Žíhání také rozšíří nejnižší rohové části oblastí 8 amorfního nitridu křemíku, čímž se zlepší izolace směsných oblastí 9 amorfního křemíku a nitridu křemíku ve všech případech popsaných výše.
PV 2002-1824 24.05.2002
PCT/IBOO/01397 02.10.2000
-18(16.12.2002) • 4 * 4 · *
4 4 4 » «44 4444 44 4444
Z předchozího popisu je zřejmé, že kvantová vodičová pole s vlnovou délkou v rozsahu 30 až 120 nm lze vytvořit otryskáním při pokojové teplotě a že lze docílit i kratší vlnové délky až 9 nm zvýšením teploty materiálu v průběhu otryskávání nad 550 K, přičemž minimálních vlnových délek je dosaženo při zhruba 850 Κ. V závislosti na parametrech procesu může WOS získaná otryskáváním obsahovat oblasti 12 krystalického křemíku, které mohou vytvářet užitečné vzájemně izolované kvantové vodiče. Tam, kde otryskaná struktura sama neobsahuje tyto oblasti 12 krystalického křemíku, vytvářejí se ve směsných oblastech 9 amorfního křemíku a nitridu křemíku následným žíháním otryskaného produktu, přičemž tomuto žíhání se dává přednost ať již otryskaný produkt obsahuje oblasti 12 krystalického křemíku nebo ne. Obrázky 2 a 3 ilustrují proces přípravy prvku (v tomto příkladu FET) zabudováním kvantového vodičového pole 7, vytvořeného procesem potud popsaným. Obr.
2A znázorňuje maskovací vrstvu 1, definující maskovací okno na materiálu SOI před otryskáním, jak je uvedeno výše. Obr. 2B zobrazuje kvantové vodičové pole Ί_, vytvořené v křemíkové vrstvě 6, také jak již bylo popsáno výše. Obrázek 20 znázorňuje první krok při tvorbě prvku FET zabudováním kvantového vodičového pole 7. Výše popsaný krok oxidace při vysoké teplotě vytváří tenkou izolační vrstvu 28 na povrchu otryskaného produktu. Pomocí známých litografických technik je na vrchní stranu vrstvy izolátoru uložena poly-křemíková oblast 30 ve tvaru obdélníku, rozkládající se přes celou šířku kvantového vodičového pole 2· Délka L kvantového vodičového pole 7 může být vyšší než šířka W poly-křemíkové oblasti 30. Poly-křemíková oblast 30, obklopující poly-křemík, pak může být zpětně vyleptána do izolační vrstvy 2· Pak se vyleptají pomocí litografie konce poly-křemíkové oblasti 30 tak, aby se ťV 2002-1824 24.05.2002
PCT/IB00/01397 02.10.2000 (16.12.2002) «444 ·· *· • » · * · · » · · · • · · ·· ····
-19na libovolném konci kvantového vodičového pole 7 ponechaly křemíkové podložky 36 a 38 a aby se podložky 36 a 38 pokovily, jak je vidno z obr. 2D, na kterém je vyznačeno pole 17 vzniklé leptáním kvantového vodičového pole 7, jehož délka se snížila z L na W. Rozumí se, že po přípravě kvantového vodičového pole 7 mohou být pole zabudována pomocí některé z celé řady konvenčních polovodičových výrobních technologií. Obrázky 2D a 3 zobrazují prvek FET, vytvořený tak, jak ve popsáno výše. Na obr. 2D a 3 jsou vyznačeny vrstva 32 oxidového izolátoru a vrstva 34 poly-křemíku, které zůstanou po vyleptání odpovídajících poly-křemíkových oblastí 28 a 30 na obr. 2C. Na obr. 3 jsou vrstvy 32 a 34 zobrazeny částečně odstraněné, aby se pro účely zobrazení odkrylo pod nimi ležící kvantové vodičové pole Ί_. Podle obr. 2D vrstvy 32 a 34 přesahují podložky 36 a 38. Vynález umožňuje přípravu optoelektronického nebo nanoelektronického prvku tohoto typu s menšími rozměry, než bylo dosud možné a/nebo zařízení se zlepšenou reprodukovatelností výsledků a jakostí výrobků. Potud byl vynález popsán se zvláštním zřetelem na vytváření kvantových vodičových polí, založených na vlnovitě uspořádaných strukturách, vytvořených otryskáním. WOS, vytvořená základním procesem otryskání, však může být také použita jako maska pro implantaci iontů (např. vysoce energetickou implantaci fosforových iontů) do křemíku pro aplikace kvantových počítačů. Implantace iontů je základní technikou pro zavádění dotujících atomů do polovodičových materiálů pro aplikace VLSI. Maskovací vrstvy s okénky jsou běžně používány pro vytváření dvourozměrné distribuce dotující látky. Implantace iontů je obvykle následována žíháním, aby se dotující látka elektricky aktivovala a aby se obnovila krystalická struktura polovodiče. Je-li například vytvořena WOS, jak je uvedeno na (16.12.2002) ťV 2UU2-1824 24.U5.2002
PCT/IB00/01397 02.10.2000
obr. ID, pak mohou po žíhání při vysoké teplotě sloužit oblasti 8 amorfního nitridu křemíku jako maska, umožňující implantaci vybraného iontu do pravé strany směsné oblasti 9 amorfního křemíku a nitridu křemíku (směr toku nízkoenergetických iontů je přitom kolmý k povrchu materiálu). Takový proces implantace iontů by vyústil ve strukturu střídajících se dotovaných pruhů se stejnou periodou jako WOS. Použije-li se perioda WOS 10 nm nebo méně, jsou fosforem dotované pruhy, vytvořené tímto způsobem, velmi blízko tomu, aby umožnily interakce toho typu, který je požadován pro aplikace kvantových počítačů. Implantaci iontů lze využít též jako alternativní metody tvorby kvantových vodičových polí pomocí WOS jako masky. Jednorozměrné křemíkové nano-struktury v pevném stavu mohou tvořit základ výrobních postupů v elektronice a optoelektronice v nano-měřítku, především, ne však výhradně, křemíkových kvantových vodičových polí, a mohou se využít pro výrobu optoelektronických a nano-elektronických prvků založených na křemíku. Křemíkové kvantové vodiče se vytváří ozařováním ionty a v ještě užším smyslu procesu otryskání povrchu materiálu tvořeného křemíkem na izolátoru (silicon-on-insulator, SOI) o vysoké čistotě stejnoměrným tokem iontů molekulárního dusíku, aby se vytvořil vlnovitý reliéf, poskytující pole křemíkových „kvantových vodičů v nano-měřítku. Pole kvantových vodičů lze použít jako zdroj světla v optoelektronických prvcích pomocí vedení pole nebo v nano-elektronických prvcích, například jako kanál v tranzistoru řízeném polem (FET). Vynález lze vylepšovat a modifikovat, aniž by došlo k odchylce od rozsahu vynálezu, definovaného v přiložených patentových nárocích.

Claims (10)

  1. PATENTOVĚ NÁROKY
    1. Způsob vytváření křemíkové nano-struktury, vyznačující se tím, že křemíkový povrch se otryskává stejnoměrným tokem iontů molekulárního dusíku ve velmi vysokém vakuu pro vytvoření periodického vlnovitého reliéfu, jehož Čelo vlny je orientováno ve směru roviny dopadu iontů, přičemž před otryskáním se zvolí požadovaná vlnová délka periodického vlnovitého reliéfu v rozsahu od 9 nm do 120 nm a podle zvolené vlnové délky se stanoví energie iontů, úhel dopadu iontů na povrch uvedeného materiálu, teplota uvedené silikonové vrstvy, hloubka vytvoření uvedeného vlnovitého reliéfu, výška uvedeného vlnovitého reliéfu a dosah průniku iontů do křemíku.
  2. 2. Způsob vytváření křemíkové nano-struktury podle nároku 1, vyznačující se tím, že energie iontů, úhel dopadu iontů, teplota křemíku, vytvořená hloubka a výška vlnovitého reliéfu se stanovují na základě vztahu energie iontů, úhlu dopadu iontů, teploty křemíku, vytvořené hloubky a výšky vlnovitého reliéfu k vlnové délce periodického vlnovitého reliéfu, přičemž dosah průniku iontů se stanovuje z energie iontů.
  3. 3. Způsob vytváření křemíkové nano-struktury podle nároku 1, vyznačující se tím, že před otryskáním se ukládá na otryskávanou plochu na křemíkový povrch maska z nitridu křemíku, obsahující okénko se závěsnými okraji a otryskání uvedeného křemíkového povrchu se provádí skrz uvedené okénko.
    PV 2002-1824 24.05.2002
    PCT/IB00/01397 02.10.2000 ··# · • 9 • ·
    9 · • 9« 9 .ϊ .··. ;**;·**. (16.12.2002) • a · · · · • · » · lit *·»· »· ····
    -224. Způsob vytváření křemíkové náno-struktury podle nároku 1, vyznačující se tím, že před otryskáním se odstraní veškeré nečistoty z povrchu uvedené křemíkové vrstvy pro vytvoření uvedeného vlnovitého reliéfu.
  4. 5. Způsob vytváření křemíkové nano-struktury podle nároku 1, vyznačující se tím, že po otryskání se materiál s uvedeným reliéfem žíhá v inertním prostředí.
  5. 6. Způsob vytváření křemíkové nano-struktury podle nároku 1, vyznačující se tím, že materiál se žíhá při teplotě mezi 1000 a 1200 °C po dobu minimálně jedné hodiny.
  6. 7. Způsob vytváření křemíkové nano-struktury podle jednoho z nároků 1 až 6, vyznačující se tím, že otryskání stejnoměrným tokem iontů molekulárního dusíku se uplatňuje na silikonovou nano-strukturu, obsahující křemíkové kvantové vodičové pole, křemík zahrnuje křemíkovou vrstvu isolačního křemíkového materiálu, přičemž tloušťka křemíkové vrstvy se volí tak, aby byla větší než součet vytvořené hloubky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu průniku iontů.
  7. 8. Způsob vytváření křemíkové nano-struktury podle nároku 7, vyznačující se tím, že v průběhu otryskávání se snímá signál emise sekundárních iontů z vrstvy izolačního křemíkového materiálu a otryskávání se
    PV 2002-1824 24.05.2002
    PCT/IB00/01397 02.10.2000 (16.12.2002)
    0*4
    0« 0··« ukončí, když dosáhne hodnota snímaného signálu předem stanovenou prahovou hodnotu.
  8. 9. Způsob vytváření křemíkové nano-struktury podle nároku 8, vyznačující se tím, že jako prahová hodnota signálu emise sekundárních iontů se volí hodnota, při které signál překročí průměrnou hodnotu pozadí o rozdíl, který se rovná výšce mezi vrcholy šumové složky signálu.
  9. 10. Optoelektronický prvek vytvořený způsobem podle nároků 1 až 9, vyznačující se tím, že obsahuje kvantové vodičové pole vytvořené v optoelektronickém přístroji otryskáním silikonové nano-struktury, obsahující křemíkové kvantové vodičové pole stejnoměrným tokem iontů molekulárního dusíku, přičemž křemík zahrnuje křemíkovou vrstvu isolačního křemíkového materiálu, tloušťka křemíkové vrstvy je větší, než součet vytvořené hloubky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu průniku iontů.
  10. 11. Elektronický prvek vytvořený způsobem podle nároků 1 až 9, vyznačující se tím, že obsahuje kvantové vodičové pole vytvořené v elektronickém přístroji otryskáním silikonové nano-struktury, obsahující křemíkové kvantové vodičové pole stejnoměrným tokem iontů molekulárního dusíku, přičemž křemík zahrnuje křemíkovou vrstvu isolačního křemíkového materiálu, tloušťka křemíkové vrstvy je větší, než součet vytvořené hloubky vlnovitého reliéfu, výšky vlnovitého reliéfu a rozsahu průniku iontů.
    PV 2002-1824 24.05.2002
    PCT/IBOO/01397 02.10.2000 (16.12.2002)
    0 · • *
    -2412. Elektronický prvek podle nároku 11, vyznačující se tím, že zahrnuje křemíkové podložky, spojené křemíkovým kvantovým vodičovým polem, vrstvu izolátoru umístěnou na kvantovém vodičovém poli a elektrodu, umístěnou na izolátoru.
CZ20021824A 1999-11-25 2000-10-02 Způsob vytváření křemíkové nano@struktury a elektronický prvek vytvořený tímto způsobem CZ20021824A3 (cs)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU99124768/28A RU2173003C2 (ru) 1999-11-25 1999-11-25 Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств

Publications (1)

Publication Number Publication Date
CZ20021824A3 true CZ20021824A3 (cs) 2004-10-13

Family

ID=20227346

Family Applications (1)

Application Number Title Priority Date Filing Date
CZ20021824A CZ20021824A3 (cs) 1999-11-25 2000-10-02 Způsob vytváření křemíkové nano@struktury a elektronický prvek vytvořený tímto způsobem

Country Status (23)

Country Link
US (1) US6274007B1 (cs)
EP (1) EP1104011A1 (cs)
JP (1) JP2001156050A (cs)
KR (1) KR20020069195A (cs)
CN (1) CN1399791A (cs)
AU (1) AU7547400A (cs)
BG (1) BG106739A (cs)
BR (1) BR0016095A (cs)
CA (1) CA2392307A1 (cs)
CZ (1) CZ20021824A3 (cs)
EE (1) EE200200261A (cs)
HR (1) HRP20020459A2 (cs)
HU (1) HUP0203517A2 (cs)
IL (1) IL149832A0 (cs)
IS (1) IS6393A (cs)
MX (1) MXPA02005281A (cs)
NO (1) NO20022427L (cs)
PL (1) PL355890A1 (cs)
RU (1) RU2173003C2 (cs)
SK (1) SK7442002A3 (cs)
WO (1) WO2001039259A1 (cs)
YU (1) YU38202A (cs)
ZA (1) ZA200204822B (cs)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2191444C1 (ru) * 2001-10-09 2002-10-20 Общество с ограниченной ответственностью "Агентство маркетинга научных разработок" Способ изготовления полевого транзистора с периодически легированным каналом
US6872645B2 (en) * 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
EP1547139A4 (en) 2002-09-30 2009-08-26 Nanosys Inc MACRO-ELECTRONIC SUBSTRATE WITH HIGH NANO-ACTIVATION SURFACE AREA AND USES THEREOF
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
EP1563480A4 (en) * 2002-09-30 2010-03-03 Nanosys Inc INTEGRATED ADS WITH NANOWIRE TRANSISTORS
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US7619562B2 (en) * 2002-09-30 2009-11-17 Nanosys, Inc. Phased array systems
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US7446002B2 (en) * 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US7227174B2 (en) * 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7491587B2 (en) * 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US20070015344A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
US20060289049A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US20070063185A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US20050279991A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Semiconductor device including a superlattice having at least one group of substantially undoped layers
US20060011905A1 (en) * 2003-06-26 2006-01-19 Rj Mears, Llc Semiconductor device comprising a superlattice dielectric interface layer
US7531828B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US20070010040A1 (en) * 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US7598515B2 (en) * 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US6897472B2 (en) * 2003-06-26 2005-05-24 Rj Mears, Llc Semiconductor device including MOSFET having band-engineered superlattice
US7202494B2 (en) * 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
JP2007521648A (ja) * 2003-06-26 2007-08-02 アール．ジェイ． メアーズ エルエルシー バンド設計超格子を有するｍｏｓｆｅｔを有する半導体装置
US7045377B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7531850B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US20040262594A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Semiconductor structures having improved conductivity effective mass and methods for fabricating same
US7586165B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US20060243964A1 (en) * 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US20060231857A1 (en) * 2003-06-26 2006-10-19 Rj Mears, Llc Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US20060267130A1 (en) * 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US20040266116A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US20060220118A1 (en) * 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US20050282330A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US7531829B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US20060273299A1 (en) * 2003-06-26 2006-12-07 Rj Mears, Llc Method for making a semiconductor device including a dopant blocking superlattice
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US7586116B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7229902B2 (en) * 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US7535041B2 (en) * 2003-06-26 2009-05-19 Mears Technologies, Inc. Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7033437B2 (en) * 2003-06-26 2006-04-25 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US7768018B2 (en) 2003-10-10 2010-08-03 Wostec, Inc. Polarizer based on a nanowire grid
RU2240280C1 (ru) * 2003-10-10 2004-11-20 Ворлд Бизнес Ассошиэйтс Лимитед Способ формирования упорядоченных волнообразных наноструктур (варианты)
DE10351059B4 (de) * 2003-10-31 2007-03-01 Roth & Rau Ag Verfahren und Vorrichtung zur Ionenstrahlbearbeitung von Oberflächen
US8025960B2 (en) * 2004-02-02 2011-09-27 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US7553371B2 (en) 2004-02-02 2009-06-30 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
US20110039690A1 (en) * 2004-02-02 2011-02-17 Nanosys, Inc. Porous substrates, articles, systems and compositions comprising nanofibers and methods of their use and production
JP2007535413A (ja) * 2004-04-30 2007-12-06 ナノシス・インコーポレイテッド ナノワイヤ成長および採取のための系および方法
US20050279274A1 (en) * 2004-04-30 2005-12-22 Chunming Niu Systems and methods for nanowire growth and manufacturing
US7785922B2 (en) 2004-04-30 2010-08-31 Nanosys, Inc. Methods for oriented growth of nanowires on patterned substrates
AU2005325265A1 (en) * 2004-07-07 2006-07-27 Nanosys, Inc. Systems and methods for harvesting and integrating nanowires
WO2006124055A2 (en) * 2004-10-12 2006-11-23 Nanosys, Inc. Fully integrated organic layered processes for making plastic electronics based on conductive polymers and semiconductor nanowires
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
RU2267832C1 (ru) * 2004-11-17 2006-01-10 Александр Викторович Принц Способ изготовления микро- и наноприборов на локальных подложках
WO2006057818A2 (en) * 2004-11-24 2006-06-01 Nanosys, Inc. Contact doping and annealing systems and processes for nanowire thin films
WO2007044028A2 (en) * 2004-11-30 2007-04-19 Agoura Technologies, Inc. Applications and fabrication techniques for large scale wire grid polarizers
US7351346B2 (en) * 2004-11-30 2008-04-01 Agoura Technologies, Inc. Non-photolithographic method for forming a wire grid polarizer for optical and infrared wavelengths
US7560366B1 (en) 2004-12-02 2009-07-14 Nanosys, Inc. Nanowire horizontal growth and substrate removal
KR100624461B1 (ko) * 2005-02-25 2006-09-19 삼성전자주식회사 나노 와이어 및 그 제조 방법
US7604690B2 (en) * 2005-04-05 2009-10-20 Wostec, Inc. Composite material for ultra thin membranes
EP1938381A2 (en) * 2005-09-23 2008-07-02 Nanosys, Inc. Methods for nanostructure doping
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US20070158640A1 (en) * 2005-12-22 2007-07-12 Rj Mears, Llc Electronic device including a poled superlattice having a net electrical dipole moment
JP2009522197A (ja) * 2005-12-29 2009-06-11 ナノシス・インコーポレイテッド パターン形成された基板上のナノワイヤの配向した成長のための方法
US7741197B1 (en) 2005-12-29 2010-06-22 Nanosys, Inc. Systems and methods for harvesting and reducing contamination in nanowires
US7700447B2 (en) * 2006-02-21 2010-04-20 Mears Technologies, Inc. Method for making a semiconductor device comprising a lattice matching layer
FI122010B (fi) * 2006-08-09 2011-07-15 Konstantin Arutyunov Ionisuihkuetsausmenetelmä ja -laitteisto
KR20090087467A (ko) * 2006-11-07 2009-08-17 나노시스, 인크. 나노와이어 성장 시스템 및 방법
KR100836426B1 (ko) * 2006-11-24 2008-06-09 삼성에스디아이 주식회사 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치
US7786024B2 (en) * 2006-11-29 2010-08-31 Nanosys, Inc. Selective processing of semiconductor nanowires by polarized visible radiation
US20080129930A1 (en) * 2006-12-01 2008-06-05 Agoura Technologies Reflective polarizer configuration for liquid crystal displays
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) * 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7880161B2 (en) * 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7863066B2 (en) * 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7812339B2 (en) * 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
US8668833B2 (en) * 2008-05-21 2014-03-11 Globalfoundries Singapore Pte. Ltd. Method of forming a nanostructure
HUE054466T2 (hu) * 2009-05-19 2021-09-28 Oned Mat Inc Nanoszerkezetû anyagok akkumulátor alkalmazásokhoz
US8623288B1 (en) 2009-06-29 2014-01-07 Nanosys, Inc. Apparatus and methods for high density nanowire growth
CN102386096A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 改善ldmos性能一致性和稳定性的方法
WO2013006077A1 (en) * 2011-07-06 2013-01-10 Wostec, Inc. Solar cell with nanostructured layer and methods of making and using
RU2569638C2 (ru) 2011-08-05 2015-11-27 Востек, Инк. Светоизлучающий диод с наноструктурированным слоем и способы изготовления и применения
US9057704B2 (en) 2011-12-12 2015-06-16 Wostec, Inc. SERS-sensor with nanostructured surface and methods of making and using
WO2013109157A1 (en) 2012-01-18 2013-07-25 Wostec, Inc. Arrangements with pyramidal features having at least one nanostructured surface and methods of making and using
US9134250B2 (en) 2012-03-23 2015-09-15 Wostec, Inc. SERS-sensor with nanostructured layer and methods of making and using
US9500789B2 (en) 2013-03-13 2016-11-22 Wostec, Inc. Polarizer based on a nanowire grid
CN106104805B (zh) 2013-11-22 2020-06-16 阿托梅拉公司 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法
US9406753B2 (en) 2013-11-22 2016-08-02 Atomera Incorporated Semiconductor devices including superlattice depletion layer stack and related methods
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US20170194167A1 (en) 2014-06-26 2017-07-06 Wostec, Inc. Wavelike hard nanomask on a topographic feature and methods of making and using
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
US9899479B2 (en) 2015-05-15 2018-02-20 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
WO2016196600A1 (en) 2015-06-02 2016-12-08 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2018093284A1 (en) 2016-11-18 2018-05-24 Wostec, Inc. Optical memory devices using a silicon wire grid polarizer and methods of making and using
WO2018156042A1 (en) 2017-02-27 2018-08-30 Wostec, Inc. Nanowire grid polarizer on a curved surface and methods of making and using
RU2671294C1 (ru) * 2017-11-28 2018-10-30 Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" Способ изготовления полупроводникового прибора
CN110137254B (zh) * 2019-04-30 2021-07-09 中国科学技术大学 半导体栅极电控量子点及其制备方法
CN114497275A (zh) * 2021-12-29 2022-05-13 昆明物理研究所 硅量子点光伏异质结制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2141699C1 (ru) 1997-09-30 1999-11-20 Закрытое акционерное общество Центр "Анализ Веществ" Способ формирования твердотельных наноструктур

Also Published As

Publication number Publication date
YU38202A (sh) 2006-08-17
RU2173003C2 (ru) 2001-08-27
US6274007B1 (en) 2001-08-14
JP2001156050A (ja) 2001-06-08
EE200200261A (et) 2003-08-15
SK7442002A3 (en) 2003-05-02
HRP20020459A2 (en) 2005-10-31
CN1399791A (zh) 2003-02-26
KR20020069195A (ko) 2002-08-29
MXPA02005281A (es) 2006-02-10
IL149832A0 (en) 2002-11-10
NO20022427D0 (no) 2002-05-22
AU7547400A (en) 2001-06-04
IS6393A (is) 2002-05-24
BR0016095A (pt) 2004-03-23
NO20022427L (no) 2002-06-25
HUP0203517A2 (en) 2003-07-28
CA2392307A1 (en) 2001-05-31
ZA200204822B (en) 2003-11-26
WO2001039259A1 (en) 2001-05-31
PL355890A1 (en) 2004-05-31
EP1104011A1 (en) 2001-05-30
BG106739A (en) 2003-08-29

Similar Documents

Publication Publication Date Title
CZ20021824A3 (cs) Způsob vytváření křemíkové nano@struktury a elektronický prvek vytvořený tímto způsobem
US5543342A (en) Method of ion implantation
US8536000B2 (en) Method for producing a semiconductor device have fin-shaped semiconductor regions
US5661043A (en) Forming a buried insulator layer using plasma source ion implantation
US20100112780A1 (en) Microwave-Induced Ion Cleaving and Patternless Transfer of Semiconductor Films
EP2009679A1 (en) Semiconductor device
WO2016209579A1 (en) Finfet spacer etch with no fin recess and no gate-spacer pull-down
WO2005119745A1 (ja) 不純物導入方法
EP3206232A1 (en) Method for obtaining a graphene-based fet, in particular a memory fet, equipped with an embedded dielectric element made by fluorination
TWI430338B (zh) 使用定向剝離作用製造絕緣體上半導體結構之方法及裝置
JP3911658B2 (ja) 半導体装置の製造方法
US8193525B2 (en) Method for producing planar transporting resonance heterostructures
TW478013B (en) Method of formation of nano-structures on the surface of silicon
Gaiduk et al. Self-assembly of epitaxially grown Ge/Si quantum dots enhanced by As ion implantation
JP7392243B2 (ja) 表面イメージセンサの基板の製造プロセス
Sharp et al. A Chemical Approach to 3-D Lithographic Patterning of Si and Ge Nanocrystals
Knoch et al. Technology for the fabrication of ultrashort channel metal–oxide–semiconductor field-effect transistors
Kumar G et al. Study of growth of Ge nanoclusters embedded in Si/SiO2 matrix
Za'bah Top-down fabrication of silicon nanowire using optical lithography
JP2002521818A (ja) シリコン・カーバイド基板における水平方向に変化する電荷分布の形成方法
Wanzenboeck et al. FIB-TEM characterization of locally restricted implantation damage
Poudel et al. Characterization and light emission properties of osmium silicides synthesized by low energy ion implantation
Chyr et al. Focused ion beam micromachining of GaN photonic devices
JPS61112324A (ja) 半導体装置の製造方法
Miyagawa et al. Silicon nitride layer in silicon formed by nitrogen implantation with multiple energy