JP7392243B2 - 表面イメージセンサの基板の製造プロセス - Google Patents

表面イメージセンサの基板の製造プロセス Download PDF

Info

Publication number
JP7392243B2
JP7392243B2 JP2021535055A JP2021535055A JP7392243B2 JP 7392243 B2 JP7392243 B2 JP 7392243B2 JP 2021535055 A JP2021535055 A JP 2021535055A JP 2021535055 A JP2021535055 A JP 2021535055A JP 7392243 B2 JP7392243 B2 JP 7392243B2
Authority
JP
Japan
Prior art keywords
layer
substrate
semiconductor layer
electrically insulating
carrier substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021535055A
Other languages
English (en)
Other versions
JP2022515096A (ja
Inventor
ウォルター シュヴァルツェンバッハ，
ルドヴィック エカルノット，
ダミアン マシー，
モハメド， ナディア ベン
ニコラス ダヴァル，
クリストフ ジラルド，
クリストフ マルヴィル，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2022515096A publication Critical patent/JP2022515096A/ja
Application granted granted Critical
Publication of JP7392243B2 publication Critical patent/JP7392243B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3223—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Facsimile Heads (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、表面イメージセンサの基板の製造プロセスに関する。
半導体－オン－インシュレータ構造、特にシリコン－オン－インシュレータ（ＳＯＩ）基板は、表面イメージセンサの製造に有利な基板である。
ＳＯＩ基板は、裏面から前面に、ある程度ドープされたシリコン製のキャリア基板、「埋め込み酸化物層」と称される（略語「ＢＯＸ」とよく称される）酸化シリコン層、及び、キャリア基板とは異なり得るドーピングの活性シリコン層と称される層を有する。イメージセンサのピクセルをそれぞれ画定するフォトダイオードのマトリックスアレイは、活性層に配置される。
いくつかの適用例では、埋め込み酸化物層は、裏面を経たピクセルのバイアス（ｂｉａｓｅｄ）を可能にすることによってキャパシタの誘電体の役割を果たすために、比較的薄く（すなわち、１００ｎｍ未満、特に２０ｎｍ～５０ｎｍの厚さに）なるように選ばれる。キャリア基板の埋め込み酸化物層の下に位置する部分は、活性層の電圧とは異なる電圧までバイアスされ、それによって誘電層と活性層との間の界面が不動態化され得るようになる。キャリア基板の埋め込み酸化物層の下に位置する部分に印加される電圧は、この層の厚さに応じて決まる。印加される電位差は、埋め込み酸化物層の厚さに比例し、埋め込み酸化物層が薄いほど印加される電位差はより小さくなる。
この埋め込み酸化物層の他の機能は、埋め込み酸化物層は選択した厚さに応じて入射光子に対して一部だけを反射及び／又は吸収することができるという理解のもと、各ピクセルを通って移動する間に吸収されなかった光子のキャリア基板での再結合が引き起こす寄生信号の取り込みを防ぐ（混信防止（ｃｒｏｓｓｔａｌｋ ｐｒｅｖｅｎｔｉｏｎ））ことである。
イメージセンサを製造するプロセスの１つの難点は、金属による汚染に対するイメージセンサの敏感さにある。具体的には、ＳＯＩ基板自体とピクセルの両方が製造プロセス中に金属に曝露されることがある。特に、この曝露の結果、活性層に金属原子が存在することになる。しかし、濃度が低くても、金属原子、特に銅原子は、イメージセンサの容認できない性能損失を引き起こすおそれがある。特に、金属原子は、ピクセルに捕捉された光子によって生成される電荷と相互作用し、それらの収集性能に悪影響を及ぼしがちである。
この難点を克服するため、ＳＯＩ基板内に金属原子をトラップする層を形成することは周知のプロセスである。
例えば米国特許第６，０８３，３２４号の文献には、ガス種をイオン注入し、次いで注入したイオンからマイクロバブル又は沈殿物を形成するのに適した熱処理を行うことによる、ＳＯＩ基板の活性層におけるトラップ層の形成が記載されている。これらのマイクロバブル又は沈殿物は、金属原子のトラップサイトを形成する。しかし、このトラップ層は、それが形成するキャビティ及び界面がピクセルにあることから、ピクセル中の光子の軌道に干渉し、イメージセンサの電気的性能に悪影響を及ぼすことがある。
米国特許出願公開第２０１０／００９０３０３号の文献には、キャリア基板におけるトラップ層の形成が記載されている。より具体的には、ＳＯＩ基板がスマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）層転写技術を用いて形成されるとき、ＳＯＩ基板を製造するプロセスは、以下のステップである、
ＢＯＸを形成することが意図される酸化シリコン層で覆われており、シリコンの薄層を画定する脆化区域を備える、シリコンドナー基板を用意するステップと、
イオン注入によりトラップ層が形成されているキャリア基板を用意するステップと、
酸化物層を介してドナー基板とキャリア基板を接合するステップと、
シリコン薄層及び酸化物層をキャリア基板に転写するために脆化区域に沿ってドナー基板を分離するステップと、
イメージセンサの活性層の所望の厚さが得られるまで、転写後の薄層の上面に追加のシリコン層をエピタキシャル成長させるステップと
を含む。
しかし、トラップ層の形成のためにイオン注入が行われたキャリア基板の表面状態は、埋め込み酸化物層が非常に薄い場合、良好な接合の保持を提供するには品質が不十分であり、これは、特に近赤外線表面イメージセンサを対象としたものなどの薄い酸化物の接合の文脈におけるこのプロセスの特筆すべき問題点である。
したがって、活性層とキャリア基板との間の良好な接着を保証しつつ、表面イメージセンサを形成するための半導体－オン－インシュレータ構造のキャリア基板にトラップ区域を形成することが依然として必要とされている。
この目的のため、本発明は、表面イメージセンサの基板を製造するプロセスであって、
転写されるべき半導体層を備えるドナー基板を用意するステップと、
半導体キャリア基板を用意するステップと、
キャリア基板にドナー基板を接合し接合界面に電気絶縁層があるステップと、
半導体層をキャリア基板に転写するステップと、
ガス状イオンを転写後の半導体層と電気絶縁層を通ってキャリア基板に注入するステップと、
注入する前記ステップの後、転写後の半導体層の上面に追加の半導体層をエピタキシャル成長させるステップと
を含む、プロセスを提案する。
前記プロセスは、注入されたガス状イオンからキャビティを作り出すのに適した温度で実行される熱処理を含み、前記キャビティが、キャリア基板に金属原子をトラップする層を形成することが有利である。
一実施形態によれば、前記熱処理は、追加の半導体層のエピタキシャル成長中に実行される。
トラップ層のキャビティ密度は、１０１５キャビティ／ｃｍ３以上であることが好ましい。
一実施形態によれば、各半導体層は、シリコン層である。
一実施形態によれば、電気絶縁層は、酸化シリコン層である。
或いは、電気絶縁層は、誘電材料及び／又は金属材料のスタックからなる。
電気絶縁層の厚さは、５ｎｍ～４００ｎｍ、好ましくは３０ｎｍ～１５０ｎｍであることが好ましい。
ガス状イオンは、ヘリウムイオンを含むことが好ましい。
一実施形態によれば、半導体層を転写するステップは、
転写されるべき前記半導体層を画定するためにドナー基板に脆化区域を形成することと、
接合するステップの後に脆化区域に沿ってドナー基板を分離することと
を含む。
本発明はさらに、表面イメージセンサを製造するプロセスであって、上述のプロセスを用いて基板を製造するステップと、転写後の半導体層と追加の半導体層をあわせて前記イメージセンサの活性層を形成するステップと、複数のピクセルを画定するために複数の電気絶縁トレンチを前記活性層に形成するステップとを含む、プロセスに関する。
本発明のその他の特徴及び利点は、添付の図面を参照して以下にある詳細な説明から明らかになるであろう。
本発明の一実施形態によるイメージセンサのＳＯＩ基板の断面図である。 図１Ａの一変形形態による基板の断面図である。 転写されるべき半導体層の境界を定める脆化区域の形成のためのドナー基板への原子種の注入の概略図である。 キャリア基板への図２の脆化後のドナー基板の接合の概略図である。 ＳＯＩ構造を形成するためのキャリア基板への半導体層の転写の概略図である。 図４のＳＯＩ構造へのヘリウムの注入の概略図である。 イメージセンサの各ピクセルを単体化するために図１の基板に電気絶縁トレンチを形成した後に得られた基板の図であり、前記基板は、前もって再エピタキシーステップを受けている。 透過電子顕微鏡による図５の基板の一セクションの画像である（右側の画像は、左側の画像を引き伸ばしたものである）。 図７の画像に対して、追加の熱処理が基板に施された後の図５の基板の一セクションの透過電子顕微鏡による画像である。 透過電子顕微鏡による前記基板の一セクションの画像に重ねられた、図５の基板内の銅の拡散を示す銅濃度の二次イオン質量分析法（ＳＩＭＳ）により得られた測定値の図である。 トラップ層がない図５と同様の基板における銅の拡散を示す銅濃度のＳＩＭＳ測定値の図である。 図５の基板における銅の拡散を示す銅濃度のＳＩＭＳ測定値の図である。 図面をより明瞭にするため、様々な層は、縮尺通りには描かれていない。図面間で同一の参照符号は、同一の要素又は同じ機能を実施する要素を参照することに使用されている。
図１Ａは、本発明の一実施形態によるイメージセンサのＳＯＩ基板を示している。
前記基板は、裏面から表面へ連続的に、キャリア基板１、電気絶縁層２、及び活性層と称されイメージセンサのピクセルが形成される予定の半導体層３を備える。
金属原子をトラップする層４は、キャリア基板１のある深さに配置され、必ずしも電気絶縁層２に接触するわけではない。以下に詳細に述べるように、前記層４は、熱処理が実施されることによって、キャリア基板に注入されたガス状イオンから作り出されたキャビティを備える。前記トラップ層４のキャビティ密度は、１０１５キャビティ／ｃｍ３以上であることが有利である。前記キャビティは、センサの正確な動作に悪影響を及ぼすことがある、ＳＯＩ基板の電気絶縁層２近くに存在する金属原子を捕捉することができる。これらの原子は、キャリア基板１及び／又は活性層３に最初から存在することがあり、熱処理の実施によりＳＯＩ基板中に拡散してトラップ層４に到達し、そこで捕捉され得る。
キャリア基板は、シリコン、特に単結晶シリコンの基板であることが有利である。
電気絶縁層２は、シリコン－オン－インシュレータ基板の分野で一般的なインシュレータである酸化シリコン層とすることができる。
或いは、電気絶縁層は、「ＯＮＯ」として知られるもの、すなわち酸化物－窒化物－酸化物スタックなど、様々な誘電体及び／又は金属材料のスタックからなってもよい。前記スタックの構成材料は、同じ総厚の酸化シリコン層と比べて、赤外線における電気絶縁層の反射率を高めるように選ぶことが有利である。金属層は、２つの誘電層間に封入され、そうして活性層のあらゆる金属汚染を防ぐことが好ましい。それによって、活性層と電気絶縁層との界面での電気的不良の発生、及び、活性層の半導体材料と活性層をドープすることがあるイメージセンサの金属構成要素との間の再結合を回避することが可能になる。
図１Ｂに示される特定の一実施形態によれば、電気絶縁層２は、２つの酸化シリコン層２１、２３の間に窒化シリコン層２２を備える。キャリア基板１側に配置される層２１の厚さは５０ｎｍ～５００ｎｍ、活性層３側に配置される層２３の厚さは５ｎｍ～５０ｎｍ、層２２の厚さは１０ｎｍ～１００ｎｍである。このような電気絶縁層には、図１Ａの基板における同じ厚さの酸化シリコン層より良好に活性層３を透過した光子を反射するという利点がある。
電気絶縁層２を構成する材料が１つであっても複数であっても、電気絶縁層２は薄く、すなわち厚さが５ｎｍ～４００ｎｍ、好ましくは３０ｎｍ～１５０ｎｍであることが特に有利である。そのような層は、金属原子、特に銅原子の拡散に対するバリアを形成しない。したがって、米国特許出願公開第２０１０／００９０３０３号の文献のように、原子が通過できるように電気絶縁層に局所的に損傷を与える必要はない。
活性層は、単結晶であることが有利である。図１に概略的に示されるように、活性層３は、第１の層３ａと追加の層３ｂを積層することにより形成され、ここで、層３ｂは層３ａの上面へのエピタキシーによって作製され、この場合、シード層としての役割を果たす。層３ａ及び３ｂの材料は、類似した格子定数及び熱膨張係数を示すことが有利であり、そうすることでエピタキシャル成長のときの層３ｂにおける結晶欠陥の形成を最低限に抑えることができる。好ましい一実施形態によれば、層３ａ及び３ｂは、同じ材料、典型的にはシリコン又はシリコン－ゲルマニウムからなる。層３ａ及び／又は３ｂは、潜在的にドープされてもよい。
層３は、典型的には、１μｍ以上の厚さである。
次に、スマートカット（商標）方法に基づいて図１Ａの基板を製造するプロセスについて、図２から５を参照して説明する。
図２を参照すると、電気絶縁層２で覆われたドナー基板３０が用意される。電気絶縁層は、ドナー基板の材料の熱酸化によって、並びに／又は１つ若しくは複数の誘電及び／若しくは金属の層の堆積によって形成することができる。転写されるべき半導体層３ａの境界を定める脆化区域は、ドナー基板３０への原子種の（矢印で示される）注入によって形成される。この目的で注入される原子種は、水素及び／又はヘリウムを含むことが有利である。
図３を参照すると、ドナー基板３０は、キャリア基板１に接合され、電気絶縁層２は、接合界面にある。
図４を参照すると、ドナー基板３０は、キャリア基板１への半導体層３ａの転写のため、脆化区域３１に沿って分離される。
図５を参照すると、ガス状（例えば、ヘリウム）イオンが半導体層３ａと電気絶縁層２を通ってキャリア基板１に注入される。当業者なら、キャリア基板１の厚さ内に前記ガス状イオン４０を一層に局所化するように注入パラメータ、特に用量及び注入エネルギーを定めることが可能である。例示として、少なくとも１０Ｅ１５キャビティ／ｃｍ３のキャビティ密度を得るには、１Ｅ１６原子／ｃｍ２～５Ｅ１７原子／ｃｍ２の用量が適している。注入エネルギーは、典型的には数ｋｅＶ～１２０ｋｅＶである。当業者なら、電気絶縁層の下のキャリア基板に前記イオンを局所化するためにイオンが通過しなければならない層の厚さに従って適当なエネルギーを選ぶであろう。
次いで、金属原子をトラップする層を形成するために、注入されたガス状イオンからキャビティを作り出すように熱処理が行われる。一般的に言えば、この処理は、３０分～１８０分の継続時間にわたって８５０℃～１２００℃の温度まで基板を加熱することを含む。この熱処理は、このプロセスの特定のステップとして行うことができる。しかし、例えばＳＯＩ基板の仕上げ加工ステップ（平滑化若しくは欠陥修復のためのアニーリングなど）、又は、転写層３ａの上面における追加の半導体層３ｂの成長のために行われるエピタキシーステップである、プロセスの他のステップのサーマルバジェットを使用することが有利となり得る。
上述のスマートカット（商標）プロセスの代替として、半導体層は、キャリア基板へのドナー基板の接合後に、ドナー基板の接合界面とは反対の面からドナー基板を、転写後の半導体層について所望の厚さが得られるまで、例えばエッチングである薄化することによって転写することもできる。この場合、脆化区域の形成は必要ない。
米国特許出願公開第２０１０／００９０３０３号の文献に記載されるようなキャリア基板へのドナー基板の接合の前ではなく後にトラップ層を形成することによって、接合されるべき表面が最適品質になることを確実にし、したがって電気絶縁層が薄い場合でも２つの基板間の接着が良好となることを確実にすることが可能になる。加えて、追加の半導体層のエピタキシー前にガス状イオンを注入することによって、注入エネルギーを最低限に抑え、活性層の損傷を回避することが可能になる。
図６を参照すると、活性層３について所望の厚さが得られるまで、転写層３ａの上面に追加の半導体層３ｂがエピタキシーにより成長される。上述のように、このエピタキシーのサーマルバジェットは、トラップ層４を形成するキャビティを作り出すことに使用されてもよい。次いで、トレンチが活性層３を通って下の電気絶縁層２内へと形成される。前記トレンチ５には、イメージセンサのピクセルを電気的に絶縁するために誘電材料が充填される。
実験結果
図５に示されるようなＳＯＩ基板が作製され、前記ＳＯＩ基板のいくつかを９５０℃までの温度で４０分間加熱することによって、注入されたガス状イオンからキャビティを作り出すことによってトラップ層が形成された（図７参照）。
次いで、前記基板は、高サーマルバジェットによる熱処理を受けた後でもトラップ層が安定し使用できる状態にあることを確認するために金属原子をトラップする層を含むＳＯＩ基板に対して行うことができる熱処理を受けた（図８参照）。１１００℃の処理の２時間のサーマルバジェットは、キャビティ層のトラップ特性の保存を可能にする最大サーマルバジェットであると考えられる。このサーマルバジェットは、仕上げ加工ステップ及び潜在的エピタキシーに対応する。
図７は、キャビティを作り出すための熱処理が行われた後の、透過電子顕微鏡による図５の基板の一セクションの画像を示している（右側の画像は左側の画像を引き延ばしたものである）。キャリア基板１の、金属原子をトラップする層を形成する層４に配置されたキャビティを見ることができる。図示の例では、層４の厚さは、１７９ｎｍであり、層４は、キャリア基板１と電気絶縁層２との間の界面の下２０５ｎｍの深さに埋まっている。
図８は、図７の画像に対して、追加の熱処理が基板に施された後の図５の基板の一セクションの透過電子顕微鏡による画像である。前記熱処理は、最高１１００℃の温度で２時間以下の継続時間にわたって行われる。キャリア基板１の厚さにおけるガス状イオンの注入深さのところに、金属原子をトラップする層を形成する層４に配置されたキャビティを見ることができる。
図９は、透過電子顕微鏡による前記基板の一セクションの画像に重ねられた、図５の基板における銅濃度の二次イオン質量分析法（ＳＩＭＳ）により得られた測定値を示している。この測定を行うため、半導体層３ａの上面に銅層が堆積され、銅原子を基板に拡散させるために熱処理（８００℃、２時間）が行われた。この熱処理は、シリコン及び酸化シリコン中での銅の物理的な拡散特性を考慮して、材料へのこの要素の完全な分散を確実にする実証目的で選ばれた。したがって、この測定は、電気絶縁層２を貫通してトラップ層４によってトラップされる銅原子の能力を示している。結果として、層３ａにおける銅原子の濃度は約１．１Ｅ１１原子／ｃｍ３であり、電気絶縁層では約１．８Ｅ９原子／ｃｍ３である一方、曲線は、層４で銅原子濃度の最大値約２．３Ｅ１３原子／ｃｍ３を示している。層４より下での銅原子の濃度は非常に低い。
図１０及び図１１はそれぞれ、トラップ層４がない及びトラップ層４がある、図５のような基板における銅濃度のＳＩＭＳ測定値を示している。この測定を行うため、キャリア基板１の裏面に銅層が堆積され、銅原子を基板に拡散させるために熱処理（８００℃、２時間）が行われた。図１０（トラップ層がない）の場合、キャリア基板１の電気絶縁層の下において銅原子の高い濃度（最大値Ｐ１）が見られ、前記層の自由表面近くの転写層において銅原子の高い濃度（最大値Ｐ２）が見られる。図１１（本発明によるトラップ層がある）の場合、銅原子濃度の最大値Ｐ３はトラップ層に局所化されることが見られる。
参考文献
米国特許第６０８３３２４号明細書
米国特許出願公開第２０１０／００９０３０３号明細書

Claims (9)

  1. 表面イメージセンサの基板を製造するプロセスであって、
    転写されるべき半導体層（３ａ）を備えるドナー基板（３０）を用意するステップと、
    半導体キャリア基板（１）を用意するステップと、
    前記キャリア基板（１）に前記ドナー基板（３０）を接合し接合界面に電気絶縁層（２）があるステップと、
    前記半導体層（３ａ）を前記キャリア基板（１）に転写するステップと、
    ガス状イオン（４０）を転写後の前記半導体層（３ａ）と前記電気絶縁層（２）を通って前記キャリア基板（１）に注入するステップと、
    注入する前記ステップの後、転写後の前記半導体層（３ａ）の上面に追加の半導体層（３ｂ）をエピタキシャル成長させるステップと、
    を含み、
    前記プロセスが、注入されたガス状イオンからキャビティを作り出すのに適した温度で実行される熱処理を含み、前記キャビティが、前記キャリア基板（１）に金属原子をトラップする層（４）を形成し、前記熱処理が、前記追加の半導体層（３ｂ）のエピタキシャル成長中に実行される、プロセス。
  2. 前記トラップ層（４）のキャビティ密度が、１０１５キャビティ／ｃｍ３以上である、請求項１に記載のプロセス。
  3. 各半導体層（３ａ、３ｂ）が、シリコン層である、請求項１又は２に記載のプロセス。
  4. 前記電気絶縁層（２）が、酸化シリコン層である、請求項１～３のいずれか一項に記載のプロセス。
  5. 前記電気絶縁層（２）が、誘電材料及び／又は金属材料のスタック（２１、２２、２３）からなる、請求項１～４のいずれか一項に記載のプロセス。
  6. 前記電気絶縁層（２）の厚さが、５ｎｍ～４００ｎｍ、好ましくは３０ｎｍ～１５０ｎｍである、請求項１～５のいずれか一項に記載のプロセス。
  7. 前記ガス状イオン（４０）が、ヘリウムイオンを含む、請求項１～６のいずれか一項に記載のプロセス。
  8. 前記半導体層（３ａ）を転写する前記ステップが、
    転写されるべき前記半導体層を画定するために前記ドナー基板に脆化区域（３１）を形成することと、
    接合する前記ステップの後に前記脆化区域（３１）に沿って前記ドナー基板（３０）を分離することと、
    を含む、請求項１～７のいずれか一項に記載のプロセス。
  9. 表面イメージセンサを製造するプロセスであって、請求項１～８のいずれか一項に記載のプロセスを用いて基板を製造するステップと、転写後の半導体層（３ａ）と追加の半導体層（３ｂ）をあわせて前記イメージセンサの活性層を形成するステップと、複数のピクセルを画定するために複数の電気絶縁トレンチ（５）を前記活性層に形成するステップとを含む、プロセス。
JP2021535055A 2018-12-24 2019-12-23 表面イメージセンサの基板の製造プロセス Active JP7392243B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1874134A FR3091000B1 (fr) 2018-12-24 2018-12-24 Procede de fabrication d’un substrat pour un capteur d’image de type face avant
FR1874134 2018-12-24
PCT/FR2019/053281 WO2020136344A1 (fr) 2018-12-24 2019-12-23 Procede de fabrication d'un substrat pour un capteur d'image de type face avant

Publications (2)

Publication Number Publication Date
JP2022515096A JP2022515096A (ja) 2022-02-17
JP7392243B2 true JP7392243B2 (ja) 2023-12-06

Family

ID=67956837

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021535055A Active JP7392243B2 (ja) 2018-12-24 2019-12-23 表面イメージセンサの基板の製造プロセス

Country Status (10)

Country Link
US (1) US20220059603A1 (ja)
EP (1) EP3903341B1 (ja)
JP (1) JP7392243B2 (ja)
KR (1) KR20210104876A (ja)
CN (1) CN113228248A (ja)
FR (1) FR3091000B1 (ja)
IL (1) IL284308B2 (ja)
SG (1) SG11202106829WA (ja)
TW (1) TWI810422B (ja)
WO (1) WO2020136344A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097055A1 (en) 1997-07-18 2004-05-20 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JP2006093175A (ja) 2004-09-21 2006-04-06 Sony Corp 固体撮像素子及びその製造方法
JP2010062452A (ja) 2008-09-05 2010-03-18 Sumco Corp 半導体基板の製造方法
JP2013201188A (ja) 2012-03-23 2013-10-03 Toshiba Corp 固体撮像装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3171322B2 (ja) * 1997-03-11 2001-05-28 日本電気株式会社 Ｓｏｉ基板およびその製造方法
US6083324A (en) 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
FR2890489B1 (fr) * 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
JP2010114409A (ja) 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
FR2938119B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
JP5420968B2 (ja) * 2009-05-07 2014-02-19 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2011014673A (ja) * 2009-07-01 2011-01-20 Panasonic Corp Ｓｏｉ基板とその製造方法およびそれを用いた固体撮像装置の製造方法
US8614112B2 (en) * 2010-10-01 2013-12-24 Omnivision Technologies, Inc. Method of damage-free impurity doping for CMOS image sensors
FR2974944B1 (fr) * 2011-05-02 2013-06-14 Commissariat Energie Atomique Procédé de formation d'une fracture dans un matériau
FR2983342B1 (fr) * 2011-11-30 2016-05-20 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue
US8736006B1 (en) * 2013-03-14 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Backside structure for a BSI image sensor device
WO2016081313A1 (en) * 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
FR3061802B1 (fr) * 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
EP3410486B1 (en) * 2017-06-02 2022-08-24 ams AG Resonant cavity enhanced image sensor
CN108598105B (zh) * 2018-06-26 2020-10-13 矽照光电（厦门）有限公司 一种柔性有源彩色显示模块生产方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097055A1 (en) 1997-07-18 2004-05-20 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JP2006093175A (ja) 2004-09-21 2006-04-06 Sony Corp 固体撮像素子及びその製造方法
JP2010062452A (ja) 2008-09-05 2010-03-18 Sumco Corp 半導体基板の製造方法
JP2013201188A (ja) 2012-03-23 2013-10-03 Toshiba Corp 固体撮像装置

Also Published As

Publication number Publication date
IL284308B1 (en) 2023-11-01
EP3903341A1 (fr) 2021-11-03
IL284308B2 (en) 2024-03-01
JP2022515096A (ja) 2022-02-17
EP3903341B1 (fr) 2023-01-18
CN113228248A (zh) 2021-08-06
FR3091000A1 (fr) 2020-06-26
TWI810422B (zh) 2023-08-01
US20220059603A1 (en) 2022-02-24
SG11202106829WA (en) 2021-07-29
KR20210104876A (ko) 2021-08-25
TW202101545A (zh) 2021-01-01
WO2020136344A1 (fr) 2020-07-02
FR3091000B1 (fr) 2020-12-04
IL284308A (en) 2021-08-31

Similar Documents

Publication Publication Date Title
KR101913322B1 (ko) 반도체 소자들을 위한 트랩 리치 층
US7563693B2 (en) Method for manufacturing semiconductor substrate and semiconductor substrate
TWI550834B (zh) 具有在處置晶圓中之高電阻率區域之絕緣體結構矽及用於生產此種結構之方法
TWI544550B (zh) 具有減少的電損失的絕緣體上半導體型結構的製造方法及相應的結構
US5910672A (en) Semiconductor device and method of manufacturing the same
US6372559B1 (en) Method for self-aligned vertical double-gate MOSFET
KR101972926B1 (ko) 결함의 형성을 제한하는 헤테로구조의 제조방법
US20090280620A1 (en) Method for Producing Soi Wafer
TWI711118B (zh) 用於製作應變式絕緣體上半導體底材之方法
TWI746555B (zh) 用於製作應變式絕緣體上半導體底材之方法
US11552123B2 (en) Front-side type image sensors
EP1102314A2 (en) Method for manufacturing a SOI substrate
US20100264510A1 (en) Soi (silicon on insulator) structure semiconductor device and method of manufacturing the same
US20060131687A1 (en) Method and structure for implanting bonded substrates for electrical conductivity
US20050217566A1 (en) Method for producing one or more monocrystalline layers, each with a different lattice structure, on one plane of a series of layers
JP7392243B2 (ja) 表面イメージセンサの基板の製造プロセス
JP5446388B2 (ja) 集積化半導体装置の製造方法
TWI761422B (zh) 用於前側型成像器之基材及製造該基材之方法
TWI592987B (zh) 絕緣層上覆矽基板及其製造方法
TWI628712B (zh) 絕緣層上覆矽基板及其製造方法
US6238482B1 (en) Method of producing a wafer with an epitaxial quality layer and device with epitaxial quality layer
TW201732886A (zh) 絕緣層上覆矽基板及其製造方法
JPS6390148A (ja) 半導体装置及びその製造方法
TW201110325A (en) Substrate having a charged zone in an insulating buried layer

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231101

R150 Certificate of patent or registration of utility model

Ref document number: 7392243

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150