KR20210104876A - 전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 130
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 150000002500 ions Chemical class 0.000 claims abstract description 18
- 238000002513 implantation Methods 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000007669 thermal treatment Methods 0.000 claims description 9
- 239000001307 helium Substances 0.000 claims description 5
- 229910052734 helium Inorganic materials 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- -1 helium ions Chemical class 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 22
- 229910052802 copper Inorganic materials 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 238000005259 measurement Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000000407 epitaxy Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 5
- 238000004627 transmission electron microscopy Methods 0.000 description 5
- 230000003313 weakening effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
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- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/26—Bombardment with radiation
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3223—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation
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Abstract
본 발명은 전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스에 관한 것이고, 그 프로세스는,
- 전달될 반도체 층(3a)을 포함하는 도너 기판(30)을 제공하는 단계;
- 반도체 캐리어 기판(1)을 제공하는 단계;
- 캐리어 기판(1)에 도너 기판(30)을 접합하는 단계 ― 접합 계면에 전기 절연 층(2)이 있음 ―;
- 캐리어 기판(1)으로 반도체 층(3a)을 전달하는 단계;
- 전달된 반도체 층(3a) 및 전기 절연 층(2)을 통해 캐리어 기판(1) 내에 가스 이온들(40)을 주입하는 단계; 및
- 그 주입 후에, 전달된 반도체 층(3a)의 상단에 추가 반도체 층(3b)을 에피택셜 성장시키는 단계;
를 포함한다.
- 전달될 반도체 층(3a)을 포함하는 도너 기판(30)을 제공하는 단계;
- 반도체 캐리어 기판(1)을 제공하는 단계;
- 캐리어 기판(1)에 도너 기판(30)을 접합하는 단계 ― 접합 계면에 전기 절연 층(2)이 있음 ―;
- 캐리어 기판(1)으로 반도체 층(3a)을 전달하는 단계;
- 전달된 반도체 층(3a) 및 전기 절연 층(2)을 통해 캐리어 기판(1) 내에 가스 이온들(40)을 주입하는 단계; 및
- 그 주입 후에, 전달된 반도체 층(3a)의 상단에 추가 반도체 층(3b)을 에피택셜 성장시키는 단계;
를 포함한다.
Description
본 발명은 전면 이미지 센서(front-side image sensor)를 위한 기판을 제조하기 위한 프로세스에 관한 것이다.
절연체-상-반도체 구조들, 특히 절연체-상-실리콘(Silicon-On-Insulator)(SOI) 기판들은 전면 이미지 센서들의 제조를 위한 유리한 기판들이다.
SOI 기판은, 그의 후면으로부터 그의 전면까지, 특정 정도로 도핑된 실리콘으로 제조된 캐리어 기판, "매설 산화물 층(buried oxide layer)"(약어 "BOX"로 대개 지칭됨)으로 지칭되는 실리콘 산화물 층, 및 캐리어 기판의 도핑과 상이할 수 있는 도핑을 갖는 활성 실리콘 층으로 지칭되는 층을 갖는다. 각각 이미지 센서의 픽셀을 정의하는 포토다이오드들의 매트릭스 어레이가 활성 층에 배열된다.
일부 애플리케이션들에서, 매설 산화물 층은, 픽셀이 후면을 통해 바이어싱되게 허용함으로써 커패시터의 유전체의 역할을 하기 위해, 비교적 얇도록(즉, 두께가 100 nm 미만, 특히 20 nm 내지 50 nm이도록) 선택된다. 매설 산화물 층 아래에 위치된 캐리어 기판의 부분은 활성 층의 전압과 상이한 전압으로 바이어싱되고, 이는 유전체 층과 활성 층 사이의 계면이 패시베이팅(passivate)되게 허용한다. 매설 산화물 층 아래에 위치된 캐리어 기판의 부분에 인가되는 전압은 이 층의 두께에 의존한다. 인가될 전위차는 매설 산화물 층의 두께에 비례하고: 매설 산화물 층이 더 얇을수록 인가될 전위차가 더 작아진다.
이 매설 산화물 층의 다른 기능은, 매설 산화물 층이, 선택된 두께에 따라, 입사 광자들에 대해 단지 부분적으로만 반사성 및/또는 흡수성일 수 있다는 점을 조건으로, 광자들이 각각의 픽셀을 통과하는 동안 흡수되지 않은 광자들의 캐리어 기판에서의 재결합으로 인한 기생 신호들이 픽업되는 것을 방지(크로스토크(crosstalk) 방지)하는 것이다.
이미지 센서들을 제조하기 위한 프로세스들의 하나의 단점은 이들이 금속들에 의한 오염에 민감한 정도이다. 구체적으로, SOI 기판 자체와 픽셀 둘 모두는 그들의 제조 프로세스들 동안 금속에 노출될 수 있다. 이러한 노출은 특히, 활성 층 내에 금속 원자들이 있게 한다. 그러나, 낮은 농도들에서도, 금속 원자들, 특히 구리 원자들은 이미지 센서 성능의 용인가능하지 않은 손실을 초래할 수 있다. 구체적으로, 금속 원자들은 픽셀들에 캡처된 광자들에 의해 생성된 전하들과 상호작용할 수 있고, 이들의 수집 성능에 부정적인 영향을 미친다.
이러한 단점을 극복하기 위해, SOI 기판 내에 금속 원자들을 포획하기 위한 층을 형성하는 관행이 알려져 있다.
따라서, 문서 US 6,083,324호는, 가스 종을 이온 주입한 후에, 주입된 이온들로부터 미세 기포들 또는 침전물들을 형성하는 데 적합한 열 처리를 수행하는 것에 의해, SOI 기판의 활성 층에 포획 층을 형성하는 것을 설명한다. 이러한 미세 기포들 또는 침전물들은 금속 원자들에 대한 포획 부위들을 형성한다. 그러나, 이러한 포획 층은, 그것이 픽셀에서 형성하는 공동들 및 계면들로 인해, 픽셀들을 통과하는 광자들의 궤적을 방해하고, 이미지 센서의 전기적 성능에 부정적인 영향을 미칠 수 있다.
문서 US 2010/0090303호는 캐리어 기판에 포획 층을 형성하는 것을 설명한다. 더 구체적으로, Smart CutTM 층 전달 기법(layer transfer technique)을 사용하여 SOI 기판이 형성될 때, SOI 기판을 제조하기 위한 프로세스는 다음의 단계들을 포함한다:
- BOX를 형성하도록 의도되고, 실리콘의 얇은 층을 한정하는 약화 구역을 포함하는 실리콘 산화물의 층으로 덮인 실리콘 도너 기판을 제공하는 단계;
- 이온 주입에 의해 포획 층이 형성된 캐리어 기판을 제공하는 단계;
- 산화물 층을 통해 도너 기판과 캐리어 기판을 접합하는 단계;
- 실리콘의 얇은 층 및 산화물 층을 캐리어 기판으로 전달하기 위해, 약화 구역을 따라 도너 기판을 분리하는 단계;
- 이미지 센서의 활성 층에 대한 원하는 두께가 획득될 때까지, 전달된 얇은 층의 상단에 실리콘의 추가 층을 에피택셜 성장시키는 단계.
그러나, 포획 층을 형성하는 목적을 위해 이온 주입을 거친 캐리어 기판의 표면 상태는, 매설 산화물 층이 매우 얇은 경우, 양호한 접합 유지를 제공하기에 불충분한 품질을 갖고, 이는, 특히, 근적외선 전면 이미지 센서를 대상으로 하는 것들과 같은 얇은 산화물들을 접합하는 컨텍스트에서, 이 프로세스의 주목할 만한 결점이다.
따라서, 활성 층과 캐리어 기판 사이의 양호한 접착을 보장하면서, 전면 이미지 센서를 형성하기 위해 절연체-상-반도체 구조의 캐리어 기판에 포획 구역을 형성할 필요성이 여전히 존재한다.
이를 위해, 본 발명은 전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스를 제안하고, 그 프로세스는,
전달될 반도체 층을 포함하는 도너 기판을 제공하는 단계;
반도체 캐리어 기판을 제공하는 단계;
캐리어 기판에 도너 기판을 접합하는 단계 ― 접합 계면에 전기 절연 층이 있음 ―;
캐리어 기판으로 반도체 층을 전달하는 단계;
전달된 반도체 층 및 전기 절연 층을 통해 캐리어 기판 내에 가스 이온들(gaseous ions)을 주입하는 단계; 및
그 주입 후에, 전달된 반도체 층의 상단에 추가 반도체 층을 에피택셜 성장시키는 단계;
를 포함한다.
유리하게는, 그 프로세스는, 주입된 가스 이온들로부터 공동들이 생성되게 하는 데 적합한 온도로 수행되는 열 처리를 포함하고, 그 공동들은 캐리어 기판에서 금속 원자들을 포획하기 위한 층을 형성한다.
일 실시예에 따르면, 그 열 처리는 추가 반도체 층의 에피택셜 성장 동안 수행된다.
바람직하게는, 포획 층 내의 공동들의 밀도는 1015 공동/cm3 이상이다.
일 실시예에 따르면, 각각의 반도체 층은 실리콘 층이다.
일 실시예에 따르면, 전기 절연 층은 실리콘 산화물 층이다.
대안적으로, 전기 절연 층은 유전체 및/또는 금속 재료들의 스택으로 구성된다.
바람직하게는, 전기 절연 층의 두께는 5 nm 내지 400 nm, 바람직하게는 30 nm 내지 150 nm이다.
바람직하게는, 가스 이온들은 헬륨 이온들을 포함한다.
일 실시예에 따르면, 반도체 층의 전달은,
- 그 전달될 반도체 층을 정의하기 위해 도너 기판에 약화 구역을 형성하는 것;
- 접합 후에, 약화 구역을 따라 도너 기판이 분리되는 것
을 포함한다.
본 발명은 또한, 전면 이미지 센서를 제조하기 위한 프로세스에 관한 것이고, 그 프로세스는, 위에서 설명된 바와 같은 프로세스를 사용하여 기판을 제조하는 단계 ― 전달된 반도체 층과 추가 반도체 층은 함께 그 이미지 센서의 활성 층을 형성함 ―; 및 그 활성 층에서, 복수의 픽셀들을 정의하기 위해, 복수의 전기 격리 트렌치들을 형성하는 단계를 포함한다.
본 발명의 다른 특징들 및 이점들은 첨부 도면을 참조하여 다음의 상세한 설명으로부터 알게 될 것이다.
도 1a는 본 발명의 일 실시예에 따른, 이미지 센서를 위한 SOI 기판의 단면도이다.
도 1b는 도 1a의 일 변형에 따른 기판의 단면도이다.
도 2는 전달될 반도체 층을 한정하는 약화 구역을 형성하기 위해 도너 기판 내에 원자 종을 주입하는 것을 개략적으로 예시한다.
도 3은 캐리어 기판으로의 도 2의 약화된 도너 기판의 접합을 개략적으로 예시한다.
도 4는 SOI 구조를 형성하기 위해 캐리어 기판으로 반도체 층을 전달하는 것을 개략적으로 예시한다.
도 5는 도 4의 SOI 구조 내로의 헬륨의 주입을 개략적으로 예시한다.
도 6은 이미지 센서의 각각의 픽셀을 싱귤레이팅하기 위해 도 1의 기판에 전기 격리 트렌치들을 형성한 후에 획득된 기판을 도시하고, 그 기판은 사전에 재-에피택시 단계를 거쳤다.
도 7은 투과 전자 현미경(우측 이미지는 좌측 이미지의 확대임)에 의해 생성된 도 5의 기판의 단면의 이미지를 도시한다.
도 8은 도 7의 이미지에 대해 추가 열 처리가 기판에 적용된 후의 도 5의 기판의 단면의 투과 전자 현미경에 의해 생성된 이미지이다.
도 9는 이차 이온 질량 분석법(secondary-ion mass spectrometry)(SIMS)에 의해 행해진 도 5의 기판 내의 구리의 확산을 예시하는 구리 농도의 측정을 투과 전자 현미경에 의해 생성된 그 기판의 단면의 이미지 위에 겹쳐서 도시한다.
도 10은 도 5의 것과 유사하지만 포획 층이 없는 기판 내의 구리의 확산을 예시하는 구리 농도의 SIMS 측정을 도시한다.
도 11은 도 5의 기판 내의 구리의 확산을 예시하는 구리 농도의 SIMS 측정을 도시한다.
도면들을 더 명확하게 하기 위해, 다양한 도면들이 실척대로 도시된 것은 아니다. 도면들 간에 동일한 참조 부호들은 동일하거나 또는 동일한 기능을 수행하는 엘리먼트들을 참조하는 데 사용되었다.
도 1a는 본 발명의 일 실시예에 따른, 이미지 센서를 위한 SOI 기판의 단면도이다.
도 1b는 도 1a의 일 변형에 따른 기판의 단면도이다.
도 2는 전달될 반도체 층을 한정하는 약화 구역을 형성하기 위해 도너 기판 내에 원자 종을 주입하는 것을 개략적으로 예시한다.
도 3은 캐리어 기판으로의 도 2의 약화된 도너 기판의 접합을 개략적으로 예시한다.
도 4는 SOI 구조를 형성하기 위해 캐리어 기판으로 반도체 층을 전달하는 것을 개략적으로 예시한다.
도 5는 도 4의 SOI 구조 내로의 헬륨의 주입을 개략적으로 예시한다.
도 6은 이미지 센서의 각각의 픽셀을 싱귤레이팅하기 위해 도 1의 기판에 전기 격리 트렌치들을 형성한 후에 획득된 기판을 도시하고, 그 기판은 사전에 재-에피택시 단계를 거쳤다.
도 7은 투과 전자 현미경(우측 이미지는 좌측 이미지의 확대임)에 의해 생성된 도 5의 기판의 단면의 이미지를 도시한다.
도 8은 도 7의 이미지에 대해 추가 열 처리가 기판에 적용된 후의 도 5의 기판의 단면의 투과 전자 현미경에 의해 생성된 이미지이다.
도 9는 이차 이온 질량 분석법(secondary-ion mass spectrometry)(SIMS)에 의해 행해진 도 5의 기판 내의 구리의 확산을 예시하는 구리 농도의 측정을 투과 전자 현미경에 의해 생성된 그 기판의 단면의 이미지 위에 겹쳐서 도시한다.
도 10은 도 5의 것과 유사하지만 포획 층이 없는 기판 내의 구리의 확산을 예시하는 구리 농도의 SIMS 측정을 도시한다.
도 11은 도 5의 기판 내의 구리의 확산을 예시하는 구리 농도의 SIMS 측정을 도시한다.
도면들을 더 명확하게 하기 위해, 다양한 도면들이 실척대로 도시된 것은 아니다. 도면들 간에 동일한 참조 부호들은 동일하거나 또는 동일한 기능을 수행하는 엘리먼트들을 참조하는 데 사용되었다.
도 1a는 본 발명의 일 실시예에 따른, 이미지 센서를 위한 SOI 기판을 예시한다.
그 기판은, 그의 후면으로부터 그의 전면까지, 캐리어 기판(1), 전기 절연 층(2), 및 이미지 센서의 픽셀들의 형성을 위해 의도된 활성 층으로 지칭되는 반도체 층(3)을 연속적으로 포함한다.
금속 원자들을 포획하기 위한 층(4)은, 전기 절연 층(2)과 반드시 접촉할 필요 없이, 캐리어 기판(1)에 특정 깊이로 배열된다. 아래에서 상세히 설명될 바와 같이, 그 층(4)은 열 처리의 효과 하에서 캐리어 기판 내에 주입되는 가스 이온들로부터 생성되는 공동들(cavities)을 포함한다. 그 포획 층(4) 내의 공동들의 밀도는 유리하게는 1015 공동/cm3 이상이다. 그 공동들은 전기 절연 층(2)의 근방에서 SOI 기판에 존재하는 금속 원자들을 캡처하는 것을 가능하게 하고, 금속 원자들은 센서의 정확한 동작에 부정적으로 영향을 미칠 수 있다. 이러한 원자들은 초기에 캐리어 기판(1) 및/또는 활성 층(3)에 존재할 수 있고, 이들이 캡처되는 포획 층(4)에 도달할 때까지, 열 처리들의 효과 하에서 SOI 기판을 통해 확산될 수 있다.
캐리어 기판은 유리하게는 실리콘, 특히 단결정 실리콘 기판이다.
전기 절연 층(2)은 절연체-상-실리콘의 분야에서 통상적인 절연체인 실리콘 산화물의 층일 수 있다.
대안적으로, 전기 절연 층은 "ONO", 즉 산화물-질화물-산화물(oxide-nitride-oxide) 스택으로 알려진 것과 같은 다양한 유전체 및/또는 금속 재료들의 스택(stack)으로 구성될 수 있다. 그 스택의 구성 재료들은, 동일한 총 두께의 실리콘 산화물의 층과 비교하여 적외선에서 전기 절연 층의 반사율을 증가시키도록, 유리하게 선택된다. 바람직하게는, 금속 층이 2개의 유전체 층들 사이에 캡슐화되고, 그에 따라, 이는 활성 층의 임의의 금속 오염을 방지한다. 이는 활성 층과 전기 절연 층 사이의 계면에서의 전기적 결함들의 생성, 및 활성 층을 도핑할 수 있는 이미지 센서의 금속 성분들과 활성 층의 반도체 재료 사이의 재결합들을 피하는 것을 가능하게 한다.
도 1b에 예시된 하나의 특정 실시예에 따르면, 전기 절연 층(2)은 실리콘 산화물의 2개의 층들(21, 23) 사이에 실리콘 질화물의 층(22)을 포함한다. 캐리어 기판(1) 면 상에 배열된 층(21)의 두께는 50 nm 내지 500 nm이고, 활성 층(3) 면 상에 배열된 층(23)의 두께는 5 nm 내지 50 nm이고, 층(22)의 두께는 10 nm 내지 100 nm이다. 이러한 전기 절연 층은 활성 층(3)을 통해 투과된 광자들을 도 1a의 기판의 동일한 두께의 실리콘 산화물의 층보다 더 양호하게 반사시키는 이점을 갖는다.
특히 유리하게는, 전기 절연 층(2)이 하나 또는 여러 개의 재료들로 구성되는 것과 상관없이, 전기 절연 층(2)은 얇고, 즉, 그것은 두께가 5 nm 내지 400 nm, 바람직하게는 30 nm 내지 150 nm이다. 이러한 층은 금속, 특히 구리 원자들의 확산에 대한 배리어를 형성하지 않는다. 따라서, 문서 US 2010/0090303호에서와 같이, 원자들이 통과하게 허용하기 위해 전기 절연 층을 국부적으로 손상시킬 필요가 없다.
활성 층은 유리하게는 단결정이다. 도 1에 개략적으로 도시된 바와 같이, 활성 층(3)은 제1 층(3a) 및 추가 층(3b)을 적층함으로써 형성되고, 층(3b)은 층(3a)의 상단에 에피택시에 의해 제조되고, 이는 이어서 시드 층(seed layer)으로서 기능한다. 층들(3a 및 3b)의 재료들은 유리하게는 유사한 격자 파라미터들 및 열팽창 계수들을 나타내고, 이는 층(3b)이 에피택셜 성장되는 동안 층(3b) 내의 결정 결함들의 형성을 최소화하는 것을 가능하게 한다. 일 바람직한 실시예에 따르면, 층들(3a 및 3b)은 동일한 재료, 전형적으로는 실리콘 또는 실리콘 게르마늄으로 구성된다. 층(3a 및/또는 3b)은 도핑되는 것이 가능할 수 있다.
층(3)의 두께는 전형적으로, 1 μm 이상이다.
Smart CutTM 방법에 기초한 도 1a의 기판을 제조하기 위한 프로세스는 이제 도 2 내지 도 5를 참조하여 설명될 것이다.
도 2를 참조하면, 전기 절연 층(2)으로 덮인 도너 기판(30)이 제공된다. 전기 절연 층은, 도너 기판의 재료를 열 산화시키고/시키거나 하나 이상의 유전체 및/또는 금속 층들을 증착함으로써, 형성될 수 있다. 전달될 반도체 층(3a)을 한정하는 약화 구역은 도너 기판(30) 내에 원자 종을 주입함으로써(화살표들로 표현됨) 형성된다. 이러한 목적을 위해 주입되는 원자 종은 유리하게는 수소 및/또는 헬륨을 포함한다.
도 3을 참조하면, 도너 기판(30)이 캐리어 기판(1)에 접합되고, 전기 절연 층(2)이 접합 계면에 있다.
도 4를 참조하면, 도너 기판(30)은 반도체 층(3a)을 캐리어 기판(1)으로 전달하기 위해 약화 구역(31)을 따라 분리된다.
도 5를 참조하면, 가스(예컨대, 헬륨) 이온들이 반도체 층(3a) 및 전기 절연 층(2)을 통해 캐리어 기판(1) 내에 주입된다. 당업자는, 캐리어 기판(1)의 두께의 층에 그 가스 이온들(40)을 국부화하기 위해, 주입 파라미터들, 특히 주입량 및 주입 에너지를 정의할 수 있다. 참고로, 1E16 원자/cm2 내지 5E17 원자/cm2의 주입량이 적어도 10E15 공동/cm3의 공동들의 밀도를 획득하는 데 적합하다. 주입 에너지는 전형적으로는 수 keV 내지 120 keV이다. 당업자는 이온들이 전기 절연 층 아래의 캐리어 기판에 국부화되기 위해 그 이온들이 통과해야 하는 층들의 두께에 따라 적합한 에너지를 선택할 것이다.
다음으로, 금속 원자들을 포획하기 위한 층을 형성하기 위해, 주입된 가스 이온들로부터 공동들을 생성하기 위해 열 처리가 수행된다. 일반적으로 말하면, 이 처리는 30분 내지 180분 사이의 지속기간 동안 850 ℃ 내지 1200 ℃의 온도로 기판을 가열하는 것을 수반한다. 이 열 처리는 프로세스에서의 특정 단계로서 수행될 수 있다. 그러나, 프로세스에서의 다른 단계, 예컨대, SOI 기판을 마무리하는 단계(이를테면, 평활화 또는 가열 결함들을 위한 어닐링), 또는 전달된 층(3a)의 상단에 추가 반도체 층(3b)을 성장시키기 위해 수행되는 에피택시 단계의 서멀 버짓(thermal budget)을 사용하는 것이 유리할 수 있다.
위에서 설명된 Smart CutTM 프로세스에 대한 대안으로서, 전달되는 반도체 층에 대한 원하는 두께가 획득될 때까지, 도너 기판을 접합 계면 반대편의 그의 면으로부터 박형화, 예컨대 에칭함으로써, 캐리어 기판에 도너 기판을 접합한 후에, 반도체 층이 전달될 수 있다. 이 경우, 약화 구역의 형성이 필요하지 않다.
문서 US 2010/0090303호에 설명된 바와 같이 캐리어 기판에 도너 기판을 접합하기 전이 아니라 캐리어 기판에 도너 기판을 접합한 후에 포획 층을 형성하는 것은, 접합될 표면들이 최적의 품질을 갖고, 결과적으로, 전기 절연 층이 얇은 경우에도 2개의 기판 사이의 접착이 양호한 것을 보장하는 것을 가능하게 한다. 추가적으로, 추가 반도체 층의 에피택시 전에 가스 이온들을 주입하는 것은, 주입 에너지를 최소화하고 활성 층의 손상을 피하는 것을 가능하게 한다.
도 6을 참조하면, 활성 층(3)에 대한 원하는 두께가 획득될 때까지, 전달된 층(3a)의 상단에 에피택시에 의해 추가 반도체 층(3b)이 성장된다. 위에서 언급된 바와 같이, 이러한 에피택시의 서멀 버짓은 포획 층(4)을 형성하는 공동들을 생성하는 데 사용될 수 있다. 다음으로, 트렌치들이 활성 층(3)을 통해 아래로 전기 절연 층(2) 내로 형성되고, 그 트렌치들(5)은 이미지 센서의 픽셀들을 전기적으로 격리시키기 위해 유전체 재료로 충전된다.
실험 결과들
도 5에 예시된 바와 같은 SOI 기판들이 생성되었고, 40분 동안 그 SOI 기판들의 일부를 950 ℃의 온도로 가열함으로써, 주입된 가스 이온들로부터 공동들을 생성함으로써, 포획 층이 형성되었다(도 7 참조).
이어서, 그 기판들은, 높은 서멀 버짓을 갖는 열 처리를 거친 후에도 포획 층이 안정적이고 동작 상태를 유지하는 것을 체크하기 위해, 금속 원자들을 포획하기 위한 층을 포함하는 SOI 기판들이 거칠 수 있는 열 처리들을 거쳤다(도 8 참조). 2시간 동안의 1100 ℃의 처리의 서멀 버짓이 공동 층의 포획 특성들이 보존되게 허용하는 최대 서멀 버짓인 것으로 가정된다. 이러한 서멀 버짓은 마무리 단계들 및 에피택시와 양립가능할 수 있다.
도 7은, 공동들을 생성하기 위한 열 처리가 수행된 후에, 투과 전자 현미경(우측 이미지는 좌측 이미지의 확대임)에 의해 생성된 도 5의 기판의 단면의 이미지를 도시한다. 캐리어 기판(1) 내에서, 금속 원자들을 포획하기 위한 층을 형성하는 층(4)에 배열된 공동들을 볼 수 있다. 예시된 예에서, 층(4)의 두께는 179 nm이고, 층(4)은 캐리어 기판(1)과 전기 절연 층(2) 사이의 계면 아래로 205 nm의 깊이에 매설된다.
도 8은 도 7의 이미지에 대해 추가 열 처리가 기판에 적용된 후의 도 5의 기판의 단면의 투과 전자 현미경에 의해 생성된 이미지이고, 그 열 처리는 2시간 이하의 지속기간 동안 최대 1100 ℃의 온도로 수행된다. 캐리어 기판(1)의 두께에서, 가스 이온들의 주입 깊이에서, 금속 원자들을 포획하기 위한 층을 형성하는 층(4)에 배열된 공동들을 볼 수 있다.
도 9는 이차 이온 질량 분석법(SIMS)에 의해 행해진 도 5의 기판 내의 구리 농도의 측정을 투과 전자 현미경에 의해 생성된 그 기판의 단면의 이미지 위에 겹쳐서 도시한다. 이 측정을 수행하기 위해, 구리의 층이 반도체 층(3a)의 상단에 증착되었고, 기판 내에 구리 원자들을 확산시키기 위해 열 처리(2시간 동안 800 ℃)가 수행되었다. 이 열 처리는, 실리콘 및 실리콘 산화물에서의 구리의 물리적 확산 특성들을 고려하여, 재료 내로의 그 원소의 완전한 분산을 보장하기 위한 입증 목적들을 위해 선택되었다. 따라서, 이 측정은 구리 원자들이 전기 절연 층(2)을 통과하고 포획 층(4)에 의해 포획되는 능력을 반영한다. 따라서, 층(3a)에서 구리 원자들의 농도는 약 1.1E11 원자/cm3이고, 전기 절연 층에서 약 1.8E9 원자/cm3인 한편, 곡선은 약 2.3E13 원자/cm3의 구리 원자들의 농도로 층(4)에서 피크를 도시한다. 층(4) 아래의 구리 원자들의 농도는 매우 낮다.
도 10 및 도 11은 각각 포획 층(4)이 있거나 또는 없는 도 5의 것과 같은 기판 내의 구리 농도의 SIMS 측정을 도시한다. 이 측정을 수행하기 위해, 캐리어 기판(1)의 후면 상에 구리의 층이 증착되었고, 기판 내에 구리 원자들을 확산시키기 위해 열 처리(2시간 동안 800 ℃)가 수행되었다. 도 10의 경우(포획 층 없음), 전기 절연 층 아래의 캐리어 기판(1)에서 구리 원자들의 높은 농도가 관찰되고(피크 P1), 그 층의 자유 표면 근방의 전달된 층에서 구리 원자들의 높은 농도가 관찰된다(피크 P2). 도 11의 경우(본 발명에 따른 포획 층이 존재함), 구리 원자 농도 피크(P3)가 포획 층에 국부화된 것이 관찰된다.
참조 문헌들
US 6,083,324
US 2010/0090303
Claims (11)
- 전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스로서,
전달될 반도체 층(3a)을 포함하는 도너 기판(30)을 제공하는 단계;
반도체 캐리어 기판(1)을 제공하는 단계;
상기 캐리어 기판(1)에 상기 도너 기판(30)을 접합하는 단계 ― 접합 계면에 전기 절연 층(2)이 있음 ―;
상기 캐리어 기판(1)으로 상기 반도체 층(3a)을 전달하는 단계;
전달된 반도체 층(3a) 및 상기 전기 절연 층(2)을 통해 상기 캐리어 기판(1) 내에 가스 이온들(gaseous ions)(40)을 주입하는 단계; 및
상기 주입 후에, 상기 전달된 반도체 층(3a)의 상단에 추가 반도체 층(3b)을 에피택셜 성장시키는 단계;
를 포함하는,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항에 있어서,
주입된 가스 이온들로부터 공동들(cavities)이 생성되게 하는 데 적합한 온도로 수행되는 열 처리를 포함하고, 상기 공동들은 상기 캐리어 기판(1)에서 금속 원자들을 포획하기 위한 층(4)을 형성하는,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제2항에 있어서,
상기 열 처리는 상기 추가 반도체 층(3b)의 에피택셜 성장 동안 수행되는,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제2항 또는 제3항에 있어서,
포획 층(4) 내의 공동들의 밀도는 1015 공동/cm3 이상인,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항 내지 제4항 중 어느 한 항에 있어서,
각각의 반도체 층(3a, 3b)은 실리콘 층인,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 전기 절연 층(2)은 실리콘 산화물 층인,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 전기 절연 층(2)은 유전체 및/또는 금속 재료들의 스택(21, 22, 23)으로 구성되는,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 전기 절연 층(2)의 두께는 5 nm 내지 400 nm, 바람직하게는 30 nm 내지 150 nm인,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 가스 이온들(40)은 헬륨 이온들을 포함하는,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 반도체 층(3a)을 전달하는 단계는,
상기 전달될 반도체 층을 정의하기 위해 상기 도너 기판에 약화 구역(31)을 형성하는 단계;
접합 후에, 상기 약화 구역(31)을 따라 상기 도너 기판(30)을 분리하는 단계;
를 포함하는,
전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스. - 전면 이미지 센서를 제조하기 위한 프로세스로서,
제1항 내지 제10항 중 어느 한 항에 따른 프로세스를 사용하여 기판을 제조하는 단계 ― 상기 전달된 반도체 층(3a)과 상기 추가 반도체 층(3b)은 함께 상기 이미지 센서의 활성 층을 형성함 ―; 및
상기 활성 층에서, 복수의 픽셀들을 정의하기 위해, 복수의 전기 격리 트렌치들(5)을 형성하는 단계;
를 포함하는,
전면 이미지 센서를 제조하기 위한 프로세스.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1874134 | 2018-12-24 | ||
FR1874134A FR3091000B1 (fr) | 2018-12-24 | 2018-12-24 | Procede de fabrication d’un substrat pour un capteur d’image de type face avant |
PCT/FR2019/053281 WO2020136344A1 (fr) | 2018-12-24 | 2019-12-23 | Procede de fabrication d'un substrat pour un capteur d'image de type face avant |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20210104876A true KR20210104876A (ko) | 2021-08-25 |
Family
ID=67956837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020217023211A KR20210104876A (ko) | 2018-12-24 | 2019-12-23 | 전면 이미지 센서를 위한 기판을 제조하기 위한 프로세스 |
Country Status (8)
Country | Link |
---|---|
EP (1) | EP3903341B1 (ko) |
JP (1) | JP7392243B2 (ko) |
KR (1) | KR20210104876A (ko) |
FR (1) | FR3091000B1 (ko) |
IL (1) | IL284308B2 (ko) |
SG (1) | SG11202106829WA (ko) |
TW (1) | TWI810422B (ko) |
WO (1) | WO2020136344A1 (ko) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3171322B2 (ja) * | 1997-03-11 | 2001-05-28 | 日本電気株式会社 | Soi基板およびその製造方法 |
US6548382B1 (en) | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
US6083324A (en) | 1998-02-19 | 2000-07-04 | Silicon Genesis Corporation | Gettering technique for silicon-on-insulator wafers |
JP4910275B2 (ja) | 2004-09-21 | 2012-04-04 | ソニー株式会社 | 固体撮像素子及びその製造方法 |
JP2010062452A (ja) | 2008-09-05 | 2010-03-18 | Sumco Corp | 半導体基板の製造方法 |
JP2010114409A (ja) | 2008-10-10 | 2010-05-20 | Sony Corp | Soi基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
US8614112B2 (en) * | 2010-10-01 | 2013-12-24 | Omnivision Technologies, Inc. | Method of damage-free impurity doping for CMOS image sensors |
JP5696081B2 (ja) | 2012-03-23 | 2015-04-08 | 株式会社東芝 | 固体撮像装置 |
-
2018
- 2018-12-24 FR FR1874134A patent/FR3091000B1/fr active Active
-
2019
- 2019-12-23 JP JP2021535055A patent/JP7392243B2/ja active Active
- 2019-12-23 TW TW108147236A patent/TWI810422B/zh active
- 2019-12-23 WO PCT/FR2019/053281 patent/WO2020136344A1/fr unknown
- 2019-12-23 IL IL284308A patent/IL284308B2/en unknown
- 2019-12-23 SG SG11202106829WA patent/SG11202106829WA/en unknown
- 2019-12-23 KR KR1020217023211A patent/KR20210104876A/ko unknown
- 2019-12-23 EP EP19848983.3A patent/EP3903341B1/fr active Active
Also Published As
Publication number | Publication date |
---|---|
TW202101545A (zh) | 2021-01-01 |
EP3903341B1 (fr) | 2023-01-18 |
TWI810422B (zh) | 2023-08-01 |
IL284308B1 (en) | 2023-11-01 |
FR3091000A1 (fr) | 2020-06-26 |
IL284308A (en) | 2021-08-31 |
JP2022515096A (ja) | 2022-02-17 |
IL284308B2 (en) | 2024-03-01 |
CN113228248A (zh) | 2021-08-06 |
JP7392243B2 (ja) | 2023-12-06 |
WO2020136344A1 (fr) | 2020-07-02 |
EP3903341A1 (fr) | 2021-11-03 |
SG11202106829WA (en) | 2021-07-29 |
US20220059603A1 (en) | 2022-02-24 |
FR3091000B1 (fr) | 2020-12-04 |
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