TWI626679B - 轉移ＩｎＰ薄膜至加強基板上的方法 - Google Patents

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Abstract

本發明涉及用於將InP薄膜轉移到加強基板上的方法，該方法包括由以下組成的步驟：a)提供一種結構，其包括InP表面層和在下面的摻雜InP薄層；b)通過表面層注入氫離子以在摻雜薄層中產生弱化平面，從而劃界包括表面層的薄膜；c)使表面層緊密接觸加強基板而設置；以及d)施加熱處理以在弱化平面處獲得分裂並將薄膜轉移到加強基板上。

Description

轉移InP薄膜至加強基板上的方法 發明領域
本發明涉及用於將InP薄膜轉移到加強基板(stiffener substrate)上的方法。
發明背景
按照Smart CutTM技術，許多因素如注入離子的類型、注入能量、注入劑量、注入電流(或電流密度，即電流與注入表面積的比率)和注入溫度，可以影響基板的分裂(劈裂，裂縫，splitting)。
與分裂相容的H+離子的注入條件對於矽是已知的並且得到證明，尤其是對於熱活化的(heat-activated)分裂。相對於所期望轉移的層的厚度來選擇注入能量。注入劑量取決於注入能量：當能量在30keV至210keV之間變化時，最小劑量通常在4×1016H/cm2(4E16H/cm2)至6×1016H/cm2(6E16H/cm2)之間變化。注入電流可以在幾μA至幾mA之間改變，而沒有對分裂步驟產生重要影響：注入電流對過程的唯一影響是待施加的分裂熱處理和/或轉移厚度和/或在分裂以後獲得的表面粗糙度的輕微變化。類似地，注 入溫度，即在基板中在由注入物質形成的弱化平面(weakened plane)處達到的溫度，可以在-190℃至+300℃之間變化，而對分裂步驟沒有任何阻斷影響；如對於注入電流的情況，過程的注入溫度對待施加的分裂熱處理和/或轉移厚度和/或在分裂以後獲得的表面粗糙度僅具有輕微影響。
在InP的情況下，依據不同的文件已知，轉移薄膜的分裂和品質高度依賴於注入溫度：例如在論文“Low temperature InP layer transfer”by Q.-Y.Tong,Y.-L.Chao,L.-J.Haung,and U.Gösele,Electron.Lett.35,341(1999)中，表明用於InP的最佳注入溫度為約150至200℃，而在S.Hayashi,D.Bruno,M.S.Goorsky的發表於Appl.Phys.Lett.,Vol.85,No.2,12 July 2004,p.236-238的“Temperature dependence of hydrogen-induced exfoliation of InP”中表明，最佳溫度為-20℃。在評估中的這些差異可以源自不受控於這些論文的作者的參數如基板的摻雜、由注入束供給的功率、在注入期間基板的熱接觸。另外，因為在真空下進行注入，所以在可以持續若干小時的整個注入步驟期間，測量和維持注入基板的溫度是非常困難的。
然而，本申請人的實驗已表明，用於在InP中促進熱活化分裂的氫的最佳注入溫度在120至180℃之間。然而，當利用常規微電子注入機來注入可用的InP基板時，注入溫度超過200℃(例如，205℃用於在20keV和100微安培下在直徑為50mm的基板上的注入)並且由於這個原因，隨後 的熱活化分裂不再是可能的。
發明概要
本發明的一個目的是，克服這些缺點中的一個或多個。為此目的，本發明的主題是用於將InP薄膜轉移到加強基板上的方法，該方法包括由以下組成的步驟：a)提供一種結構，其包括InP表面層和在下面的摻雜InP薄層；b)通過表面層注入氫離子以在摻雜薄層中形成弱化平面，從而使包括表面層的薄膜劃界(界定，delimiting)；c)使表面層緊密接觸加強基板而設置；以及d)施加熱處理以在弱化平面處獲得分裂並將薄膜轉移到加強基板上。
目前可用的InP基板大多是以具有107Ω.cm數量級電阻率的基板的形式來提供。然而這種電阻率意味著0.4至0.46數量級的相對較低的發射率。通過應用斯特芬．玻爾茲曼定律(Stephan Boltzman’s law)(下文描述其方程式)，可以得出：在注入時，材料的發射率越高，則在材料中達到的溫度越低。
需要回顧的是，斯特芬．玻爾茲曼方程如下所述：T0表示注入室的溫度(環境溫度)，T表示在材料中的注入溫度，U表示注入能量(以V計)，I表示電流密度(以A/m2計)以及σ是5.67x10-12W.cm-2.K-4的斯特 芬．玻爾茲曼常數。
然而，材料的電阻率對它的發射率具有直接影響。在本發明方法的步驟a)中用電活性元素對材料的摻雜允許降低薄層的電阻率，從而允許增加它的發射率上達至0.75-0.9(對於InP)。由於這個原因，和較低發射率的非摻雜材料相比，降低了在更大發射率的摻雜層中的注入溫度。因此，按照Smart CutTM技術，借助於本發明的方法，可以獲得熱活化分裂，其是完全可再現的，甚至當使用常規注入機時也是如此。本文件中術語“薄膜”是指材料薄層，其可以具有在幾十納米至幾微米變化的厚度。
按照一種可能性，緊密接觸步驟c)先前包括分別在接觸表面層和加強基板設置的表面上沉積SiO2層，以增強直接接合(還稱作分子鍵合)並促進隨後分裂。
按照一種特定規定，表面層摻雜有和摻雜薄層相同的摻雜劑，並且優選摻雜有相同濃度的摻雜劑。以這種方式，結構的製作是簡單的。
有利地，摻雜薄層包含濃度為1017至1020原子/cm3之間的電活性摻雜劑，以致摻雜InP薄層具有0.75至0.9之間的發射率，並且適合於通過熱處理加以轉移。
因此，借助於這種方法，可以將在摻雜InP薄層中的注入溫度限於120至180℃之間的最佳範圍內，以致當使用常規微電子注入機時，隨後可以獲得熱活化分裂。在本文件中，“常規微電子注入機”是指具有以下特點的注入機： - 幾微安培至幾毫安培培之間的注入電流；- 幾KeV至幾百KeV之間的注入能量；- 幾mm2至幾cm2的束表面積；- 機械或靜電或混合掃描，可以理解的是，尤其在氫離子的注入深度，即在弱化平面處，獲得摻雜InP的0.75至0.9之間的發射率。
因此，本發明的方法提出了一種簡單方便的解決方案，以便用其來獲得InP薄膜、尤其是電阻性InP(阻抗性InP，resistive InP)的可重現轉移。
按照一種可能的實施方式，步驟a)包括由以下組成的步驟：i)提供電阻性InP基板；ii)在基板中注入摻雜劑離子物質如S、Sn、Zn、Si、Te、Ge或Se，以形成注入埋層，其使在注入表面和埋層之間的表面層劃界；iii)對埋層施加熱處理以電活化摻雜劑離子物質並形成在InP材料中的摻雜薄層，其具有0.75至0.9之間的發射率，以獲得上述結構。
因此，允許在InP材料中達到高發射率的結構的製備是簡單的、可重現的和低成本的。可以利用RTA(快速熱退火)並借助於快速升溫(通常在幾秒內1000℃)或常規爐子來實施熱處理以活化摻雜劑。在本文件中，“電阻性InP”是指具有高於107Ω.cm、高於108Ω.cm、甚至更高電阻率的InP材料。
有利地，結構完全形成自InP，以致結構的所有層的熱膨脹係數是相同的。這導致在施加不同熱處理期間不同層具有相同的膨脹。以這種方式，可以避免在表面層中並因而在待轉移的薄膜中產生晶格缺陷，其可以通過不同的膨脹而發生。另外，在轉移薄膜以後，可以再利用基板，用於新注入步驟。因而可以回收利用基板若干次。
按照一種可替代的實施方式，步驟a)包括由以下組成的步驟：j)-提供基板，其包括在表面上的晶種層；k)-在晶種層上外延生長摻雜InP薄層；以及l)-在摻雜薄層上外延生長表面InP層，上述摻雜薄層具有0.75至0.9之間的發射率，以獲得上述結構。
優選地，晶種層具有適於InP外延生長的晶格參數。
有利地，晶種層包括電阻性InP。
在這種變型中，可以在相同外延生長室內形成結構的整體，這可以避免在其製造的不同階段處理結構，降低損壞的風險並允許非常快速實施。
按照一種可能性，基板形成自晶種層。因此，對於結構的所有層，熱膨脹係數是相同的，這意味著在施加不同熱處理期間它們的膨脹將是類似的，從而防止在材料中產生缺陷。
按照另一種可能性，基板包括結合於載體基板的晶種層。於是載體基板的類型的選擇不再需要考慮晶格參 數，因而可以加以選擇以致它是低成本的並且優選具有類似於晶種層的熱膨脹係數CTE。
優選地，InP表面層形成自電阻InP，該電阻InP選自固有InP或其摻雜由濃度約1015至1016Fe/cm3數量級的電活化Fe摻雜劑補償的InP。通常，所述材料的電阻率為約幾個107Ω.cm數量級，例如2×107至108Ω.cm之間，甚至更高。
因此，可以使用最廣泛使用的電阻性InP基板並且是成本最低的、以及尤其是大尺寸(通常具有大於50mm的直徑)的，同時最優化轉移的InP薄膜的品質。借助於本發明的方法獲得的結構有利地用於一些應用如經由外延生長在III-V多結材料(multi-junction material)中製造光伏電池。
優選地，步驟b)包括注入氫離子的步驟，其借助於一定的能量和電流密度，以致在摻雜薄層中的注入溫度為120至180℃。以這種方式，可以利用易於獲得且低成本的常規注入機以在InP中獲得可再現的熱活化分裂。
依據作為非限制性實施例給出的兩種實施方式的以下描述並參照附圖，本發明的其它方面、目的和優點將變得更加明顯。在圖中，為更好的可讀性起見，所有示出的部分不一定是按比例繪製的。虛線標示弱化平面。在描述的其餘部分中，出於簡化的原因，不同實施方式的相同、相似或等效的元件具有相同的參考數位。
1‧‧‧基板
2‧‧‧初始層
3‧‧‧埋層
4‧‧‧薄層
4a‧‧‧剩餘部分
5‧‧‧表面層
6‧‧‧結構
7‧‧‧弱化平面
8‧‧‧氧化物層
9‧‧‧基板
11‧‧‧InP薄膜
12‧‧‧負片
13‧‧‧最終結構
14‧‧‧晶種層
圖1至圖7示出本發明方法的一種實施方式。
圖8至圖13示出本發明方法的第二種實施方式。
較佳實施例之詳細說明
圖1示出基板1，其形成自初始層2，例如在電阻性InP中，並具有50mm的直徑(步驟i)。圖2示出在約150KeV的能量和約5×1014Si/cm2的劑量下注入摻雜劑離子物質例如Si+離子，以形成在初始層2中注入的埋層3(步驟ii)。圖3示出通過快速熱退火(RTA)來進行熱處理，在這裡所描述的情況下，在溫度為約850℃進行5秒，以電活化注入的摻雜劑物質，並且致使埋層3變成具有活化摻雜劑的濃度為2×1018至3×1019Si/cm2範圍內的摻雜薄層4，其取決於注入曲線(implantation profile)。在本文關心的情況下，此摻雜薄層4位於在基板1的注入表面下方的0至300nm之間的深度處(步驟iii)，於是表面層5形成摻雜薄層4的表面部分並因此也被摻雜。作為一種變型，在更大深度進行注入以在表面5上獲得更大電阻表面層或在表面上重新外延生長InP(尤其是電阻性InP)的表面層將是可以的。兩個薄層4和表面層5形成結構6。基於摻雜，薄層4具有高於基板的發射率，並且在這裡的情況下，它為0.75-0.9而不是電阻性InP材料的0.4-0.46的數量級。
圖4示出方法的步驟(步驟b)，其由以下組成：包括通過表面層5在結構6中注入離子物質，以在摻雜薄層4中形成弱化平面7。在所示的實施方式中，結構6預先塗有二氧化矽SiO2層8，其是通過PECVD(等離子體增強的化學氣 相沉積)加以沉積，厚度為約10nm以避免在注入時損害InP表面。然後，在隨後的步驟中，這種氧化物層8可以經由分子鍵合用於鍵合。然後利用常規注入機，Varian E200-1000注入機(在所示的情況下)實施注入，並在中等電流和靜電掃描下進行操作。用離子物質束掃描的總表面積是9cm2(3cm x 3cm)。通常，確定注入參數，以致在摻雜薄層4內形成弱化平面7，在弱化平面處上述薄層的摻雜允許將注入溫度限於120-180℃。在這裡的情況下，注入的離子物質形成自氫，並且借助於約20keV的能量、約7×1016H/cm2(7E16H/cm2)的劑量和50μA的電流進行注入。在這些條件下，H+離子的注入深度為約200nm，以致弱化平面7位於n+摻雜InP薄層4的位置處。在摻雜薄層4中達到的注入溫度為140℃的數量級，因此位於用來獲得分裂的最佳InP注入溫度的範圍內(120-180℃)。
圖5和6示出以下步驟：使塗布有SiO2層8的表面層5的表面緊密接觸加強基板9而設置，這裡是藍寶石加強基板(步驟c)。圖5更精確地示出藍寶石加強基板9的製備，其上通過PECVD沉積二氧化矽SiO2層8，厚度為約10nm，然後通過熱退火緻密化，通過化學機械拋光(CMP)清洗和拋光。圖6示出分別存在於表面層5上和加強基板9上的SiO2的兩層8的表面的緊密接觸。
圖7示出方法的步驟，其中施加熱處理以引起在位於摻雜薄層4中的弱化平面7處的分裂(步驟d)。在所描述的實施例中，在200至300℃之間的溫度下施加熱處理。因 此，將在結構6的表面和弱化平面7之間劃界的薄膜11，其包括表面層5和摻雜薄層4的剩餘部分4a，轉移到加強基板9上，同時可以恢復注入結構6的負片12，其包括基板1和沿著弱化平面7相對於剩餘部分4a的剩餘部分4b。按照一種可能性(未示出)，可以回收負片12，再用於製備新結構6和轉移新薄膜11。在圖7所示的情況下，具有厚度約200nm的InP薄膜11被轉移到藍寶石加強基板9上。獲得的最終結構13可以有利地用作晶種，用於形成III-V多結光伏電池的III-V材料層的外延生長(未示出)。
按照一種未示出的變型，基板1可以形成自先前鍵合的初始表面層2或通過在載體上的外延生長所形成。
另外，摻雜劑離子物質可以選自S、Sn、Zn、Si、Te、Ge和Se。
按照一種可能性(未示出)，加強基板9可以形成自任何材料，其允許與薄膜11良好的分子鍵合併對分裂提供良好的強化效應以及還關係到隨後的應用。
此外，可以考慮隨後步驟來製備轉移薄膜1的表面。
圖8示出基板1，其形成自具有適合於InP外延成長的晶格參數的晶種層14。有利地，它可以是電阻性InP。圖9示出摻雜材料的薄層4的第一外延生長，如InP，其摻雜有濃度為1×1017至1×1010at/cm2的電活性摻雜劑，從而允許達到約0.75的局部發射率。圖10示出第二外延生長，其用來在摻雜薄層4上形成電阻性InP的表面層5。於是，按照先 前在圖4至7中示出的實施方式，圖11示出離子物質的注入，其利用常規注入機(20keV-100微安培)，從而允許獲得約175℃的注入溫度並在摻雜薄層4中形成弱化平面7。在非摻雜InP材料中，其具有幾107Ω.cm數量級的電阻率和0.4數量級的發射率，注入溫度就會已達到約205℃。圖12示出分別塗布在注入結構6上和加強基板9上的SiO2的兩層8表面的緊密接觸。圖13示出施加熱處理以活化在弱化平面7處的InP分裂，從而允許將InP薄膜11轉移到加強基板9上。
因此，本發明提出了用於在最佳注入溫度下轉移InP薄膜11的方法，其中借助於在弱化平面7的深度處的局部摻雜，以局部提高材料的發射率，其實施是簡單的。
明顯地，本發明並不限於上文描述的作為實施例的實施方式，而是涵蓋所描述方式的所有技術等效物和變體以及它們的組合。

Claims (6)

  1. 一種用於將InP薄膜轉移到加強基板上的方法，所述方法包括由以下組成的步驟：a)提供一種結構，所述結構包括InP的表面層和在下面的摻雜InP薄層，所述摻雜InP薄層包含濃度在1017至1020原子/cm3之間的電活性摻雜劑，以致所述摻雜InP薄層具有0.75至0.9之間的發射率；b)通過所述表面層注入氫離子以在所述摻雜InP薄層中產生弱化平面，從而劃界出包括所述表面層的薄膜，步驟b)包括在一定能量和電流密度下注入氫離子的步驟，所述能量和所述電流密度以及所述在下面的摻雜InP薄層於所述弱化平面處的摻雜致使在所述摻雜InP薄層中的注入溫度在120至180℃之間；c)使所述表面層緊密接觸加強基板而設置；以及d)施加熱處理以在所述弱化平面處獲得分裂並將所述薄膜轉移到所述加強基板上。
  2. 如請求項1的方法，其中，所述表面層摻雜有與所述摻雜InP薄層的摻雜劑相同的摻雜劑。
  3. 如請求項1或2的方法，其中，步驟a)包括由以下組成的步驟：i)提供電阻性InP的基板；ii)在所述基板中注入摻雜劑離子物質如S、Sn、Zn、Si、Te、Ge或Se以形成摻雜埋層，從而使在注入 表面和所述埋層之間的表面層劃界；iii)對所述埋層施加熱處理以電活化所述摻雜劑離子物質並在InP材料中形成具有0.75至0.9之間的發射率的摻雜InP薄層，以獲得所述結構。
  4. 如請求項1或2的方法，其中，步驟a)包括由以下組成的步驟：j)提供基板，所述基板包括在其表面上的晶種層；k)在所述晶種層上外延生長摻雜InP薄層；以及l)在所述摻雜InP薄層上外延生長InP表面層，所述摻雜InP薄層具有0.75至0.9之間的發射率，以獲得所述結構。
  5. 如請求項4的方法，其中，所述晶種層包含電阻性InP。
  6. 如請求項1或2的方法，其中，所述InP表面層形成自電阻性InP，所述電阻性InP選自固有InP或者其摻雜由濃度為1015至1016Fe/cm3數量級的電活化Fe摻雜劑補償的InP。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
US11371164B2 (en) * 2017-03-31 2022-06-28 Jx Nippon Mining & Metals Corporation Compound semiconductor and method for producing single crystal of compound semiconductor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200529459A (en) * 2003-12-02 2005-09-01 California Inst Of Techn Wafer bonded epitaxial templates for silicon heterostructures
US20080311686A1 (en) * 2005-08-03 2008-12-18 California Institute Of Technology Method of Forming Semiconductor Layers on Handle Substrates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0658892B2 (ja) * 1987-03-19 1994-08-03 シャープ株式会社 半導体ウエハ
JP2003092269A (ja) * 2001-09-18 2003-03-28 Matsushita Electric Ind Co Ltd 化合物半導体の処理方法及び半導体装置
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
TWI281520B (en) * 2003-07-17 2007-05-21 Showa Denko Kk InP single crystal, GaAs single crystal, and method for producing thereof
WO2005060723A2 (en) * 2003-12-02 2005-07-07 California Institute Of Technology Wafer bonded epitaxial templates for silicon heterostructures
US20100044827A1 (en) * 2008-08-22 2010-02-25 Kinik Company Method for making a substrate structure comprising a film and substrate structure made by same method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200529459A (en) * 2003-12-02 2005-09-01 California Inst Of Techn Wafer bonded epitaxial templates for silicon heterostructures
US20080311686A1 (en) * 2005-08-03 2008-12-18 California Institute Of Technology Method of Forming Semiconductor Layers on Handle Substrates

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