CN103632924A - 用于将InP薄膜转移到加强基板上的方法 - Google Patents

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Abstract

本发明涉及用于将InP薄膜转移到加强基板上的方法,该方法包括由以下组成的步骤:a)提供一种结构,其包括InP表面层(5)和在下面的掺杂InP薄层(4);b)通过表面层(5)注入氢离子以在掺杂薄层(4)中产生弱化平面(7),从而划界包括表面层(5)的薄膜;c)使表面层(5)紧密接触加强基板而设置;以及d)施加热处理以在弱化平面(7)处获得分裂并将薄膜转移到加强基板上。

Description

用于将InP薄膜转移到加强基板上的方法
技术领域
本发明涉及用于将InP薄膜转移到加强基板(stiffener substrate)上的方法。
背景技术
按照Smart CutTM技术,许多因素如注入离子的类型、注入能量、注入剂量、注入电流(或电流密度,即电流与注入表面积的比率)和注入温度,可以影响基板的分裂(劈裂,裂缝,splitting)。
与分裂相容的H+离子的注入条件对于硅是已知的并且得到证明,尤其是对于热激活的(heat-activated)分裂。相对于所期望转移的层的厚度来选择注入能量。注入剂量取决于注入能量:当能量在30keV至210keV之间变化时,最小剂量通常在4×1016H/cm2(4E16H/cm2)至6×1016H/cm2(6E16H/cm2)之间变化。注入电流可以在几μA至几mA之间改变,而没有对分裂步骤产生重要影响:注入电流对过程的唯一影响是待施加的分裂热处理和/或转移厚度和/或在分裂以后获得的表面粗糙度的轻微变化。类似地,注入温度,即在基板中在由注入物质形成的弱化平面(weakenedplane)处达到的温度,可以在-190℃至+300℃之间变化,而对分裂步骤没有任何阻断影响;如对于注入电流的情况,过程的注入温度对待施加的分裂热处理和/或转移厚度和/或在分裂以后获得的表面粗糙度仅具有轻微影响。
在InP的情况下,依据不同的文件已知,转移薄膜的分裂和质量高度依赖于注入温度:例如在论文“Low temperature InP layer transfer”by Q.-Y.Tong,Y.-L.Chao,L.-J.Haung,and U.
Figure BDA0000369218530000021
Electron.Lett.35,341(1999)中,表明用于InP的最佳注入温度为约150至200℃,而在S.Hayashi,D.Bruno,M.S.Goorsky的发表于Appl.Phys.Lett.,Vol.85,No.2,12July2004,p.236-238的“Temperature dependence of hydrogen–induced exfoliation ofInP”中表明,最佳温度为-20℃。在评估中的这些差异可以源自不受控于这些论文的作者的参数如基板的掺杂、由注入束供给的功率、在注入期间基板的热接触。另外,因为在真空下进行注入,所以在可以持续若干小时的整个注入步骤期间,测量和维持注入基板的温度是非常困难的。
然而,本申请人的实验已表明,用于在InP中促进热激活分裂的氢的最佳注入温度在120至180℃之间。然而,当利用常规微电子注入机来注入可用的InP基板时,注入温度超过200℃(例如,205℃用于在20keV和100微安培下在直径为50mm的基板上的注入)并且由于这个原因,随后的热激活分裂不再是可能的。
发明内容
本发明的一个目的是,克服这些缺点中的一个或多个。为此目的,本发明的主题是用于将InP薄膜转移到加强基板上的方法,该方法包括由以下组成的步骤:
a)提供一种结构,其包括InP表面层和在下面的掺杂InP薄层;
b)通过表面层注入氢离子以在掺杂薄层中形成弱化平面,从而使包括表面层的薄膜划界(界定,delimiting);
c)使表面层紧密接触加强基板而设置;以及
d)施加热处理以在弱化平面处获得分裂并将薄膜转移到加强基板上。
目前可用的InP基板大多是以具有107Ω.cm数量级电阻率的基板的形式来提供。然而这种电阻率意味着0.4至0.46数量级的相对较低的发射率。通过应用斯特芬·玻尔兹曼定律(Stephan Boltzman’s law)(下文描述其方程式),可以得出:在注入时,材料的发射率越高,则在材料中达到的温度越低。
需要回顾的是,斯特芬·玻尔兹曼方程如下所述:
T0表示注入室的温度(环境温度),T表示在材料中的注入温度,U表示注入能量(以V计),I表示电流密度(以A/m2计)以及σ是5.67x10-12W.cm-2.K-4的斯特芬·玻尔兹曼常数。
然而,材料的电阻率对它的发射率具有直接影响。在本发明方法的步骤a)中用电活性元素对材料的掺杂允许降低薄层的电阻率,从而允许增加它的发射率上达至0.75-0.9(对于InP)。由于这个原因,和较低发射率的非掺杂材料相比,降低了在更大发射率的掺杂层中的注入温度。因此,按照Smart CutTM技术,借助于本发明的方法,可以获得热激活分裂,其是完全可再现的,甚至当使用常规注入机时也是如此。本文件中术语“薄膜”是指材料薄层,其可以具有在几十纳米至几微米变化的厚度。
按照一种可能性,紧密接触步骤c)先前包括分别在接触表面层和加强基板设置的表面上沉积SiO2层,以增强直接接合(还称作分子键合)并促进随后分裂。
按照一种特定规定,表面层掺杂有和掺杂薄层相同的掺杂剂,并且优选掺杂有相同浓度的掺杂剂。以这种方式,结构的制作是简单的。
有利地,掺杂薄层包含浓度为1017至1020原子/cm3之间的电活性掺杂剂,以致掺杂InP薄层具有0.75至0.9之间的发射率,并且适合于通过热处理加以转移。
因此,借助于这种方法,可以将在掺杂InP薄层中的注入温度限于120至180℃之间的最佳范围内,以致当使用常规微电子注入机时,随后可以获得热激活分裂。在本文件中,“常规微电子注入机”是指具有以下特点的注入机:
-几微安培至几毫安培之间的注入电流;
-几KeV至几百KeV之间的注入能量;
-几mm2至几cm2的束表面积;
-机械或静电或混合扫描,
可以理解的是,尤其在氢离子的注入深度,即在弱化平面处,获得掺杂InP的0.75至0.9之间的发射率。
因此,本发明的方法提出了一种简单方便的解决方案,以便用其来获得InP薄膜、尤其是电阻性InP(阻抗性InP,resistive InP)的可重现转移。
按照一种可能的实施方式,步骤a)包括由以下组成的步骤:
i)提供电阻性InP基板;
ii)在基板中注入掺杂剂离子物质如S、Sn、Zn、Si、Te、Ge或Se,以形成注入埋层,其使在注入表面和埋层之间的表面层划界;
iii)对埋层施加热处理以电激活掺杂剂离子物质并形成在InP材料中的掺杂薄层,其具有0.75至0.9之间的发射率,以获得上述结构。
因此,允许在InP材料中达到高发射率的结构的制备是简单的、可重现的和低成本的。可以利用RTA(快速热退火)并借助于快速升温(通常在几秒内1000℃)或常规炉子来实施热处理以激活掺杂剂。在本文件中,“电阻性InP”是指具有高于107Ω.cm、高于108Ω.cm、甚至更高电阻率的InP材料。
有利地,结构完全形成自InP,以致结构的所有层的热膨胀系数是相同的。这导致在施加不同热处理期间不同层具有相同的膨胀。以这种方式,可以避免在表面层中并因而在待转移的薄膜中产生晶格缺陷,其可以通过不同的膨胀而发生。另外,在转移薄膜以后,可以再利用基板,用于新注入步骤。因而可以回收利用基板若干次。
按照一种可替代的实施方式,步骤a)包括由以下组成的步骤:
j)–提供基板,其包括在表面上的晶种层;
k)–在晶种层上外延生长掺杂InP薄层;以及
l)–在掺杂薄层上外延生长表面InP层,上述掺杂薄层具有0.75至0.9之间的发射率,以获得上述结构。
优选地,晶种层具有适于InP外延生长的晶格参数。
有利地,晶种层包括电阻性InP。
在这种变型中,可以在相同外延生长室内形成结构的整体,这可以避免在其制造的不同阶段处理结构,降低损坏的风险并允许非常快速实施。
按照一种可能性,基板形成自晶种层。因此,对于结构的所有层,热膨胀系数是相同的,这意味着在施加不同热处理期间它们的膨胀将是类似的,从而防止在材料中产生缺陷。
按照另一种可能性,基板包括结合于载体基板的晶种层。于是载体基板的类型的选择不再需要考虑晶格参数,因而可以加以选择以致它是低成本的并且优选具有类似于晶种层的热膨胀系数CTE。
优选地,InP表面层形成自电阻InP,该电阻InP选自固有InP或其掺杂由浓度约1015至1016Fe/cm3数量级的电激活Fe掺杂剂补偿的InP。通常,所述材料的电阻率为约几个107Ω.cm数量级,例如2×107至108Ω.cm之间,甚至更高。
因此,可以使用最广泛使用的电阻性InP基板并且是成本最低的、以及尤其是大尺寸(通常具有大于50mm的直径)的,同时最优化转移的InP薄膜的质量。借助于本发明的方法获得的结构有利地用于一些应用如经由外延生长在III-V多结材料(multi-junction material)中制造光伏电池。
优选地,步骤b)包括注入氢离子的步骤,其借助于一定的能量和电流密度,以致在掺杂薄层中的注入温度为120至180℃。以这种方式,可以利用易于获得且低成本的常规注入机以在InP中获得可再现的热激活分裂。
依据作为非限制性实施例给出的两种实施方式的以下描述并参照附图,本发明的其它方面、目的和优点将变得更加明显。在图中,为更好的可读性起见,所有示出的部分不一定是按比例绘制的。虚线标示弱化平面。在描述的其余部分中,出于简化的原因,不同实施方式的相同、相似或等效的元件具有相同的参考数字。
附图说明
图1至图7示出本发明方法的一种实施方式。
图8至图13示出本发明方法的第二种实施方式。
具体实施方式
图1示出基板1,其形成自初始层2,例如在电阻性InP中,并具有50mm的直径(步骤i)。图2示出在约150KeV的能量和约5×1014Si/cm2的剂量下注入掺杂剂离子物质例如Si+离子,以形成在初始层2中注入的埋层3(步骤ii)。图3示出通过快速热退火(RTA)来进行热处理,在这里所描述的情况下,在温度为约850℃进行5秒,以电激活注入的掺杂剂物质,并且致使埋层3变成具有激活掺杂剂的浓度为2×1018至3×1019Si/cm2范围内的掺杂薄层4,其取决于注入曲线(implantation profile)。在本文关心的情况下,此掺杂薄层4位于在基板1的注入表面下方的0至300nm之间的深度处(步骤iii),于是表面层5形成掺杂薄层4的表面部分并因此也被掺杂。作为一种变型,在更大深度进行注入以在表面5上获得更大电阻表面层或在表面上重新外延生长InP(尤其是电阻性InP)的表面层将是可以的。两个薄层4和表面层5形成结构6。基于掺杂,薄层4具有高于基板的发射率,并且在这里的情况下,它为0.75-0.9而不是电阻性InP材料的0.4-0.46的数量级。
图4示出方法的步骤(步骤b),其由以下组成:包括通过表面层5在结构6中注入离子物质,以在掺杂薄层4中形成弱化平面7。在所示的实施方式中,结构6预先涂有二氧化硅SiO2层8,其是通过PECVD(等离子体增强的化学气相沉积)加以沉积,厚度为约10nm以避免在注入时损害InP表面。然后,在随后的步骤中,这种氧化物层8可以经由分子键合用于键合。然后利用常规注入机,Varian E200-1000注入机(在所示的情况下)实施注入,并在中等电流和静电扫描下进行操作。用离子物质束扫描的总表面积是9cm2(3cm x3cm)。通常,确定注入参数,以致在掺杂薄层4内形成弱化平面7,在弱化平面处上述薄层的掺杂允许将注入温度限于120-180℃。在这里的情况下,注入的离子物质形成自氢,并且借助于约20keV的能量、约7×1016H/cm2(7E16H/cm2)的剂量和50μA的电流进行注入。在这些条件下,H+离子的注入深度为约200nm,以致弱化平面7位于n+掺杂InP薄层4的位置处。在掺杂薄层4中达到的注入温度为140℃的数量级,因此位于用来获得分裂的最佳InP注入温度的范围内(120-180℃)。
图5和6示出以下步骤:使涂布有SiO2层8的表面层5的表面紧密接触加强基板9而设置,这里是蓝宝石加强基板(步骤c)。图5更精确地示出蓝宝石加强基板9的制备,其上通过PECVD沉积二氧化硅SiO2层8,厚度为约10nm,然后通过热退火致密化,通过化学机械抛光(CMP)清洗和抛光。图6示出分别存在于表面层5上和加强基板9上的SiO2的两层8的表面的紧密接触。
图7示出方法的步骤,其中施加热处理以引起在位于掺杂薄层4中的弱化平面7处的分裂(步骤d)。在所描述的实施例中,在200至300℃之间的温度下施加热处理。因此,将在结构6的表面和弱化平面7之间划界的薄膜11,其包括表面层5和掺杂薄层4的剩余部分4a,转移到加强基板9上,同时可以恢复注入结构6的负片12,其包括基板1和沿着弱化平面7相对于剩余部分4a的剩余部分4b。按照一种可能性(未示出),可以回收负片12,再用于制备新结构6和转移新薄膜11。在图7所示的情况下,具有厚度约200nm的InP薄膜11被转移到蓝宝石加强基板9上。获得的最终结构13可以有利地用作晶种,用于形成III-V多结光伏电池的III-V材料层的外延生长(未示出)。
按照一种未示出的变型,基板1可以形成自先前键合的初始表面层2或通过在载体上的外延生长所形成。
另外,掺杂剂离子物质可以选自S、Sn、Zn、Si、Te、Ge和Se。
按照一种可能性(未示出),加强基板9可以形成自任何材料,其允许与薄膜11良好的分子键合并对分裂提供良好的强化效应以及还关系到随后的应用。
此外,可以考虑随后步骤来制备转移薄膜1的表面。
图8示出基板1,其形成自具有适合于InP外延成长的晶格参数的晶种层14。有利地,它可以是电阻性InP。图9示出掺杂材料的薄层4的第一外延生长,如InP,其掺杂有浓度为1×1017至1×1010at/cm2的电活性掺杂剂,从而允许达到约0.75的局部发射率。图10示出第二外延生长,其用来在掺杂薄层4上形成电阻性InP的表面层5。于是,按照先前在图4至7中示出的实施方式,图11示出离子物质的注入,其利用常规注入机(20keV-100微安培),从而允许获得约175℃的注入温度并在掺杂薄层4中形成弱化平面7。在非掺杂InP材料中,其具有几107Ω.cm数量级的电阻率和0.4数量级的发射率,注入温度就会已达到约205℃。图12示出分别涂布在注入结构6上和加强基板9上的SiO2的两层8表面的紧密接触。图13示出施加热处理以激活在弱化平面7处的InP分裂,从而允许将InP薄膜11转移到加强基板9上。
因此,本发明提出了用于在最佳注入温度下转移InP薄膜11的方法,其中借助于在弱化平面7的深度处的局部掺杂,以局部提高材料的发射率,其实施是简单的。
明显地,本发明并不限于上文描述的作为实施例的实施方式,而是涵盖所描述方式的所有技术等效物和变体以及它们的组合。

Claims (8)

1.一种用于将InP薄膜(11)转移到加强基板(9)上的方法,所述方法包括由以下组成的步骤:
a)提供一种结构(6),所述结构包括InP的表面层(5)和在下面的掺杂InP薄层(4);
b)通过所述表面层(5)注入氢离子以在所述掺杂薄层(4)中产生弱化平面(7),从而使包括所述表面层(5)的薄膜(11)划界;
c)使所述表面层(5)紧密接触加强基板(9)而设置;以及
d)施加热处理以在所述弱化平面(7)处获得分裂并将所述薄膜(11)转移到所述加强基板(9)上。
2.根据权利要求1所述的方法,其特征在于,所述表面层(5)掺杂有与所述掺杂薄层(4)的掺杂剂相同的掺杂剂。
3.根据权利要求1至2中任一项所述的方法,其特征在于,所述掺杂薄层(4)包含浓度在1017至1020原子/cm3之间的电活性掺杂剂,以致所述掺杂薄层(4)具有0.75至0.9之间的发射率。
4.根据权利要求1至3中任一项所述的方法,其特征在于,步骤a)包括由以下组成的步骤:
i)提供电阻性InP的基板(1);
ii)在所述基板(1)中注入掺杂剂离子物质如S、Sn、Zn、Si、Te、Ge或Se以形成掺杂埋层(3),从而使在注入表面和所述埋层(3)之间的表面层(5)划界;
iii)对所述埋层(3)施加热处理以电激活所述掺杂剂离子物质并在InP材料中形成具有0.75至0.9之间的发射率的掺杂薄层(4),以获得所述结构(6)。
5.根据权利要求1至3中任一项所述的方法,其特征在于,步骤a)包括由以下组成的步骤:
j)提供基板(1),所述基板(1)包括在其表面上的晶种层(14);
k)在所述晶种层(14)上外延生长掺杂InP薄层(4);以及
l)在所述掺杂薄层(4)上外延生长InP表面层(5),所述掺杂薄层(4)具有0.75至0.9之间的发射率,以获得所述结构(6)。
6.根据权利要求5所述的方法,其特征在于,所述晶种层(14)包含电阻性InP。
7.根据权利要求1或3至6中任一项所述的方法,其特征在于,所述InP表面层(5)形成自电阻性InP,所述电阻性InP选自固有InP或者其掺杂由浓度为1015至1016Fe/cm3数量级的电激活Fe掺杂剂补偿的InP。
8.根据权利要求1至7中任一项所述的方法,其特征在于,步骤b)包括在一定能量和电流密度下注入氢离子的步骤,以致在所述掺杂薄层(4)中的注入温度在120至180℃之间。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
EP3591102B1 (en) * 2017-03-31 2024-05-22 JX Metals Corporation Compound semiconductor and method for producing single crystal of compound semiconductor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1408545A2 (en) * 2002-10-07 2004-04-14 S.O.I. Tec Silicon on Insulator Technologies A method of producing a substrate by transferring a donor wafer comprising foreign species, and an associated donor wafer
TW200529459A (en) * 2003-12-02 2005-09-01 California Inst Of Techn Wafer bonded epitaxial templates for silicon heterostructures
CN1669122A (zh) * 2002-01-23 2005-09-14 S.O.I.Tec绝缘体上硅技术公司 向接收基板转移碳化硅薄层的优化方法
US20080311686A1 (en) * 2005-08-03 2008-12-18 California Institute Of Technology Method of Forming Semiconductor Layers on Handle Substrates
CN101656196A (zh) * 2008-08-22 2010-02-24 中国砂轮企业股份有限公司 掺杂离子形成具有薄膜的基板结构制造方法及其基板结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0658892B2 (ja) * 1987-03-19 1994-08-03 シャープ株式会社 半導体ウエハ
JP2003092269A (ja) * 2001-09-18 2003-03-28 Matsushita Electric Ind Co Ltd 化合物半導体の処理方法及び半導体装置
KR20060030515A (ko) * 2003-07-17 2006-04-10 쇼와 덴코 가부시키가이샤 InP 단결정, GaAs 단결정 및 그 제조방법
WO2005060723A2 (en) * 2003-12-02 2005-07-07 California Institute Of Technology Wafer bonded epitaxial templates for silicon heterostructures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1669122A (zh) * 2002-01-23 2005-09-14 S.O.I.Tec绝缘体上硅技术公司 向接收基板转移碳化硅薄层的优化方法
EP1408545A2 (en) * 2002-10-07 2004-04-14 S.O.I. Tec Silicon on Insulator Technologies A method of producing a substrate by transferring a donor wafer comprising foreign species, and an associated donor wafer
TW200529459A (en) * 2003-12-02 2005-09-01 California Inst Of Techn Wafer bonded epitaxial templates for silicon heterostructures
US20080311686A1 (en) * 2005-08-03 2008-12-18 California Institute Of Technology Method of Forming Semiconductor Layers on Handle Substrates
CN101656196A (zh) * 2008-08-22 2010-02-24 中国砂轮企业股份有限公司 掺杂离子形成具有薄膜的基板结构制造方法及其基板结构

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