KR980011461A - 고밀도 2 포트 메모리 셀 - Google Patents

고밀도 2 포트 메모리 셀 Download PDF

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Abstract

게이트 어레이 구조는 2 비트 메모리셀을 구성하기 위하여 상호 연결된 복수의 트랜지스터들(21-47)을 포함한다. 제 1과 제 2의 상호 연결된 복수의 트랜지스터들은 각각 게이트 어레이 구조의 인접한 베이스 사이트들(51,53)내에 제공된다.

Description

고밀도 2 포트 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 일반적으로 메모리 셀 디자인, 및 특히, 고밀도 2 포트 메모리 셀에 관한 것이다.
도 1은 종래의 2 포트 메모리셀의 한 예를 도시한다. 도 1의 예는 지금까지 Texas Instruments, Incorporated에 의해 시판되는 TGC3000 게이트 어레이 제품으로 유용화되고 있다. 도 1의 메모리셀은 TGC3000 게이트 어레이 제품에서의 2개의 게이트 어레이 베이스 사이트들의 구현을 요구하는 단일 2 포트 SRAM비트를 제공한다. 도 1내에서 다양한 트랜지스터들의 미크론 게이트 폭이 그 안에서 보여진다. 본 명세서에 개시된 트랜지스터들의 모든 예는 설명의 목적상 0.6미크론 게이트 길이를 가지는 것으로 가정된다.
도 1의 단일 2 포트 메모리 비트는 TGC3000 게이트 어레이 제품 내의 2개의 인접한 게이트 어레이 베이스 사이트들로부터의 트랜지스터들을 사용하여 구성한다. 따라서 2개의 게이트 어레이 베이스 사이트들은 2 포트 메모리의 모든 비트를 위해 요구된다. 그러므로 도 1의 메모리셀 디자인보다 비트 대 베이스 사이트들의 비가 높은 비트 밀도를 가지는 2 포트 메모리셀 디자인을 제공하는 것이 바람직하다.
제1도는 2개의 인접한 게이트 어레이 베이스 사이트들로부터의 트랜지스터들로 구현된 종래의 단일 2 포트 메모리 비트를 도시하는 도면.
제2도는 2개의 인접한 게이트 어레이 베이스 사이트들로부터의 트랜지스터들을 사용하여 본 발명을 따라 구현된 한 쌍의 2 포트 메모리 비트들을 도시하는 도면.
제3도는 제1도 과 제2도에서 사용된 2개의 인접한 게이트 어레이 베이스 사이트들을 도식적으로 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
21 : 기록 패스 게이트 23 : 인버터
25 : 패스 게이트 27 : 인버터
31 : 패스 게이트 33 : 인버터
35 : 패스 게이트 37 : 인버터
41 : 판독 패스 게이트 43 : 판독 패스 게이트
45 : 인버터 47 : 인버터
본 발명은 도 1의 종래 기술의 셀보다 높은 비트 대 베이스 사이트들 비를 가지는 2 포트 메모리셀 디자인을 제공한다.
도 2의 예는 TGC3000 게이트 어레이 제품 내의 2개의 인접한 게이트 어레이 베이스 사이트 트랜지스터들을 사용하여 본 발명에 의해서 구현된 한쌍의 2 포트 SRAM비트를 도시한다. 도 2의 트랜지스터들의 미크론 게이트 폭이 그 안에 보여진다. 도 2에서 인버터가 도식적으로 보여짐에도 불구하고, n-채널과 p-채널 트랜지스터의 게이트 폭은 각각 기호 WN과 WP에 의하여 표시된다. 도 1 및 도 2를 비교해 보면 도 1의 모든 트랜지스터들은 도 2의 4개의 추가 n-채널 트랜지스터들의 설계에 사용됨을 알 수 있는데, 추가 트랜지스터들 중 2개는 폭이 3.9 미크론인 게이트를 가지며, 추가 트랜지스터들 중 2개는 폭이 4.6 미크론인 게이트를 갖고 있다. 도 2에 도시된 18개의 트랜지스터들은 TGC3000 게이트 어레이 제품의 2개의 인접한 게이트 어레이 베이스 사이트들내의 모든 유용한 트랜지스터를 나타낸다. 인접한 베이스 사이트들 중의 하나는 9 미크론 게이트 폭을 가지는 n채널 트랜지스터 2개, 9 미크론 게이트 폭을 가지는 P채널 트랜지스터 2개, 및 3.9 미크론 게이트 폭을 가지는 n 채널 트랜지스터 2개와 2.4미크론 게이트 폭을 가지는 p 채널 트랜지스터 2개를 포함하여 2.4미크론 p채널 트랜지스터의 드레인이 함께 연결된다. 인접한 베이스 사이트들중 다른 것은 4.6미크론 게이트 폭을 가지는 p채널 트랜지스터 4개 4.6미크론 게이트 폭을 가지는 n 채널 트랜지스터 4개, 및 3.9미크론 게이트 폭을 가지는 n 채널 트랜지스터 2개를 포함한다. 위에 설명된 인접한 베이스 사이트들은 도 3에서 참조번호 (51과 53)으로 도시된다.
도 2에서 행 A 기록 워드선은 비트 A에의 데이타 기록을 제어한다. 행 A 기록 워드선이 활성 하이(high)일때, 기록 비트선 참(true)위의 데이타는 기록 패스 게이트(21)을 통하여 인버터(23)의 입력에 스위치되고, 기록 비트선 보수위의 데이타는 패스 게이트(25)를 통하여 인버터(27)의 입력에 스위치된다. 기록 비트선 참과 기록 비트선 보수위의 데이타는 행 B 기록 워드선이 활성 하이일 때 마찬가지로, 패스 게이트(31과 55)를 통하여 비트 B의 인버터(33과 37)에 인가된다. 따라서 기록 비트선 참과 기록 비트선 보수는 비트 A와 비트 B에 의하여 공유된다.
전술한 드레인-접속 2.4미크론 p채널 트랜지스터는 도 2에서 판독 패스 게이트(41과 43)으로서 기능(serve)한다. 이들 패스 게이트의 연결된 드레인은 비트 A와 비트 B의 둘에 의하여 공유된 판독 비트선에 연결된다. 행 A 판독 워드선이 활성 로우(low)일 때, 인버터(45)의 출력은 공유된 판독 비트선을 패스 게이트(41)을 통해 구동시킨다. 마찬가지로, 행 B 판독 워드선이 활성 로우일 때, 인버터(47)의 출력은 공유된 판독 비트선을 패스게이트(43)을 통해 구동시킨다.
인접한 게이트 어레이 베이스 사이트들내의 트랜지스터의 한정된 유용성 때문에 드레인-접속 2.4 미크론 p채널 트랜지스터는 공유된 판독 비트선을 구동시키기 위해 판독 패스 게이트 (41과 43)으로서 사용된다. 수직 방향 루팅은 TGC3000과 같은 게이트 어레이 제품내에서 전형적으로 매우 혼잡하고 도 2의 공유된 판독 비트선과 공유된 기록 비트선(참과 보수)은 도 1의 단일 비트 셀내에서 사용되는 동일한 3개의 수직 제어 경로들 즉, btr(판독 비트선), btw(기록 비트선 참)과 bcw(기록 비트선 보수)를 편리하게 사용하는 메모리의 2개의 비트들을 제공하는 것을 가능하게 만든다. 따라서, 도 2의 2 비트 메모리 셀은 2개의 게이트 어레이 사이트들이 넓고 하나의 수직 판독 비트선 및 한 쌍의 수직 기록 비트선을 갖는다는 점에서 도 1의 단일 비트 메모리셀과 수직적으로 유사하다. 이것은 종래 기술 도 1과 연관된 판독 및 기록 행 멀티플렉싱 회로를 도 2의 디자인으로 재사용되게 하여 도 2의 2 비트 메모리 셀 구조를 가지는 메모리 어레이를 제조하는데 필요한 작업의 적어도 50%를 감소시킨다.
TGC3000과 같은 제품 내의 수평방향 루팅은 전형적으로 수직방향 루팅보다 덜 복잡하다. 그래서 행 A 판독 워드선과 행 B 판독 워드선은 공유된 판독 비트선을 제어하는 비트 A이거나 비트 B를 선택하기 위하여 수평적으로 유리하게 제공된다. 패스 게이트들 (41. 43)과 결합하여 행 A 와 행 B 판독 워드선은 열 인에이블 제어식 빌트 인(built-in) 2 : 1멀티플렉스를 효과적으로 제공한다. 도 2의 셀이 단지 도 1의 셀보다 하나 더 수평적 제어선을 포함한다는 것에 주목하게 될 것이다.
비트 A와 비트 B의 각각 교차로 연결된 인버터 쌍(23, 27)과 (33, 37)은 균일한 동작과 쉬운 특성화로 균형이 있다. 판독은 기록 동작에 영향을 주지 않기 위해서 인버터(45와 47)에 의하여 버퍼된다. 도 2의 실례 메모리 디자인은 도 1의 단일 비트 메모리셀로서 동일한 인접한 2개의 게이트 어레이 베이스 사이트들을 활용하는 2 비트의 2 포트 메모리를 제공한다. 따라서 도 2의 메모리 디자인은 도 1의 종래 기술 디자인의 2배의 비트 밀도를 제공한다. 본 발명의 실례의 실시예가 위에 설명되었음에도 불구하고 이 설명은 다양한 실시예로 실행될 수 있는 것으로 본 발명의 범위를 제한하지 않는다.

Claims (6)

  1. 2 비트 메모리 셀을 형성하기 위하여 상호 연결된 복수의 트랜지스터들; 및 게이트 어레이 구조의 인접한 베이스 사이트들내에 각각 제공된 상기 복수의 제1, 및 제2 상호연결된 트랜지스터들을 포함하는 것을 특징으로 하는 게이트 어레이 구조.
  2. 제1 메모리 비트; 제2 메모리 비트; 및 상기 메모리 비트 둘다에 결합된 공유된 기록 포트를 포함하는 것을 특징으로 하는 게이트 어레이의 베이스 사이트들을 차지하는 메모리 셀.
  3. 제1 메모리 비트; 제2 메모리 비트; 및 상기 메모리 비트 둘다에 결합된 공유된 판독 포트를 포함하는 것을 특징으로 하는 게이트 어레이의 인접한 베이스 사이트들을 차지하는 메모리 셀.
  4. 제3항에 있어서, 상기 메모리 비트 둘다에 결합된 공유된 기록 포트를 포함하는 것을 특징으로 하는 게이트 어레이의 인접한 베이스 사이트들을 차지하는 메모리 셀.
  5. 제3항에 있어서, 상기 비트와 상기 공유된 판독 포트사이에 연결된 멀티플렉서, 및 상기 비트들 중 어느 하나를 상기 공유된 판독 포트에 선택적으로 연결할 수 있도록 상기 멀티플렉서에 연결된 한쌍의 인에이블 선을 포함하는 것을 특징으로 하는 게이트 어레이의 인접한 베이스 사이트들을 차지하는 메모리 셀.
  6. 제5항에 있어서, 상기 인에이블 선이 게이트 어레이내에서 수평하게 연장하는 것을 특징으로 하는 게이트 어레이의 인접한 베이스 사이트들을 차지하는 메모리 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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