KR100564551B1 - 다중 입출력을 갖는 반도체 메모리 장치 - Google Patents

Abstract

다중 입출력을 갖는 반도체 메모리 장치가 제공된다. 다중 입출력을 갖는 반도체 메모리 장치는, m개의 메모리 셀 그룹 및 n×m개의(n과 m은 2이상의 정수) 입출력단을 구비한 반도체 메모리 장치에 있어서, m개 그룹의 어드레스에 의한 디코딩 신호에 따라 각 메모리 셀 그룹의 제i번째(i는 1 이상 n 이하인 정수) 입출력데이터를 각각 인접한 m개의 입출력단에 출력하는 제1 멀티플렉서들을 포함하여, 버싱 영역을 대폭적으로 줄임으로써 칩사이즈를 줄일 수 있는 이점이 있다.

DRAM, 그래픽메모리, SRAM, 다중, 입출력

Description

다중 입출력을 갖는 반도체 메모리 장치{Semiconductor memory device having multiple input/output}

도 1은 종래의 다이내믹 랜덤 액세스 메모리를 이용한 그래픽 메모리의 구조를 도시한 도면이다.

도 2는 종래의 컬럼 디코더와 입출력 데이터 멀티플렉서를 도시한 도면이다.

도 3은 본 발명의 실시예에 의한 다중 입출력을 갖는 반도체 메모리 장치의 구조를 도시한 도면이다.

도 4는 도 3에 도시된 컬럼 디코더와 입출력 데이터 멀티플렉서를 도시한 도면이다.

도 5는 본 발명의 실시예에 의한 다중 입출력을 갖는 반도체 메모리 장치의 DRAM 셀과 입출력 데이터 멀티플렉서의 상세회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다중 입출력을 구비한 반도체 메모리 장치에 관한 것이다.

그래픽 메모리 시장은 고성능을 위해 기가(Giga) 바이트/초의 높은 대역폭을 필요로 한다. 상기와 같은 높은 대역폭을 갖는 그래픽 메모리를 구현하기 위해서는 프레임 버퍼의 최대 주파수와 입출력의 수가 증가되어야 하지만, 최대 주파수를 30% 이상 증가시키는 데 상당한 시간을 요구하게 되어서, 입출력 수를 증가시키는 방향으로 개발이 진행되고 있다. 입출력수를 증가시키기 위해서는 프레임 버퍼가 로직회로와 병합되어야 하며, 이를 위해서 프레임 버퍼로 사용되는 다이내믹 랜덤 액세스 메모리(dynamic random access memory, 이하 DRAM이라 함)와 로직회로를 병합하는 기술들이 개발되고 있다.

또한, 그래픽 시스템을 구현하는 방법으로 타일 형태의 그래픽 처리 방법이 점차 상용화되고 있는데, 이를 위해서는 다중 입출력을 소정수의 블록으로 나누어 서 서로 다른 어드레스로 제어할 수 있는 기술이 필요하다.

상기와 같은 높은 대역폭을 구현하기 위해서 종래의 그래픽 메모리는, 도 1과 같이 a, b 두 그룹의 어드레스에 의해 각각 독립적으로 제어되는 DRAM 셀들(10, 12)과, 각 DRAM 셀(10, 12)에서 입출력되는

개의 입출력을 각각 n개의 입출력을 갖는 스태틱 랜덤 액세스 메모리(16, 17, static random access memory, 이하 SRAM이라 함)에 전달하기 위한 입출력 데이터 제1 멀티플렉서들(13, 14)과, 로우 디코더(11)와, 컬럼 디코더(15) 및 제어회로(18)를 구비하며, 또한, a, b 두 그룹의 어드레스에 의해 입출력이 가능한 입출력 데이터(DIOa<1>, DIOb<1>, ..., DIOa<n>, DIOb<n>)를 멀티플렉싱하는 제2 멀티플렉서들(19.1, ..., 19.n)을 구비한다.

SRAM(16, 17)을 사용하는 이유는 하나의 타일을 프레임 버퍼인 DRAM 셀(10, 12)로부터 독출하여 그래픽 연산을 수행한 후 프레임 버퍼인 DRAM 셀(10, 12)에 라 이트 할 수 있도록 하기 위한 임시 메모리로서 사용하기 위해서이다.

한편, 도 2는 도 1의 컬럼 디코더(15)와 입출력 데이터 제1 멀티플렉서들(13, 14)을 좀 더 상세하게 도시한 도면으로서, a 디코더(21)는 a 어드레스 그룹에 의한 디코딩 신호를 발생시켜 입출력 데이터 멀티플렉서(13)를 제어하기 위한 것이고, b 디코더(22)는 b 어드레스 그룹에 의한 디코딩 신호를 발생시켜 입출력 데이터 멀티플렉서(14)를 제어하기 위한 것이다.

그러나, 상기와 같은 종래의 DRAM을 이용한 그래픽 메모리에서는 도 1에 도시된 바와 같이 a, b 두 그룹의 어드레스에 의해 입출력 데이터(DIO)의 위치가 칩 전체에 분포되어있기 때문에 전체 입출력 데이터(DIOa<1>, ..., DIOa<n>, DIOb<1>, ..., DIOb<n>)를 멀티플렉싱하기 위해 큰 버싱(bussing) 영역이 필요하게 되는 문제점이 있다. 도 1에서 참조부호 20이 버싱 영역이며, 종래의 반도체 메모리 장치를 사용하는 그래픽 메모리에서는 입출력의 수가 증가함에 따라 버싱 영역이 증가하기 때문에, 칩 사이즈가 대폭적으로 증가하는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 그래픽 메모리의 전체 사이즈를 줄일 수 있는 다중 입출력을 갖는 반도체 메모리 장치를 제공하는 것이다.

상기 과제를 이루기 위하여 본 발명에 의한 다중 입출력을 갖는 반도체 메모리 장치는, m개의 메모리 셀 그룹 및 n×m개의(n과 m은 2이상의 정수) 입출력단을 구비한 반도체 메모리 장치에 있어서, m개 그룹의 어드레스에 의한 디코딩 신호에 따라 상기 각 메모리 셀 그룹의 제i번째(i는 1 이상 n 이하인 정수) 입출력데이터를 각각 인접한 m개의 입출력단에 출력하는 제1 멀티플렉서들(DIO MUX)을 포함한다.

상기 각 메모리 셀은 DRAM 셀을 구비하며, 상기 제1 멀티플렉서들은 상기 각 메모리 셀 및 각 센스증폭기와 연결된 비트라인과 각 입출력라인 사이에 구비된 전송 트랜지스터들을 구비하며, 상기 각 전송 트랜지스터의 게이트에 상기 디코딩 신호가 인가되어 상기 전송 트랜지스터가 게이팅됨으로써 상기 입출력데이터의 멀티플렉싱이 수행되는 것이 바람직하다.

또한, 상기 인접한 m개의 각 입출력단의 입출력데이터를 멀티플렉싱하여 최종적으로 n개의 입출력단에 출력하는 제2 멀티플렉서들(SIO MUX)을 더 구비하는 것이 바람직하다.

이하 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 다중 입출력을 갖는 반도체 메모리 장치에 대해 상세히 설명하기로 한다.

본 발명은 도 1에 도시된 종래의 반도체 메모리 장치에서의 버싱 영역(20)을 최소화하기 위하여 도 3과 같이 멀티플렉싱해야 할 입출력 데이터(DIOa<1>, DIOb<1>, ..., DIOa<n>, DIOb<n>)를 인접한 입출력단에서 출력되도록 함으로써 종래의 반도체 메모리 장치의 버싱 영역을 줄인다.

도 3에 도시된 본 발명의 실시예에 의한 다중 입출력을 갖는 반도체 메모리 장치는, a, b 두 그룹의 어드레스에 의해 제어되는 DRAM 셀들(30, 32)과, 각 DRAM 셀들(30, 32)에서 입출력되는

개의 입출력을 각각 n개의 입출력을 갖는 SRAM들(36, 37)에 전달하기 위한 데이터 입출력 제1 멀티플렉서들(33, 34)과, 로우 디코더(31)와, 컬럼 디코더(35) 및 제어회로(38)를 구비하며, 또한, a, b 두 그룹의 어드레스에 의해 입출력되는 입출력 데이터를 멀티플렉싱하는 제2 멀티플렉서들(39.1, ..., 39.n)을 구비한다.

입출력 데이터를 인접한 입출력단에 출력하기 위해서는 각 DRAM 셀들(30, 32)에서 a, b 어드레스 그룹에 의한 입출력 데이터가 모두 입출력 가능해야 한다. 또한, 컬럼 디코더(35)에서도 도 4와 같이 각각

/n개의 a, b 어드레스 그룹의 디코딩라인을 양쪽 입출력 데이터 제1 멀티플렉서들(33, 34)에 연결하여 상기 a, b 어드레스 그룹의 디코딩신호에 따라 양쪽 입출력 데이터 제1 멀티플렉서들(33, 34)의 멀티플렉싱 동작을 제어한다. 따라서, 좌측의 입출력데이터 멀티플렉서(33)에서는 각각 n/2개의 a, b 어드레스 그룹에 의한 입출력 데이터들(DIOa<1>, DIOb<1>, ..., DIOa<n/2>, DIOb<n/2>)이 출력되고, 우측의 입출력데이터 멀티플렉서(34)에서는 a, b 어드레스 그룹에 의한 나머지 n/2개씩의 입출력 데이터들(DIOa<n/2+1>, DIOb<n/2+1>, ..., DIOa<n>, DIOb<n>)이 출력되어, 인접한 입출력단을 통해 입출력 데이터가 출력된다.

도 5는 본 발명의 실시예에 의한 다중 입출력을 갖는 반도체 메모리 장치의 DRAM 셀과 입출력 데이터 제1 멀티플렉서들(DIO MUX)의 상세회로도이다. 도 5에 도시된 바와 같이 DRAM은 하나의 트랜지스터와 하나의 커패시터가 하나의 셀(54)을 구성하며, 도 5는 폴디드 비트 라인(folded bit line) 방법에 의한 DRAM을 도시한 것이다. 즉, 도 5에 도시된 반도체 메모리 장치에서는, 비트라인(BL1), 비트라인바(BLB1)의 전압을 NMOS 센스증폭기(57, 58)와 PMOS센스증폭기(59, 60)로 증폭하여 입출력라인(IOa<1>, IOBa<1>)에 전달하며, 입출력라인(IO1, IOB1)의 신호를 입출력 센스증폭기(52.a1)가 증폭하여 입출력데이터(DIOa<1>)를 출력한다. 데이터의 라이트는 라이트 드라이버(미도시)에서 입출력라인에 데이터를 전달한 후 비트라인 및 비트라인바를 통해 셀에 저장시킨다.

한편, 도 5에서 참조부호 50은 다수의 전송 트랜지스터들을 구비한 입출력 데이터 제1 멀티플렉서들(DIO MUX)이며, 각 트랜지스터는 게이트에 연결된 디코딩라인들의 디코딩신호에 따라 게이팅됨으로서 멀티플렉싱 동작이 수행된다. 도 5에서 참조부호 62a는 a 그룹의 기수번째의 메모리 셀 및 센스증폭기를 나타내고, 62b는 b 그룹에 의한 우수번째 메모리 셀 및 센스증폭기를 나타내며, 참조부호 52는 다수의 입출력 센스증폭기들(52.a1, 52.b1, ..., 52.an, 52.bn)을 구비한 입출력 센스증폭부를 나타낸다.

도 5에 도시된 바와 같이

/n개의 비트라인 쌍이

/n개의 디코딩라인에 의해 제어되고, 본 실시예와 같이 a, b 두 어드레스 그룹에 따라 입출력 데이터를 제어하는 경우, 기수번째의 비트라인 쌍의 데이터를 기수번째의 디코딩라인의 디코딩신호에 따라 입출력제어하고, 우수번째의 비트라인 쌍의 데이터를 우수번째의 디코딩라인의 디코딩신호에 따라 입출력제어함으로써, a, b 그룹의 소정번째 입출력 데이터를 인접한 입출력단을 통해 출력할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 발명의 실 시예에서는 a, b 두 그룹의 어드레스에 의해 입출력되는 반도체 메모리 장치에 대해서 설명하였지만, 본 발명은 이에 한정되지 않고 3개 그룹 이상의 어드레스에 의해 입출력되는 반도체 메모리 장치에도 적용될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 의한 다중 입출력을 갖는 반도체 메모리 장치는, 종래 반도체 메모리 장치에서의 버싱 영역을 대폭적으로 줄일 수 있으며 입출력의 수가 커질수록 버싱 영역을 더욱더 줄일 수 있다. 즉, 16M의 256 입출력의 경우 종래 기술대비 칩사이즈 증가를 50% 수준으로 줄일 수 있고, 512 입출력의 경우에는 종래 기술대비 칩사이즈 증가를 25% 수준으로 줄일 수 있는 이점이 있다.

Claims (3)

1. m개의(m은 2 이상 정수) 메모리 셀 그룹;

   n×m개의(n은 2 이상 정수) 입출력단; 및

   제1 멀티플렉서들(DIO MUX)을 구비하며,

   상기 제1 멀티플렉서들은 m개 그룹의 어드레스에 의한 디코딩 신호에 따라 상기 각 메모리 셀 그룹의 제i번째(i는 1 이상 n 이하인 정수) 입출력데이터를 각각 인접한 m개의 입출력단( 상기 n×m개의 입출력단의 일부)에 출력하는 것을 특징으로 하는 다중 입출력을 갖는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 각 메모리 셀은 DRAM 셀을 구비하며,

   상기 제1 멀티플렉서들은 상기 각 메모리 셀 및 각 센스증폭기와 연결된 비트라인과 각 입출력라인 사이에 구비된 전송 트랜지스터들을 구비하며, 상기 각 전송 트랜지스터의 게이트에 상기 디코딩 신호가 인가되어 상기 전송 트랜지스터가 게이팅됨으로써 상기 입출력데이터의 멀티플렉싱이 수행되는 것을 특징으로 하는 다중 입출력을 갖는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 인접한 m개의 각 입출력단(상기 n×m개의 입출력단의 일부)의 입출력데이터를 멀티플렉싱하여 최종적으로 n개의 입출력단에 출력하는 제2 멀티플렉서들 (SIO MUX)을 더 구비하는 것을 특징으로 하는 다중 입출력을 갖는 반도체 메모리 장치.

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