JPH09120679A - ２ポートタイプの高密度メモリセル - Google Patents
２ポートタイプの高密度メモリセルInfo
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- JPH09120679A JPH09120679A JP8198063A JP19806396A JPH09120679A JP H09120679 A JPH09120679 A JP H09120679A JP 8198063 A JP8198063 A JP 8198063A JP 19806396 A JP19806396 A JP 19806396A JP H09120679 A JPH09120679 A JP H09120679A
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-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ビット対ベースサイト比に関するビット密度
を高めること。 【解決手段】 ゲートアレイ構造は、２ビットメモリセ
ルを形成するように相互接続された複数のトランジスタ
（２１〜４７）を含む。ゲートアレイ構造のうちの隣接
するベースサイト（５１，５３）には、複数のトランジ
スタのうちの相互接続された第１および第２トランジス
タが設けられている。
を高めること。 【解決手段】 ゲートアレイ構造は、２ビットメモリセ
ルを形成するように相互接続された複数のトランジスタ
（２１〜４７）を含む。ゲートアレイ構造のうちの隣接
するベースサイト（５１，５３）には、複数のトランジ
スタのうちの相互接続された第１および第２トランジス
タが設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはメモリセ
ル構造に関し、より詳細には２ポートタイプの高密度メ
モリセルに関する。
ル構造に関し、より詳細には２ポートタイプの高密度メ
モリセルに関する。
【０００２】
【従来技術】図１は、従来の２ポートタイプのメモリセ
ルの一例を示す。この図１の例は、これまでテキサスイ
ンスツルメンツ社から販売されていたＴＧＣ３０００ゲ
ートアレイ製品として入手できたものである。図１のメ
モリセルは１つの２ポートタイプのＳＲＡＭビットを提
供しており、このビットを実現するにはＴＧＣ３０００
ゲートアレイ構成部品として２つのゲートアレイベース
サイトが必要である。ここには図１における種々のトラ
ンジスタのミクロン単位のゲート幅が示されている。こ
こに開示されたトランジスタのいずれも、説明の都合
上、ゲート長が０. ６ミクロンであると仮定している。
ルの一例を示す。この図１の例は、これまでテキサスイ
ンスツルメンツ社から販売されていたＴＧＣ３０００ゲ
ートアレイ製品として入手できたものである。図１のメ
モリセルは１つの２ポートタイプのＳＲＡＭビットを提
供しており、このビットを実現するにはＴＧＣ３０００
ゲートアレイ構成部品として２つのゲートアレイベース
サイトが必要である。ここには図１における種々のトラ
ンジスタのミクロン単位のゲート幅が示されている。こ
こに開示されたトランジスタのいずれも、説明の都合
上、ゲート長が０. ６ミクロンであると仮定している。
【０００３】
【発明が解決しようとする課題】図１の単一の２ポート
タイプのメモリビットは、ＴＧＣ３０００ゲートアレイ
製品内の２つの隣接するゲートアレイベースサイトから
のトランジスタを用いて製造される。従って、２ポート
タイプのメモリの各ビットに対して２つのゲートアレイ
ベースサイトが必要である。
タイプのメモリビットは、ＴＧＣ３０００ゲートアレイ
製品内の２つの隣接するゲートアレイベースサイトから
のトランジスタを用いて製造される。従って、２ポート
タイプのメモリの各ビットに対して２つのゲートアレイ
ベースサイトが必要である。
【０００４】よって、図１のメモリセル構造よりもビッ
ト対ベースサイトの比に関してビット密度がより高い２
ポートタイプのメモリセル構造を提供することが望まし
い。
ト対ベースサイトの比に関してビット密度がより高い２
ポートタイプのメモリセル構造を提供することが望まし
い。
【０００５】
【課題を解決するための手段】本発明は、図１の従来の
セルよりもビット対ベースサイト比が大きい２ポートタ
イプのメモリセル構造を提供するものである。
セルよりもビット対ベースサイト比が大きい２ポートタ
イプのメモリセル構造を提供するものである。
【０００６】
【発明の実施の態様】図２は、ＴＧＣ３０００ゲートア
レイ製品における２つの隣接するゲートアレイベースサ
イトのトランジスタを使用して、本発明により具現化さ
れた一対の２ポートタイプのＳＲＡＭビットを示す。こ
こには、図２のトランジスタのミクロン単位のゲート幅
が示されている。図２にはインバータが略図として示さ
れているが、この回路のｎチャンネルおよびｐチャンネ
ルトランジスタのゲート幅はそれぞれ“ＷＮ”および
“ＷＰ”として表示されている。図１と図２を比較する
と、図１のトランジスタのすべてが、４つの追加された
ｎチャンネルトランジスタと共に、図２の構造内で使用
されていることが判る。４つの追加されたｎチャンネル
トランジスタのうちの２つは３. ９ミクロンのゲート幅
を有し、他の２つは４. ６ミクロンゲート幅を有する。
図２に示された１８個のトランジスタは、ＴＧＣ３００
０ゲートアレイ製品の２つの隣接するゲートアレイベー
スサイトにおいて利用可能な各トランジスタを示す。隣
接するベースサイトのうちの１つは、９ミクロンのゲー
ト幅の２つのｎチャンネルトランジスタと、９ミクロン
のゲート幅の２つのｐチャンネルトランジスタと、３.
９ミクロンのゲート幅を有する２つのｎチャンネルトラ
ンジスタと、２．４ミクロンのゲート幅を有する２つの
ｐチャンネルトランジスタとを備え、２. ４ミクロンの
ｐチャンネルトランジスタのドレインは共に接続されて
いる。隣接するベースサイトの他方は、４. ６ミクロン
のゲート幅を有する４つのｐチャンネルトランジスタ
と、４. ６ミクロンのゲート幅を有する４つのｎチャン
ネルトランジスタと、３. ９ミクロンのゲート幅を有す
る２つのｎチャンネルトランジスタとを含む。上記隣接
するベースサイトは、図３では符号５１および符号５３
で示されている。
レイ製品における２つの隣接するゲートアレイベースサ
イトのトランジスタを使用して、本発明により具現化さ
れた一対の２ポートタイプのＳＲＡＭビットを示す。こ
こには、図２のトランジスタのミクロン単位のゲート幅
が示されている。図２にはインバータが略図として示さ
れているが、この回路のｎチャンネルおよびｐチャンネ
ルトランジスタのゲート幅はそれぞれ“ＷＮ”および
“ＷＰ”として表示されている。図１と図２を比較する
と、図１のトランジスタのすべてが、４つの追加された
ｎチャンネルトランジスタと共に、図２の構造内で使用
されていることが判る。４つの追加されたｎチャンネル
トランジスタのうちの２つは３. ９ミクロンのゲート幅
を有し、他の２つは４. ６ミクロンゲート幅を有する。
図２に示された１８個のトランジスタは、ＴＧＣ３００
０ゲートアレイ製品の２つの隣接するゲートアレイベー
スサイトにおいて利用可能な各トランジスタを示す。隣
接するベースサイトのうちの１つは、９ミクロンのゲー
ト幅の２つのｎチャンネルトランジスタと、９ミクロン
のゲート幅の２つのｐチャンネルトランジスタと、３.
９ミクロンのゲート幅を有する２つのｎチャンネルトラ
ンジスタと、２．４ミクロンのゲート幅を有する２つの
ｐチャンネルトランジスタとを備え、２. ４ミクロンの
ｐチャンネルトランジスタのドレインは共に接続されて
いる。隣接するベースサイトの他方は、４. ６ミクロン
のゲート幅を有する４つのｐチャンネルトランジスタ
と、４. ６ミクロンのゲート幅を有する４つのｎチャン
ネルトランジスタと、３. ９ミクロンのゲート幅を有す
る２つのｎチャンネルトランジスタとを含む。上記隣接
するベースサイトは、図３では符号５１および符号５３
で示されている。
【０００７】図２において、行Ａの書き込みワードライ
ンはビットＡへのデータの書き込みを制御する。行Ａの
書き込みワードラインがアクティブハイとなると、書き
込みビットライントルー（真）上のデータは書き込みパ
スゲート２１を介してインバータ２３の入力へスイッチ
され、書き込みビットラインコンプリメント上のデータ
はパスゲート２５を介してインバータ２７の入力へスイ
ッチされる。行Ｂの書き込みワードラインがアクティブ
ハイとなると、書き込みビットライントルー（真）およ
び書き込みビットラインコンプリメント上のデータは、
パスゲート３１，３５を介してビットＢのインバータ３
３，３７に同じように印加される。従って、書き込みビ
ットライントルー（真）および書き込みビットラインコ
ンプリメントはビットＡとビットＢとによって共用され
る。
ンはビットＡへのデータの書き込みを制御する。行Ａの
書き込みワードラインがアクティブハイとなると、書き
込みビットライントルー（真）上のデータは書き込みパ
スゲート２１を介してインバータ２３の入力へスイッチ
され、書き込みビットラインコンプリメント上のデータ
はパスゲート２５を介してインバータ２７の入力へスイ
ッチされる。行Ｂの書き込みワードラインがアクティブ
ハイとなると、書き込みビットライントルー（真）およ
び書き込みビットラインコンプリメント上のデータは、
パスゲート３１，３５を介してビットＢのインバータ３
３，３７に同じように印加される。従って、書き込みビ
ットライントルー（真）および書き込みビットラインコ
ンプリメントはビットＡとビットＢとによって共用され
る。
【０００８】上記ドレイン同士が接続された２. ４ミク
ロンのｐチャンネルトランジスタは、図２における読み
出しパスゲート４１，４３として働く。これらパスゲー
トの接続されたドレインは、ビットＡおよびビットＢの
双方によって共用される読み出しビットラインに接続さ
れている。行Ａの読み出しワードラインがアクティブロ
ーとなると、インバータ４５の出力がパスゲート４１を
介して共用読み出しビットラインをドライブする。同様
に、行Ｂの読み出しワードラインがアクティブローとな
ると、インバータ４７の出力がパスゲート４３を介して
共用読み出しビットラインをドライブする。
ロンのｐチャンネルトランジスタは、図２における読み
出しパスゲート４１，４３として働く。これらパスゲー
トの接続されたドレインは、ビットＡおよびビットＢの
双方によって共用される読み出しビットラインに接続さ
れている。行Ａの読み出しワードラインがアクティブロ
ーとなると、インバータ４５の出力がパスゲート４１を
介して共用読み出しビットラインをドライブする。同様
に、行Ｂの読み出しワードラインがアクティブローとな
ると、インバータ４７の出力がパスゲート４３を介して
共用読み出しビットラインをドライブする。
【０００９】隣接するゲートアレイベースサイトにおけ
るトランジスタの利用度が制限されているので、ドレイ
ン同士が接続された２. ４ミクロンのｐチャンネルトラ
ンジスタは、共用読み出しビットラインをドライブする
ための読み出しパスゲート４１，４３として使用されて
いる。ＴＧＣ３０００のようなゲートアレイ製品では、
垂直方向のルーチングが一般にかなり混雑状態（conges
ted ）となる。図２の共用読み出しビットラインおよび
共用書き込みビットライン（トルー（真）およびコンプ
リメント）は、図１の単一ビットセルで使用されていた
同じ３つの垂直制御パス〔すなわちｂｔｒ（読み出しビ
ットライン）とｂｔｗ（書き込みビットライントルー
（真））とｂｃｗ（書き込みビットラインコンプリメン
ト）〕を有利に活用する２ビットのメモリを設けること
を可能にしている。従って、図２の２ビットメモリセル
は、双方の構造が２ゲートアレイサイト幅であり、かつ
１つの垂直読み出しビットラインおよび一対の垂直書き
込みビットラインを有するという点で、図１の単一ビッ
トメモリセルに垂直方向的には類似している。このこと
により、従来の図１に関連した読み出しおよび書き込み
コラム多重化回路を図２の構造と共に再利用可能になっ
ており、このことにより、図２の２ビットメモリセル構
造を有するメモリアレイを製造するのに必要なレイアウ
ト作業が、少なくとも５０％低減できる。
るトランジスタの利用度が制限されているので、ドレイ
ン同士が接続された２. ４ミクロンのｐチャンネルトラ
ンジスタは、共用読み出しビットラインをドライブする
ための読み出しパスゲート４１，４３として使用されて
いる。ＴＧＣ３０００のようなゲートアレイ製品では、
垂直方向のルーチングが一般にかなり混雑状態（conges
ted ）となる。図２の共用読み出しビットラインおよび
共用書き込みビットライン（トルー（真）およびコンプ
リメント）は、図１の単一ビットセルで使用されていた
同じ３つの垂直制御パス〔すなわちｂｔｒ（読み出しビ
ットライン）とｂｔｗ（書き込みビットライントルー
（真））とｂｃｗ（書き込みビットラインコンプリメン
ト）〕を有利に活用する２ビットのメモリを設けること
を可能にしている。従って、図２の２ビットメモリセル
は、双方の構造が２ゲートアレイサイト幅であり、かつ
１つの垂直読み出しビットラインおよび一対の垂直書き
込みビットラインを有するという点で、図１の単一ビッ
トメモリセルに垂直方向的には類似している。このこと
により、従来の図１に関連した読み出しおよび書き込み
コラム多重化回路を図２の構造と共に再利用可能になっ
ており、このことにより、図２の２ビットメモリセル構
造を有するメモリアレイを製造するのに必要なレイアウ
ト作業が、少なくとも５０％低減できる。
【００１０】ＴＧＣ３０００のような製品では、垂直方
向のルーチングよりも水平方向のルーチングのほうが一
般にあまり混雑状態となりにくいので、ビットＡまたは
ビットＢのいずれが共用読み出しビットラインを制御す
るのかを選択するのに、水平方向に行Ａの読み出しワー
ドラインおよび行Ｂの読み出しワードラインが有利に設
けられている。パスゲート４１，４３と組み合わされた
行Ａおよび行Ｂの読み出しワードラインは、有効に行イ
ネーブルな制御されたビルトイン２：１マルチプレクサ
となる。図２のセルは図１のセルよりも１つ多い水平制
御ラインしか含んでいないことが理解できよう。
向のルーチングよりも水平方向のルーチングのほうが一
般にあまり混雑状態となりにくいので、ビットＡまたは
ビットＢのいずれが共用読み出しビットラインを制御す
るのかを選択するのに、水平方向に行Ａの読み出しワー
ドラインおよび行Ｂの読み出しワードラインが有利に設
けられている。パスゲート４１，４３と組み合わされた
行Ａおよび行Ｂの読み出しワードラインは、有効に行イ
ネーブルな制御されたビルトイン２：１マルチプレクサ
となる。図２のセルは図１のセルよりも１つ多い水平制
御ラインしか含んでいないことが理解できよう。
【００１１】ビットＡ，Ｂのそれぞれのクロス結合され
たインバータのペア２３，２７および３３，３７は、均
一に作動しかつ特性化を容易にできるようバランスがと
られている。書き込み動作に影響しないように、読み出
しはインバータ４５，４７によってバッファされてい
る。
たインバータのペア２３，２７および３３，３７は、均
一に作動しかつ特性化を容易にできるようバランスがと
られている。書き込み動作に影響しないように、読み出
しはインバータ４５，４７によってバッファされてい
る。
【００１２】図２のメモリ構造例は、図１の単一ビット
メモリセルと同一の２つの隣接するゲートアレイベース
サイトを利用する２ビットの２ポートタイプのメモリを
提供するものである。従って、図２のメモリ構造は図１
の従来の構造よりもビット密度を２倍にしている。
メモリセルと同一の２つの隣接するゲートアレイベース
サイトを利用する２ビットの２ポートタイプのメモリを
提供するものである。従って、図２のメモリ構造は図１
の従来の構造よりもビット密度を２倍にしている。
【００１３】以上で、本発明の実施態様について説明し
たが、この説明は種々の態様で実施できる本発明の範囲
を限定するものではない。
たが、この説明は種々の態様で実施できる本発明の範囲
を限定するものではない。
【００１４】以上の説明に関して更に以下の項を開示す
る。 （１）２ビットメモリセルを形成するように相互接続さ
れた複数のトランジスタと、ゲートアレイ構造体の隣接
するベースサイトにそれぞれ設けられた前記複数のトラ
ンジスタのうちの相互接続された第１および第２トラン
ジスタとを備えたゲートアレイ構造体。
る。 （１）２ビットメモリセルを形成するように相互接続さ
れた複数のトランジスタと、ゲートアレイ構造体の隣接
するベースサイトにそれぞれ設けられた前記複数のトラ
ンジスタのうちの相互接続された第１および第２トラン
ジスタとを備えたゲートアレイ構造体。
【００１５】（２）第１メモリビットと、第２メモリビ
ットと、前記メモリビットの双方に結合された共用書き
込みポートとを備えた、ゲートアレイのうちの隣接する
ベースサイトを占有するメモリセル。
ットと、前記メモリビットの双方に結合された共用書き
込みポートとを備えた、ゲートアレイのうちの隣接する
ベースサイトを占有するメモリセル。
【００１６】（３）第１メモリビットと、第２メモリビ
ットと、前記メモリビットの双方に結合された共用読み
出しポートとを備えた、ゲートアレイのうちの隣接する
ベースサイトを占有するメモリセル。 （４）前記メモリビットの双方に結合された共用書き込
みポートを含む、前項３記載のメモリセル。 （５）前記ビットと前記共用読み出しポートとの間に結
合されたマルチプレクサと、前記ビットのいずれかを前
記共用読み出しポートに選択的に結合するよう、前記マ
ルチプレクサに結合された一対のイネーブルラインとを
含む、前項３記載のメモリセル。 （６）前記イネーブルラインがゲートアレイ内で水平に
延びる、前項５記載のメモリセル。
ットと、前記メモリビットの双方に結合された共用読み
出しポートとを備えた、ゲートアレイのうちの隣接する
ベースサイトを占有するメモリセル。 （４）前記メモリビットの双方に結合された共用書き込
みポートを含む、前項３記載のメモリセル。 （５）前記ビットと前記共用読み出しポートとの間に結
合されたマルチプレクサと、前記ビットのいずれかを前
記共用読み出しポートに選択的に結合するよう、前記マ
ルチプレクサに結合された一対のイネーブルラインとを
含む、前項３記載のメモリセル。 （６）前記イネーブルラインがゲートアレイ内で水平に
延びる、前項５記載のメモリセル。
【００１７】（７）ゲートアレイ構造は、２ビットメモ
リセルを形成するように相互接続された複数のトランジ
スタ２１〜４７を含む。ゲートアレイ構造のうちの隣接
するベースサイト５１，５３には、複数のトランジスタ
のうちの相互接続された第１および第２トランジスタが
設けられている。
リセルを形成するように相互接続された複数のトランジ
スタ２１〜４７を含む。ゲートアレイ構造のうちの隣接
するベースサイト５１，５３には、複数のトランジスタ
のうちの相互接続された第１および第２トランジスタが
設けられている。
【図１】２つの隣接するゲートアレイベースサイトから
トランジスタにより従来どおり構成される単一の２ポー
トタイプのメモリビットを示す図。
トランジスタにより従来どおり構成される単一の２ポー
トタイプのメモリビットを示す図。
【図２】２つの隣接するゲートアレイベースサイトから
トランジスタを使って本発明により構成される一対のイ
ンポートタイプのメモリビットを示す図。
トランジスタを使って本発明により構成される一対のイ
ンポートタイプのメモリビットを示す図。
【図３】図１および２で使用される２つの隣接するゲー
トアレイベースサイトを略図で示す図。
トアレイベースサイトを略図で示す図。
２１，３１ 書き込みパスゲート ２３，２７，３３，３７，４５，４７ インバータ ２５，３５ パスゲート ４１，４３ 読み出しパスゲート ５１，５３ ベースサイト
Claims (1)
- 【請求項１】 ２ビットメモリセルを形成するように相
互接続された複数のトランジスタと、 ゲートアレイ構造体の隣接するベースサイトにそれぞれ
設けられた前記複数のトランジスタのうちの相互接続さ
れた第１および第２トランジスタとを備えたゲートアレ
イ構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US001594 | 1987-01-08 | ||
| US159495P | 1995-07-27 | 1995-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120679A true JPH09120679A (ja) | 1997-05-06 |
Family
ID=21696870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8198063A Pending JPH09120679A (ja) | 1995-07-27 | 1996-07-26 | ２ポートタイプの高密度メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0756284B1 (ja) |
| JP (1) | JPH09120679A (ja) |
| KR (1) | KR100431478B1 (ja) |
| DE (1) | DE69620688T2 (ja) |
| TW (1) | TW304265B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541333A (ja) * | 2005-05-19 | 2008-11-20 | フリースケール セミコンダクター インコーポレイテッド | 記憶回路及びその方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377856A (en) * | 1980-08-15 | 1983-03-22 | Burroughs Corporation | Static semiconductor memory with reduced components and interconnections |
| US4613958A (en) * | 1984-06-28 | 1986-09-23 | International Business Machines Corporation | Gate array chip |
| JP2837682B2 (ja) * | 1989-01-13 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
| DE68922738T2 (de) * | 1989-12-23 | 1996-01-25 | Ibm | Hochintegrierter Halbleiterspeicher mit Mehrfachzugang. |
| EP0473819A1 (en) * | 1990-09-05 | 1992-03-11 | International Business Machines Corporation | Multiport memory cell |
| US5289432A (en) * | 1991-04-24 | 1994-02-22 | International Business Machines Corporation | Dual-port static random access memory cell |
-
1996
- 1996-07-25 KR KR1019960030245A patent/KR100431478B1/ko not_active IP Right Cessation
- 1996-07-26 JP JP8198063A patent/JPH09120679A/ja active Pending
- 1996-07-29 EP EP96305546A patent/EP0756284B1/en not_active Expired - Lifetime
- 1996-07-29 DE DE69620688T patent/DE69620688T2/de not_active Expired - Lifetime
- 1996-10-04 TW TW085112122A patent/TW304265B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541333A (ja) * | 2005-05-19 | 2008-11-20 | フリースケール セミコンダクター インコーポレイテッド | 記憶回路及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980011461A (ko) | 1998-04-30 |
| DE69620688T2 (de) | 2002-08-14 |
| EP0756284A2 (en) | 1997-01-29 |
| TW304265B (ja) | 1997-05-01 |
| DE69620688D1 (de) | 2002-05-23 |
| KR100431478B1 (ko) | 2004-08-25 |
| EP0756284B1 (en) | 2002-04-17 |
| EP0756284A3 (en) | 1997-02-12 |
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Legal Events
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