KR970013071A - 반도체 장치용 최종 패시베이션 구조물 및 그 형성방법 - Google Patents

반도체 장치용 최종 패시베이션 구조물 및 그 형성방법 Download PDF

Info

Publication number
KR970013071A
KR970013071A KR1019960034832A KR19960034832A KR970013071A KR 970013071 A KR970013071 A KR 970013071A KR 1019960034832 A KR1019960034832 A KR 1019960034832A KR 19960034832 A KR19960034832 A KR 19960034832A KR 970013071 A KR970013071 A KR 970013071A
Authority
KR
South Korea
Prior art keywords
planarization
self
semiconductor device
planarization layer
layer
Prior art date
Application number
KR1019960034832A
Other languages
English (en)
Other versions
KR100327721B1 (ko
Inventor
가드너 라이안 제임스
미트왈스키 알렉산더
카츄아 오크무라
Original Assignee
제프리 엘. 포만
인터내셔널 비지네스 머신즈 코포레이션
로드리히 네테부쉬
지멘스 악티엔게젤샤프트
사또우 후미오
도시바 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제프리 엘. 포만, 인터내셔널 비지네스 머신즈 코포레이션, 로드리히 네테부쉬, 지멘스 악티엔게젤샤프트, 사또우 후미오, 도시바 가부시끼 가이샤 filed Critical 제프리 엘. 포만
Publication of KR970013071A publication Critical patent/KR970013071A/ko
Application granted granted Critical
Publication of KR100327721B1 publication Critical patent/KR100327721B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

반도체장치의 표면상에 형성된 도전선을 갖는 반도체장치용 최종 패시베이션 구조물로서, 표면과 도전선을 커버하는 평탄화 층과 이 평탄화 층을 커버하는 확산 배리어를 포함한다. 혹은, 평탄화 층이 도전선을 부분적으로 커버할 수도 있다.

Description

반도체 장치용 최종 패시베이션 구조물 및 그 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 이중 층 최종 패시베이션 구조물에 대한 부분도.

Claims (28)

  1. 반도체장치 표면상에 형성된 도전선을 갖는 반도체장치용 최종 패시베이션 구조물에 있어서, 상기 표면과 상기 도전선을 커버하는 평탄화 층 및, 상기 평탄화 층을 커버하는 확산 배리어를 포함하는 반도체장치용 최종 패시베이션 구조물.
  2. 제1항에 있어서, 상기 평탄화 층은 자기-평탄화(self-planarizing)인 구조물.
  3. 제2항에 있어서, 상기 자기-평탄화 층은 스핀-은 유리(spin-on glass)인 구조물.
  4. 제1항에 있어서, 상기 평탄화 층은 평탄화 프로세스에 의해 형성된 비-자기-평탄화(non-self-planarizing)인 구조물.
  5. 제4항에 있어서, 상기 비-자기-평탄화 층은 작은 유전 상수를 갖는 유전체 막인 구조물.
  6. 제5항에 있어서, 상기 비-자기-평탄화 층은 실리콘 다이옥사이드인 구조물.
  7. 제4항에 있어서, 상기 평탄화 프로세스는 스핀-온-프로세스인 구조물.
  8. 제4항에 있어서, 상기 평탄화 프로세스는 화학 증착(chemical vapor deposition)인 구조물.
  9. 제4항에 있어서, 상기 평탄화 프로세스는 플라즈마 증착(plasma vapor deposition)인 구조물.
  10. 제1항에 있어서, 상기 확산 배리어는 금속에 오염에 저항성을 가지는 구조물.
  11. 제10항에 있어서, 상기 확산 배리어는 SiNxHz이며, 여기서 x와 z은 영보다 큰 구조물.
  12. 반도체장치의 표면상에 형성된 도전선을 갖는 반도체 장치용 최종 패시베이션 구조물에 있어서, 상기 표면을 커버하여 상기 도전선이 평탄화 층으로부터 돌출된 평탄화 층 및, 상기 평탄화 층과 상기 도전선을 커버하는 확산 배리어를 포함하는 반도체장치용 최종 패시베이션 구조물.
  13. 제12항에 있어서, 상기 평탄화 층은 자기-평탄화인 구조물.
  14. 제13항에 있어서, 상기 자기-평탄화 층은 스핀-온-유리(spin-on glass)인 구조물.
  15. 제12항에 있어서, 상기 평탄화 층은 평탄화 프로세스에 의해 형성된 비-자기-평탄화(non-self-planarizing)인 구조물.
  16. 제15항에 있어서, 상기 비-자기-평탄화 층은 작은 유전 상수를 갖는 유전체 막인 구조물.
  17. 제16항에 있어서, 상기 비-자기-평탄화 층은 실리콘 다이옥사이드인 구조물.
  18. 제15항에 있어서, 상기 평탄화 프로세스는 스핀-온 프로세스인 구조물.
  19. 제15항에 있어서, 상기 평탄화 프로세스는 화학 증측(chemical vapor deposition)인 구조물.
  20. 제15항에 있어서, 상기 평탄화 프로세스는 플라즈마 증착(plasma vapor deposition)인 구조물.
  21. 12항에 있어서, 상기 확산 배리어는 금속에 의한 오염에 저항성를 가지는 구조물.
  22. 제21항에 있어서 상기 확산 배리어는 SiNxHz이며, 여기서 x와 z은 영보다 큰 구조물.
  23. 반도체장치의 표면상에 형성된 도전선을 갖는 반도체장치용 최종 패시베이션 구조물을 형성하는 방법에 있어서, 상기 표면과 상기 도전선을 커버하는 평탄화 층을 형성하는 단계 및, 상기 평탄화 층을 커버하는 확산배리어를 형성하는 단계를 포함하는 반도체장치용 최종 패시베이션 구조물을 형성하는 방법.
  24. 제23항에 있어서, 상기 평탄화 층은 자기-평탄화인 방법.
  25. 제23항에 있어서, 상기 평탄화 층은 평탄화 프로세스에 의해 형성된 비-자기-평탄화(non-self-planarizing)인 방법.
  26. 반도체장치의 표면상에 형성된 도전선을 갖는 반도체장치용 최종 패시베이션 구조물을 형성하는 방법에 있어서, 상기 표면을 커버하여 상기 도전선이 평탄화 층으로부터 돌출되도록 평탄화층을 형성하는 단계 및, 상기 평탄화 츠과 상기 도전선을 커버하는 확산 배리어를 형성하는 단계를 포함하는 반도체장치용 최종 패시베이션 구조물을 형성하는 방법.
  27. 제26항에 있어서, 상기 평탄화 층은 자기-평탄화인 방법.
  28. 제26항에 있어서, 상기 평탄화 층은 평탄화 프로세스에 의해 형성된 비-자기-평탄화(non-self-planarizing)인 방법.
KR1019960034832A 1995-08-23 1996-08-22 최종패시베이션구조물 KR100327721B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/518,209 1995-08-23
US08/518,209 US6376911B1 (en) 1995-08-23 1995-08-23 Planarized final passivation for semiconductor devices

Publications (2)

Publication Number Publication Date
KR970013071A true KR970013071A (ko) 1997-03-29
KR100327721B1 KR100327721B1 (ko) 2002-07-27

Family

ID=24063021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960034832A KR100327721B1 (ko) 1995-08-23 1996-08-22 최종패시베이션구조물

Country Status (5)

Country Link
US (1) US6376911B1 (ko)
EP (1) EP0759635A3 (ko)
JP (1) JPH09120963A (ko)
KR (1) KR100327721B1 (ko)
TW (1) TW568350U (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182006B1 (ko) * 1995-11-10 1999-04-15 김광호 반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법
JP3305211B2 (ja) 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
EP0887847A1 (en) * 1997-04-15 1998-12-30 STMicroelectronics S.r.l. Process of final passivation of integrated circuit devices
US6271141B2 (en) * 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6358862B1 (en) * 1999-09-02 2002-03-19 Micron Technology, Inc Passivation integrity improvements
DE10059935A1 (de) * 2000-11-28 2002-06-06 Infineon Technologies Ag Dicht gepackte Halbleiterstruktur und Verfahren zum Herstellen einer solchen
KR100503527B1 (ko) * 2003-02-12 2005-07-26 삼성전자주식회사 퍼하이드로 폴리실라잔을 포함하는 반도체 소자 제조용조성물 및 이를 이용한 반도체 소자의 제조방법
US7279353B2 (en) * 2003-04-02 2007-10-09 Micron Technology, Inc. Passivation planarization
EP2186133A2 (en) * 2007-07-30 2010-05-19 Nxp B.V. Reduced bottom roughness of stress buffering element of a semiconductor component
JP2011216771A (ja) 2010-04-01 2011-10-27 Rohm Co Ltd 半導体装置およびその製造方法
CN102592989B (zh) * 2011-01-07 2015-04-08 中国科学院微电子研究所 层间电介质的近界面平坦化回刻方法
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
EA029641B1 (ru) * 2015-02-04 2018-04-30 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Металлизация интегральной схемы
GB2575888B (en) 2018-10-03 2020-09-23 X Fab Sarawak Sdn Bhd Improvements relating to passivation layers

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3838442A (en) * 1970-04-15 1974-09-24 Ibm Semiconductor structure having metallization inlaid in insulating layers and method for making same
US3760242A (en) * 1972-03-06 1973-09-18 Ibm Coated semiconductor structures and methods of forming protective coverings on such structures
US4091407A (en) 1976-11-01 1978-05-23 Rca Corporation Combination glass/low temperature deposited Siw Nx Hy O.sub.z
US4091406A (en) 1976-11-01 1978-05-23 Rca Corporation Combination glass/low temperature deposited Siw Nx Hy O.sub.z
JPS62177927A (ja) 1986-01-31 1987-08-04 Nec Corp 半導体集積回路装置の製造方法
US5065222A (en) * 1987-11-11 1991-11-12 Seiko Instruments Inc. Semiconductor device having two-layered passivation film
US5166101A (en) 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
JPH03209823A (ja) 1990-01-12 1991-09-12 Nec Corp 樹脂封止型半導体装置
CA2056456C (en) 1991-08-14 2001-05-08 Luc Ouellet High performance passivation for semiconductor devices
US5849632A (en) 1991-08-30 1998-12-15 Micron Technology, Inc. Method of passivating semiconductor wafers
JPH0661498A (ja) * 1992-08-05 1994-03-04 Nec Corp 不揮発性半導体記憶装置
US5393708A (en) 1992-10-08 1995-02-28 Industrial Technology Research Institute Inter-metal-dielectric planarization process
US5312512A (en) 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5268330A (en) 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
JP3209823B2 (ja) 1993-04-12 2001-09-17 株式会社ザナヴィ・インフォマティクス 車載用ナビゲーション装置
US5366850A (en) 1993-04-14 1994-11-22 Industrial Technology Research Institute Submicron planarization process with passivation on metal line
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5561319A (en) * 1993-05-14 1996-10-01 Lsi Logic Corporation Integrated circuit structure including CMOS devices protected by patterned nitride passivation and method for the fabrication thereof
JPH0738068A (ja) * 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5366911A (en) * 1994-05-11 1994-11-22 United Microelectronics Corporation VLSI process with global planarization

Also Published As

Publication number Publication date
US6376911B1 (en) 2002-04-23
EP0759635A3 (en) 1999-03-24
KR100327721B1 (ko) 2002-07-27
JPH09120963A (ja) 1997-05-06
TW568350U (en) 2003-12-21
EP0759635A2 (en) 1997-02-26

Similar Documents

Publication Publication Date Title
KR970013071A (ko) 반도체 장치용 최종 패시베이션 구조물 및 그 형성방법
KR950034678A (ko) 집적 회로내에 전도성 접속부 형성 방법 및, 그 회로내의 전도성 부재
KR920022499A (ko) 강유 전체를 가진 캐패시터를 포함하는 반도체 디바이스 및 그의 제조 방법
KR960005761A (ko) 반도체장치
KR970072315A (ko) 반도체소자의 다층배선 형성방법
KR940016513A (ko) 반도체소자의 저저항 접촉형성방법
KR910001914A (ko) 반도체 집적 회로와 반도체 회로 내의 다결정 실리콘 접촉 형성방법
KR950015610A (ko) 집적 회로 제조 방법
JPS55138859A (en) Multilayer wiring type semiconductor device
KR970077519A (ko) 다층 금속배선 형성방법
KR970072320A (ko) 반도체 장치의 평탄화 방법
KR970013052A (ko) 반도체 소자의 비아콘택 형성방법
KR970072313A (ko) 반도체 금속박막의 배선방법
KR980005639A (ko) 반도체 소자의 금속 배선 형성방법
KR960005873A (ko) 반도체 소자의 금속배선 형성방법
KR980006429A (ko) 반도체장치의 제조방법
KR960026632A (ko) 반도체 소자의 다층금속배선 형성방법
KR970072112A (ko) 반도체소자의 보호층 제조방법
KR980005834A (ko) 반도체 소자의 제조방법
KR970018366A (ko) 반도체 집적 회로 및 그 제조방법
KR930005179A (ko) 반도체장치의 제조방법
KR970053523A (ko) 반도체 소자의 금속배선 형성방법
KR960009102B1 (en) Manufacturing method of semiconductor device fuse
KR970067861A (ko) 반도체 장치 및 그 제조방법
KR920015449A (ko) 반도체소자의 금속막간 유전체막 형성방법

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050128

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee