KR960701514A - 출력 구동기(output driver) - Google Patents

출력 구동기(output driver) Download PDF

Info

Publication number
KR960701514A
KR960701514A KR1019950703315A KR19950703315A KR960701514A KR 960701514 A KR960701514 A KR 960701514A KR 1019950703315 A KR1019950703315 A KR 1019950703315A KR 19950703315 A KR19950703315 A KR 19950703315A KR 960701514 A KR960701514 A KR 960701514A
Authority
KR
South Korea
Prior art keywords
voltage
terminal
gate
output terminal
source
Prior art date
Application number
KR1019950703315A
Other languages
English (en)
Inventor
마이클 제이 샤이
Original Assignee
존 엠. 클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락 3세
Publication of KR960701514A publication Critical patent/KR960701514A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

3상태 구동기는 3.3및 5.0볼트 디지탈 신호 모두를 지원하는 버스에 3.3볼트 디지탈 회로를 인터페이스시킨다. 한 실시예에서, 풀업 회로 경로(230)는 백게이트 전압 발생기(250)에 의해 백케이팅되고 비교기로부터 구동전압을 수신하는 게이트 전압 발생기에 의해 게이팅되며 이네이블 회로에 의해 제어되는 P-채널 MOSFET를 포함한다. 풀다운 회로 경로(240)는 이네이블 회로에 의해 제어되는 N-채널 MOSFET를 포함한다. 상기 풀업 MOSFET를 적절하게 게이팅 및 백케이팅함으로써 버스상에 과전압이 생길 경우 상기 풀업 회로를 통한 전류 누설이 최소화된다. 또 다른 실시예에서, 2개의 MOSFET가 상기 풀업 회로(230)에서 사용된다. 이들 모두는 백게이트 전압 발생기에 의해 백게이팅되지만, 하나는 상기 버스로부터 구동 전압을 수신하는 게이트 전압 발생기에 의해 게이팅되고 나머지는 이네이블 회로에 의해 제어된다. 상기 풀다운 회로 경로(240)는 상기 이네이블 회로에 의해 제어되는 N-채널 MOSFET를 포함한다. 상기 풀업 MOSFET를 적절하게 게이팅 및 백게이팅함으로써 상기 버스상의 과전압이 생길 경우 상기 풀업 회로를 통한 전류 누설이 최소화된다. 3상태 구동기는 전압 구동기로서의 용도를 포함하는 다른 용도도 갖는 일반적인 출력 구동기이다.

Description

출력 구동기(OUTPUT DRIVER)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 도시된 I/O 회로의 블록 레벨 개략도이다.
제3도는 제2도에 도시된 I/O 회로의 한 실시예에 대한 트랜지스터 레벨 개략도이다.

Claims (34)

  1. 소오스 전압을 수신하는 소오스 단자, 출력단자, 상기 소오스 단자로부터 소오스 전압을 상기 출력 단자에 인가하도록 출력 단자 및 소오스 단자 사이에 전계 효과 제어형 전류 경로를 제공하는 풀업 회로, 상기 출력 단자상의 전압이 소오스 전압을 초과하는 경우 상기 출력 단자상의 전압과 실질적으로 동일한 백게이팅 전압으로 상기 전류 경로를 백게이팅시키고, 그러하지 않을 경우 상기 소오스 단자상의 전압과 실질적으로 동일한 백게이팅 전압으로 상기 전류 경로를 백게이팅 시키는 백게이트 전압회로, 및 상기 전류 경로가 제1제어 상태로 설정되며, 상기 전류 경로 및 통과 누설이 제2제어 상태로 억압되도록 상기 백게이팅 전압과 관련하여 상기 전류 경로를 게이팅하는 게이트 전압 회로를 포함하는 출력 구동기.
  2. 제1항에 있어서, 상기 풀업 회로는 상기 전류 경로를 제어하는 제1전계 효과트랜지스터를 지니며, 상기 제1전계 효과 트랜지스터는 상기 소오스 단자에 연결된 제1전류 단자, 상기 출력 단자에 연결된 제2전류 단자, 상기 게이트 전압 회로로부터 게이팅 전압을 수신하는 게이트, 및 상기 백게이트 전압 회로로 부터의 백게이팅 전압이 인가되는 백게이트를 지니는 출력 구동기.
  3. 제2항에 있어서, 상기 제1전계 효과 트랜지스터는 한계 전압(Vr)을 지니는 P-채널 증가형 트랜지스터이며, 상기 게이트 전압 회로가 사기 제1상태에 있는 경우, 상기 전류 경로가 설정되도록 게이팅 전압이 Vr를 초과하는 백게이트 전압과는 상이하고, 상기 게이트 전압 회로가 상기 제2상태에 있는 경우, 상기 전류 경로 및 통과 누설이 억압되도록 상기 게이팅 전압이 상기 백게이팅 전압과 실질적으로 동일한 출력 구동기.
  4. 제3항에 있어서, 상기 공급 전압이 3.3볼트이며, 상기 게이트 전압 회로가 상기 제1상태에 있는 경우, 상기 게이팅 전압이 0볼트이고, 상기 백게이팅 전압이 3.3볼트이며, 상기 게이트 전압 회로가 상기 제2상태에 있는 경우, 3.3볼트가 출력단자상에 외부적으로 공급될 때 상기 게이팅 전압이 3.3볼트이며 상기 백게이팅 전압이 3.3볼트이고, 5볼트 신호가 상기 출력 노드상에 외부적으로 공급될 때 상기 게이팅 전압이 5볼트이며 상기 백게이팅 전압이 5볼트인 출력 구동기.
  5. 제2항에 있어서, 상기 게이트 전압 회로는, 상기 출력 단자상의 전압과 상기 소오스 단자상의 전압을 비교하고, 상기 출력 단자상의 전압이 상기 소오스 전압을 초과하는 겨우 상기 출력 단자상의 전압과 실질적으로 동일한 출력을 공급하며, 그러하지 않은 경우 상기 소오스 단자상의 전압과 실질적으로 동일한 출력을 공급하는 비교기, 및 상기 게이트 전압회로의 상태에 따라 기준 전압 및 상기 비교기의 출력으로부터 선택된 전압을 상기 게이팅 전압으로서 공급하는 게이트 전압 발생기를 포함하는 출력 구동기.
  6. 제3항에 있어서, 상기 게이트 전압 회로는, 상기 출력 단자에 연결된 소오스, 제1회로 노드에 연결된 드레인, 상기 소오스 단자에 연결된 게이트, 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제2전계효과 트랜지스터, 상기 소오스 단자에 연결된 소오스, 상기 제1회로 노드에 연결된 드레인, 상기 출력 단자에 연결된 게이트, 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제3전계효과 트랜지스터, 상기 제1회로 노드에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 제2회로 노드에 연결된 게이트, 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형 제4전계 효과 트랜지스터, 및 기준 전압 단자에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 상기 제2회로 노드에 연결된 게이트를 지니는 N-채널 증가형의 제5전계효과 트랜지스터를 포함하고, 상기 제1트랜지스터의 게이트를 상기 기준 전위에 연결시켜 상기 게이팅 전압을 공급하도록 게이트 전압 회로가 상기 제1상태에 있는 경우 상기 제5트랜지스터가 동작상태이며, 상기 제1트랜지스터의 게이트를 상기 제1회로 노드에 연결시켜 상기 게이팅 전압을 공급하도록 상기 게이트 전압 회로가 상기 제2상태에 있는 경우 상기 제4트랜지스터가 동작상태인 출력 구동기.
  7. 제1항에 있어서, 상기 풀업 회로는 상기 전류 경로를 제어하기 위한 제1 및 제2전계효과 트랜지스터를 포함하고, 상기 제1전계효과 트랜지스터는 상기 소오스 단자에 연결된 제1전류단자, 제2전류단자, 제1게이팅 전압을 수신하도록 상기 게이트 전압회로에 연결된 게이트, 및 상기 백게이팅 전압을 수신하도록 상기 백게이트 전압회로에 연결된 백게이트를 지니며, 상기 제2전계효과 트랜지스터 상기 제1트랜지스터의 제2전류단자에 연결된 제1전류단자, 상기 출력단자에 연결된 제2전류단자, 제2게이팅 전압을 수신하도록 상기 게이트 전압회로에 연결된 게이트, 및 상기 백게이팅 전압을 수신하도록 상기 백게이트 전압회로에 연결된 백게이트를 지니는 출력 구동기.
  8. 제7항에 있어서, 상기 제1전계효과 트랜지스터는 한계 전압(Vr)을 지니는 P-채널 증가형 트랜지스터이며, 상기 제2전계효과 트랜지스터는 한계 전압(Vr)을 지니는 P-채널 증가형 트랜지스터이고, 상기 게이트 전압회로가 상기 제1상태에 있는 경우 상기 전류 경로가 설정되도록 상기 제1게이팅 전압 및 상기 백게이팅 전압이 Vr를 초과하여 동일하지 않으며 상기 제2게이팅 전압 및 상기 백게이팅 전압이 Vr를 초과하여 동일하지 않고, 상기 게이트 전압 회로가 상기 제2상태에 있는 경우, 상기 출력 단자상의 전압이 상기 소오스 전압과 적어도 동일할 때 상기 제1게이팅 전압 및 상기 백게이팅 전압이 실질적으로 동일하며, 상기 출력 단자상의 전압이 상기 소오스 전압보다 작을 때 상기 제2게이팅 전압 및 상기 백게이팅 전압이 실질적으로 동일한 출력 구동기.
  9. 제8항에 있어서, 상기 공급전압이 3.3볼트이며, 상기 게이트 전압회로가 상기 제1상태에 있는 경우, 상기 제1게이팅 전압이 0볼트이고, 상기 제2게이팅 전압이 0볼트이며, 상기 백게이팅 전압이 3.3볼트이고, 상기 게이트 전압회로가 상기 제2상태에 있는 경우, 상기 출력 단자상의 전압이 3.3볼트일 때 상기 제1게이팅 전압 및 상기 백게이팅 전압이 3.3볼트와 동일하며, 상기 출력 단자상의 전압이 5볼트일 때 상기 제1게이팅 전압 및 상기 백게이팅 전압이 5볼트와 동일하고, 상기 출력 단자상의 전압이 0볼트일 때 상기 제2게이팅 전압 및 상기 백게이팅 전압이 3.3볼트와 동일한 출력 구동기.
  10. 제7항에 있어서, 상기 게이트 전압 회로는, 상기 게이트 전압 회로의 상태에 따라 기준 단자로부터 및 상기 출력단자로부터 선택적 전압을 상기 제1게이팅 전압으로서 공급하는 게이트 전압발생기, 및 상기 게이트 전압회로의 상태에 따라 기준 단자로부터 및 상기 소오스 단자로부터 선택된 전압을 상기 제2게이팅 전압으로서 공급하는 논리회로를 포함하는 출력 구동기.
  11. 제8항에 있어서, 상기 게이트 전압회로는, 상기 출력단자에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 제1회로 노드에 연결된 게이트, 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제3전계효과 트랜지스터, 및 기준 전압 단자에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 및 상기 제1회로노드에 연결된 게이트를 지니는 N-채널 증가형의 제4전계효과 트랜지스터를 포함하고, 상기 제1트랜지스터의 게이트를 상기 기준 전위에 연결하여 상기 게이팅 전압을 공급하도록 상기 게이트 전압 회로가 상기 제1상태에 있는 경우 상기 제4트랜지스터가 동작상태이며, 상기 제1트랜지스터의 게이트를 상기 출력단자에 연결하여 상기 게이팅 전압을 공급하도록 상기 게이트 전압회로가 상기 제2상태에 있는 경우 상기 제3트랜지스터가 동작상태인 출력 구동기.
  12. 제1항에 있어서, 상기 백게이팅 전압회로는 게이트, 백게이트, 및 2개의 전류단자를 지니는 제1의 P-채널 전계효과 트랜지스터를 포함하고, 상기 게이트는 상기 소오스 단자에 연결되어 있고, 상기 전류단자중 하나는 상기 출력단자상의 전압을 수시하도록 상기 출력 단자에 연결되어 있으며, 상기 출력단자상의 전압이 상기 소오스 단자상의 전압보다 작은 경우 상기 소오스 단자상의 전압과 실질적으로 동일한 백게이팅 전압을 유지하고 상기 출력단자가 상기 소오스 단자상의 전압을 초과하는 경우 상기 백게이팅 전압으로서 상기 출력단자상의 전압을 유지하도록 나머지 전류단자 및 상기 백게이트가 공통 접속되어 있는 출력 구동기.
  13. 제12항에 있어서, 상기 백게이트 전압회로는 게이트, 백게이트, 및 2개의 전류단자를 지니는 제2의 P-채널 전계효과 트랜지스터를 부가적으로 포함하며, 상기 게이트는 상기 출력단자에 연결되어 있고, 상기 전류 단자 중 하나는 상기 소오스 전압을 수신하도록 상기 소오스 단자에 연결되어 있으며, 상기 출력 단자상의 전압이 상기 소오스 전압보다 작은 경우 상기 백게이팅 전압으로서 상기 소오스 전압을 공급하도록 나머지 전류 단자 및 상기 백게이트가 공통 접속되어 있는 출력 구동기.
  14. 제1항에 있어서, 상시 게이트 전압 회로는 이네이블 신호 및 논리 신호에 응답하여 그의 상태를 설정하는 출력 구동기.
  15. 소오스 전압을 수신하는 소오스 단자, 기준 전압을 수신하는 기준단자, 출력단자, 이네이블 신호를 수신하는 이네이블 단자, 논리신호를 수신하는 논리 입력 단자, 상기 소오스 단자로부터 상기 소오스 전압을 상기 출력단자에 인가시키도록 상기 소오스 단자 및 상기 출력단자 사이에 제1의 전계효과 제어형 전류경로를 제공하는 풀업 회로, 상기 기준단자로부터 상기 기준전압을 상기 출력단자에 인가시키도록 상기 기준단자 및 상기 출력단자 사이에 제2의 전계효과 제어형 전류경로를 제공하는 풀다운 회로, 상기 출력 단자상의 전압이 상기 소오스 전압을 초과하는 경우, 상기 출력 단자상의 전압과 실질적으로 동일한 백게이팅 전압으로 상기 제1전류경로를 백게이팅하고, 그러하지 않은 경우 상기 소오스 단자상의 전압과 실질적으로 동일한 전압으로, 상기 전류 경로를 백게이팅하는 백게이트 전압회로, 및 상기 이네이블 신호 및 상기 논리 신호에 응답하여; 상기 이네이블 신호가 이네이블 상태에 있고 상기 논리 신호가 제1상태에 있는 경우, 상기 제1전류 경로는 설정되며 상기 제2전류 경로는 억압되고, 상기 이네이블 신호가 이네이블 상태에 있고 상기 논리 신호가 상기 제2상태에 있는 경우, 상기 제1전류 경로 및 통과 누설은 상기 백게이팅 전압과 실질적으로 동일한 전압으로 억압되고, 상기 제2전류 경로는 설정되며, 상기 이네이블 신호가 디세이블 상태에 있는 경우, 상기 제1전류 경로 및 통과 누설은 상기 백게이팅 전압과 실질적으로 동일한 전압으로 억압되고 상기 제2전류 경로는 억압되는 제어회로를 포함하는 출력 구동기.
  16. 소오스 전압을 수신하는 소오스 단자, 기준 전압을 수신하는 기준단자, 출력단자, 이네이블 신호를 수신하는 이네이블 단자, 논리신호를 수신하는 논리 입력 단자, 상기 소오스 단자로부터 상기 소오스 전압을 상기 출력단자에 인가하도록 상기 소오스 단자 및 상기 출력단자 사이에 P-채널 증가형의 제1의 전계효과 트랜지스터를 포함하는 풀업 회로, 상기 기준단자로부터 상기 기준전압을 상기 출력단자에 인가하도록 상기 기준단자 및 상기 출력단자 사이에 N-채널 증가형의 제2전제효과 트랜지스터를 제공하는 풀다운 회로, 상기 출력 단자상의 전압이 상기 소오스 전압을 초과하는 경우 상기 출력 단자상의 전압과 실질적으로 동일한 백게이팅 전압으로 그러하지 않을 경우 상기 소오스 단자상의 전압과 실질적으로 동일한 백게이팅 전압으로 상기 제1트랜지스터를 백게이팅하는 백게이트 전압회로, 및 상기 이네이블 신호 및 상기 논리 신호에 응답하여; 상기 이네이블 신호가 이네이블 상태에 있고 상기 논리 신호가 제1상태에 있는 경우, 상기 제1트랜지스터는 온 상태로 게이팅되고 상기 제2트랜지스터는 오프 상태로 게이팅되며, 상기 이네이블 신호가 이네이블 상태에 있고 상기 논리 신호가 제2상태에 있는 경우, 상기 제1트랜지스터는, 상기 제1트랜지스터를 통한 누설이 억압되도록 상기 백게이팅 전압과 실질적으로 동일한 전압으로 오프 상태로 게이팅되고, 상기 제2트랜지스터는 온 상태로 게이팅되며, 상기 이네이블 신호가 디세이블 상태에 있는 경우, 상기 제1트랜지스터는, 통과 누설이 억압되도록 상기 백게이팅 전압과 실질적으로 동일한 전압으로 오프 상태로 게이팅되고, 상기 제2트랜지스터는 오프 상태로 게이팅되는 제어회로를 포함하는 출력 구동기.
  17. 제16항에 있어서, 상기 백게이팅 전압회로는, 게이트, 백게이트, 및 2개의 전류 단자를 지니며, 상기 게이트가 상기 소오스 단자에 연결되어 있고, 상기 전류 단자 중 하나가 상기 출력 단자상의 전압을 수신하도록 상기 출력 단자에 연결되어 있으며 나머지 전류단자 및 상기 백게이트는 상기 출력단자상의 전압이 상기 소오스 단자상의 전압보다 작을 때 상기 소오스 단자상의 전압과 주로 동일한 백게이팅 전압을 유지하고 상기 출력 단자상의 전압이 상기 소오스 단자상의 전압을 초과할 때 상기 백게이팅 전압으로서 상기 출력 단자상의 전압을 공급하도록 공통 접속되어 있는 P-채널 증가형 제3전계 효과 트랜지스터, 및 게이트, 백게이트, 및 2개의 전류 단자를 지니며, 상기 게이트가 상기 출력 단자에 연결되어 있고, 상기 전류 단자 중 하나가 상기 소오스 전압을 수신하도록 상기 소오스 단자에 연결되어 있으며, 나머지 전류 단자 및 상기 백게이트는 상기 출력 단자상의 전압이 상기 소오스 전압보다 작을 때 상기 백게이팅 전압으로서 상기 소오스 전압을 공급하도록 공통 접속되어 있는 제4P-채널 전계효과 트랜지스터를 포함하는 출력 구동기.
  18. 제16항에 있어서, 상기 게이트 전압회로는, 상기 출력단자에 연결된 소오스, 제1회로 노드에 연결된 드레인, 상기 소오스 단자에 연결된 게이트 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제3전계효과 트랜지스터 상기 소오스 단자에 연결된 소오스, 상기 제1회로 노드에 연결된 드레인, 상기 출력 단자에 연결된 게이트, 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제4전계효과 트랜지스터, 상기 제1회로 노드에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 제2회로 노드에 연결된 게이트, 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제5전계효과 트랜지스터, 및 기준전압단자에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 및 상기 제2회로 노드에 연결된 게이트를 지니는 N-채널 증가형의 제6전계효과 트랜지스터를 포함하며, 상기 제1트랜지스터의 게이트를 상기 기준전위에 연결시켜 상기 게이트에 게이팅 전압을 공급하도록 상기 이네이블 신호가 상기 이네이블 상태에 있으며 상기 논리신호가 상기 제1상태에 있는 경우 상기 제6트랜지스터가 동작상태에 있고, 상기 제1트랜지스터의 게이트를 상기 제1회로 노드에 연결시켜 상기 게이트에 게이팅 전압을 공급하도록 상기 이네이블 신호가 상기 이네이블 상태에 있으며 상기 논리 신호가 상기 제2상태에 있는 경우, 및 상기 이네이블 신호가 디세이블 상태에 있는 경우 상기 제5트랜지스터가 동작 상태에 있는 출력 구동기.
  19. 소오스 전압을 수신하는 소오스 단자, 기준전압을 수신하는 기준단자, 출력단자, 이네이블 신호를 수신하는 이네이블 단자, 논리신호를 수신하는 논리 입력 단자, 상기 소오스 단자로부터 상기 소오스 전압을 상기 출력단자에 인가하도록 상기 소오스 단자 및 상기 출력단자 사이에 직렬 접속된 P-채널 증가형의 제1전계효과 트랜지스터 및 P-채널 증가형의 제2전계효과 트랜지스터를 포함하는 풀업 회로, 상기 기준단자로부터 상기 기준전압을 상기 출력단자에 인가하도록 상기 기준단자 및 상기 출력단자 사이에 N-채널 증가형의 제3전계효과 트랜지스터를 제공하는 풀다운 회로, 상기 출력 단자상의 전압이 상기 소오스 전압을 초과하는 경우 상기 출력 단자사으이 전압과 실질적으로 동일한 백게이팅 전압으로, 그러하지 않을 경우 상이 소오스 단자상의 전압과 실질적으로 동일한 백게이팅 전압으로 상기 제1 및 제2트랜지스터를 백게이팅하는 백게이트 전압회로, 및 상기 이네이블 신호 및 상기 논리 신호에 응답하여; 상기 이네이블 신호가 이네이블 상태에 있으며 상기 논리 신호가 제1상태에 있는 경우, 상기 제1 및 제2트랜지스터가 온 상태로 게이팅되고 상기 제3트랜지스터가 오프상태로 게이팅되며, 상기 이네이블 신호가 이네이블 상태에 있고 상기 논리 신호가 제2상태에 있는 경우, 상기 제2트랜지스터는 상기 제2트랜지스터를 통한 누설이 억압되도록 상기 백게이팅 전압과 실질적으로 동일한 전압으로 오프상태로 게이팅되며, 상기 제1 및 제3트랜지스터는 온 상태로 게이팅되고, 상기 이네이블 신호가 디세이블 상태에 있는 경우, 상기 제1트랜지스터는 통과 누설이 억제되도록 상기 백게이팅 전압과 실질적으로 동일한 전압으로 오프 상태로 게이팅되며, 상기 제3트랜지스터는 오프 상태로 게이팅되는 제어회로를 포함하는 출력 구동기.
  20. 제19항에 있어서, 상기 백게이트 전압회로는, 게이트, 백게이트, 및 2개의 전류단자를 지니며, 상기 게이트는 상기 소오스 단자에 연결되어 있고, 상기 전류 단자 중 하나가 상기 출력단자상의 전압을 수신하도록 상기 출력단자에 연결되어 있으며, 나머지 단자 및 상기 백게이트는 상기 출력 단자상의 전압이 상기 소오스 단자상의 전압보다 작은 경우 상기 소오스 단자상의 전압과 실질적으로 동일한 백게이팅 전압을 유지하고, 상기 출력단자상의 전압이 상기 소오스 단자상의 전압을 초과하는 경우 상기 백게이팅 전압으로서 상기 출력 단자상의 전압을 공급하도록 공통 접속되는 P-채널 증가형의 제4전계효과 트랜지스터, 및 게이트, 백게이트 및 2개의 전류단자를 지니며, 상기 게이트는 상기 출력단자에 연결되고 있고, 상기 전류 단자중 하나가 상기 소오스 전압을 수신하도록 상기 소오스 단자에 연결되어 있으며, 나머지 전류단자 및 상기 백게이트는 상기 출력단자상의 전압이 상기 소오스 전압보다 작은 경우 상기 백게이팅 전압으로서 상기 소오스 전압을 공급하도록 공통 접속되어 있는 제5P-채널 전계효과 트랜지스터를 포함하는 출력 구동기.
  21. 제19항에 있어서, 상기 게이트 전압회로는, 상기 출력단자에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 제1회로 노드에 연결된 게이트 및 상기 백게이팅 전압이 인가되는 백게이트를 지니는 P-채널 증가형의 제4전계효과 트랜지스터, 및 기준 전압 단자에 연결된 소오스, 상기 제1트랜지스터의 게이트에 연결된 드레인, 및 상기 제1회로 노드에 연결된 게이트를 지니는 N-채널 증가형의 제5전계효과 트랜지스터를 포함하며, 상기 제1트랜지스터의 게이트를 상기 기준 전위에 연결시켜 게이팅 전압을 상기 게이트에 공급하도록 상기이네이블 신호가 상기 이네이블 상태에 있고 상기 논리 신호가 상기 제1상태에 있는 경우 상기 제5트랜지스터가 동작 상태에 있으며, 상기 제1트랜지스터의 게이트를 상기 출력 단자에 연결시켜 게이팅 전압을 상기 게이트에 공급하도록 상기 이네이블 신호가 상기 이네이블 상태에 있고 상기 논리 신호가 상기 제2상태에 있는 경우, 및 상기 이네이블 신호가 디세이블 상태에 있는 경우 상기 제4트랜지스터가 동작 상태에 있는 출력 구동기.
  22. 소오스 단자, 출력단자, 제1입력단자, 제2입력단자, 기준전압단자에 접속된 제3입력단자, 출력단자, 및 백게이트를 지니는 CMOS 인버터, 상기 CMOS 인버터의 제1입력단자에 접속된 입력논리회로, 백게이트를 지니며 상기 CMOS 인버터의 출력단자에 접속되어 있고 상기 소오스 단자 및 상기 출력단자 사이에 접속되어 있는 P-채널 전계효과 트랜지스터, 백게이트를 지니며, 상기 소오스 단자 및 상기 CMOS 인버터의 제2입력단자 사이에 접속되어 있고 상기 출력 단자에 접속되어 있는 P-채널 전계효과 트랜지스터, 백게이트를 지니며, 상기 소오스 단자에 접속되어 잇고 상기 출력단자 및 상기 CMOS 인버터의 제2입력단자 사이에 접속되어 있는 P-채널 전계효과 트랜지스터, 백게이트를 지니며, 상기 소오스 단자 및 상기 CMOS 인버터의 제2입력단자 사이에 접속되어 있는 다이오드 접속형 P-채널 전계효과 트랜지스터, 백게이트를 지니며, 상기 소오스 단자에 접속되어 있고 상기 출력단자 및 상기 P-채널 전계효과 트랜지스터 및 상기 CMOS 인버터의 백게이트들 사이에 접속되어 있는 P-채널 전계효과 트랜지스터, 및 백게이트를 지니며, 상기 출력단자에 접속되어 있고 상기 소오스 단자 및 상기 P-채널 전계효과 트랜지스터 및 상기 CMOS 인버터의 백게이트들 사이에 접속되어 있는 P-채널 전계효과 트랜지스터를 포함하는 구동기.
  23. 제21항에 있어서, 상기 입력 논리회로는 논리신호 및 이네이블 신호를 수신하는 NAND 게이트를 포함하는 구동기.
  24. 소오스 단자, 출력단자, 제1입력단자, 상기 출력단자에 접속된 제2입력단자, 기준전압단자에 접속된 제3입력단자, 출력단자, 및 백게이트를 지니는 CMOS 인버터, 상기 CMOS 인버터의 제1입력단자에 연결된 이네이블 입력단자, 입력 논리 회로, 백게이트를 각각 지니며, 상기 소오스 단자 및 상기 출력 단자 사이에 직렬 접속되어 있고, 하나는 CMOS 인버터의 출력단자에 접속되어 있으며, 다른 하나는 상기 입력 논리 회로에 접속되어 있는 2개의 P-채널 전계 효과 트랜지스터, 백게이트를 지니며, 상기 소오스 단자에 접속되어 있고 상기 출력단자 및 상기 P-채널 전계효과 트랜지스터 및 상기 CMOS 인버터의 백게이트 사이에 접속되어 있는 P-채널 전계효과 트랜지스터, 및 백게이트를 지니며, 상기 출력단자에 접속되어 있고 상기 소오스 단자 및 상기 P-채널 전계효과 트랜지스터 및 상기 CMOS 인버터의 백게이트 사이에 접속되어 있는 P-채널 전계효과 트랜지스터를 포함하는 저누설 구동기.
  25. 제22항에 있어서, 상기 입력 논리회로는 논리신호 및 이네이블 신호를 수신하는 NAND 게이트를 포함하는 구동기.
  26. 해당 소오스 단자 및 출력신호 단자를 지니는 출력 구동기의 보호라인에 백게이팅 전압을 공급하며, 게이트, 백게이트, 및 2개의 전류 단자를 지니는 제1P-채널 전계효과 트랜지스터를 포함하고, 상기 게이트는 상기 소오스 단자에 연결되어 있으며, 상기 전류단자 중 하나는 상기 출력단자상의 전압을 수신하도록 상기 출력단자에 연결되어 있고, 나머지 전류단자 및 상기 백게이트는, 상기 출력단자상의 전압이 상기 소오스 단자상의 전압보다 작은 경우 상의 소오스 단자상의 전압과 실질적으로 동일한 백게이팅 전압을 유지하고, 상기 출력단자상의 전압이 상기 소오스 단자상의 전압을 초과하는 경우 상기 백게이팅 전압으로서 상기 출력단자상의 전압을 공급하도록 상기 보호라인에 공통 접속되어 있는 백게이트 전압 발생기.
  27. 제26항에 있어서, 게이트, 백게이트, 및 2개의 전류단자를 지니는 제2P-채널 전계효과 트랜지스터를 부가적으로 포함하며, 상기 게이트는 상기 출력단자에 연결되어 있고, 상기 전류단자 중 하나는 상기 소오스 전압을 수신하도록 상기 소오스 단자에 연결되어 있으며, 나머지 잔류 단자 및 상기 백게이트는 상기 출력단자상의 전압이 상기 소오스 전압보다 낮은 경우 상기 백게이팅 전압으로서 상기 소오스 전압을 공급하도록 상기 보호라인에 공통 접속되어 있는 백게이트 전압 발생기.
  28. 출력단자에 소오스 단자상의 전압을 교번적으로 인가하며 상기 소오스 단자와 상기 출력단자를 교번적으로 분리시키는 방법에 있어서, 상기 출력 단자상의 전압이 상기 소오스 단자상의 전압을 초과하는 경우 상기 출력단자상의 전압과 실질적으로 백게이팅 전압을, 그러하지 않을 경우 상기 소오스 단자 상의 전압과 실질적으로 동일한 백게이팅 전압을 발생시키는 단계, 구동기 오프 상태가 신호단자에 나타나는 경우 상기 백게이팅 전압과 실질적으로 동일한 제1게이팅 전압으로 상기 백게이팅 전압에 의해 백게이팅되는 풀업 전계효과 디바이스를 게이팅하여 상기 풀업 전계효과 디바이스를 불활성화시키고 상기 소오스 단자와 상기 출력단자를 분리시킴으로써 상기 소오스 단자와 상기 출력단자를 분리시키는 단계, 및 상기 분리단계를 제외하고, 구동기 온 상태가 상기 신호단자에 나타나는 경우 제2게이팅 전압으로 상기 백게이팅 전압에 의해 백게이팅되는 풀업 전계효과 디바이스를 게이팅하여 상기 풀업 전계효과 디바이스를 활성화시키고 상기 출력단자에 상기 소오스 단자를 접속시킴으로써 상기 출력 단자에 상기 소오스 단자상의 전압을 인가하는 단계를 포함하는 방법.
  29. 제28항에 있어서, 상기 소오스 단자와 상기 출력단자를 분리시키는 단계는, 상기 출력단자상의 전압이 상기 소오스 단자상의 전압을 초과하는 경우 노드에 상기 출력단자를 연결시키도록 상기 백게이팅 전압에 의해 백게이팅되는 제1전계효과 트랜지스터를 활성화시키는 단계, 상기 신호단자에 나타난 구동기 오프 상태에 응답하여 상기 노드에 풀업 전계효과 트랜지스터를 연결시키도록 상기 백게이팅 전압에 의해 백게이팅되는 제2전계효과 트랜지스터를 활성화시켜, 상기 제1게이팅 전압으로 상기 풀업 전계효과 트랜지스터를 게이팅하여서 상기 풀업 전계효과 트랜지스터를 불활성화시키고 상기 소오스 단자와 상기 출력단자를 분리시키는 단계를 포함하는 방법.
  30. 제28항에 있어서, 상기 출력단자와 상기 소오스 단자상의 전압을 인가하는 단계는, 상기 신호단자에 나타나는 구동기 온 상태에 응답하여 기준 전압 단자에 풀업 전계효과 트랜지스터를 연결시키도록 전계효과 트랜지스터를 활서화시켜, 상기 제2게이팅 전압으로 상기 풀업 전계효과 트랜지스터를 게이팅하여서 상기 풀업 전계효과 트랜지스터를 활성화시키고 상기 출력단자에 상기 소오스 단자를 접속시키는 단계를 포함하는 방법.
  31. 제28항에 있어서, 상기 소오스 단자와 상기 출력 단자를 분리시키는 단계는, 상기 구동기 오프 신호가 상기 신호 단자에 나타나며 상기 출력단자상의 전압이 상기 소오스 단자상의 전압을 초과하여 그와는 다른 경우 상기 제1게이팅 전압으로 상기 백게이팅 전압에 의해 백게이팅되는 제1풀업 전계효과 트랜지스터를 게이팅하여, 상기 소오스 단자와 상기 출력단자를 분리시키는 단계, 및 상기 구동기 오프 신호가 상기 신호 단자에 나타나고 상기 출력 단자상의 전압이 상기 소오스 단자상의 전압을 초과하는 경우 상기 제1게이팅 전압으로 상기 백게이팅 전압에 의해 백게이팅되는 제2풀업 트랜지스터를 게이팅하여, 상기 소오스 단자와 상기 출력단자를 분리시키는 단계를 포함하는 방법.
  32. 제31항에 있어서, 상기 소오스 단자와 상기 출력단자를 분리시키는 단계는, 상기 신호단자에 나타나는 구동기 오프 상태에 응답하여 상기 출력단자에 상기 제2풀업 전계효과 트랜지스터를 연결시키도록 상기 백게이팅 전압에 의해 백게이팅되는 전계효과 트랜지스터를 활성화시켜 상기 제1게이팅 전압으로 상기 제2풀업 전계효과 트랜지스터를 게이팅하여서 상기 제2풀업 전계효과 트랜지스터를 불활성화시키고 상기 소오스 단자와 상기 출력단자를 분리시키는 단계를 부가적으로 포함하는 방법.
  33. 제28항에 있어서, 상기 출력단자에 상기 소오스 단자상의 전압을 인가하는 단계는, 상기 구동기온 상태가 상기 신호단자에 나타나는 경우 상기 제2게이팅 전압으로 상기 백게이팅 전압에 의해 백게이팅되는 제1풀업 전계효과 트랜지스터를 게이팅하여, 상기 제1풀업 전계효과 트랜지스터를 활성화시키고 상기 출력단자에 상기 소오스 단자를 접속시키는 단계, 및 상기 신호단자에 나타나는 구동기 온 상태에 응답하여 기준전압단자에 제2풀업 전계효과 트랜지스터를 연결시키도록 전계효과 트랜지스터를 활성화시켜 상기 제2풀업 효과 트랜지스터를 게이팅하여서 상기 제2풀업 전계효과 트랜지스터를 활성화시키고 상기 제1풀업 전계효과 트랜지스터에 상기 소오스 단자를 접속시키는 단계를 포함하는 방법.
  34. 제28항에 있어서, 상기 백게이팅 전압발생단계는 상기 출력단자상의 전압이 상기 소오스 단자상의 전압을 초과하는 경우 상기 출력단자를 출력에 연결시키도록 백게이트를 지니는 전계효과 트랜지스터를 활성화시켜 출력이 상기 백게이트에 인가되는 단계를 포함하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950703315A 1993-02-10 1994-02-10 출력 구동기(output driver) KR960701514A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US1572693A 1993-02-10 1993-02-10
US08/015,726 1993-02-10
PCT/US1994/001559 WO1994018755A1 (en) 1993-02-10 1994-02-10 Output driver

Publications (1)

Publication Number Publication Date
KR960701514A true KR960701514A (ko) 1996-02-24

Family

ID=21773225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950703315A KR960701514A (ko) 1993-02-10 1994-02-10 출력 구동기(output driver)

Country Status (5)

Country Link
US (2) US5387826A (ko)
EP (1) EP0683937A1 (ko)
KR (1) KR960701514A (ko)
TW (1) TW234217B (ko)
WO (1) WO1994018755A1 (ko)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
JP3031195B2 (ja) * 1995-02-28 2000-04-10 株式会社日立製作所 入出力バッファ回路装置
JP3441238B2 (ja) * 1995-06-02 2003-08-25 株式会社東芝 出力回路
US5565794A (en) * 1995-06-23 1996-10-15 Advanced Micro Devices, Inc. Voltage range tolerant CMOS output buffer with reduced input capacitance
US5543733A (en) * 1995-06-26 1996-08-06 Vlsi Technology, Inc. High voltage tolerant CMOS input/output circuit
US5534789A (en) * 1995-08-07 1996-07-09 Etron Technology, Inc. Mixed mode output buffer circuit for CMOSIC
US5574389A (en) * 1995-08-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. CMOS 3.3 volt output buffer with 5 volt protection
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
JP3190233B2 (ja) * 1995-08-22 2001-07-23 株式会社東芝 出力バッファ回路
US5546019A (en) * 1995-08-24 1996-08-13 Taiwan Semiconductor Manufacture Company CMOS I/O circuit with 3.3 volt output and tolerance of 5 volt input
SG43411A1 (en) * 1995-09-26 1997-10-17 Texas Instruments Inc Circuitry for providing a high impedance state when powering down a single port node
KR19980701948A (ko) * 1995-12-01 1998-06-25 요트. 게. 아. 롤페즈 버스 콘덕터 및 버스 인터페이스 회로를 갖춘 회로
EP0782269B1 (en) * 1995-12-26 2002-06-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5736869A (en) * 1996-05-16 1998-04-07 Lsi Logic Corporation Output driver with level shifting and voltage protection
US6147511A (en) 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
DE19628270C2 (de) * 1996-07-12 2000-06-21 Ericsson Telefon Ab L M Störsichere Schnittstellenschaltung
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
US5864243A (en) * 1996-09-18 1999-01-26 Vlsi Technology, Inc. Buffer and method for transferring data therein
US5821796A (en) * 1996-09-23 1998-10-13 Texas Instruments Incorporated Circuitry for providing a high impedance state when powering down a single port node
US5880605A (en) * 1996-11-12 1999-03-09 Lsi Logic Corporation Low-power 5 volt tolerant input buffer
US5777490A (en) * 1996-11-27 1998-07-07 International Business Machines Corporation Circuitry and method for translating voltages
US5804998A (en) * 1996-12-26 1998-09-08 International Business Machines Corporation Voltage upwardly compliant CMOS off-chip driver
US5933025A (en) * 1997-01-15 1999-08-03 Xilinx, Inc. Low voltage interface circuit with a high voltage tolerance
JP3544819B2 (ja) * 1997-03-31 2004-07-21 株式会社 沖マイクロデザイン 入力回路および出力回路ならびに入出力回路
US5969541A (en) * 1997-05-19 1999-10-19 Stmicroelectronics, Inc. Current inhibiting I/O buffer having a 5 volt tolerant input and method of inhibiting current
US5990705A (en) * 1997-06-04 1999-11-23 Oak Technology, Inc. CMOS I/O circuit with high-voltage input tolerance
US5929667A (en) * 1997-06-10 1999-07-27 International Business Machines Corporation Method and apparatus for protecting circuits subjected to high voltage
US6028449A (en) * 1997-08-05 2000-02-22 Lsi Logic Corporation Integrated circuit I/O buffer having pull-up to voltages greater than transistor tolerance
US5963057A (en) * 1997-08-05 1999-10-05 Lsi Logic Corporation Chip level bias for buffers driving voltages greater than transistor tolerance
US5966030A (en) * 1997-08-05 1999-10-12 Lsi Logic Corporation Output buffer with regulated voltage biasing for driving voltages greater than transistor tolerance
US5900750A (en) * 1997-08-15 1999-05-04 Lsi Logic Corporation 5V output driver on 2.5V technology
US5917348A (en) * 1997-09-02 1999-06-29 Industrial Technology Research Institute--Computer & Communication Research Labs. CMOS bidirectional buffer for mixed voltage applications
US6005413A (en) * 1997-09-09 1999-12-21 Lsi Logic Corporation 5V tolerant PCI I/O buffer on 2.5V technology
US6255850B1 (en) 1997-10-28 2001-07-03 Altera Corporation Integrated circuit with both clamp protection and high impedance protection from input overshoot
US6208167B1 (en) * 1997-11-19 2001-03-27 S3 Incorporated Voltage tolerant buffer
JP3542476B2 (ja) * 1997-12-01 2004-07-14 三菱電機株式会社 Ｓｏｉ構造のｃｍｏｓ回路
US6150843A (en) * 1998-01-29 2000-11-21 Vlsi Technology, Inc. Five volt tolerant I/O buffer
US6043680A (en) * 1998-02-02 2000-03-28 Tritech Microelectronics, Ltd. 5V tolerant I/O buffer
US6185713B1 (en) * 1998-04-09 2001-02-06 Pmc-Sierra Ltd. Method and apparatus for improving stuck-at fault detection in large scale integrated circuit testing
US6118303A (en) * 1998-04-17 2000-09-12 Lsi Logic Corporation Integrated circuit I/O buffer having pass gate protection with RC delay
US6141200A (en) * 1998-04-20 2000-10-31 International Business Machines Corporation Stacked PFET off-chip driver with a latch bias generator for overvoltage protection
US6014039A (en) * 1998-04-28 2000-01-11 Lucent Technologies Inc. CMOS high voltage drive output buffer
US6268748B1 (en) 1998-05-06 2001-07-31 International Business Machines Corp. Module with low leakage driver circuits and method of operation
US6118301A (en) * 1998-05-26 2000-09-12 Analog Devices, Inc. High voltage tolerant and compliant driver circuit
US6265926B1 (en) 1998-05-27 2001-07-24 Altera Corporation Programmable PCI overvoltage input clamp
US6414360B1 (en) 1998-06-09 2002-07-02 Aeroflex Utmc Microelectronic Systems, Inc. Method of programmability and an architecture for cold sparing of CMOS arrays
US6130556A (en) * 1998-06-16 2000-10-10 Lsi Logic Corporation Integrated circuit I/O buffer with 5V well and passive gate voltage
EP1057262A1 (en) * 1998-12-18 2000-12-06 Koninklijke Philips Electronics N.V. Overvoltage-protected i/o buffer
KR100292408B1 (ko) 1999-03-04 2001-06-01 윤종용 고 전압 톨러런트 인터페이스 회로
JP2001022483A (ja) * 1999-07-05 2001-01-26 Mitsubishi Electric Corp ホットプラグ対応ｉ／ｏ回路
US6300800B1 (en) 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
US6580291B1 (en) 2000-12-18 2003-06-17 Cypress Semiconductor Corp. High voltage output buffer using low voltage transistors
US6724594B2 (en) * 2000-12-20 2004-04-20 National Semiconductor Corporation Over voltage protection test multiplexer and methods of operating the same
US6597222B2 (en) * 2001-10-15 2003-07-22 Exar Corporation Power down circuit for high output impedance state of I/O driver
US6765433B1 (en) * 2003-03-20 2004-07-20 Atmel Corporation Low power implementation for input signals of integrated circuits
JP2004336010A (ja) * 2003-04-16 2004-11-25 Seiko Epson Corp 半導体集積回路、電子機器、及びトランジスタのバックゲート電位制御方法
JP4137118B2 (ja) * 2003-05-28 2008-08-20 富士通株式会社 半導体装置
US6774675B1 (en) * 2003-06-24 2004-08-10 Fairchild Semiconductor Corporation Bus hold circuit with power-down and over-voltage tolerance
US6940305B2 (en) * 2003-11-07 2005-09-06 Texas Instruments Incorporated Low leakage Ioff and overvoltage Ioz circuit
US7098833B2 (en) * 2004-06-04 2006-08-29 Texas Instruments Incorporated Tri-value decoder circuit and method
JP4199706B2 (ja) * 2004-07-13 2008-12-17 富士通マイクロエレクトロニクス株式会社 降圧回路
US8018268B1 (en) * 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
KR101548242B1 (ko) * 2008-07-21 2015-09-04 삼성전자주식회사 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치
CN101750900B (zh) * 2008-12-16 2011-07-20 上海华虹Nec电子有限公司 判断哪个光刻工序造成以曝光面积为单位的低良率的方法
EP2568606B1 (en) * 2011-09-06 2014-03-19 ST-Ericsson SA Electronic device with body-biasing circuit for portable equipment with USB connector for headset
CN105790753B (zh) * 2014-12-25 2018-12-21 中芯国际集成电路制造(上海)有限公司 输出缓冲器
JP6421624B2 (ja) * 2015-01-29 2018-11-14 株式会社ソシオネクスト 降圧電源回路および集積回路
JP6588344B2 (ja) * 2016-01-15 2019-10-09 株式会社ジャパンディスプレイ トランジスタ基板及び表示装置
US10476502B2 (en) * 2017-04-28 2019-11-12 Cirrus Logic, Inc. Control of switches in a variable impedance element
US11677399B1 (en) 2022-01-04 2023-06-13 Nanya Technology Corporation Interface circuit

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50144372A (ko) * 1974-05-09 1975-11-20
JPS58128089A (ja) * 1981-12-26 1983-07-30 Fujitsu Ltd 半導体記憶装置
GB2133946B (en) * 1983-01-14 1986-02-26 Itt Ind Ltd Memory output circuit
CN1004736B (zh) * 1984-10-17 1989-07-05 株式会社日立制作所 互补半导体器件
JPS61164249A (ja) * 1985-01-16 1986-07-24 Fujitsu Ltd 半導体装置
US4670668A (en) * 1985-05-09 1987-06-02 Advanced Micro Devices, Inc. Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
US4670861A (en) * 1985-06-21 1987-06-02 Advanced Micro Devices, Inc. CMOS N-well bias generator and gating system
JPH0770216B2 (ja) * 1985-11-22 1995-07-31 株式会社日立製作所 半導体集積回路
US4906056A (en) * 1987-04-14 1990-03-06 Mitsubishi Denki Kabushiki Kaisha High speed booster circuit
US5060044A (en) * 1987-05-28 1991-10-22 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5087579A (en) * 1987-05-28 1992-02-11 Texas Instruments Incorporated Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US4825275A (en) * 1987-05-28 1989-04-25 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
GB8927536D0 (en) * 1989-12-06 1990-02-07 Ecc Int Ltd Paper coating
JPH07105448B2 (ja) * 1988-03-14 1995-11-13 日本電気株式会社 Ｍｏｓ型集積回路
US4961010A (en) * 1989-05-19 1990-10-02 National Semiconductor Corporation Output buffer for reducing switching induced noise
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
US5027008A (en) * 1990-02-15 1991-06-25 Advanced Micro Devices, Inc. CMOS clamp circuits
US5036222A (en) * 1990-02-22 1991-07-30 National Semiconductor Corporation Output buffer circuit with output voltage sensing for reducing switching induced noise
US5151619A (en) * 1990-10-11 1992-09-29 International Business Machines Corporation Cmos off chip driver circuit
US5117129A (en) * 1990-10-16 1992-05-26 International Business Machines Corporation Cmos off chip driver for fault tolerant cold sparing
US5134316A (en) * 1990-12-12 1992-07-28 Vlsi Technology, Inc. Precharged buffer with reduced output voltage swing
US5172016A (en) * 1991-06-28 1992-12-15 Digital Equipment Corporation Five-volt tolerant differential receiver
US5160855A (en) * 1991-06-28 1992-11-03 Digital Equipment Corporation Floating-well CMOS output driver
US5191244A (en) * 1991-09-16 1993-03-02 Advanced Micro Devices, Inc. N-channel pull-up transistor with reduced body effect
US5266849A (en) * 1992-02-19 1993-11-30 Hal Computer Systems, Inc. Tri state buffer circuit for dual power system

Also Published As

Publication number Publication date
US5387826A (en) 1995-02-07
TW234217B (ko) 1994-11-11
US5450025A (en) 1995-09-12
EP0683937A1 (en) 1995-11-29
WO1994018755A1 (en) 1994-08-18

Similar Documents

Publication Publication Date Title
KR960701514A (ko) 출력 구동기(output driver)
EP0621692B1 (en) Overvoltage protection circuitry
KR950022130A (ko) 다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로
KR960702213A (ko) 잡음 분리형 입출력 버퍼(noise isolated i/o buffer)
KR940022990A (ko) 과전압 허용 출력 버퍼 회로
KR970700395A (ko) 고전압 검출을 이용한 항복 방지용 회로(breakdown protection circuit using high voltage detection)
US20040032701A1 (en) Current limiting circuit and output circuit including the same
KR970030778A (ko) 정전방전 (EDS:Electro-static Discharge) 및 래치 업(Latch-up) 방지회로
KR960025205A (ko) 프로그램가능 구동 세기 출력버퍼
KR960019309A (ko) 반도체 집적회로, 신호전송방법 및 신호전송시스템
US6559703B1 (en) Bi-directional undershoot-isolating bus switch with directional control
GB2201059A (en) High voltage FET circuit
US5717355A (en) Method and apparatus with active feedback for shifting the voltage level of a signal
US5847576A (en) Low power, variable logic threshold voltage, logic gates
KR940004833A (ko) 씨엠오에스(cmos)회로의 래치업 저감출력 드라이버 및 래치업 저감방법
JPH0758899B2 (ja) 電子スイツチ
US6184715B1 (en) Bus-hold input circuit adapted for receiving input signals with voltage levels higher than the voltage supply thereof
KR19990083515A (ko) 씨모스출력버퍼보호회로
KR950001086B1 (ko) Cmos 파워-온 검출 회로
US5804990A (en) Wired combinational logic circuit with pullup and pulldown devices
US4888500A (en) TTL-compatible cell for CMOS integrated circuits
JP3769310B2 (ja) 入力回路
JP3232981B2 (ja) 制御信号のレベルシフト回路
JP2000020006A (ja) 表示装置用駆動回路
KR960039347A (ko) 반도체 집적 회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid