KR940004421B1 - 불휘발성 반도체기억장치의 제조방법 - Google Patents
불휘발성 반도체기억장치의 제조방법 Download PDFInfo
- Publication number
- KR940004421B1 KR940004421B1 KR1019910004025A KR910004025A KR940004421B1 KR 940004421 B1 KR940004421 B1 KR 940004421B1 KR 1019910004025 A KR1019910004025 A KR 1019910004025A KR 910004025 A KR910004025 A KR 910004025A KR 940004421 B1 KR940004421 B1 KR 940004421B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- insulating film
- forming
- resist
- oxide film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910017855 NH 4 F Inorganic materials 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제1도 내지 제4도는 각각 본 발명의 제1실시예에 따른 불휘발성 반도체기억장치의 제조방법을 나타낸 단면도.
제5도는 본 발명의 제조방법에 따른 불휘발성 반도체기억장치와 종래의 제조방법에 따른 불휘발성 반도체기억장치의 특성을 비교하여 나타낸 도면.
제6도 내지 제9도는 각각 본 발명의 제2실시예에 따른 불휘발성 반도체기억장치의 제조방법을 나타낸 단면도.
제10도는 FLOTOX형 EEPROM에 있어서 터널산화막이 피일드 끝부분에 걸리는 것을 나타낸 평면도.
제11도 내지 제14도는 각각 종래의 불휘발성 반도체기억장치의 제조방법을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 Si웨이퍼 12 : 피일드산화막
13 : 채널 스토퍼 14 : n형 층
15 : 산화막 16 : 레지스트
17 : N층 18 : 터널산화막
19 : 폴리실리콘 20 : Si3N4막
[산업상의 이용분야]
본 발명은 불휘발성 반도체기억장치의 제조방법에 관한 것으로, 특히 FLOTOX형 EEPROM에서 프로그램시에 Fowler-Nordheim 전류를 흘리기 위한 얇은 산화막[이하, 터널산화막(Tunnel 酸化膜)이라 칭함]주변의 제조 프로세스에 사용하는 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
근년, FLOTOX형 EEPROM을 미세화함에 있어 그 터널산화막을 피일드 끝부분(Field端)에 걸리도록 형성하는 것이 유리하게 되고 있다. 제10도는 터널산화막(1)이 피일드 끝부분에 걸리도록 한 것을 나타낸 도면으로서, 도면의 참조부호 1은 터널산화막, 2는 피일드산화막(Field 酸化膜), 3은 부유게이트(Floating Gate), 4는 소오스영역, 5는 드레인영역을 각각 나타낸다.
다음에는 터널산화막이 피일드 끝부분에 걸리는 경우의 터널산화막 형성 프로세스를 상기 제10도의 A-A'선에 따른 단면도인 제11도 내지 제14도를 참조하여 설명한다.
우선, p형 Si 웨이퍼(6)의 소정영역에 예컨대 B(보론)를 이온주입하여, 채널스토퍼(7; Channel Stopper)로 되는 불순물영역을 형성한다. 또한, 채널스토퍼(7)상을 포함하는 소정영역에 피일드산화막(2)을 형성하여 소자영역과 피일드영역으로 분할한다. 또한, 터널산화막을 형성할 영역[이하, "터널창Tunnel 窓)"이라 칭함]을 포함하여 예컨대 As(비소)를 이온주입함으로써, 소자영역에 n형 층(8)을 형성한다(제11도 참조).
다음에는 400Å정도의 비교적 두꺼운 산화막(9)을 소자영역상에 형성한다. 또한, 레지스트(10)를 도포한 다음, 터널창 상부의 레지스트(10)가 제거되도록 노광시키고 패터닝을 행한다(제12도 참조). 한편, 상기 터널창은 소자의 미세화에 유리하게끔 피일드 끝부분에 걸리도록 형성한다. 그후, 레지스트(10)가 붙어 있는 채로 NH₄F를 이용하여 터널창의 산화막(9)을 제거한다(제13도 참조).
다음에는 레지스트(10)를 제거한 후에 100Å정도의 터널산화막(1)을 형성한다. 또한, 이 터널산화막(1) 상에는 부유게이트(3)로 되는 4000Å정도의 폴리실리콘(11)을 예컨대 CVD법에 의거 형성한다(제14도 참조).
상기한 제조방법에서는 터널창이 피일드 끝부분에 걸리도록 형성되어 있기 때문에 터널산화막(1)을 형성하기 위해 NH4F에 의한 에칭을 실행하면 피일드산화막(2)의 끝부분이 동시에 에칭되어 버린다. 이 때문에 피일드영역이 후퇴하게 되어 채널스토퍼(7)가 기판표면으로 나와버린다(제13도 참조). 이로 인하여, 그 위에 터널산화막(1)을 형성하여 EEPROM을 형성하면, 프로그램을 하기 위해(부유게이트로부터 전자를 뽑아내기 위해) n형 층(8)에 고전압을 인가할 때에 상기 n형 층(8)의 내부에서 밴드간 터널링(Band to band tunneling)에 의해 형성된 홀(Hole; 정공)이 채널스토퍼(7)를 통해 누설되어 버린다. 결국, 터널산화막(1)에 높은 전계를 걸기가 어려워서 Fowler-Nordheim 전류를 흘리기 어려워지는 문제가 생긴다.
상기한 것처럼 종래의 제조방법에서는 터널산화막을 형성할 때의 에칭에 의해 채널스토퍼가 기판표면으로 나와 버린다. 그로 인하여, 프로그램을 할 때에 밴드간 터널링에 의해 형성된 홀이 채널스토퍼를 통해 누설되어 버려서 Fowler-Nordheiem 전류가 흐르기 어렵게 된다는 문제점이 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 터널창이 피일드산화막에 걸리도록 된 FLOTOX형 EEPROM이더라도 프로그램시에 홀의 누설이 없어서 터널산화막에 높은 전압을 걸기 쉬운 구조로 되어 있고, 또한 터널산화막의 막질(膜質)도 매우 우수한 불휘발성 반도체기억장치의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체기억장치의 제조방법은 다음과 같은 공정을 거치도록 되어 있다. 즉, 먼저 제1도전형 반도체기판에 소자영역과 피일드영역을 형성한다. 또한, 상기 소자영역의 일부에 제2도전형의 제1영역을 형성한다. 다음에는 전면적으로 제1절연막을 형성한 후, 상기 제1영역상의 적어도 일부에 개구부를 갖춘 레지스트를 상기 제1절연막상에 형성한다. 또한, 상기 레지스트를 마스크로 이용하여 제2도전형의 불순물을 이온주입함으로써 제2영역을 형성한다. 다음에는 상기 레지스트를 부착한채로 상기 개구부밑의 제1절연막을 제거한다. 다음에는 상기 레지스트를 제거하고 상기 개구부에 상기 제1절연막보다도 얇은 제2절연막을 형성한 후, 상기 제1 및 제2절연막상에 도전성 막을 형성한다.
또한, 본 발명의 다른 실시예에 따르면, 제1도전형 반도체기판에 소자영역과 피일드영역을 형성한 후, 상기 소장영역의 일부에 제2도전형의 제1영역을 형성한다. 다음에는 전면적으로 제1절연막 및 제2절연막을 순차 형성한다. 또한, 상기 제1영역상의 적어도 일부에 개구부를 갖춘 레지스트를 상기 제2절연막상에 형성한 후, 상기 개구부밑의 제2절연막을 제거한다. 다음에는 상기 레지스트를 마스크로 이용하여 제2도전형의 불순물을 이온주입함으로써 제2영역을 형성한다. 또한, 상기 레지스트를 제거한 후, 상기 이온주입으로 인하여 받은 손상을 회복시켜주기 위해 열적으로 어니일 처리를 행한다. 더욱이, 상기 제1영역상의 적어도 일부에 개구부를 갖춘 제2절연막을 마스크로 이용하여 상기 개구부밑의 제1절연막을 제거하고, 상기 개구부에 상기 제1절연막보다도 얇은 제3절연막을 형성한다. 그후, 상기 제1 내지 제3절연막상에 도전성 막을 형성한다.
더욱이, 상기 레지스트는 그 개구부가 상기 피일드영역의 끝부분에 걸리도록 형성한다.
[작용]
상기한 제조방법에 의하면, 이온주입에 의해 손상된 제1절연막이 제거되고, 새롭게 제2절연막이 형성된다. 이 때문에 특성이 안정된 제2절연막을 얻을 수 있다. 또한, 제1영역에 더하여 제2영역이 형성되기 때문에, 레지스트의 개구부가 상기 피일드영역의 끝부분에 걸리더라도 채널스토퍼가 기판표면으로 나오는 일도 없게 된다.
또한, 제1절연막상에 제2절연막이 형성되어 있다. 즉, 레지스트를 제거하고 상기 제2절연막으로 내열성이 있는 것을 사용하면, 어니일 처리(Anneal 處理)가 가능한 프로세스로 된다. 이 때문에 이온주입으로 인하여 받은 손상을 이 어니일 처리에 의해 회복시킬 수 있게 된다. 따라서 제3절연막의 막질을 매우 안정되게 할 수 있다. 또한, 제1영역에 덧붙여 제2영역이 형성되어 있기 때문에 레지스트의 개구부가 상기 피일드영역의 끝부분에 걸린다 하더라도 제3절연막에 고전압을 걸기 쉬운 구조를 실현할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예에 대해 상세히 설명한다. 이 설명에 있어서는 모든 도면에 걸쳐 공통되는 부분에는 공통의 참조부호를 붙이는 것으로 한다.
제1도 내지 제4도는 본 발명의 제1실시예에 따른 불휘발성 반도체기억장치의 제조방법을 나타낸 단면도이다.
우선, 종래와 마찬가지 프로세스에 의해 p형 Si 웨이퍼(11)상에 피일드산화막(12) 및 채널스토퍼(13)를 형성한다. 또한, 터널창(Tunnel 窓)을 포함하는 소자영역에 n형 층(14; 제1영역)을 형성한다. 더욱이, 열산화법을 이용하여 소자영역상에서 두께가 400Å 정도가 되는 비교적 두꺼운 산화막(15; 제 1절연막)을 형성한 후, 레지스트(16)를 도포하고 터널창 상부의 레지스트(16)가 제거되도록 노광 및 패터닝을 실행한다. 여기에서 상기 터널창은 소자의 미세화에 유리하도록 피일드산화막(12)의 끝부분에 걸리게끔 형성한다(제1도 참조). 다음에는 n형 층(14)과 동일한 도전형의 불순물, 예컨대 P(인)을 n형 층(14)과 동등한 정도 또는 그 이상의 농도로 이온주입하여 N층(17; 제2영역)을 형성한다. 이때, 산화막(15)에는 손상부위가 형성된다(제2도 참조). 그후, 레지스트(16)가 부착된 상태에서 NH4F에 의해 터널창의 산화막(15)을 에칭한다. 이때, 피일드산화막(12)의 끝부분이 동시에 에칭되어 피일드영역이 후퇴하지만, N층(17)이 형성되어 있기 때문에 채널스토퍼(13)가 기판표면으로 나오는 일은 없다(제3도 참조). 다음에는 레지스트(16)를 제거한 후에 100Å정도의 터널산화막(18; 제2절연막)을 형성한다. 또한, 터널산화막(18)상에는 4000Å정도의 폴리실리콘(19)을 예컨대 CVD법에 의해 형성한다(제4도 참조).
상기한 제조방법에 의하면, N층(17)을 형성하기 위한 이온주입으로 손상받은 산화막(15)이 제거되고 새롭게 터널산화막(18)이 형성된다. 이 때문에 특성이 안정된 터널산화막(18)을 얻을 수 있다. 또한, N층(17)이 형성되어 있기 때문에 채널스토퍼(13)가 기판표면으로 나오는 일도 없어서, 다음과 같은 효과도 거둘 수 있다.
제5a도는 상술한 제조방법에 의해 형성된 불휘발성 반도체기억장치와 종래의 제조방법에 의해 형성된 불휘발성 반도체기억장치의 전류-전압 특성을 비교하여 나타낸 도면이다. 제5a도에 있어서, 실선은 본 발명에 따른 장치의 특성을 나타낸 것이고, 점선은 종래장치의 특성을 나타낸 것이다. 또한, 제5b도는 전류-전압 특성을 측정할 때의 기본적인 구성을 나타낸 것으로, 터널산화막(30; 두께 100Å)상의 부유게이트(31)를 접지시키고 n형 층(32)에 인가하는 전압을 파라미터로 한 것이다.
즉, 제5a도로부터는 동일한 전압 V를 n형 층(32)에 인가해도 종래장치에서는 터널산화막에 전압이 효율적으로 인가되지 않는다는 것을 알 수 있다. 이는 밴드간 터널링에 의해 발생한 홀이 채널스토퍼로 누설되어 버리기 때문이다. 이에 대해 본 발명에 따른 장치에서는 보다 낮은 전압으로 큰 터널전류를 얻을 수 있어서 터널산화막(18)으로 효율 좋게 전압이 인가된다는 것을 알 수 있다. 이는 본 발명에서 소위 N층(17)이 형성되어 있기 때문에 채널스토퍼(13)로 홀이 누설되는 것이 억제되고 있기 때문이다. 결국, 본 발명에 따른 불휘발성 반도체기억장치에서는 프로그램을 효율 좋게 실행할 수 있다.
제6도 내지 제9도는 본 발명의 제2실시예에 따른 불휘발성 반도체기억장치의 제조방법을 나타낸 단면도이다.
우선, 종래와 마찬가지 프로세스에 의해 p형 Si 웨이퍼(11)상에 피일드산화막(12) 및 채널스토퍼(13)를 형성한다. 또한, 터널창(Tunnel 窓)을 포함하는 소자영역에 n형 층(14; 제1영역)을 형성한다. 이어서, 열산화법을 이용하여 소자영역상에서 두께가 400Å정도가 되는 비교적 두꺼운 산화막(15; 제1절연막)을 형성한 후, 이 산화막(15)상에 내열성 막(耐熱性 膜), 예컨대 Si3N4막(20; 제2절연막)을 화학증착법에 의해 80Å정도로 형성한다. 또한, 레지스트(16)을 도포한 후, 터널창 상부의 레지스트(16)가 제거되도록 노광 및 패터닝을 실행한다. 여기에서 상기 터널창은 소자의 미세화에 유리하도록 피일드산호막(12)의 끝부분에 걸리게끔 형성한다(제6도 참조). 다음에는 상기 레지스트(16)를 마스크로 이용하여 Si3N4막(20)을 화학에칭으로 제거한다. 또한, n형 층(14)과 동일한 도전형의 불순물, 예컨대 P(인)를 n형 층(14)과 동등한 정도 또는 그 이상의 농도로 이온주입하여서 N층(17; 제2영역)을 형성한다. 이때, 웨이퍼(11)와 산화막(15) 등에는 손상부위가 형성된다(제7도 참조). 다음에는 레지스트(16)를 제거한 후, 이온주입에 의해 웨이퍼(11)와 산화막(15) 등이 받은 손상을 회복시키기 위해서 질소분위기중에서 950℃, 30분 정도의 어니일처리를 실행한다. 그후, Si3N4막(20)을 마스크로 이용하여 NH4F용액으로 터널창의 산화막(15)을 에칭한다. 이때, 피일드산화막(12)의 끝부분이 동시에 에칭되어 피일드영역이 후퇴하지만, N층(17)이 형성되어 있기 때문에 채널스토퍼(13)가 기판표면으로 나오는 일은 없다(제8도 참조). 다음에는 100Å정도의 터널산화막(18; 제3절연막)을 형성한다. 또한, 터널산화막(18)상에는 4000Å정도의 폴리실리콘(19)을 예컨대 CVD법에 의해 형성한다(제9도 참조).
상기한 제조방법에 의하면, 산화막(15)상에 Si3N4막(20)을 형성하고 있다. 이 때문에 어니일 처리를 하여 N층(17)형성시의 이온주입에 의해 웨이퍼(11)등이 받은 손상을 회복시킬 수 있다. 또한, 그후에 새롭게 터널산화막(18)을 형성하고 있기 때문에 터널산화막의 막질이 매우 안정되어 있는 바, 상기 제1실시예와 비교하여 신뢰성이 보다 우수한 불휘발성 반도체기억장치를 제공할 수 있게 된다.
한편, 상기 제1 및 제2실시예에서는 처음부터 터널산화막(18)이 피일드 끝부분에 걸리는 것을 전제로 하고 있지만, 이와 달리 소자영역내에서 터널창을 여는 것을 전제로 하고 마스크의 정합 어긋남에 의해 터널창이 피일드 끝부분에 걸릴 가능성을 고려하여 본 발명을 적용시킬 수도 있는 바, 그렇게 적용시킨 경우에도 상기 각 실시예와 동등한 효과로 불량품의 제조를 방지할 수 있게 된다.
[발명의 효과]
이상에서 설명한 것처럼, 본 발명의 불휘발성 반도체기억장치의 제조방법에 의하면 다음과 같은 효과를 거둘 수 있다.
이온주입에 의해 손상된 산화막이 제거되고 새롭게 터널산화막이 형성되기 때문에 특성이 안정된 터널산화막을 얻을 수 있다. 또한, n형 층에 덧붙여 N층이 형성되어 있기 때문에 터널창이 피일드 끝부분에 걸린다 하더라도 채널스토퍼가 기판표면으로 나오는 일도 없다. 따라서 불량품을 줄일 수 있게 된다.
또한, 이온주입으로 받은 기판의 손상을 어니일 처리로 회복시킨 다음에 터널산화막을 형성하고 있기 때문에 터널산화막의 막질이 매우 안정된 것으로 된다. 또한, n형 층에 덧붙여 N층도 형성되어 있다. 따라서 터널창이 피일드 끝부분에 걸린다 하더라도 프로그램을 할 때에 홀이 누설되지 않게 되므로, 터널산화막에 고전압을 걸기 쉬운 구조로 된다.
Claims (4)
- 제1도전형 반도체기판(11)에 소자영역과 피일드영역(12)을 형성하는 공정과, 상기 소자영역의 일부에 제2도전형의 제1영역(14)을 형성하는 공정, 전면적으로 제1절연막(15)을 형성하는 공정, 상기 제1영역(14)상의 적어도 일부에 개구부를 갖춘 레지스트(16)를 상기 제1절연막(15)상에 형성하는 공정, 상기 레지스트(16)를 마스크로 이용하여 제2도전형의 불순물을 이온주입함으로써 제2영역(17)을 형성하는 공정, 상기 레지스트(16)를 부착한채로 상기 개구부밑의 제1절연막(15)을 제거하는 공정, 상기 레지스트(16)를 제거하고 상기 개구부에 상기 제1절연막(15)보다도 얇은 제2절연막(18)을 형성하는 공정, 상기 제1 및 제2절연막(15,18)상에 도전성 막(19)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
- 제1항에 있어서, 상기 레지스트(16)를 그 개구부가 상기 피일드영역(12)의 끝부분에 걸리도록 형성하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
- 제1도전형 반도체기판(11)에 소자영역과 피일드영역(12)을 형성하는 공정과, 상기 소자영역의 일부에 제2도전형의 제1영역(14)을 형성하는 공정, 전면적으로 제1절연막(15)을 형성하는 공정, 전면적으로 제2절연막(20)을 형성하는 공정, 상기 제1영역(14)상의 적어도 일부에 개구부를 갖춘 레지스트(16)를 상기 제2절연막(20)상에 형성되는 공정, 상기 개구부밑의 제2절연막(20)을 제거하는 공정, 상기 레지스트(16)를 마스크로 이용하여 제2도전형의 불순물을 이온주입함으로써 제2영역(17)을 형성하는 공정, 상기 레지스트(16)를 제거하는 공정, 상기 이온주입으로 인하여 받은 손상을 회복시켜주기 위해 열적으로 어니일 처리를 하는 공정, 상기 제1영역(14)상의 적어도 일부에 개구부를 갖춘 제2절연막(20)을 마스크로 이용하여 상기 개구부밑의 제1절연막(15)을 제거하는 공정, 상기 개구부에 상기 제1절연막(15)보다도 얇은 제3절연막(18)을 형성하는 공정, 상기 제1 내지 제3절연막(15,20,18)상에 도전성 막(19)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
- 제3항에 있어서, 상기 레지스트(16)를 그 개구부가 상기 피일드영역(12)의 끝부분에 걸리도록 형성하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-68081 | 1990-03-20 | ||
JP2068081A JPH0770629B2 (ja) | 1990-03-20 | 1990-03-20 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910017668A KR910017668A (ko) | 1991-11-05 |
KR940004421B1 true KR940004421B1 (ko) | 1994-05-25 |
Family
ID=13363445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910004025A KR940004421B1 (ko) | 1990-03-20 | 1991-03-14 | 불휘발성 반도체기억장치의 제조방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5208173A (ko) |
EP (1) | EP0450401B1 (ko) |
JP (1) | JPH0770629B2 (ko) |
KR (1) | KR940004421B1 (ko) |
DE (1) | DE69123992T2 (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5316981A (en) * | 1992-10-09 | 1994-05-31 | Advanced Micro Devices, Inc. | Method for achieving a high quality thin oxide using a sacrificial oxide anneal |
US5362685A (en) * | 1992-10-29 | 1994-11-08 | Advanced Micro Devices, Inc. | Method for achieving a high quality thin oxide in integrated circuit devices |
US5429966A (en) * | 1993-07-22 | 1995-07-04 | National Science Council | Method of fabricating a textured tunnel oxide for EEPROM applications |
US5498577A (en) * | 1994-07-26 | 1996-03-12 | Advanced Micro Devices, Inc. | Method for fabricating thin oxides for a semiconductor technology |
KR100277878B1 (ko) * | 1996-11-08 | 2001-02-01 | 김영환 | 트랜지스터의 구조 및 제조방법 |
US6983374B2 (en) | 2000-02-14 | 2006-01-03 | Kabushiki Kaisha Toshiba | Tamper resistant microprocessor |
KR100512464B1 (ko) * | 2002-12-30 | 2005-09-07 | 동부아남반도체 주식회사 | 이이피롬 소자 제조방법 |
JP5139712B2 (ja) * | 2007-04-19 | 2013-02-06 | ローム株式会社 | Flotox型eepromおよびその製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
US4271487A (en) * | 1979-11-13 | 1981-06-02 | Ncr Corporation | Static volatile/non-volatile ram cell |
JPS5749250A (en) * | 1980-09-09 | 1982-03-23 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
JPS605589B2 (ja) * | 1982-08-26 | 1985-02-12 | 石原産業株式会社 | ピラゾ−ル誘導体の製造方法 |
EP0164605B1 (en) * | 1984-05-17 | 1990-02-28 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor eeprom device |
JPS6155965A (ja) * | 1984-08-28 | 1986-03-20 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
JPS6325980A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
JPS63116422A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | イオン注入法 |
JPS6410644A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
JPH01125987A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体可変容量素子 |
JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
US4851361A (en) * | 1988-02-04 | 1989-07-25 | Atmel Corporation | Fabrication process for EEPROMS with high voltage transistors |
JPH0223651A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
US5006480A (en) * | 1988-08-08 | 1991-04-09 | Hughes Aircraft Company | Metal gate capacitor fabricated with a silicon gate MOS process |
NL8802219A (nl) * | 1988-09-09 | 1990-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. |
US5102827A (en) * | 1989-05-31 | 1992-04-07 | At&T Bell Laboratories | Contact metallization of semiconductor integrated-circuit devices |
-
1990
- 1990-03-20 JP JP2068081A patent/JPH0770629B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-14 KR KR1019910004025A patent/KR940004421B1/ko not_active IP Right Cessation
- 1991-03-20 EP EP91104329A patent/EP0450401B1/en not_active Expired - Lifetime
- 1991-03-20 US US07/672,631 patent/US5208173A/en not_active Expired - Lifetime
- 1991-03-20 DE DE69123992T patent/DE69123992T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE69123992D1 (de) | 1997-02-20 |
EP0450401A3 (en) | 1991-10-23 |
JPH03270174A (ja) | 1991-12-02 |
US5208173A (en) | 1993-05-04 |
EP0450401A2 (en) | 1991-10-09 |
JPH0770629B2 (ja) | 1995-07-31 |
DE69123992T2 (de) | 1997-05-28 |
EP0450401B1 (en) | 1997-01-08 |
KR910017668A (ko) | 1991-11-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5836772A (en) | Interpoly dielectric process | |
EP0366423B1 (en) | Manufacturing method of semiconductor non-volatile memory device | |
KR100373665B1 (ko) | 게이트옥사이드영역을선택적으로두껍게하기위한프로세스 | |
US6087237A (en) | Method of manufacturing a MOSFET by forming a single oxide layer doping with either an oxide accelerator or an oxide inhibitor producing asymmetric thickness | |
US4140548A (en) | MOS Semiconductor process utilizing a two-layer oxide forming technique | |
KR100372151B1 (ko) | 터널산화물영역에자기정렬된드레인확산영역을지니는eeprom셀및그제조방법 | |
US4258465A (en) | Method for fabrication of offset gate MIS device | |
US4225875A (en) | Short channel MOS devices and the method of manufacturing same | |
US4520553A (en) | Process for manufacturing an integrated insulated-gate field-effect transistor | |
JPH03177064A (ja) | 半導体装置の製造方法 | |
KR940004421B1 (ko) | 불휘발성 반도체기억장치의 제조방법 | |
US4263057A (en) | Method of manufacturing short channel MOS devices | |
US6057217A (en) | Process for production of semiconductor device with foreign element introduced into silicon dioxide film | |
JPS5927110B2 (ja) | 半導体装置の製造方法 | |
US5674767A (en) | Method of manufacturing a semiconductor device having a self-aligned structure for a split gate flash memory device | |
KR20000001261A (ko) | 이피롬 셀 형성방법 | |
JP2844963B2 (ja) | 半導体装置とその製造方法 | |
JP3397804B2 (ja) | 不揮発性メモリの製造方法 | |
KR0123847B1 (ko) | 매립 비트라인을 갖는 플래시 eeprom장치 제조방법 | |
KR970000715B1 (ko) | 불휘발성 반도체 메모리소자 및 그 제조방법 | |
KR0142602B1 (ko) | 플래쉬 이이피롬 소자의 제조방법 | |
KR20010061414A (ko) | 플래쉬 메모리 소자의 제조방법 | |
KR930004347B1 (ko) | 불휘발성 반도체 메모리 소자의 제조방법 | |
KR100262013B1 (ko) | 이피롬 셀 형성 방법 | |
KR940004611B1 (ko) | 불휘발성 메모리 장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20030430 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |