KR100373665B1 - 게이트옥사이드영역을선택적으로두껍게하기위한프로세스 - Google Patents

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Abstract

본 발명의 한 실시예는 단일 기판(14) 상에 고전압(12) 및 저전압(10) 장치들을 동시에 형성하는 방법으로서, 상기 방법은: 상기 저전압 장치용 게이트 옥사이드를 위해 원하는 두께를 갖는 얇은 옥사이드층(18)을 상기 기판 상에 형성하는 단계; 상기 얇은 옥사이드가 게이트 구조물과 상기 기판 사이에 놓이도록 상기 고 전압 장치용 상기 게이트 구조물(30)을 선택적으로 형성하는 단계; 및 상기 저전압 장치에 사용되는 상기 얇은 옥사이드층을 상기 원하는 두께로 유지시키면서 상기 게이트 구조물 하부의 상기 얇은 옥사이드를 선택적으로 두껍게 만드는 단계를 포함한다.

Description

게이트 옥사이드 영역을 선택적으로 두껍게 하기 위한 프로세스
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 트랜지스터 형성 프로세스에 관한 것이다.
몇몇의 회로들은 동일 칩(chip) 상의 저전압(Low-Voltage: LV) 및 고전압(High Voltage: HV) 장치들을 요구한다. 그러한 예에는 프로그래밍용 고전압 트랜지스터들을 필요로 하는 EPROM 및 EEPROM 장치들과, 더 높은 외부 전원 전압을 다루기 위한 고전압 트랜지스터들을 요구하는 저전압 로직 장치(logic device)들이 포함된다. 상기 2가지 유형의 장치들에 대한 서로 다른 전압 요구에 기인하여, 게이트 옥사이드들은 서로 다른 두께를 갖도록 요구된다. 보다 상세하게는, 상기 고 전압 트랜지스터는 더 높은 전압을 지원하도록 더 두꺼운 게이트 옥사이드를 요구하는 반면에, 상기 저전압 트랜지스터는 더 얇은 게이트 옥사이드를 요구한다. 서로 다른 두께의 게이트 옥사이드를 제조하기 위한 표준 프로세스는, 고전압 게이트 옥사이드를 패터닝(patterning)하고 저전압 영역으로부터 상기 옥사이드를 에칭하여 제거하는 것이다. 상기 게이트 옥사이드 상에 직접 패터닝하는 프로세스는 수율(yield)의 감소를 초래한다.
본 발명의 목적은 상기 고전압 게이트 옥사이드에 대한 패터닝 및 에칭을 하지 않고 동일 칩 상에 서브-마이크론(sub-micron) 단위의 고전압 및 저전압 트랜지스터들을 제공하는 것이다.
본 발명의 한 실시예는 단일 기판 상에 고전압 및 저전압 장치들을 동시에 형성하는 방법으로서, 상기 방법은: 상기 기판 상에 상기 저전압 장치용 게이트 옥사이드를 위한 원하는 두께를 갖는 얇은 옥사이드층을 형성하는 단계; 상기 얇은 옥사이드가 게이트 구조물과 상기 기판 사이에 놓이도록 고전압 장치용 게이트 구조물을 선택적으로 형성하는 단계; 및 저전압 장치에 사용되는 얇은 옥사이드층은 상기 원하는 두께로 유지시키면서 상기 게이트 구조물 하부의 얇은 옥사이드를 선택적으로 두껍게 만드는 단계를 포함한다.
본 발명의 다른 실시예는 전기 장치 구조물용 단일 기판 상에 고전압 및 저전압 트랜지스터들을 동시에 형성하는 방법으로서, 상기 방법은: 고전압 트랜지스터용 영역 및 저전압 트랜지스터용 영역을 갖는 기판을 제공하는 단계; 제1 두께를 갖는 얇은 옥사이드층을 상기 기판 상에 형성하는 단계; 고전압 및 저전압 트랜지스터용 영역의 상기 얇은 옥사이드층과 상기 기판을 덮도록 도전층(conductive layer)을 상기 얇은 옥사이드층 상에 형성하는 단계; 상기 고전압 트랜지스터용 게이트 구조물을 형성하기 위하여 상기 저전압 트랜지스터용 영역에 남겨질 상기 도전층이 남겨지도록 상기 도전층의 일부분을 선택적으로 제거하는 단계; 상기 얇은 옥사이드층의 잔존 부분을 상기 제1 두께로 유지시키면서 상기 게이트 구조물 하부의 상기 얇은 옥사이드층을 제2 두께로 선택적으로 두껍게 만드는 단계; 및 상기 저전압 트랜지스터용 게이트 구조물을 형성하기 위하여 상기 제1 두께를 갖는 상기얇은 옥사이드층이 상기 저전압 트랜지스터 게이트 구조물과 상기 기판 사이에 배치되도록 상기 저전압 트랜지스터 영역의 상기 잔존 도전층 부분을 선택적으로 제거하는 단계를 포함한다. 요구되는 최종 게이트 옥사이드 두께에 따라서, 차단층 (blocking layer)이 상기 도전층의 부분을 제거하기 전에 상기 도전층 상에 형성될 수 있으며, 상기 차단층의 일부분들은 상기 도전층 부분을 제거함에 따라서 함께 제거된다. 상기 차단층은 : 실리콘 나이트라이드(양호하게는 Si2N4), 티타늄 나이트라이드(양호하게는 TiN) 또는 그들의 어떠한 조합으로 구성된 그룹으로부터 선택된 물질로 구성된다. 또한, 상기 얇은 옥사이드층을 선택적으로 두껍게 만드는 프로세스 단계는 상기 장치 구조물을 800℃와 1000℃ 사이에서 습식(wet) 또는 건식 (dry) 산화 분위기(oxidizing atmosphere)로 처리함으로써 수행될 수 있다. 만일 건식 산화 분위기가 사용된다면, 상기 장치는 30 내지 50분 동안 상기 분위기로 처리되는 반면에, 만일 습식 산화 분위기가 사용된다면, 상기 장치는 10 내지 50분 동안 상기 분위기로 처리될 것이다. 이러한 프로세스 결과는 약 0.35μm 폭인 게이트 구조물에 대해 상기 게이트 옥사이드를 50 내지 70Å으로 유지시키면서 약 0.6μm 폭인 게이트 구조물에 대해서는 상기 옥사이드를 거의 80 내지 100Å까지 두껍게 만들게 된다.
본 발명의 한 실시예는 고전압("HV") 트랜지스터가 저전압("LV") 트랜지스터와 동시에 형성되도록 하는 프로세스 절차이다. 이러한 프로세스 절차는 제5도의 플로우챠트 및 제1도 내지 제4도의 일련의 장치 단면도들을 참조하여 설명된다.본 발명의 상기 프로세스 절차를 더 명확하게 설명하기 위하여, 상기 장치들의 단계별 형성(step-by-step formation)을 도시하도록 다음의 설명은 제1도 내지 제4도에 형성된 LV 및 HV 트랜지스터(각각 장치 10 및 12)의 단면도를 중심으로 이루어진다. 제1도 내지 제4도에 관한 LV 트랜지스터(10) 및 HV 트랜지스터(12)의 제조에 대한 설명과 관련하여, 제5도에 도시된 상기 프로세스 절차가 역시 검토될 것이다.
제1도를 참조하면, 반도체 기판(양호하게 p형 또는 n형 도핑된 실리콘)을 제공한 후, 에피텍셜 실리콘층(epitaxial silicon layer)이 상기 기판 상에 형성될 수 있다. 그러나, 상기 실제 장치 구조물에 따라서, 에피텍셜층이 요구되거나 또는 요구되지 않을 수 있다. 따라서, 다음의 논의를 간단히 하기 위하여, 상기 기판 또는 에피텍셜층을 나타낼 수 있는 영역(14)은 기판(14)으로 간단히 참조될 것이다. 다음으로, 트랜지스터 아이솔레이션(isolation) 영역(16)들이 형성된다[이는 제5도의 단계(504)에 대응한다]. 양호하게, 필드 옥사이드 영역(16)들은 상기 기판(14)을 습식 산소 분위기[그와 같은 스팀(steam)] 또는 건식 산소 분위기로 처리함으로써 성장된다. 다음으로, 게이트 옥사이드(18)가 성장되어 양호하게 상기 저전압 트랜지스터에 요구되는 두께로 최적화된다. 다음으로, 폴리실리콘 게이트 (20)가 피착되며[제5도의 단계(506)], 도전성(conductivity)을 개선하도록 도핑된다. 다음으로, 실리콘 나이트라이드 또는 티타늄 나이트라이드와 같은 산화를 차단하는 물질층(22)이 상기 폴리실리콘 상에 피착된다. 이러한 단계는 제5도의 단계(510)에 대응한다. 상기 고전압 트랜지스터의 두께를 증가시키는데 얼마나 많은산화가 요구되는가에 따라서, 이러한 차단층이 생략될 수 있다. 본 실시예에서는 상기 산화 차단층이 설명 목적으로 포함될 것이다.
다음으로 포토레지스트층(photoresist layer, 24)이 산화 차단층(22) 상에 형성되어 패터닝된다. 상기 포토레지스트층(24)은 저전압 트랜지스터(10) 영역의 에칭을 차단하면서, 고전압 트랜지스터(12) 영역의 층(22)과 폴리실리콘층(20)을 선택적으로 에칭하는데 사용된다.
이제 제2도를 참조하면, 선택적으로 에칭한 후, 게이트 구조물(30)이 상기 고전압 영역에 만들어진다. 상기 저전압 트랜지스터 영역들은 상부가 산화 차단층 (28)으로 덮힌 폴리실리콘층(26)으로 덮이며, 게이트 구조물(30)은 캡 절연체[cap insulator: 32, 이는 양호하게는 상기 산화 차단층(28)과 동일한 종류의 물질이다]로 덮힌다. 이러한 단계는 제5도의 단계(512)에 대응한다.
제3도를 참조하면, 고전압 게이트 구조물(36)을 형성하도록 상기 선택적 에칭이 수행된 후, 산화가 수행된다[제5도의 단계(514)]. 이러한 산화는 게이트 에지(edge)에서 버즈 비크(bird's beak)를 야기하며, 또한 [일괄하여 절연 영역(34)으로서 칭해지는] 채널을 가로지르는 옥사이드 두께를 증가시킨다. 본 명세서에서 참조로서 함께 사용된 1989년 9월 IEEE Electron Device Letters, Vol.10 No.9의 페이지 420 내지 페이지 422의 "Sidewall Oxidation of Polycrystalline-Silicon Gate"를 참조하라. 상기 산화 시간(oxidation time)은 원하는 고전압 게이트 옥사이드 두께를 만들도록 선택될 수 있다. 습식 산화는 건식 산화보다 상기 게이트 옥사이드 두께를 더 빨리 증가시킨다. 선택된 산화 유형은 고전압 트랜지스터(12)의 전압 및 신뢰도 요건(reliability requirement)에 좌우된다.
폴리실리콘층(26)의 측면 넓이(lateral extent)는, 옥사이드 영역이 상기 폴리실리콘 하부에 형성되는 정도에 직접 영향을 주기 때문에 특히 중요하다. 상기 폴리실리콘 옥사이드 성장 프로세스 단계는, [폴리실리콘 게이트 구조물(36)과 같은] 좁은 폴리실리콘 구조물 전체의 하부에는 옥사이드 영역을 성장시키지만 영역 (10)의 폴리실리콘 하부에는 옥사이드를 성장시키지 않도록 수행된다. 사실, 전체 옥사이드층 및 한 쌍의 "버즈 비크"들이 게이트 구조물(36) 하부에 형성되는 한편 [제3도의 영역(34) 참조], 단지 폴리실리콘 플레이트(plate, 26)의 에지(edge)에만 "버즈 비크"가 형성될 것이다. 이러한 버즈 비크는 상기 저전압 트랜지스터 성능에 영향을 주지 않는 상기 아이솔레이션 옥사이드 영역(16) 상부에 있게 된다.
옥사이드 영역(34)의 성장과 함께, 상기 폴리실리콘 옥사이드 형성 프로세스 단계 동안 옥사이드 영역(35)들이 게이트 구조물(36)의 측면에 형성된다. 이러한 옥사이드 영역들이 열적으로(thermally) 성장하기 때문에, 이들은 실질적으로 게이트 구조물(36)에 대해 얇은 측벽 절연체를 형성한다. 또한, 그들이 열적으로 성장되기 때문에, 상기 옥사이드들은 게이트 구조물(36)로부터의 어떠한 전기적 누설 (electric leakage)도 감소시키도록 게이트 구조물(36)을 밀봉(sealing)하게 된다.
본 발명의 다른 실시예에서, 상기 기판의 임의의 노출된 부분들을 덮는 산소 차단층(28)을 사용하여, (0.6μm의 폭을 갖는 게이트 구조물인 경우는) 옥사이드층이 게이트 구조물(30) 하부에 약 90 내지 125Å(또는 0.35μm 폭을 갖는 게이트 구조물에 대해서는 약 60Å) 두께까지 두껍게 될 수 있다. 이와 같은 프로세스는 양호하게 건식 산화 분위기에서는 30 내지 40분 동안, 또는 습식(양호하게는 스팀) 산화 분위기에서는 10 내지 30분 동안 800℃과 950℃ 사이에서(더 양호하게는 850℃ 부근에서) 수행될 것이다.
제4도를 참조하면, 수행될 다음 프로세스 단계는, [산화 차단 캡(42)을 형성하기 위한] 산화 차단층(28)과 저전압 트랜지스터(10)의 게이트들을 형성하기 위한 폴리실리콘층(26)을 패터닝하여 에칭하는 것이다[제5도의 단계(516) 참조]. 이러한 게이트 구조물이 형성된 후, [제5도에서 단계(518)로서 나타내어진] 또 다른 폴리실리콘 옥사이드 성장 단계가 수행되거나 또는 수행되지 않을 수 있다. 만일 이러한 단계가 수행된다면, 그 결과는 채널의 소스 및 드레인 중첩 영역(overlap region) 이외의 부분의 저전압 게이트 옥사이드(18)의 두께를 증가시키지 않고 저전압 트랜지스터(10)의 소스 및 드레인 중첩 영역 상부에 짧은 "버즈 비크" 영역 (38)들을 형성하게 된다. 또한, 얇은 측벽 옥사이드(44)가 게이트 구조물(40)의 측면 상에 형성된다.
위에 설명된 바와 같이, 이러한 단계는 수행되거나 또는 수행되지 않을 수 있다. 적어도 최소 옥사이드 성장 단계(minimal oxide growth step)를 수행하는 장점은, 이러한 단계가 게이트 구조물(40)의 [게이트 구조물(40)과 옥사이드층(18)사이의] 하부 구석(lower corner)에 "버즈 비크" 영역을 형성한다는 점이다. 이는 상기 "버즈 비크"가 상기 게이트 구조물로부터 상기 소스/드레인 주입 데미지 (damage)를 감소시키며, 게이트-대-소스/드레인 중첩 커패시턴스(overlap capacitance)를 감소시키고, 상기 게이트 구조물 구석의 전기장 밀도(electricfield intensity)를 감소시키기 때문에 유익하다. 또 다른 장점은, 이러한 옥사이드 성장 단계가 상기 게이트로부터의 전기적 누설을 감소시키도록 상기 게이트 구조물 상에 얇은 측벽 절연체를 형성한다는 점이다.
게이트 구조물(40)을 형성하고 폴리실리콘 옥사이드를 성장시키는 옵션적인 단계(optional step) 후, 표준 프로세스 절차가 상기 장치 제조를 완료하도록 하는데 사용된다. 제5도에 도시된 바와 같이, 다음 단계[단계(520)]는 저농도로 도핑된 소스/드레인 영역("LDD")을 만든다. 다음으로, 절연체, 양호하게는 옥사이드 또는 나이트라이드들이 측벽 절연체를 형성하도록 피착되어 에칭된다. 상기 측벽 절연체가 형성된 후, 상기 소스/드레인 영역들이 주입된다. 다음으로, 표준 프로세스 절차를 사용하여 상기 장치 제조가 완료된다.
본 발명의 다른 실시예에서, 얇은 게이트 옥사이드층이 상기 LV 및 HV 트랜지스터들 하부에 형성된다. 이러한 층의 두께는 실질적으로 상기 LV 트랜지스터의 원하는 두께이다. 다음으로, 폴리실리콘층이 상기 옥사이드층 상에 형성된다. 이 다음으로 상기 HV 및 LV 트랜지스터들용 게이트 구조물들을 형성하는 선택적 에칭 프로세스가 수행된다. 다음으로, LDD 주입이 원한다면 소스 및 드레인에 부가될 수 있다. 얇은 나이트라이드층이 상기 HV 트랜지스터 영역만을 노출시키도록 피착되어 선택적으로 에칭된다. 다음으로, HV 폴리-산화 단계가 상기 HV 트랜지스터 게이트 구조물 바로 밑의 상기 옥사이드 영역을 두껍게 하도록 수행된다. 이러한 단계의 결과는 제4도의 HV 트랜지스터(12)와 유사하게 될 것이다. 다음으로, 소스/드레인 영역들이 형성된다. 남은 프로세스 단계들은 임의의 표준 LV 트랜지스터 또는 HV 트랜지스터 제조 프로세스와 유사하다.
비록 본 발명의 특정 실시예들이 본 명세서에서 설명되었지만, 그들은 본 발명의 범위를 제한하도록 설명된 것은 아니다. 본 기술에 숙련된 자들에게는 본 발명에 대한 많은 실시예들이 상기 명세서의 방법론적인 관점에서 명백해질 것이다. 본 발명의 범위는 단지 첨부된 특허 청구 범위에 의해서만 제한된다.
제1도 내지 제4도는 본 발명의 한 실시예의 프로세스에 따라 제조된 2가지 반도체 장치들의 단면도.
제5도는 본 발명의 프로세스 절차(process flow)의 한 실시예를 도시하는 플로우챠트.
도면의 주요 부분에 대한 부호의 설명
10 : 저전압 트랜지스터
12 : 고전압 트랜지스터
14 : 기판
16 : 아이솔레이션(isolation) 영역
18 : 게이트 옥사이드
20 : 폴리실리콘 게이트
22, 28 : 산화 차단층
24 : 포토레지스트층
26 : 폴리실리콘층
30, 40 : 게이트 구조물
32 : 캡 절연체
34, 35 : 옥사이드 영역
36 : 폴리실리콘 게이트 구조물

Claims (14)

  1. 전기 장치 구조물을 위해 단일 기판 상에 제1 트랜지스터 및 제2 트랜지스터를 동시에 형성하는 방법으로서,
    상기 제1 트랜지스터용 제1 영역 및 상기 제2 트랜지스터용 제2 영역을 갖는 기판을 제공하는 단계;
    상기 기판 상에 제1 두께를 갖는 옥사이드층을 형성하는 단계;
    상기 옥사이드층 상에 도전층을 형성하는 단계 - 상기 도전층은 상기 제1 영역 및 제2 영역에서 상기 옥사이드층 및 상기 기판을 덮음 - ;
    상기 제1 영역의 상기 도전층의 일부분을 제거하여 상기 제1 트랜지스터용 게이트 구조물을 형성하고 상기 제2 영역에는 상기 도전층이 그대로 남아있도록 하는 단계;
    상기 제1 트랜지스터용 상기 게이트 구조물을 형성한 후에, 상기 제2 영역의 상기 옥사이드층을 상기 제1 두께로 유지시키면서, 상기 제1 트랜지스터용 상기 게이트 구조물의 하부 폭 전체에 걸쳐서 상기 옥사이드층을 제2 두께로 두껍게 만드는 단계; 및
    상기 제2 트랜지스터용 게이트 구조물을 형성하기 위하여 상기 제2 영역에서의 상기 도전층의 일부분을 제거하는 단계 - 상기 제1 두께를 갖는 상기 옥사이드층은 상기 제2 트랜지스터용 상기 게이트 구조물과 상기 기판 사이에 배치됨 -
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 도전층 상에 차단층을 형성하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 차단층은 상기 제2 트랜지스터의 상기 영역에서 상기 잔류 도전층의 상기 일부분을 제거하기 전에 형성되며, 상기 차단층 부분은 상기 제2 트랜지스터의 상기 영역에서 상기 잔류 도전층의 부분들의 제거와 함께 제거되는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 차단층은 실리콘 나이트라이드, 티타늄 나이트라이드 또는 그들의 임의의 조합으로 구성된 그룹으로부터 선택된 물질로 구성되는 것을 특징으로 하는 방법.
  5. 제2항에 있어서, 상기 차단층은 Si2N4로 구성되는 것을 특징으로 하는 방법.
  6. 제2항에 있어서, 상기 차단층은 TiN으로 구성되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 옥사이드층을 선택적으로 두껍게 만드는 상기 단계는 상기 전기 장치 구조물을 800℃와 1000℃ 사이에서 건식 산화 분위기로 처리하는단계인 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 전기 장치 구조물을 건식 산화 분위기로 처리하는 상기 단계는 상기 전기 장치를 30 내지 50분 동안 상기 분위기로 처리하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 옥사이드층은 약 0.6μm 폭인 게이트 구조물에 대해 80Å 내지 100Å 사이의 두께를 갖는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 옥사이드층은 약 0.35μm 폭인 게이트 구조물에 대해 50Å 내지 70Å 사이의 두께를 갖는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 옥사이드층을 두껍게 만드는 상기 단계는 상기 전기 장치 구조물을 800℃와 1000℃ 사이에서 스팀 분위기(steam atmosphere)로 처리하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 전기 장치 구조물을 습식 산화 분위기로 처리하는 상기 단계는 상기 전기 장치를 10 내지 50분 동안 상기 습식 산화 분위기로 처리하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 옥사이드층은 약 0.6μm 폭인 게이트 구조물에 대해 80Å 내지 100Å 사이의 두께를 갖는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 옥사이드층은 약 0.35μm 폭인 게이트 구조물에 대해 50Å 내지 70Å 사이의 두께를 갖는 것을 특징으로 하는 방법.
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