JPH08255881A - 限られたゲート酸化物処理工程によって高電圧および低電圧トランジスタを形成する方法 - Google Patents
限られたゲート酸化物処理工程によって高電圧および低電圧トランジスタを形成する方法Info
- Publication number
- JPH08255881A JPH08255881A JP7280928A JP28092895A JPH08255881A JP H08255881 A JPH08255881 A JP H08255881A JP 7280928 A JP7280928 A JP 7280928A JP 28092895 A JP28092895 A JP 28092895A JP H08255881 A JPH08255881 A JP H08255881A
- Authority
- JP
- Japan
- Prior art keywords
- gate structure
- low voltage
- layer
- oxide
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 53
- 230000008569 process Effects 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000008719 thickening Effects 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 230000000903 blocking effect Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 8
- 241000293849 Cordylanthus Species 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000006677 Appel reaction Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 単一の基板上に高電圧素子（１２）および低
電圧素子（１０）を同時に形成する方法。 【解決手段】 薄い酸化物層（１８）を前記基板（１
４）上に形成し、この薄い酸化物層は低電圧素子のゲー
ト酸化物として所望の厚みを有しており、高電圧素子の
ゲート構造（３０）を選択的に形成し、この薄い酸化物
はゲート構造と基板間に置かれており、そして 低電圧
素子に使用される薄い酸化物層を所望の厚みに保持する
と共に、ゲート構造の下部の薄い酸化物を選択的に厚く
することを包含する単一の基板上に高電圧および低電圧
素子を同時に形成する方法。
電圧素子（１０）を同時に形成する方法。 【解決手段】 薄い酸化物層（１８）を前記基板（１
４）上に形成し、この薄い酸化物層は低電圧素子のゲー
ト酸化物として所望の厚みを有しており、高電圧素子の
ゲート構造（３０）を選択的に形成し、この薄い酸化物
はゲート構造と基板間に置かれており、そして 低電圧
素子に使用される薄い酸化物層を所望の厚みに保持する
と共に、ゲート構造の下部の薄い酸化物を選択的に厚く
することを包含する単一の基板上に高電圧および低電圧
素子を同時に形成する方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子およびそ
れを形成する方法、さらに詳しくはトランジスタを形成
する方法に関する。
れを形成する方法、さらに詳しくはトランジスタを形成
する方法に関する。
【０００２】
【従来の技術】同一チップ上に低電圧素子および高電圧
素子を必要とする回路がある。その例はＥＰＲＯＭおよ
びＥＥＰＲＯＭであって、これらはプログラミング用の
高電圧トランジスタと、高電圧トランジスタに一層高い
供給電圧を取り扱わせる低電圧論理素子とを必要とす
る。これらの２つのタイプの素子の電圧要求が異なるた
めに、ゲート酸化物の厚みが異なるものでなければなら
ない。さらに詳しく言えば、高電圧トランジスタは、高
電圧を保持するために厚いゲート酸化物を必要とする
が、一方、低電圧トランジスタは薄いゲート酸化物を必
要とする。異なる酸化物膜厚を作る標準的な方法は、高
電圧ゲート酸化物をパターン化し、そしてエッチングに
よって低電圧範囲からこの酸化物を取り除くことであ
る。ゲート酸化物に直接パターン化する方法は歩留まり
を悪くする。
素子を必要とする回路がある。その例はＥＰＲＯＭおよ
びＥＥＰＲＯＭであって、これらはプログラミング用の
高電圧トランジスタと、高電圧トランジスタに一層高い
供給電圧を取り扱わせる低電圧論理素子とを必要とす
る。これらの２つのタイプの素子の電圧要求が異なるた
めに、ゲート酸化物の厚みが異なるものでなければなら
ない。さらに詳しく言えば、高電圧トランジスタは、高
電圧を保持するために厚いゲート酸化物を必要とする
が、一方、低電圧トランジスタは薄いゲート酸化物を必
要とする。異なる酸化物膜厚を作る標準的な方法は、高
電圧ゲート酸化物をパターン化し、そしてエッチングに
よって低電圧範囲からこの酸化物を取り除くことであ
る。ゲート酸化物に直接パターン化する方法は歩留まり
を悪くする。
【０００３】
【発明が解決しようとする課題】本発明の目的は、高電
圧ゲート酸化物をパターン化しエッチングする必要のな
い、同一チップ上にサブミクロンの高電圧および低電圧
トランジスタを提供することに関する。
圧ゲート酸化物をパターン化しエッチングする必要のな
い、同一チップ上にサブミクロンの高電圧および低電圧
トランジスタを提供することに関する。
【０００４】
【課題を解決するための手段】本発明の１つの実施例
は、単一の基板上に高電圧および低電圧素子を同時に形
成する方法であって、この方法は、薄い酸化物層１８を
前記基板１４上に形成し、この薄い酸化物層は低電圧素
子のゲート酸化物として所望の厚みを有しており、高電
圧素子のゲート構造３０を選択的に形成し、この薄い酸
化物はゲート構造と基板間に置かれており、そして低電
圧素子に使用される薄い酸化物層を所望の厚みに保持す
ると共に、ゲート構造の下部の薄い酸化物を選択的に厚
くすることを包含する。
は、単一の基板上に高電圧および低電圧素子を同時に形
成する方法であって、この方法は、薄い酸化物層１８を
前記基板１４上に形成し、この薄い酸化物層は低電圧素
子のゲート酸化物として所望の厚みを有しており、高電
圧素子のゲート構造３０を選択的に形成し、この薄い酸
化物はゲート構造と基板間に置かれており、そして低電
圧素子に使用される薄い酸化物層を所望の厚みに保持す
ると共に、ゲート構造の下部の薄い酸化物を選択的に厚
くすることを包含する。
【０００５】本発明の他の実施例は、電子素子構造の単
一の基板上に高電圧および低電圧トランジスタを同時に
形成する方法であって、この方法は、基板を準備し、こ
の基板は高電圧トランジスタの領域と低電圧トランジス
タの領域とを有しており、基板上に薄い酸化物層を形成
し、この薄い酸化物層は第１の厚みを有し、この薄い酸
化物層上に導電層を形成し、この導電層は高電圧および
低電圧トランジスタの領域において薄い酸化物層および
基板を覆っており、高電圧トランジスタのゲート構造を
形成するためおよび導電層が低電圧トランジスタの領域
に残るように導電層の部分を選択的に取り除き、ゲート
構造の下の薄い酸化物層の厚みを第２の厚みまで選択的
に厚くすると共に薄い酸化物層の残りの部分を第１の厚
みに保持し、そして低電圧トランジスタのゲート構造を
形成するために低電圧トランジスタ領域に残っている導
電層の部分を取り除き、第１の厚みを有するこの薄い酸
化物層は低電圧トランジスタゲート構造と基板間に配置
される。必要な最終ゲート酸化物の厚みに依存して、導
電層の部分の除外に先立って、阻止層が導電層上に形成
されてもよく、そしてこの阻止層の部分は導電層の部分
の除外と共に取り除かれる。阻止層は窒化ケイ素（好ま
しくはＳｉ2 Ｎ4 ）、窒化チタン（好ましくはＴｉＮ）
またはそれらの組み合わせから成るグループから選択さ
れた材料で構成される。さらに、薄い酸化物層を選択的
に厚くする工程は、この素子構成を８００℃−１０００
℃の間の湿潤または乾燥酸化雰囲気中に置くことによっ
て達成される。もし乾燥酸化雰囲気が使用される場合、
素子は雰囲気中に３０−５０分間置かれるが、一方、も
し湿潤酸化雰囲気が使用される場合、素子は雰囲気中に
１０−５０分間置かれる。これらの方法の結果、ゲート
酸化物が約０．３５μm幅のゲート構造に対して５０お
よび７０Åに保たれている時に、約０. ６μm 幅のゲー
ト構造に対して約８０および１００Åに酸化物を厚くす
るであろう。
一の基板上に高電圧および低電圧トランジスタを同時に
形成する方法であって、この方法は、基板を準備し、こ
の基板は高電圧トランジスタの領域と低電圧トランジス
タの領域とを有しており、基板上に薄い酸化物層を形成
し、この薄い酸化物層は第１の厚みを有し、この薄い酸
化物層上に導電層を形成し、この導電層は高電圧および
低電圧トランジスタの領域において薄い酸化物層および
基板を覆っており、高電圧トランジスタのゲート構造を
形成するためおよび導電層が低電圧トランジスタの領域
に残るように導電層の部分を選択的に取り除き、ゲート
構造の下の薄い酸化物層の厚みを第２の厚みまで選択的
に厚くすると共に薄い酸化物層の残りの部分を第１の厚
みに保持し、そして低電圧トランジスタのゲート構造を
形成するために低電圧トランジスタ領域に残っている導
電層の部分を取り除き、第１の厚みを有するこの薄い酸
化物層は低電圧トランジスタゲート構造と基板間に配置
される。必要な最終ゲート酸化物の厚みに依存して、導
電層の部分の除外に先立って、阻止層が導電層上に形成
されてもよく、そしてこの阻止層の部分は導電層の部分
の除外と共に取り除かれる。阻止層は窒化ケイ素（好ま
しくはＳｉ2 Ｎ4 ）、窒化チタン（好ましくはＴｉＮ）
またはそれらの組み合わせから成るグループから選択さ
れた材料で構成される。さらに、薄い酸化物層を選択的
に厚くする工程は、この素子構成を８００℃−１０００
℃の間の湿潤または乾燥酸化雰囲気中に置くことによっ
て達成される。もし乾燥酸化雰囲気が使用される場合、
素子は雰囲気中に３０−５０分間置かれるが、一方、も
し湿潤酸化雰囲気が使用される場合、素子は雰囲気中に
１０−５０分間置かれる。これらの方法の結果、ゲート
酸化物が約０．３５μm幅のゲート構造に対して５０お
よび７０Åに保たれている時に、約０. ６μm 幅のゲー
ト構造に対して約８０および１００Åに酸化物を厚くす
るであろう。
【０００６】
【発明の実施の形態】本発明の１つの実施例は、高電圧
トランジスタ（ＨＶ）が低電圧トランジスタ（ＬＶ）と
同時に形成される工程流れである。この工程流れは図５
にフローチャートとして示され、図１−４に一連の断面
素子図として示されている。本発明の工程流れをさらに
明瞭に示すために、ＬＶおよびＨＶトランジスタ（それ
ぞれ素子１０および１２）の形成を工程順に示すために
図１−４で形成されるこれらの素子の断面について以下
に説明する。図１−４に関するＬＶトランジスタ１０お
よびＨＶトランジスタ１２の製作の記述について、図５
の工程流れも説明される。
トランジスタ（ＨＶ）が低電圧トランジスタ（ＬＶ）と
同時に形成される工程流れである。この工程流れは図５
にフローチャートとして示され、図１−４に一連の断面
素子図として示されている。本発明の工程流れをさらに
明瞭に示すために、ＬＶおよびＨＶトランジスタ（それ
ぞれ素子１０および１２）の形成を工程順に示すために
図１−４で形成されるこれらの素子の断面について以下
に説明する。図１−４に関するＬＶトランジスタ１０お
よびＨＶトランジスタ１２の製作の記述について、図５
の工程流れも説明される。
【０００７】図１を参照すると、半導体基板（好ましく
はｐ−型またはｎ−型ドープシリコン）を準備した後、
基板上にエピタキシャルシリコン層が形成されてよい。
しかしながら、実際の素子構成に依存して、エピタキシ
ャル層は必要または必要でないかも知れない。それ故、
以下の説明を簡単にするために、基板またはエピタキシ
ャル層を示す領域１４を、単に基板１４と呼ぶ。次に、
トランジスタ隔離領域１６が形成される（これは図５の
工程５０４に対応する）。好ましくは、フィールド酸化
物領域１６は、基板１４を湿潤酸素環境（蒸気のよう
な）または乾燥酸素環境中に置くことによって成長す
る。次に、ゲート酸化物１８が成長し、そして好ましく
は低電圧トランジスタに要求される厚みに最適化され
る。つぎに、ポリシリコンゲート２０が付着され（図５
の工程５０６）、そして導電性を改善するためにドープ
される。次に、窒化ケイ素または窒化チタンのような酸
化を阻止する材料の層２２がポリシリコン上に付着され
る。この工程は図５の５１０に相当する。高電圧トラン
ジスタの厚みを増すために要求される酸化の度合いに依
存して、この阻止層は省略されるかもしれない。本実施
例においては図示の目的で、この酸化物阻止層が含まれ
る。
はｐ−型またはｎ−型ドープシリコン）を準備した後、
基板上にエピタキシャルシリコン層が形成されてよい。
しかしながら、実際の素子構成に依存して、エピタキシ
ャル層は必要または必要でないかも知れない。それ故、
以下の説明を簡単にするために、基板またはエピタキシ
ャル層を示す領域１４を、単に基板１４と呼ぶ。次に、
トランジスタ隔離領域１６が形成される（これは図５の
工程５０４に対応する）。好ましくは、フィールド酸化
物領域１６は、基板１４を湿潤酸素環境（蒸気のよう
な）または乾燥酸素環境中に置くことによって成長す
る。次に、ゲート酸化物１８が成長し、そして好ましく
は低電圧トランジスタに要求される厚みに最適化され
る。つぎに、ポリシリコンゲート２０が付着され（図５
の工程５０６）、そして導電性を改善するためにドープ
される。次に、窒化ケイ素または窒化チタンのような酸
化を阻止する材料の層２２がポリシリコン上に付着され
る。この工程は図５の５１０に相当する。高電圧トラン
ジスタの厚みを増すために要求される酸化の度合いに依
存して、この阻止層は省略されるかもしれない。本実施
例においては図示の目的で、この酸化物阻止層が含まれ
る。
【０００８】次に、ホトレジスト層２４が形成され、そ
して酸化阻止層２２上にパターン化される。ホトレジス
ト層２４は、低電圧トランジスタ１０の範囲のエッチン
グを阻止しながら、高電圧トランジスタ１２の層２２と
ポリシリコンを選択的にエッチングするために使用され
る。
して酸化阻止層２２上にパターン化される。ホトレジス
ト層２４は、低電圧トランジスタ１０の範囲のエッチン
グを阻止しながら、高電圧トランジスタ１２の層２２と
ポリシリコンを選択的にエッチングするために使用され
る。
【０００９】図２を参照すると、選択的エッチングの後
に、ゲート構造３０が高電圧範囲に画定される。低電圧
トランジスタ範囲は酸化阻止層２８によって覆われたポ
リシリコン層２６で被覆され、またゲート構造３０は被
覆絶縁体３２（好ましくは酸化阻止層２８と同一材料で
ある）で覆われている。この工程は図５の５１２に相当
する。
に、ゲート構造３０が高電圧範囲に画定される。低電圧
トランジスタ範囲は酸化阻止層２８によって覆われたポ
リシリコン層２６で被覆され、またゲート構造３０は被
覆絶縁体３２（好ましくは酸化阻止層２８と同一材料で
ある）で覆われている。この工程は図５の５１２に相当
する。
【００１０】図３を参照すると、選択エッチングを行っ
た後、高電圧ゲート構造をつくるため、酸化が成され
る。（図５の５１４）この酸化によってゲート端部に鳥
のくちばし状を作り、そしてチャンネル（集合的に絶縁
領域３４として参照される）間の酸化物厚を増加する。
IEEE Electron Device Letter,Vol.10 No9,Sept.1989,p
p420-422，『多結晶シリコンゲートの側壁酸化』（”Si
dewall Oxidation ofPolycrystaline-Silicon Gate"）
を参照されたい。酸化時間は、所望の高電圧ゲート酸化
物を作るために選択できる。湿潤酸化は乾燥酸化より早
くゲート酸化物厚を増すことができる。選択される酸化
の種類は電圧および高電圧トランジスタ１２の要求信頼
度に基づく。
た後、高電圧ゲート構造をつくるため、酸化が成され
る。（図５の５１４）この酸化によってゲート端部に鳥
のくちばし状を作り、そしてチャンネル（集合的に絶縁
領域３４として参照される）間の酸化物厚を増加する。
IEEE Electron Device Letter,Vol.10 No9,Sept.1989,p
p420-422，『多結晶シリコンゲートの側壁酸化』（”Si
dewall Oxidation ofPolycrystaline-Silicon Gate"）
を参照されたい。酸化時間は、所望の高電圧ゲート酸化
物を作るために選択できる。湿潤酸化は乾燥酸化より早
くゲート酸化物厚を増すことができる。選択される酸化
の種類は電圧および高電圧トランジスタ１２の要求信頼
度に基づく。
【００１１】ポリシリコン層２６の横方向の範囲は、そ
のポリシリコンの下に酸化物領域が形成される範囲に直
接影響するので、特に重要である。ポリシリコン酸化物
成長処理工程は、狭いポリシリコン構造全体（ポリシリ
コンゲート構造３６のような）の下部に酸化物領域を成
長させるように、しかし領域１０のポリシリコン下部に
酸化物を成長させないように、実施される。実際、酸化
物層全体および１対の『鳥のくちばし』はゲート構造３
６の下部に形成され（図３の領域３４を参照）、一方、
『鳥のくちばし』はポリシリコン板２６の端部のみに形
成される。この鳥のくちばしは、隔離酸化物領域１６の
上部に形成され、そこは低電圧トランジスタ性能に影響
を与えない。
のポリシリコンの下に酸化物領域が形成される範囲に直
接影響するので、特に重要である。ポリシリコン酸化物
成長処理工程は、狭いポリシリコン構造全体（ポリシリ
コンゲート構造３６のような）の下部に酸化物領域を成
長させるように、しかし領域１０のポリシリコン下部に
酸化物を成長させないように、実施される。実際、酸化
物層全体および１対の『鳥のくちばし』はゲート構造３
６の下部に形成され（図３の領域３４を参照）、一方、
『鳥のくちばし』はポリシリコン板２６の端部のみに形
成される。この鳥のくちばしは、隔離酸化物領域１６の
上部に形成され、そこは低電圧トランジスタ性能に影響
を与えない。
【００１２】酸化物領域３４の成長に加えて、ポリシリ
コン酸化物形成処理工程中に、酸化物領域３５がゲート
構造３６の側面に成長する。これらの酸化物領域は熱的
に成長するので、これらは基本的にゲート構造３６に対
する薄い側壁絶縁体を形成する。さらに、これらは熱的
に成長するので、ゲート構造３６からの電気的な漏れを
減少させるように、ゲート構造３６を遮蔽する。
コン酸化物形成処理工程中に、酸化物領域３５がゲート
構造３６の側面に成長する。これらの酸化物領域は熱的
に成長するので、これらは基本的にゲート構造３６に対
する薄い側壁絶縁体を形成する。さらに、これらは熱的
に成長するので、ゲート構造３６からの電気的な漏れを
減少させるように、ゲート構造３６を遮蔽する。
【００１３】本発明の他の実施例において、基板の露出
部を被覆する酸化阻止層２８によって、酸化物層はゲー
ト構造３０の下部において、おおよそ９０−１２５Å厚
（０. ６μm 幅のゲート構造に対し、また０. ３５μm
幅のゲート構造に対し、おおよそ６０Å厚）まで厚くで
きる。このような方法は、好ましくは８００−９５０℃
（さらに好ましくは８５０℃）の間で乾燥酸化雰囲気で
は３０−４０分、湿潤酸化雰囲気では１０−３０分にて
実行される。
部を被覆する酸化阻止層２８によって、酸化物層はゲー
ト構造３０の下部において、おおよそ９０−１２５Å厚
（０. ６μm 幅のゲート構造に対し、また０. ３５μm
幅のゲート構造に対し、おおよそ６０Å厚）まで厚くで
きる。このような方法は、好ましくは８００−９５０℃
（さらに好ましくは８５０℃）の間で乾燥酸化雰囲気で
は３０−４０分、湿潤酸化雰囲気では１０−３０分にて
実行される。
【００１４】図４を参照すると、次の処理工程は、酸化
阻止被覆４２を形成するための酸化阻止層２８のパター
ン化およびエッチングであり、そして低電圧トランジス
タ１０のゲートを形成するためのポリシリコン層２６の
パターン化およびエッチングである。（図５の工程５１
６参照）。このゲート構造が形成された後、他のポリシ
リコン酸化物成長工程（図５の５１８で示される）が実
施されても、またはされなくてもよい。もしこの工程が
実施される場合、その結果は、チャンネルの残部の低電
圧ゲート酸化物１８の厚みを増加させることなく、低電
圧トランジスタ１０の領域に重なるソースおよびドレー
ン上に短い『鳥のくちばし』領域を形成することであ
る。さらに、薄い側壁酸化物４４がゲート構造４０の側
面に形成される。
阻止被覆４２を形成するための酸化阻止層２８のパター
ン化およびエッチングであり、そして低電圧トランジス
タ１０のゲートを形成するためのポリシリコン層２６の
パターン化およびエッチングである。（図５の工程５１
６参照）。このゲート構造が形成された後、他のポリシ
リコン酸化物成長工程（図５の５１８で示される）が実
施されても、またはされなくてもよい。もしこの工程が
実施される場合、その結果は、チャンネルの残部の低電
圧ゲート酸化物１８の厚みを増加させることなく、低電
圧トランジスタ１０の領域に重なるソースおよびドレー
ン上に短い『鳥のくちばし』領域を形成することであ
る。さらに、薄い側壁酸化物４４がゲート構造４０の側
面に形成される。
【００１５】上述の通り、この工程は実施されてもされ
なくてもよい。少なくとも最小の酸化物成長工程を実施
する利点は、それがゲート構造４０の下側角部（ゲート
構造４０と酸化物層１８の間）に『鳥のくちばし』領域
を形成することである。これはゲート構造からソース／
ドレーンインプランテーション損傷を無くし、ゲートと
ソース／ドレーン間の重複キャパシタンスを減少させ、
そしてゲート構造の角部における電界強度を減少させる
利点がある。他の利点は、この酸化物成長工程がゲート
構造上に薄い側壁絶縁体を形成することによりゲートか
らの電気的漏れを減少させることである。
なくてもよい。少なくとも最小の酸化物成長工程を実施
する利点は、それがゲート構造４０の下側角部（ゲート
構造４０と酸化物層１８の間）に『鳥のくちばし』領域
を形成することである。これはゲート構造からソース／
ドレーンインプランテーション損傷を無くし、ゲートと
ソース／ドレーン間の重複キャパシタンスを減少させ、
そしてゲート構造の角部における電界強度を減少させる
利点がある。他の利点は、この酸化物成長工程がゲート
構造上に薄い側壁絶縁体を形成することによりゲートか
らの電気的漏れを減少させることである。
【００１６】ゲート構造４０および任意的なポリシリコ
ン酸化物成長工程の後に、素子を完成させるための標準
的な処理の流れが利用される。図５に示すように、次の
工程（５１２）は軽くドープされたソース／ドレーン領
域（”ＬＤＤ”）をインプランテーションすることであ
る。次に、絶縁体、好ましくは酸化物または窒化物が付
着されそしてエッチングされることにより側壁絶縁体が
形成される。側壁絶縁体が形成された後、ソース／ドレ
ーン領域がインプランテーションされる。次に、素子の
製作は標準的な処理流れを使用することにより完了す
る。
ン酸化物成長工程の後に、素子を完成させるための標準
的な処理の流れが利用される。図５に示すように、次の
工程（５１２）は軽くドープされたソース／ドレーン領
域（”ＬＤＤ”）をインプランテーションすることであ
る。次に、絶縁体、好ましくは酸化物または窒化物が付
着されそしてエッチングされることにより側壁絶縁体が
形成される。側壁絶縁体が形成された後、ソース／ドレ
ーン領域がインプランテーションされる。次に、素子の
製作は標準的な処理流れを使用することにより完了す
る。
【００１７】本発明の他の実施例において、薄いゲート
酸化物層がＬＶおよびＨＶトランジスタの下部に形成さ
れる。この層の厚みは基本的にＬＶトランジスタの所望
の厚みである。次に、ポリシリコン層が酸化物層上に形
成される。この後には、ＨＶおよびＬＶトランジスタの
ゲート構造を形成する選択的エッチング処理が続く。次
に、もし必要なら、ＬＤＤの移植体がソースおよびドレ
ーンに加えられてもよい。薄い窒化物層が付着され、そ
して選択的にエッチングされることによりＨＶトランジ
スタ領域のみが露出する。次に、ＨＶポリー酸化工程が
実行されて、ＨＶトランジスタゲート構造の下の酸化物
領域を厚くする。この工程の結果は、図４のＨＶトラン
ジスタ１２のそれに類似する。残りの処理工程は、いず
れかの標準的なＬＶおよびＨＶトランジスタ製作方法に
類似する。
酸化物層がＬＶおよびＨＶトランジスタの下部に形成さ
れる。この層の厚みは基本的にＬＶトランジスタの所望
の厚みである。次に、ポリシリコン層が酸化物層上に形
成される。この後には、ＨＶおよびＬＶトランジスタの
ゲート構造を形成する選択的エッチング処理が続く。次
に、もし必要なら、ＬＤＤの移植体がソースおよびドレ
ーンに加えられてもよい。薄い窒化物層が付着され、そ
して選択的にエッチングされることによりＨＶトランジ
スタ領域のみが露出する。次に、ＨＶポリー酸化工程が
実行されて、ＨＶトランジスタゲート構造の下の酸化物
領域を厚くする。この工程の結果は、図４のＨＶトラン
ジスタ１２のそれに類似する。残りの処理工程は、いず
れかの標準的なＬＶおよびＨＶトランジスタ製作方法に
類似する。
【００１８】本発明の特定実施例について説明したが、
これにより発明の範囲が限定されるものではない。本発
明の多くの実施例が、本明細書の方法に照らして、当業
者には自明である。本発明の範囲は特許請求の範囲のみ
によって制限されるものではない。
これにより発明の範囲が限定されるものではない。本発
明の多くの実施例が、本明細書の方法に照らして、当業
者には自明である。本発明の範囲は特許請求の範囲のみ
によって制限されるものではない。
【００１９】以上の説明に関してさらに以下の項を開示
する。 （１）単一の基板上に高電圧および低電圧素子を同時に
形成する方法であって、この方法は、薄い酸化物層を前
記基板上に形成し、前記薄い酸化物層は前記低電圧素子
のゲート酸化物として所望の厚みを有しており、前記高
電圧素子のゲート構造を選択的に形成し、前記薄い酸化
物は前記ゲート構造と前記基板間に置かれており、そし
て前記低電圧素子に使用される前記薄い酸化物層を所望
の厚みに保持すると共に、前記ゲート構造の下部の前記
薄い酸化物を選択的に厚くすることを包含する前記の方
法。 （２）電気的素子構造の単一の基板上に高電圧および低
電圧トランジスタを同時に形成する方法であって、この
方法は、基板を準備し、前記基板は前記高電圧トランジ
スタ用の領域と前記低電圧トランジスタ用の領域を有し
ており、薄い酸化物層を前記基板上に形成し、前記薄い
酸化物層は第１の厚みを有しており、前記薄い酸化物層
上に導電層を形成し、前記導電層は前記高電圧および低
電圧トランジスタの前記領域内の前記薄い酸化物層およ
び前記基板を被覆しており、前記高電圧トランジスタの
ゲート構造を形成するために、そして前記導電層が前記
低電圧トランジスタの前記領域中に残るように、前記導
電層の部分を選択的に除外し、前記薄い酸化物層の残り
の部分を前記第１の厚みに保持すると共に、前記ゲート
構造の下部の前記薄い酸化物を選択的に第２の厚みに厚
くし、そして前記低電圧トランジスタのゲート構造を形
成するために、前記低電圧トランジスタ中の前記残って
いる導電層の部分を選択的に除外し、前記第１の厚みを
有する前記薄い酸化物層が前記低電圧トランジスタのゲ
ート構造と前記基板の間に配置されている、ことを包含
する前記の方法。 （３）阻止層が前記導電層上に形成される第２項記載の
方法。 （４）前記阻止層は前記導電層の部分の前記除外に先立
って形成され、そして前記阻止層の部分は前記導電層の
部分の前記除外により除外される、第３項記載の方法。 （５）前記阻止層は窒化ケイ素、窒化チタンまたは何ら
かのそれらの組み合わせから成るグループから選択され
た材料から成る、第３項記載の方法。 （６）前記阻止層がSi2 N 4 から成る第３項記載の方
法。 （７）前記阻止層がTiN から成る第３項記載の方法。 （８）前記薄い酸化物層の前記選択的厚層化は、前記素
子構造を８００−１０００℃間の乾燥酸化雰囲気中に置
くことである、第２項記載の方法。 （９）前記素子構造を乾燥酸化雰囲気中に置くことは、
前記素子を３０−５０分間前記雰囲気中に置くことであ
る、第８項記載の方法。 （１０）前記酸化物層が、おおよそ０. ６μm 幅のゲー
ト構造に対し８０−１００Åの間の厚みを有する、第９
項記載の方法。 （１１）前記酸化物層が、おおよそ０. ３５μm 幅のゲ
ート構造に対し５０−７０Åの間の厚みを有する、第９
項記載の方法。 （１２）前記薄い酸化物層を前記選択的に厚くすること
は、前記素子構造を８００−１０００℃間の蒸気雰囲気
中に置くことである、第２項記載の方法。 （１３）前記素子構造を湿潤酸化雰囲気中に置くこと
は、前記素子を前記雰囲気中に１０−５０分置くことで
ある、第１２項記載の方法。 （１４）前記酸化物層が、おおよそ０. ６μm 幅のゲー
ト構造に対し８０−１００Åの間の厚みを有する、第１
３項記載の方法。 （１５）前記酸化物層が、おおよそ０. ３５μm 幅のゲ
ート構造に対し５０−７０Åの間の厚みを有する、第１
３項記載の方法。 （１６）本発明の１つの実施例は単一の基板上に高電圧
素子１２および低電圧素子１０を同時に形成する方法で
あって、この方法は、薄い酸化物層１８を前記基板１４
上に形成し、この薄い酸化物層は低電圧素子のゲート酸
化物として所望の厚みを有しており、高電圧素子のゲー
ト構造３０を選択的に形成し、この薄い酸化物はゲート
構造と基板間に置かれており、そして 低電圧素子に使
用される薄い酸化物層を所望の厚みに保持すると共に、
ゲート構造の下部の薄い酸化物を選択的に厚くすること
を包含する。
する。 （１）単一の基板上に高電圧および低電圧素子を同時に
形成する方法であって、この方法は、薄い酸化物層を前
記基板上に形成し、前記薄い酸化物層は前記低電圧素子
のゲート酸化物として所望の厚みを有しており、前記高
電圧素子のゲート構造を選択的に形成し、前記薄い酸化
物は前記ゲート構造と前記基板間に置かれており、そし
て前記低電圧素子に使用される前記薄い酸化物層を所望
の厚みに保持すると共に、前記ゲート構造の下部の前記
薄い酸化物を選択的に厚くすることを包含する前記の方
法。 （２）電気的素子構造の単一の基板上に高電圧および低
電圧トランジスタを同時に形成する方法であって、この
方法は、基板を準備し、前記基板は前記高電圧トランジ
スタ用の領域と前記低電圧トランジスタ用の領域を有し
ており、薄い酸化物層を前記基板上に形成し、前記薄い
酸化物層は第１の厚みを有しており、前記薄い酸化物層
上に導電層を形成し、前記導電層は前記高電圧および低
電圧トランジスタの前記領域内の前記薄い酸化物層およ
び前記基板を被覆しており、前記高電圧トランジスタの
ゲート構造を形成するために、そして前記導電層が前記
低電圧トランジスタの前記領域中に残るように、前記導
電層の部分を選択的に除外し、前記薄い酸化物層の残り
の部分を前記第１の厚みに保持すると共に、前記ゲート
構造の下部の前記薄い酸化物を選択的に第２の厚みに厚
くし、そして前記低電圧トランジスタのゲート構造を形
成するために、前記低電圧トランジスタ中の前記残って
いる導電層の部分を選択的に除外し、前記第１の厚みを
有する前記薄い酸化物層が前記低電圧トランジスタのゲ
ート構造と前記基板の間に配置されている、ことを包含
する前記の方法。 （３）阻止層が前記導電層上に形成される第２項記載の
方法。 （４）前記阻止層は前記導電層の部分の前記除外に先立
って形成され、そして前記阻止層の部分は前記導電層の
部分の前記除外により除外される、第３項記載の方法。 （５）前記阻止層は窒化ケイ素、窒化チタンまたは何ら
かのそれらの組み合わせから成るグループから選択され
た材料から成る、第３項記載の方法。 （６）前記阻止層がSi2 N 4 から成る第３項記載の方
法。 （７）前記阻止層がTiN から成る第３項記載の方法。 （８）前記薄い酸化物層の前記選択的厚層化は、前記素
子構造を８００−１０００℃間の乾燥酸化雰囲気中に置
くことである、第２項記載の方法。 （９）前記素子構造を乾燥酸化雰囲気中に置くことは、
前記素子を３０−５０分間前記雰囲気中に置くことであ
る、第８項記載の方法。 （１０）前記酸化物層が、おおよそ０. ６μm 幅のゲー
ト構造に対し８０−１００Åの間の厚みを有する、第９
項記載の方法。 （１１）前記酸化物層が、おおよそ０. ３５μm 幅のゲ
ート構造に対し５０−７０Åの間の厚みを有する、第９
項記載の方法。 （１２）前記薄い酸化物層を前記選択的に厚くすること
は、前記素子構造を８００−１０００℃間の蒸気雰囲気
中に置くことである、第２項記載の方法。 （１３）前記素子構造を湿潤酸化雰囲気中に置くこと
は、前記素子を前記雰囲気中に１０−５０分置くことで
ある、第１２項記載の方法。 （１４）前記酸化物層が、おおよそ０. ６μm 幅のゲー
ト構造に対し８０−１００Åの間の厚みを有する、第１
３項記載の方法。 （１５）前記酸化物層が、おおよそ０. ３５μm 幅のゲ
ート構造に対し５０−７０Åの間の厚みを有する、第１
３項記載の方法。 （１６）本発明の１つの実施例は単一の基板上に高電圧
素子１２および低電圧素子１０を同時に形成する方法で
あって、この方法は、薄い酸化物層１８を前記基板１４
上に形成し、この薄い酸化物層は低電圧素子のゲート酸
化物として所望の厚みを有しており、高電圧素子のゲー
ト構造３０を選択的に形成し、この薄い酸化物はゲート
構造と基板間に置かれており、そして 低電圧素子に使
用される薄い酸化物層を所望の厚みに保持すると共に、
ゲート構造の下部の薄い酸化物を選択的に厚くすること
を包含する。
【図１】本発明の１つの実施例の方法で作られた２つの
半導体素子の断面図。
半導体素子の断面図。
【図２】本発明の１つの実施例の方法で作られた２つの
半導体素子の断面図。
半導体素子の断面図。
【図３】本発明の１つの実施例の方法で作られた２つの
半導体素子の断面図。
半導体素子の断面図。
【図４】本発明の１つの実施例の方法で作られた２つの
半導体素子の断面図。
半導体素子の断面図。
【図５】本発明工程の実施例を示すフローチャート図。
１０ 低電圧トランジスタ １２ 高電圧トランジスタ １４ 基板 １６ 隔離領域 １８ ゲート酸化物 ３０，３６，４０ ゲート構造
【手続補正書】
【提出日】平成８年４月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エイ．チャップマン アメリカ合衆国テキサス州ダラス，ブライ アーコウブ ドライブ 7240 (72)発明者 アンドリュー ティー．アッペル アメリカ合衆国テキサス州ダラス，ハイゲ イト レーン 6438
Claims (1)
- 【請求項１】 単一の基板上に高電圧および低電圧素子
を同時に形成する方法であって、この方法は、 薄い酸化物層を前記基板上に形成し、前記薄い酸化物層
は前記低電圧素子のゲート酸化物として所望の厚みを有
しており、 前記高電圧素子のゲート構造を選択的に形成し、前記薄
い酸化物は前記ゲート構造と前記基板間に置かれてお
り、そして前記低電圧素子に使用される前記薄い酸化物
層を所望の厚みに保持すると共に、前記ゲート構造の下
部の前記薄い酸化物を選択的に厚くすることを包含する
前記の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/330,655 US5595922A (en) | 1994-10-28 | 1994-10-28 | Process for thickening selective gate oxide regions |
| US330655 | 1994-10-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255881A true JPH08255881A (ja) | 1996-10-01 |
Family
ID=23290713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7280928A Pending JPH08255881A (ja) | 1994-10-28 | 1995-10-27 | 限られたゲート酸化物処理工程によって高電圧および低電圧トランジスタを形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5595922A (ja) |
| EP (1) | EP0713249A1 (ja) |
| JP (1) | JPH08255881A (ja) |
| KR (1) | KR100373665B1 (ja) |
| TW (1) | TW290741B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| JP2006173642A (ja) * | 2000-12-05 | 2006-06-29 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP2010067747A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2012035684A1 (ja) * | 2010-09-14 | 2012-03-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167705A (ja) * | 1994-12-15 | 1996-06-25 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| TW334581B (en) * | 1996-06-04 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor integrated circuit and fabrication method thereof |
| JP3212882B2 (ja) * | 1996-08-15 | 2001-09-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH10223771A (ja) * | 1997-02-12 | 1998-08-21 | Yamaha Corp | 半導体装置とその製造方法 |
| JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3077630B2 (ja) * | 1997-06-05 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| TW343364B (en) * | 1997-09-26 | 1998-10-21 | United Microelectronics Corp | Process for producing twin gate oxide elements |
| US6015736A (en) * | 1997-12-19 | 2000-01-18 | Advanced Micro Devices, Inc. | Method and system for gate stack reoxidation control |
| KR100253394B1 (ko) * | 1997-12-29 | 2000-04-15 | 김영환 | 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 |
| US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
| JP2000003965A (ja) * | 1998-06-15 | 2000-01-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100267010B1 (ko) * | 1998-06-15 | 2000-09-15 | 윤종용 | 반도체 장치의 제조 방법 |
| US6096664A (en) * | 1998-08-06 | 2000-08-01 | Siemens Aktiengesellschaft | Method of manufacturing semiconductor structures including a pair of MOSFETs |
| US6319759B1 (en) | 1998-08-10 | 2001-11-20 | International Business Machines Corporation | Method for making oxide |
| US6373092B1 (en) | 1998-09-29 | 2002-04-16 | Texas Instruments Incorporated | Staggered-edge capacitor electrode |
| US6133164A (en) * | 1999-02-23 | 2000-10-17 | Vantis Corporation | Fabrication of oxide regions having multiple thicknesses using minimized number of thermal cycles |
| US6706577B1 (en) | 1999-04-26 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Formation of dual gate oxide by two-step wet oxidation |
| JP2000315733A (ja) * | 1999-04-28 | 2000-11-14 | Fujitsu Ltd | 多電源半導体装置の製造方法 |
| US6165918A (en) * | 1999-05-06 | 2000-12-26 | Integrated Device Technology, Inc. | Method for forming gate oxides of different thicknesses |
| US6323106B1 (en) * | 1999-09-02 | 2001-11-27 | Lsi Logic Corporation | Dual nitrogen implantation techniques for oxynitride formation in semiconductor devices |
| KR100317972B1 (ko) | 1999-11-05 | 2001-12-24 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 및 그에 의해제조된 커패시터 |
| US6339001B1 (en) * | 2000-06-16 | 2002-01-15 | International Business Machines Corporation | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist |
| US6268251B1 (en) * | 2000-07-12 | 2001-07-31 | Chartered Semiconductor Manufacturing Inc. | Method of forming MOS/CMOS devices with dual or triple gate oxide |
| KR100367740B1 (ko) * | 2000-08-16 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 산화막 제조방법 |
| JP2004534401A (ja) * | 2001-07-03 | 2004-11-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法 |
| KR100399911B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| US6879007B2 (en) * | 2002-08-08 | 2005-04-12 | Sharp Kabushiki Kaisha | Low volt/high volt transistor |
| US6846714B1 (en) | 2002-10-03 | 2005-01-25 | Lattice Semiconductor Corporation | Voltage limited EEPROM device and process for fabricating the device |
| KR20050066367A (ko) * | 2003-12-26 | 2005-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100533386B1 (ko) * | 2004-04-22 | 2005-12-06 | 주식회사 하이닉스반도체 | 디램 셀 및 그 제조 방법 |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| CA2520140C (en) * | 2004-05-06 | 2007-05-15 | Sidense Corp. | Split-channel antifuse array architecture |
| US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| JP4505349B2 (ja) * | 2005-02-28 | 2010-07-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US20060240601A1 (en) * | 2005-04-22 | 2006-10-26 | Omnivision Technologies, Inc. | Selective smile formation under transfer gate in a CMOS image sensor pixel |
| US8941177B2 (en) | 2012-06-27 | 2015-01-27 | International Business Machines Corporation | Semiconductor devices having different gate oxide thicknesses |
| US9972540B2 (en) | 2016-08-07 | 2018-05-15 | International Business Machines Corporation | Semiconductor device having multiple thickness oxides |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2902665A1 (de) * | 1979-01-24 | 1980-08-07 | Siemens Ag | Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie |
| US4516313A (en) * | 1983-05-27 | 1985-05-14 | Ncr Corporation | Unified CMOS/SNOS semiconductor fabrication process |
| JPS61224349A (ja) * | 1985-03-28 | 1986-10-06 | Sharp Corp | Ｓｉゲ−トＭＯＳ半導体装置の製造方法 |
| IT1191558B (it) * | 1986-04-21 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo a semiconduttore integrato di tipo mos con spessore dell'ossido di porta non uniforme e procedimento di fabbricazione dello stesso |
| JPS6373566A (ja) * | 1986-09-16 | 1988-04-04 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JPH02187063A (ja) * | 1989-01-13 | 1990-07-23 | Fuji Electric Co Ltd | Ｍｏｓ集積回路装置 |
| JPH088312B2 (ja) * | 1989-03-02 | 1996-01-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5057449A (en) * | 1990-03-26 | 1991-10-15 | Micron Technology, Inc. | Process for creating two thicknesses of gate oxide within a dynamic random access memory |
| JPH04206770A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR920013709A (ko) * | 1990-12-21 | 1992-07-29 | 김광호 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
| US5314834A (en) * | 1991-08-26 | 1994-05-24 | Motorola, Inc. | Field effect transistor having a gate dielectric with variable thickness |
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
-
1994
- 1994-10-28 US US08/330,655 patent/US5595922A/en not_active Expired - Lifetime
-
1995
- 1995-10-19 EP EP95116487A patent/EP0713249A1/en not_active Withdrawn
- 1995-10-27 JP JP7280928A patent/JPH08255881A/ja active Pending
- 1995-10-27 KR KR1019950037502A patent/KR100373665B1/ko not_active IP Right Cessation
-
1996
- 1996-02-02 TW TW085101280A patent/TW290741B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| JP2006173642A (ja) * | 2000-12-05 | 2006-06-29 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP2010067747A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2012035684A1 (ja) * | 2010-09-14 | 2012-03-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2012064648A (ja) * | 2010-09-14 | 2012-03-29 | Panasonic Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015843A (ko) | 1996-05-22 |
| US5595922A (en) | 1997-01-21 |
| KR100373665B1 (ko) | 2003-05-01 |
| EP0713249A1 (en) | 1996-05-22 |
| TW290741B (ja) | 1996-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08255881A (ja) | 限られたゲート酸化物処理工程によって高電圧および低電圧トランジスタを形成する方法 | |
| US20050151202A1 (en) | Semiconductor device having a retrograde dopant profile in a channel region | |
| KR100227621B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| US7022574B2 (en) | Multi-voltage level semiconductor device and its manufacture | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| US5057455A (en) | Formation of integrated circuit electrodes | |
| US6110780A (en) | Using NO or N2 O treatment to generate different oxide thicknesses in one oxidation step for single poly non-volatile memory | |
| KR100321889B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0521448A (ja) | 半導体装置の製造方法 | |
| US6413841B1 (en) | MOS type semiconductor device and manufacturing method thereof | |
| JP3792930B2 (ja) | 超薄型ｓｏｉ静電気放電保護素子の形成方法 | |
| JPS62194673A (ja) | 半導体装置の製造方法 | |
| US6060365A (en) | Method for fabricating a bipolar transistor | |
| KR100434712B1 (ko) | Soi모스트랜지스터제조방법. | |
| US6858490B2 (en) | Method for manufacturing merged DRAM with logic device | |
| US7446377B2 (en) | Transistors and manufacturing methods thereof | |
| KR0151039B1 (ko) | 폴리사이드 배선 구조를 가지는 반도체 장치 및 그 제조방법 | |
| JP2004534401A (ja) | 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法 | |
| KR100361696B1 (ko) | 쇼트키베리어다이오드 및 그 제조방법 | |
| US7675128B2 (en) | Method for forming a gate insulating layer of a semiconductor device | |
| KR100259068B1 (ko) | Soi 구조 모스패트 제조방법 | |
| JP3249101B2 (ja) | Ｍｏｓ半導体装置 | |
| KR930004298B1 (ko) | Npn형 트랜지스터의 제조방법 | |
| JPH05870B2 (ja) | ||
| JPS5931230B2 (ja) | Ｍｏｓ型半導体集積回路の製造方法 |