KR930010064B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR930010064B1
KR930010064B1 KR1019890003984A KR890003984A KR930010064B1 KR 930010064 B1 KR930010064 B1 KR 930010064B1 KR 1019890003984 A KR1019890003984 A KR 1019890003984A KR 890003984 A KR890003984 A KR 890003984A KR 930010064 B1 KR930010064 B1 KR 930010064B1
Authority
KR
South Korea
Prior art keywords
weight
film layer
semiconductor chip
metal
metal film
Prior art date
Application number
KR1019890003984A
Other languages
English (en)
Other versions
KR890015365A (ko
Inventor
시로 고바야시
에미꼬 무로후시
마사히꼬 이또오
Original Assignee
가부시기 가이샤 히다찌 세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기 가이샤 히다찌 세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시기 가이샤 히다찌 세이사꾸쇼
Publication of KR890015365A publication Critical patent/KR890015365A/ko
Application granted granted Critical
Publication of KR930010064B1 publication Critical patent/KR930010064B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/16—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising cuprous oxide or cuprous iodide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Conductive Materials (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 장치
제 1 도는 본 발명에 따른 반도체 장치의 한 실시형태를 나타내는 평면도이고,
제 2 도는 본 발명에 따른 반도체 장치의 한 실시형태를 나타내는 단면도이고,
제 3 도는 본 발명에 따른 반도체 한 장치의 실시형태의 요부를 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 확산층
3 : 절연막 층 4 : 금속막 층
5 : 전극부 6 : Au 와이어
7 : 보호막 층 8 : Cu 리드 프레임
본 발명은 반도체 장치, 특히 고신뢰성과 고속 응답성을 갖는 반도체 장치에 관한 것이다.
본 발명은 또한 반도체 칩상에 배치된 논리회로를 구성하는 금속막층을 개선된 금속재료로 만든 반도체 장치에 관한 것이다.
순수한 Al 또는 Al-Si계 합금은, 이들의 가공성이 높기 때문에, 반도체 칩상에 배치된 논리회로를 구성하는 금속막층 재료로서 사용되고 있다.
근년에 이르러, 반도체 칩의 고집적화의 수반하여 금속막층의 소형화가 이루어지고 있으며, 1㎛이하의 금속화 라인을 갖는, 금속화 두께가 약 1㎛인 금속막층이 형성이 요구되게 되었다.
그러나, 반도체 칩상에 배치된 금속막층의 단면적이 감소될 경우, 동작 지연시간의 증가에 기인하여 반도체장치 회로의 응답속도의 저하, 반도체 칩의 발열량의 증가, 반도체 칩상의 전류밀도의 증가에 수반하여 전기-이동의 진행에 기인하는 금속화 수명의 저하와 같은 심각한 문제가 야기된다.
따라서, 전극부 재료를 포함한 금속막층 재료는 전기 저항이 낮고 내열성이 높아야 하며 또한 내전기-이동성이 높아야 한다. 또한 금속막층 재료는 금속막층의 막 두께의 감속에 따라 수반하게 되는 부식에 내한 내성도 우수해야 한다.
그러나, 반도체 장치의 전극부 재료를 포함한 종래의 Al계 금속막층 재료는 전기저항이 높고 또한 내열성 및 내전기-이동성면에서 문제점을 갖고 있다.
이러한 문제점들을 피하기 위해, 일본국 특허공보 제294838/1986호에서와 같이, Al계 금속막층 재료보다 더 높은 전기전도성, 높은 내열성 및 높은 내전기-이동성을 갖는 반도체 장치용 Cu계 금속막층 재료가 개발되었다.
환언하면, Cu의 전기저항은 Al의 전기저항의 약 2/3이고, Cu의 융점(1083℃)은 Al의 융점(660℃) 보다 400℃이상 높다. 더우기, 전기-이동의 진행에 기인하는 Cu 재료의 동작 수명이 Al 재료의 동작 수명보다 훨씬 높다.
따라서, 반도체 칩상에 배치된 금속막층을 Cu 재료를 사용하여 반도체 장치를 제조할 경우, 반도체 장치의 고속응답성 높은 신뢰성을 향상시킬 수 있다.
그러나, Cu는 산화에 대한 내성과 부식에 대한 내성면에서 문제가 있다. Cu 표면상에 형성된 CuO와 Cu2O와 같은 산화막에 의한 산화의 보호 특성이 Al보다 낮기 때문에, Cu는 고온에서 산화를 더욱 받기 쉬우며, 니트로-히드로플루오르산 혼합물과 같은 산화성 용액중에서 더욱 용이하게 부식된다.
반도체 장치에 사용되는 반도체 칩에 배치하는 금속막층 재료는 반도체 장치를 제조하는 과정중에 고온가스 대기와 니트로-히드로플루오르산 혼합물과 같은 산화성 수용액 환경에 노출되고, 또한 높은 온도와 높은 습도하에서 습기에 대한 신뢰성 테스트를 하기 때문에, 내부식성도 높아야 한다.
그러므로 반도체 장치에 사용되는 금속막층 재료의 전기전도성, 내열성 및 내전기-이동성을 만족하면서 이들 재료의 부식에 대한 내성을 향상시키는 것이 중요한 기술과제가 되고 있다.
본 발명의 목적은 반도체 칩상에 배치된 금속막층의 전기전도성에 있어서 고속응답성을 얻을 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 칩상에 배치된 금속막층의 내열성, 내전기-이동성 및 내부식성 면에서 높은 신뢰성을 얻을 수 있는 반도체 장치를 제공하는데 있다.
광의로 말하자면, 본 발명은 반도체 칩 내부의 금속막층 재료로서 Cu 보다 덜 귀한 금속원소를 함유하고 잔부는 Cu와 불가피한 불순물로 된 Cu 합금을 사용하는 것을 특징으로 하는 반도체 장치에 관한 것이다.
환언하면, 본 발명은 Cu 보다 덜 귀한 금속원소 미량을 전기전도성을 그다지 감소하지 않는 범위내에서 Cu에 첨가함으로써 Cu의 높은 전기전도성, 높은 내열성 및 높은 내전기-이동성을 저하하지 않고 내부식성을 향상시킨 Cu 합금을 금속막층 재료로서 사용하는 것을 특징으로 한다.
높은 고속 응답성과 높은 신뢰성을 갖는 반도체 장치는 반도체 칩상에 배치된 금속막층 재료를 사용함으로써 제공될 수 있다.
또한, 반도체 장치의 고속 응답성과 고신뢰성은 후술하는 바와 같은 금속막층에 사용되는 Cu 보다 덜 귀한 금속원소 미량을 함유하는 Cu 합금을 사용함으로써 향상시킬 수 있다.
반도체 칩 내부의 금속막층을 통해 흐르는 신호의 동작 지연시간은 반도체 장치의 고속 응답성을 결정하는 중요한 요인이 되며, 이 값은 금속막층의 전기 저항에 비례한다. 따라서, 이 동작 지연시간은 금속막층의 길이 그것의 비저항에 비례하고 금속막층의 금속화 라인에 반비례한다.
반도체 칩의 고집적화에 수반하여 금속화 라인의 감소에 기인하는 동작 지연시간의 저하를 감소시키기 위해서는 비저항이 낮은 금속막층 재료를 사용해야 한다.
Cu는 비저항이 1.7μΩcm이며, Al의 2.7μΩcm 보다 훨씬 낮기 때문에, 유리한 재료이다. Cu의 융점은 Al의 융점보다 약 400℃ 높아서 내열성면에서 더욱 유리하다.
또한, 내전기-이동성을 결정하는 요인이 되는 적층결함 에너지에 있어서도 Cu는 Al의 200erg/㎠보다 낮은 40erg/㎠이다. Cu는 상술한 바와 같이, 금속막층 재료로서 Al보다 더욱 우수한 특성을 갖고 있으나, 내부식성 면에서 문제가 있다.
Cu는 금속막층 형성후 어닐링 조건하에 400 내지 500℃ 온도의 대기중 시간당 수 ㎛가 산화되는데 비해, Al은 단지 수백 Å만이 산화된다. 수용액 환경에서도, Cu와 Al은 중성용액에서와 거의 동등한 내부식성을 갖고 있으나, 니트로-히드로플루오르산 혼합물과 같은 산화성 용액중에서 Cu는 Al보다 더 부식되기 쉽다.
금속의 내부식성은 금속 표면상에 형성된 산화막의 보호특성에 좌우되며, 그리고 Al 표면상에 형성되는 Al2O3로 주로 이루어진 산화막은 매우 안전한데 비해, Cu 표면상에 형성되는 CuO 또는 Cu2O는 산화성 환경하에서는 보호 특성이 낮다.
Cu의 내부식성을 향상시키기 위해, 각종의 내부식성 Cu 합금이 개발되어 있으나, 합금원소(들)을 합금 또는 이들 모든 합금들에 수퍼센트와 같은 고농도로 첨가하기 때문에, Cu의 높은 전기 전도성이 현저하게 저하되고 Cu의 비저항도 Al 보다 더 높아지게 된다.
상기한 내용으로부터 Cu의 우수한 특성을 저하시킴이 없이 Cu 내부식성을 향상시키기 위해 내부식성을 향상시키는 금속원소를 미량 첨가하는 것이 효과적이라는 것을 알수 있을 것이다.
첨가 금속원소로는 Cu 보다 덜 귀한 금속원소가 효과적이다. 덜 귀한 금속원소가 첨가된 Cu를 부식성 환경에 노출시킬 경우, Cu는 산화되지 않으나 첨가된 덜 귀한 금속원소는 선택적으로 산화되고 금속막층의 표면상에 그의 산화막을 형성하게 된다. 이 산화막은 보호성 박막으로 작용을 하며 기판 또는 기본층으로서 Cu의 부식을 억제한다.
첨가 금속원소의 예를 들면 Al, Be, Cr, Fe, Mg, Ni, Si, Sn 및 Zn이 포함되며, 상기한 그룹으로부터 선택된 금속원소 1종 이상을 첨가하는 것이 바람직하다.
Al을 Cu에 첨가할 경우, Al은 부식성 환경하에 선택적으로 산화되며, 표면상에 형성된 Al2O3는 Cu의 부식을 제한하는 작용을 한다. Al의 첨가량은 0.01 내지 0.5중량%가 바람직하다. Al의 첨가량이 이 범위 이하이면, 첨가효과는 나타나지 않으며, 그 첨가량이 이 범위 이상이면, 전기전도성이 Al 보다 낮아지게 된다. Al을 Cu에 첨가한 경우, Al은 고용액을 야기하고 강화성을 발휘하므로 기계적 강도가 증가하고 내전기-이동성이 향상할 수 있게 된다.
Be, Cr, Fe, Mg, Ni, Si, Sn 및 Zn의 각 금속원소는 Al과 마찬가지로, Cu에 첨가할 경우 선택적으로 산화되어, 각기 BeO, Cr2O3, Fe2O3+FE3O4, MgO, Ni2O3+Ni3O4, SiO2, SnO2및 ZnO를 주성분으로 하는 보호성 산화막을 형성하여 내부식성을 향상시킨다. 상기한 각 금속원소의 적합한 첨가량은 전기 전도성이 현저하게 저하되지 않는 범위내가 된다.
각 금속원소의 바람직한 범위는 Be의 경우 0.01 내지 0.2중량%, Cr의 경우 0.01 내지 0.3중량%, Fe의 경우 0.01 내지 0.2중량%, Mg의 경우 0.01 내지 0.3중량%, Ni의 경우 0.01 내지 0.5중량%, Si의 경우 0.01 내지 0.5중량%, Sn의 경우 0.1 내지 0.5중량%, Zn의 경우 0.01 내지 2중량%이다.
금속원소의 첨가량의 하한치는 내부식성 및 내전기-이동성을 향상시키는 최저농도에 해당하며, 금속원소의 첨가량의 상한치는 Cu 합금의 비저항이 Al의 비저항을 초과하지 않는 최대 허용량에 해당한다. Cu 합금의 비저항과 그의 첨가량간의 관계는 첨가되는 각 금속원소에 의해 달라진다.
첨가 금속원소중, Be, Cr 및 Fe는 Cu에 첨가한 경우 침전을 강화시키는 반면, Si, Sn 및 Zn은 고용액의 강화를 유발한다. 어느 경우에 있어서나, 기계적 강도는 증가하고 내전기-이동성은 향상된다.
첨가 금속원소중, Zn 및 Ni는 내부식성을 향상시키는데 있어서, 현저한 효과를 부여하며, 특히 Zn은 최대허용 첨가량이 높기 때문에 유리하다. 또한 Al은 금속막층 형성후, 어닐링 조건하에 400℃이상과 같은 고온환경에서 내부식성을 향상시킬 수 있는 효과를 부여한다.
상술한 금속원소 1종 이상이 첨가된 Cu 합금은 내열성, 내전기-이동성 및 내부식성이 우수하고 순수한 Cu와 거의 동등한 전기전도성을 갖는다. 이러한 Cu합금은 본 발명에 따라 반도체 칩 내부에 금속막층 재료로서 사용함으로써, 고속응답성과 고신뢰성을 갖는 반도체 장치를 얻을 수 있으며, 이 장치는 1㎛ 이하의 금속화 라인을 갖는 소형 금속막층을 형성시킨 경우에도 전기전도성, 내열성, 내전기-이동성 및 내부식성이 우수하게 된다.
본 발명에 따른 반도체 장치의 한 실시형태를 도면을 참조하여 설명한다.
제 1 도 및 제 2 도는 본 발명에 따른 반도체 장치의 한 실시형태를 나타낸 것이다. 제 1 도 및 제 2 도에서, 반도체 장치는 주로 Si 반도체 칩으로 구성된 기판(1)과, Si 반도체 칩(1)에 연결된 Au 와이어(6), Au 와이어(6)에 연결된 Cu 리드 프레임(8) 및 Si 반도체 칩(1), Au 와이어(6) 및 Cu 리드 프레임(8)에 캅셀충전하는 수지 또는 세라믹 패키징 재료(9)로 이루어진다.
제 3 도는 본 발명에 따른 반도체 장치의 요부를 나타낸 단면도이다.
제 3 도에서, 본 발명의 반도체 장치는 추가로 Si 반도체 칩(1)에 배치되고, P, As등과 같은 불순물이 도우프된 확산층(2)과, Si 반도체 칩(1)의 표면상에 배치되고, 윈도우가 뚫린, SiO2로 만들어진 절연막층(3), 절연막층(3)의 표면상에 배치되고, 미량의 금속원소를 함유한 Cu 합금을 스퍼터링하여 형성시킨 금속막층(4), 미량의 금속원소를 함유한 Cu 합금을 스퍼터링하여 형성시킨, 금속막층(4)의 전극부(5), 전극부(5)에서 결합된 Au 와이어(6) 및 PSG(포스포-실리케이트 유리)로 구성된 보호막층(패시베이션(passivation)막) (7)으로 이루어진다.
이하, 본 발명을 실시예로서 구체적으로 설명하나, 본 발명은 이들 실시예에 한정되는 것은 아니다.
표 1은 Si 반도체 칩상에 4메가 D램의 0.8㎛ 마스크 패턴을 사용하여 스퍼터링에 의해 각종 조성을 갖는 금속막층을 형성시킨 반도체장치의 반도체 칩에 대한 특성시험을 행한 결과를 나타낸 것이다.
반도체 칩의 고속응답성은 시그날 펄스의 입출력간의 시간, 즉 동작지연시간을 측정하여 평가하였다.
고온 통전 단선율은 180℃에서 배선을 통해 106A/cm2의 전류가 흐르게 하는 고온전류 시험에 있어서의 500시간 경과후 내전기-이동성으로 측정하였다.
한편, 반도체 칩의 내습 신뢰성은 120℃의 온도와 95%RH(상대습도)에 각 시료를 방치하는 PCT(Pressure Cooker Test) 시험에 의해 250시간 경과후, 단선율로 평가하였다.
[표 1]
Figure kpo00001
상기 표 1로부터 알수 있는 바와 같이, 본 발명의 다양한 실시예에 따라 금속막층 재료를 사용한 반도체 칩은 Cu 금속막층 재료를 사용한 반도체 칩과 거의 동등한 고속 응답성과 내전기-이동성을 갖고, Al계 금속막층 재료를 사용한 반도체 칩보다 훨씬 우수하였다.
한편으로, 반도체 칩의 내습 신뢰성을 Cu 금속막 재료를 사용한 비교예와 비교하였을때, 크게 향상하였으며, Al계 금속막층 재료를 사용한 반도체 칩과는 거의 동일하였다.
상술한 바와 같이, 본 발명의 여러 실시형태에 따른 조성을 갖는 Cu 합금 금속막층을 사용함으로써 고속 응답성 및 고신뢰성을 갖는 반도체장치를 제공할 수 있다.
Cu 합금을 상술한 바와 같은 반도체 칩상에 배치된 금속막층에 사용할 경우, Al계 금속막층 재료를 사용한 경우보다 더 높은 내부식성, 내전기-이동성 및 고속 응답성을 갖는 반도체 장치를 얻을 수 있다.

Claims (8)

  1. 반도체 칩, 상기 반도체 칩상에 형성된 확산층, 상기 반도체 칩상에 형성된 절연막층, 상기 반도체 칩상에 형성된 금속막층, 상기 금속막층 상에 형성된 전극부, 상기 금속막층 상에 형성된 패시베이션(passivation)막, 상기 전극부에 연결된 와이어, 상기 와이어에 연결된 리드 프레임과, 상기 반도체 칩, 상기 패시베이션막 및 상기 와이어를 피복하는 패키지로 이루어진 반도체 장치에 있어서, 상기 금속막 층은 Si, 또는 Cu 보다 덜 귀한 금속원소를 함유하고, 잔부는 Cu와 불가피한 불순물로된 Cu 합금으로 만들어지고, 상기 Si, 또는 Cu 보다 덜 귀한 금속원소는 부식성 환경에 노출될 경우 상기 금속막층의 표면상에 보호산화막을 형성하며 ; 상기 Cu 합금중의 상기 Si, 또는 Cu 보다 덜 귀한 금속원소 함량의 상한선은 상기 Cu 합금의 비저항이 Al의 비저항 보다 낮아지도록 선택되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기한 Cu 보다 덜 귀한 금속원소는 Al, Be, Cr, Fe, Mg, Ni, Si, Sn 및 Zn으로 이루어진 그룹에서 선택되는 적어도 1종인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기한 Si, 또는 Cu 보다 덜 귀한 금속원소의 양은, 그의 함량이 Al 0.01 내지 0.5중량%, Be 0.01 내지 0.3중량%, Cr 0.01 내지 0.3중량%, Fe 0.01 내지 0.2중량%, Mg 0.01 내지 0.3중량%, Ni 0.01 내지 0.5 중량%, Si 0.01 내지 0.5중량%, Sn 0.1 내지 0.5중량% 및 Zn 0.01 내지 2중량 %가 되도록 선택되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기한 Al, Be, Cr, Fe, Mg, Ni, Si, Sn, 및 Zn은 각기 Cu에 첨가될 경우 선택적으로 산화되어, 각기 Al2O3, BeO, Cr2O3, Fe2O3+Fe3O4, MgO, Ni2O3+Ni3O4, SiO2, SnO2및 ZnO를 주성분으로 하는 보호 산화막을 형성하여 내부식성을 향상시키는 것을 특징으로 하는 반도체 장치.
  5. Si 반도체 칩, 상기 Si 반도체 칩상에 형성된 확산층, 상기 Si 반도체 칩 상에 형성된 절연막층, 상기 Si 반도체 칩상에 형성된 금속막층, 상기 금속막층 상에 형성된 전극부, 상기 금속막 층상에 형성된 패시베이션 막, 상기 전극부에 연결된 Au 와이어, 상기 Au 와이어에 연결된 Cu 리드 프레임과 상기 Si 반도체 칩, 상기 패시베이션 막 및 상기 Au 와이어를 피복하는 수지 또는 세라믹 패키지로 이루어진 반도체 장치에 있어서, 상기 금속막층은 Si, 또는 Cu 보다 덜 귀한 금속원자를 함유하고 잔부는 Cu와 불가피한 불순물로 된 Cu 합금으로 만들어지고, 상기 Si, 또는 Cu 보다 덜 귀한 금속원소는 부식성 환경에 노출될 경우 상기 금속막층의 표면상에 보호산화막을 형성하며, 상기 Cu 합금중의 상기 Si, 또는 Cu 보다 덜 귀한 금속원소 함량의 상한선은 상기 Cu 합금의 비저항이 Al의 비저항 보다 낮아지도록 선택되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 Cu 보다 덜 귀한 금속원소는 Al, Be, Cr, Fe, Mg, Ni, Si, Sn 및 Zn으로 이루어진 그룹에서 선택된 적어도 1종인 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기한 Si, 또는 Cu 보다 덜 귀한 금속원소의 양은, 그의 함량이 Al 0.01 내지 0.5중량%, Be 0.01 내지 0.3중량%, Cr 0.01 내지 0.3중량%, Fe 0.01 내지 0.2중량%, Mg 0.01 내지 0.3중량%, Ni 0.01 내지 0.5중량%, Si 0.01 내지 0.2중량%, Sn 0.1 내지 0.5중량% 및 Zn 0.01 내지 2중량%가 되도록 선택되는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기한 Al, Be, Fe, Mg, Ni, Si, Sn 및 Zn은 각기 Cu에 첨가될 경우 선택적으로 산화되어 각기 Al2O3, BeO, Cr2O3, Fe2O3+Fe3O4, MgO, Ni2O3+Ni3O4, SiO2, SnO2및 ZnO를 주성분으로 하는 보호 산화막을 형성하여 내부식성을 향상시키는 것을 특징으로 하는 반도체 장치.
KR1019890003984A 1988-03-30 1989-03-29 반도체 장치 KR930010064B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP63074658A JP2511289B2 (ja) 1988-03-30 1988-03-30 半導体装置
JP74658 1988-03-30
JP63-74658 1988-03-30

Publications (2)

Publication Number Publication Date
KR890015365A KR890015365A (ko) 1989-10-30
KR930010064B1 true KR930010064B1 (ko) 1993-10-14

Family

ID=13553552

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890003984A KR930010064B1 (ko) 1988-03-30 1989-03-29 반도체 장치

Country Status (5)

Country Link
US (1) US5023698A (ko)
EP (1) EP0335383B1 (ko)
JP (1) JP2511289B2 (ko)
KR (1) KR930010064B1 (ko)
DE (1) DE68916083T2 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2714606B2 (ja) * 1988-05-16 1998-02-16 日本電信電話株式会社 配線層及びその製法
US5801444A (en) * 1989-09-29 1998-09-01 International Business Machines Corporation Multilevel electronic structures containing copper layer and copper-semiconductor layers
JPH03233972A (ja) * 1990-02-08 1991-10-17 Matsushita Electron Corp 半導体装置用電極およびその製造方法
US5243222A (en) * 1991-04-05 1993-09-07 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
US5130274A (en) * 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
US5565378A (en) * 1992-02-17 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution
JP2534434B2 (ja) * 1992-04-30 1996-09-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 耐酸化性化合物およびその製造方法
EP0601509A1 (en) * 1992-12-07 1994-06-15 Nikko Kyodo Co., Ltd. Semiconductor devices and method of manufacturing the same
US5288456A (en) * 1993-02-23 1994-02-22 International Business Machines Corporation Compound with room temperature electrical resistivity comparable to that of elemental copper
US5622608A (en) * 1994-05-05 1997-04-22 Research Foundation Of State University Of New York Process of making oxidation resistant high conductivity copper layers
KR100232506B1 (ko) * 1995-06-27 1999-12-01 포만 제프리 엘. 전기적 접속을 제공하는 배선 구조 및 도체와 그 도체형성방법
WO1997011485A1 (fr) * 1995-09-18 1997-03-27 Hitachi, Ltd. Dispositif a semiconducteur et son procede de fabrication
WO1997030480A1 (en) * 1996-02-16 1997-08-21 Alliedsignal Inc. Low resistivity thin film conductor for high temperature integrated circuit electronics
WO2000005747A2 (en) * 1998-06-30 2000-02-03 Semitool, Inc. Metallization structures for microelectronic applications and process for forming the structures
JP2000349085A (ja) 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
US6858102B1 (en) 2000-11-15 2005-02-22 Honeywell International Inc. Copper-containing sputtering targets, and methods of forming copper-containing sputtering targets
US6113761A (en) 1999-06-02 2000-09-05 Johnson Matthey Electronics, Inc. Copper sputtering target assembly and method of making same
US6391163B1 (en) * 1999-09-27 2002-05-21 Applied Materials, Inc. Method of enhancing hardness of sputter deposited copper films
US6432819B1 (en) * 1999-09-27 2002-08-13 Applied Materials, Inc. Method and apparatus of forming a sputtered doped seed layer
JP3456454B2 (ja) * 1999-09-30 2003-10-14 株式会社村田製作所 ワイヤを有する電子部品
US6469386B1 (en) * 1999-10-01 2002-10-22 Samsung Aerospace Industries, Ltd. Lead frame and method for plating the same
US6440849B1 (en) * 1999-10-18 2002-08-27 Agere Systems Guardian Corp. Microstructure control of copper interconnects
CN1425196A (zh) * 1999-11-24 2003-06-18 霍尼韦尔国际公司 导电互连
JP3542311B2 (ja) * 2000-01-28 2004-07-14 株式会社ルネサステクノロジ 半導体装置
US20020064931A1 (en) * 2000-07-03 2002-05-30 E. C. Ong Method and apparatus for applying a protective over-coating to a ball-grid-array (BGA) structure
US20030118798A1 (en) 2001-12-25 2003-06-26 Nec Electronics Corporation Copper interconnection and the method for fabricating the same
EP1471164B1 (en) * 2002-01-30 2013-01-23 JX Nippon Mining & Metals Corporation Copper alloy sputtering target and method for manufacturing the target
JP4794802B2 (ja) * 2002-11-21 2011-10-19 Ｊｘ日鉱日石金属株式会社 銅合金スパッタリングターゲット及び半導体素子配線
JP4223511B2 (ja) * 2003-03-17 2009-02-12 日鉱金属株式会社 銅合金スパッタリングターゲット及びその製造方法並びに半導体素子配線
US20070039817A1 (en) * 2003-08-21 2007-02-22 Daniels Brian J Copper-containing pvd targets and methods for their manufacture
US7189292B2 (en) 2003-10-31 2007-03-13 International Business Machines Corporation Self-encapsulated silver alloys for interconnects
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
US20090186230A1 (en) * 2007-10-24 2009-07-23 H.C. Starck Inc. Refractory metal-doped sputtering targets, thin films prepared therewith and electronic device elements containing such films
JP5207120B2 (ja) * 2008-02-05 2013-06-12 三菱マテリアル株式会社 熱欠陥発生がなくかつ密着力に優れた液晶表示装置用配線および電極
US8560990B2 (en) 2010-01-13 2013-10-15 International Business Machines Corporation Method of managing electro migration in logic designs and design structure thereof
JP2012060015A (ja) * 2010-09-10 2012-03-22 Hitachi Cable Ltd 電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造
US9865673B2 (en) * 2015-03-24 2018-01-09 International Business Machines Corporation High resistivity soft magnetic material for miniaturized power converter

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5841782B2 (ja) * 1978-11-20 1983-09-14 玉川機械金属株式会社 Ｉｃ用リ−ド材
JPS5943570A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 薄膜配線
JPS60221541A (ja) * 1984-04-07 1985-11-06 Kobe Steel Ltd 熱間加工性の優れた銅合金
JPS6160846A (ja) * 1984-08-31 1986-03-28 Tamagawa Kikai Kinzoku Kk 半導体装置用銅合金リ−ド材
EP0178481B1 (en) * 1984-09-19 1993-02-10 Olin Corporation Hermetically sealed semiconductor package
US4805009A (en) * 1985-03-11 1989-02-14 Olin Corporation Hermetically sealed semiconductor package
US4704626A (en) * 1985-07-08 1987-11-03 Olin Corporation Graded sealing systems for semiconductor package
JPS6213058A (ja) * 1985-07-10 1987-01-21 Nippon Telegr & Teleph Corp <Ntt> ばね材料
JPS6254048A (ja) * 1985-09-02 1987-03-09 Hitachi Metals Ltd リ−ドフレ−ム用銅合金
DE3784605T2 (de) * 1986-09-17 1993-06-17 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung.
JPS63240047A (ja) * 1987-03-27 1988-10-05 Fujitsu Ltd 半導体装置における配線形成方法
JPH01124238A (ja) * 1987-11-09 1989-05-17 Fujitsu Ltd 半導体集積回路用配線およびその形成方法

Also Published As

Publication number Publication date
JPH01248538A (ja) 1989-10-04
EP0335383B1 (en) 1994-06-15
DE68916083D1 (de) 1994-07-21
JP2511289B2 (ja) 1996-06-26
KR890015365A (ko) 1989-10-30
EP0335383A2 (en) 1989-10-04
DE68916083T2 (de) 1995-01-19
US5023698A (en) 1991-06-11
EP0335383A3 (en) 1990-05-30

Similar Documents

Publication Publication Date Title
KR930010064B1 (ko) 반도체 장치
US20040096632A1 (en) Pb-free solder composition and soldered article
KR910001420B1 (ko) 필름캐리어 및 그 제조방법
JP3575311B2 (ja) Ｐｂフリー半田および半田付け物品
JP3209089B2 (ja) 導電性ペースト
JP5616165B2 (ja) 銀ボンディングワイヤ
EP0030633A1 (en) Nickel-gold-nickel conductors for solid state devices
JPH11216591A (ja) 半田付け物品
JPH05267299A (ja) 半導体装置
US4591484A (en) Lead materials for semiconductor devices
US5928568A (en) Thick film circuit having conductor composition with coated metallic particles
JPS6029434A (ja) 電子部品における外部リード端子のロウ付け用材料
JPS63215044A (ja) テ−プキヤリヤ用銅合金箔
US5006167A (en) Metallizing composition
JP2668569B2 (ja) ロウ付け用材料
US6538325B2 (en) Multi-layer conductor system with intermediate buffer layer for improved adhesion to dielectrics
JPH03291340A (ja) 半導体装置用銅合金極細線及び半導体装置
JPH10193170A (ja) 半田付け物品
JPS6365038A (ja) 電子電気機器用銅合金
JP3698161B2 (ja) Ｐｂフリ―半田
JP2759296B2 (ja) ロウ付け用材料
JP2783981B2 (ja) はんだ合金
JPH02188922A (ja) エレクトロニクス装置およびその製造方法
JPH04112410A (ja) 厚膜導体組成物
JPH1166965A (ja) リード線

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20011006

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee