KR930006094B1 - 테스트용이화회로 - Google Patents

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도시유키 야구치
고이치 다나카
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음

Description

테스트용이화회로
제1도는 본 발명에 따른 테스트용이화회로를 이용한 논리회로를 나타낸 블럭도.
제2도는 본 발명에 따른 테스트용이화회로를 이용한 논리회로의 다른 예을 나타낸 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1,2 : 기능블럭 11,12 : 기능회로
12,22 : 입출력제어회로 16~19,26~29 : 트라이스테이트 버퍼
30 : 디코더
111~114,121~124,131~134,141~144,211~214,221~224,231~234,241~244 : 시프트레스터
[산업상의 이용분야]
본 발명은 논리회로의 테스트용이화히로에 관한 것으로, 특히 시리얼스캔(seri-al scan)에 있어서의 효과적인 스캔의 구성에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 논리회로는 대규모화되는 경향이 있는 바, 그 테스트에 소요되는 시간의 길이가 문제로 대두되기 시작하고 있다. 논리회로를 효과적으로 테스트하는 방법으로서는, 예컨대 패럴렐스캔(parallel scan)에 따른 방법과 시리얼스캔에 따른 방법이 있다. 전자는 테스트를 행하는 논뢰회로내의 임의의 레지스터에 대한 어드레스가 가능하기 때문에 여러가지 테스트를 효과적으로 행할 수가 있지만, 그 한편으로 테스트하기 위해 필요한 회로요소가 많아져 전체적으로 회로규모가 증대되는 면도 있었다. 후자의 시리얼스캔은 어느 일련의 레지스터군을 어드레스하고 그 레지스터군마다 독출, 기록을 행하는 것이다. 즉, 어드레스가 레지스터군마다 이루어지기 때문에 어드레스에 필요한 회로요소는 적어진다. 그러나, 이 경우에는 어드레스한 레지스터군은 반드시 그 전체가 스캔되어야만 하기 때문에, 거기에 포함된 테스트에 불필요한 레지스트를 스캔하는 분만큼 테스트시간이 길어지게 된다.
이에 대한 대책으로서는, 내부버스를 이용하여 복수개의 스캔패스를 동시에 스캔하는 방법 또는 스캔패스를 논리회로내의 기능블럭마다 구성하여 각 기능블럭을 독립적으로 테스트하는 방법이 행해지고 있다.
상기한 최후의 개량방법, 즉 기능블럭마다 스캔패스를 구성하는 방법은 각 기능블럭을 독립적으로 테스트 할 수 있다는 점에서 대단히 우수한 방법이지만, 각각의 블럭상호가 조합된 회로를 테스트하고자 하는 경우에는 개량이전과 마찬가지로 비효율적이다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 각 기능블럭을 독립적으로 테스트할 수 있을 뿐만 아니라, 블럭상호가 조합된 회로도 효율적으로 테스트할 수 있는 테스트용이화회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에서는, 기능블럭으로 이루어진 논리회로를 테스트하기 위한 테스트용이화회로에 있어서, 각 기능블럭에 포함된 레지스터가 복수개의 레지스터군으로 분할되고, 각각의 레지스터군마다 이들을 스캔하여 기억내용을 입출력하는 스캔패스가 설치되어 있으며, 각각의 스캔패스마다 어드레스하여 대응하는 레지스터군의 테스트신호의 입출력을 제어하는 회로를 갖추고 있고, 각 기능블럭에서의 레지스터가 당해 기능블럭에서의 신호의 입출력에 관계되는 레지스터군과 그 이외의 레지스터군으로 분할되어 있다.
[작용]
상기와 같이 구성된 본 발명으 테스트용이화회로에 의하면, 효율좋게 기억내용의 입출력을 할 수 있게 되고, 회로규모와 비교하여 짧은 시간에 논리회로를 테스트할 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 테스트용이화회로를 나타낸 블럭도로서, 여기에는 2개의 기능블럭(1,2)이 포함된 논리회로를 테스트하기 위한 테스트용이화회로가 도시되어 있다. 기능블럭(1,2)은 각각의 기능에 대응하는 처리를 수행하는 기능회로(11,12)와 기능블럭(1,2) 사이의 조합회로를 구성하는 입출력제어회로(12,22)를 갖추고 있다. 참조부호 111~114, 121~124, 241~244, 231~234는 기능회로(11,21)내의 레지스터(F/F)군을 나타내고 참조부호 131~134, 141~144, 211~214, 221~224는 각각 입출력제어회로와 기능회로 사이에 위치하는 레지스터군을 나타내는 것으로, 이들 레지스터군은 시프트레지스터로 구성되어 있다. 도면에서는 레지스터군을 구성하는 레지스터의 수가 각각 4개로 되어 있지만, 이에 한정되지 않고, 일반적으로는 각각의 레지스터의 수가 달라도 된다.
레지스터군에는 각각 스캔패스가 설치되어 있고, 이 스캔패스는 내부버스(IB1~IB8)에 접속되어있다. 즉, 제1도에 도시되어 있는 바와같이 스캔패스(P11,P12,P13,P14,P21,P22,P23,P24)가 이 순서대로 레지스터군(111~114,121~124,131~134,141~144,211~214,221~224,231~234,241~244)에 각각 형성되어 있다.
또한, 각 스캔패스에는 스위치소자로서의 트라이스테이트 버퍼(tri-state buff-er ; 16~19,26~29)가 설치되어 있는 바, 디코더(30)로부터의 제어신호(A1~A4,B1~B4)에 의해 각 레지스터로부터의 출력을 행할때 각각의 버스의 선택 및 스캔패스의 활성화가 가능하게 된다. 여기에서, 중요한 점은 레지스터군이 그 기능별로 완전히 구분되고 있고, 각각이 상기 트라이스테이트 버퍼에 의해 선택된다는 것이다. 바꿔말하면, 각 레지스터기능에 대한 어드레스가 가능하다는 것이다. 또, 각 스캔패스와 내부버스의 접속도 테스트중에 동시선택이 유리하게 되는 스캔패스를 우선적으로 다른 내부버스에 배분하고 있다. 이 내용은 이하의 스캔의 구체예에 의해 보다 잘 이해될 것이다.
기능회로(11,21)의 독립적으로 테스트하기 위해서는, 버퍼(16,17,18,19 및 26,27,28,29)로 제어신호를 생성해서 레지스터(111~114,121~124,131~134,141~144 및 211~214,221~224,231~234,241~244)에서의 신호의 출입을 행한다. 이것은, 디코더(30)를 이용하여 각각의 버퍼를 어드레스함으로써 기능회로(11,21)의 쌍방에서 독립적으로 행할 수가 있다. 기능블럭(1,2) 상호간의 신호교환을 테스트하는 경우에는 후술되는 바와같이 버퍼(18,19 및 26,27)가 선택된다.
기능회로(11,12)를 테스트에 필요한 시간(Tt)은 스캔패스(P11,P12,P13,P14,P21,P22,P23,P24)의 스캔길이, 즉 레지스터군(111~114,121~124,131~134,141~144,211~214,221~224,231~234,241~244) 각각의 구성 레지스터의 최대수를 L3로 하고, 레지스터 1개를 스캔하는데 소요되는 시간을 Tc라 하면, 다음과 같은 식으로 주어진다.
Tt≒2×L3×Tc
위 식중 계수2는, 처음에 테스트 데이터를 입력하고 그후에 상기 기능회로(11,12)에서 처리된 신호를 출력한다는 것을 표현하는 것이다.
기능블럭(1,2) 사이의 인터페이스의 테스트는 다음과 같이 해서 행할 수 있다.
즉, 내부버스(IB1,IB2,IB5,IB6)를 매개해서 레지스터(131~134,211~214)로 테스트 데이터를 입력하고, 그후 내부버스(IB3,IB4,IB7,IB8)를 매개해서 레지스터(141~144,221~224)를 스캔해서 데이터를 출력한다. 테스트시간(Tti)은 스캔패스(P13,P21 및 P14,P22)의 긴 쪽의 스캔길이를 각각 L1, L2로 하면 다음과 같이 주어진다.
Tt≒(L1+L2)×Tc
이상의 실시예에 대하여 각 레지스터에서의 신호의 입출력관계를 나타내면, 다음의 표 1와 같이 된다.
[표 1]
Figure kpo00001
상기 표에서 입력이 1이라는 것은 당해 레지스터로 테스트신호가 입력되는 것을 나타내고, 출력이 1이라는 것은 당해 레지스터로부터 트라이스테이트 버퍼를 매개해서 내부버스로 신호가 출력되는 것을 나타내며, 0은 입력도 출력도 되지 않는 것을 나타낸다. 출력이 행해지는 경우에는 대응하는 트라이스테이트 버퍼로 제어신호가 생성된다.
각 기능블럭(1,2) 및 입출력제어회로(12,22) 사이의 조합회로를 독립적으로 테스트하는 경우, 테스트 데이터의 입력시에는 출력에 관계되는 레지스터가 스캔되지 않고, 테스트처리 데이터의 출력시에는 입력에 관계되는 레지스터가 스캔되지 않게 된다. 따라서, 제2도에 도시되어 있는 바와같이 레지스터군(131~134 및 141~144)에 각각 접속된 스캔패스(P13,P14) 및 레지스터군(211~214,221~224)에 각각 접속된 스캔패스(P21,P22)를 각각 동일한 내부버스에 접속시킬 수 있게 된다. 즉, 기능회로(11)를 테스트할 때에는 내부버스(IB6)로부터 스캔패스(P14)를 매개해서 테스트 데이터가 입력되고, 또 레지스터군(131~134)의 내용은 트라이스테이트 버퍼(18)를 매개해서 내부버스(IB5)로 출력된다. 한편, 입출력제어회로(12)를 테스트할 때에는 내부버스(IB6)로부터 스탠패스(P13)를 매개해서 레지스터군(131~134)으로 테스트 데이터가 입력되고, 또 레지스터군(141~144)의 내용은 트라이스테이트 버퍼(19)를 매개해서 내부버스(IB5)로 출력된다. 이와같은 동작은 기능블럭(2)에 대해서도 마찬가지이다. 따라서, 내부버스이 사용을 6개로 줄일 수 있게 된다.
테스트중의 디코더출력은 아래 표 2와 같다.
[표 2]
Figure kpo00002
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와같이 본 발명에 의하면, 소규모이면서 테스트시간이 짧은 논리회를 구성할 수 있게 된다. 더욱이, 제2도에 도시된 실시예의 테스트용이화회로에 의하면, 사용되는 내부버스이 수를 줄일 수 있게 된다.

Claims (8)

  1. 복수개의 기능블럭(1,2)으로 이루어진 논리회로를 테스트하기 위한 테스트용이화회로에 있어서, 각 기능블럭(1,2)에 포함된 레지스터가 복수개의 레지스터군(111~114,121~124,131~134,141~144,211~214,221~224,231~234,241~244)로 분할되고, 각각의 레지스터군마다 이들을 스캔하여 기억내용의 입출력을 행하는 스캔패스(P11~P14,P21~P24)가 설치되어 있으며, 각각의 스캔패스(P11~P14,P21~P24)마다 어드레스하여 대응하는 레지스터군의 테스트신호의 입출력을 제어하는 회로(30)를 갖추고 있고, 상기 각 그 기능블럭(1,2)에서의 레지스터가 당해 기능블럭에서의 신호의 입출력에 관계되는 레지스터(131~134,141~144,211~214,221~224)와 그 이외의 레지스터(111~114,121~124,231~234,241~244)로 분할되어 있는 것을 특징으로 하는 테스트용이화회로.
  2. 제1항에 있어서, 각 스캔패스(P11~P14,P21~P24)가 상기 논리회로의 내부버스(IB1~IB8)에 접속되고, 이 내부버스(IB1~IB8)로부터 상기 테스트 데이터의 입출력이 행하여지는 것을 특징으로 하는 테스트용이화회로.
  3. 제2항에 있어서, 상기 스캔패스(P11~P14,P21~P24)에는 스위치소자(16~19,26~29)가 설치되고, 이 스위치소자(16~19,26~29)에 의해 각 스캔패스(P11~P14,P21~P24)의 어드레스가 행하여지는 것을 특징으로 하는 테스트용이화회로.
  4. 제2항에 있어서, 상기 입출력에 관계되는 레지스터군(131~134,141~144,211~214,221~224)중 입력에 관계되는 레지스터군(141~144,221~224)과 출력에 관계되는 레지스터군(131~134,211~214)이 동일한 내부버스(IB5,IB6,IB1,IB2)에 접속되어 있는 것을 특징으로 하는 테스트용이화회로.
  5. 제2항에 있어서, 상기 기능블럭(1,2)중 어느 하나의 기능블럭에 속하는 레지스터군이 모두 다른 내부버스에 접속되어 있는 것을 특징으로 하는 테스트용이화회로
  6. 각각 입출력을 담당하는 회로부분(12,22)과, 그 이외의 기능을 담당하는 회로부분(11,21)으로 이루어진 기능블럭(1,2)이 복수개 구비된 논리회로의 테스트를 복수개의 레지스터로 이루어진 레지스터군(111~114,121~124,131~134,141~144,211~214,221~224,231~234,241~244)을 스캔함으로써 행하도록 된 테스트회로에 있어서, 상기 입출력을 담당하는 회로부분(12,22)에 속하는 레지스터(131~134,141~144,211~214,221~224)의 기억내용의 입출력을 행하는 제1스캐패스(P13,P14,P21,P22)와 상기 그 이외의 기능을 담당하는 회로부분(11,21)에 속하는 레지스터(111~114,121~124,231~234,241~244)의 기억내용의 입출력을 복수개의 레지스터로 이루어진 레지스터군을 스캔함으로써 행하는 제2스캔패스(P11,P12,P23,P24) 및, 상기 제1 및 제2스캔패스를 제어하여 테스트 데이터를 입출력하는 제어회로(30)로 이루어지고, 상기 제1스캔패스(P13,P14,P21,P22) 및 제2스캔패스(P11,P12,P23,P24)가 각각 독립적으로 설치되어 있는 것을 특징으로 하는 테스트용이화회로.
  7. 제6항에 있어서, 상기 제1스캔패스(P13,P14,P21,P22)가 입력을 담당하는 스캔패스(P14,P22)와, 출력을 담당하는 스캔패스(P13,P21)로 더 분류되는 것을 특징으로 하는 테스트용이화회로.
  8. 제6항에 있어서, 상기 레지스터군(111~114,121~124,131~134,141~144,211~214,221~224,231~234,241~244)이 시프트레지스터인 것을 특징으로 하는 테스트용이화회로.
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