KR900013315A - 테스트용이화 회로 - Google Patents

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KR900013315A
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도시유키 야구치
고이치 다나카
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아오이 죠이치
가부시키가이샤 도시바
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test

Abstract

내용 없음

Description

데스트용이화 회로.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 테스트용이화 회로를 이용하 논리회로를 나타낸 블럭도,
제2도는 본 발명에 따른 데스트용이화 회로를 이용한 논리회로의 다른 실시예를 나타낸 블럭도이다.

Claims (8)

  1. 여러개의 기능블럭(1,2)으로 이루어진 논리회로를 테스트하기 위한 테스트용이화 회로에 있어서, 각 기능블럭에 포함된 레지스터가 여러개의 레지스터군(111~114, 121~124, 131~134, 141~144, 211~214, 221~224, 231~234, 241~244)으로 나누어지고, 각각의 레지스터군마다 이를 스캔하여 기억내용의 입출력을 행하는 스캔패스(P11~P14, p21~P24)가 설치되어 있으며, 각 스캔패스(P11~P14, P21~P24)를 각각 어드레스하여 이에 대응하는 레지스터군의 테스트신호입출력을 제어하는 회로(30)를 갖추고, 상기 각 그 기능블럭에서의 레지스터군이 그 기능블럭에서 발생되는 신호의 입출력에 관계된 레지스터(131~134, 141~144, 211~214, 221~224)와 그 이외의 레지스터(114~114, 121~124, 231~234, 241~244)를 독립적으로 테스트하도록 되어 있는 것을 특징으로 하는 테스트용이화 회로.
  2. 제1항에 있어서, 각 스캔패스(P11~P14, p21~P24)가 상기 논리회로의 내부버스(IB1~IB8)에 접촉되고, 이 내부버스(IB1~IB8)로부터 상기 테스트데이터의 입출력이 행하여지는 것을 특징으로 하는 테스트용이화 회로.
  3. 제2항에 있어서, 각 스캔패스(P11~P14, P21~P24)에는 스위치소자(16~19, 26~29)가 설치되고, 이 스위치소자(16~19, 26~29)에 의해 각 스캔패스(P11~P14, p21~P24)의 어드레스가 행하여지는 것을 특징으로 하는 테스트용이화 회로.
  4. 제2항에 있어서, 상기 입출력에 관계된 레지스터군(131~134, 141~144, 211~214, 211~214, 221~224)가운데 입력에 관계되는 레지스터군(141~144, 221~224)과 출력에 관계된 레지스터군(131~134, 211~224)이같은 내부버스(IB1, IB2, IB5, IB6)에 접속되는 것을 특징으로 하는 테스트용이화 회로.
  5. 제2항에 있어서, 상기 기능블럭(1,2)중 어느 한 개의 기능블럭에 속한 레지스터군이 모두 다른 내부버스에 접속되는 것을 특징으로 하는 테스트용이화 회로.
  6. 각각 입출력을 담당하는 회로부분(12,22)과 그 이외의 기능을 담당하는 회로부분으로 이루어진 기능블럭 (1,2)이 여러개 구비된 논리회로의 테스트를 여러개의 레지스터로 이루어진 레지스터군(111~114, 121~124, 131~134, 141~144, 211~214, 221~224)을 스캔함으로써 행하도록 된 테스트용이화 회로에 있어서, 상기 입출력을 담당하는 회로부분에 속한 레지스터(131~134, 141~144, 211~214, 221~224)의 기억내용입출력을 행하는 제1스캔패스(P13, P14, P21, P22)와, 상기 입출력을 담당하는 회로부분(12, 22)에 속한 레지스터(P11, P12, P23, P24)의 기억내용입출력을 여러개의 레지스터로 이루어진 레지스터군을 스캔함으로써 행하는 제2스캔패스(P11, P12, P23, P24) 및, 상기 제1스캔패스 및 제2스캔패스를 제어하여 테스트데이터를 입출력하는 제어회로(30)로 이루어지고, 상기 제1스캔패스(P13, P14, P21, P22) 및 제2스캔패스(P11, P12, P23, P24)는 각각 독립적으로 설치되어 있는 것을 특징으로 하는 테스트용이화 회로.
  7. 제6항에 있어서, 상기 제1스캔패스(P13, P14, P21, P22)가 입력을 담당하는 스캔패스(P14, P22)와, 출력을 담당하는 스캔패스(P13, P21)로 다시 분류되는 것을 특징으로 하는 테스트용이화 회로.
  8. 제6항에 있어서, 상기 레지스터군(111~114, 121~124, 131~134, 141~144, 211~214, 221~224, 231~234, 241~244)이 시프트레지스터인 것을 특징으로 하는 테스트용이화 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900001520A 1989-02-07 1990-02-07 테스트용이화회로 KR930006094B1 (ko)

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