KR20220133154A - 표시 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 표시 장치는 표시 영역과 상기 표시 영역 주변의 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역에 형성되어 있는 복수의 화소, 상기 기판에 형성되어 있으며, 상기 복수의 화소에 연결되어 있는 복수의 신호선, 그리고 상기 표시 영역을 덮고 있는 밀봉부를 포함하고, 상기 복수의 신호선은 상기 기판 위에 형성되어 있는 복수의 게이트선 및 복수의 데이터선, 상기 복수의 데이터선 중 제1 데이터선에 연결되어 있으며, 상기 밀봉부와 중첩하는 위치에 배치되어 있는 제1 크랙 감지선, 그리고 상기 복수의 데이터선 중 제2 데이터선에 연결되어 있으며, 상기 밀봉부와 중첩하지 않는 상기 비표시 영역에 배치되어 있는 제2 크랙 감지선을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
휴대용 표시 장치가 개발되면서, 표시 장치는 평판에서 플렉서블한 형태로 변화하고 있다.
이러한 표시 장치의 제조 공정에서, 크랙(crack)이 발생할 경우, 표시 장치의 표시 영역으로 수분 등이 침투할 수 있다. 이러한 크랙에 의한 수분 등의 침투는 표시 장치의 불량의 원인이 된다.
따라서, 크랙 여부를 정확히 감지하는 것이 중요한 문제로 부각되고 있다.
이러한 크랙은 표시 장치의 가장자리에 인접한 비표시 영역뿐만 아니라, 표시 영역을 덮고 있는 박막층의 가장자리 부분에서도 발생할 수 있고, 이에 따라 표시 영역에 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 가장자리에 인접한 비표시 영역뿐만 아니라 표시 영역을 덮고 있는 박막층의 가장자리 부분에서 발생하는 크랙을 쉽게 감지하여, 크랙에 따른 표시 장치의 불량을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 실시예에 따른 표시 장치는 표시 영역과 상기 표시 영역 주변의 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역에 형성되어 있는 복수의 화소, 상기 기판에 형성되어 있으며, 상기 복수의 화소에 연결되어 있는 복수의 신호선, 그리고 상기 기판 위에 위치하는 밀봉부를 포함하고, 상기 복수의 신호선은 상기 기판 위에 형성되어 있는 복수의 게이트선 및 복수의 데이터선, 상기 복수의 데이터선 중 제1 데이터선에 연결되어 있으며, 상기 밀봉부와 중첩하는 위치에 배치되어 있는 제1 크랙 감지선을 포함한다.
상기 밀봉부는 상기 표시 영역과 상기 비표시 영역에 형성되고, 상기 제1 크랙 감지선은 상기 비표시 영역에 위치할 수 있다.
상기 표시 장치는 상기 밀봉부 위에 형성되어 있는 터치부를 더 포함하고, 상기 제1 크랙 감지선은 상기 터치부의 터치 배선과 동일한 층으로 이루어질 수 있다.
상기 복수의 신호선은 상기 기판의 상기 비표시 영역에 형성되어 있는 제1 신호선과 제2 신호선을 더 포함하고, 상기 제1 크랙 감지선은 상기 제1 데이터선과 서로 연결되고, 상기 제1 크랙 감지선은 상기 표시 영역의 한쪽 가장자리를 따라 반링 형태로 일주하는 형태이고, 상기 복수의 데이터선은 제1 트랜지스터를 통해 상기 제1 신호선에 연결되고, 제2 트랜지스터를 통해 상기 제2 신호선에 연결될 수 있다.
상기 제1 크랙 감지선은 상기 제2 신호선과 상기 제2 트랜지스터 사이에 연결될 수 있다.
상기 표시 장치는 상기 기판의 상기 비표시 영역에 형성되어 있으며, 상기 제1 트랜지스터에 연결되어 있는 제1 게이트선과 상기 제2 트랜지스터에 연결되어 있는 제2 게이트선을 더 포함하고, 상기 제1 게이트선에 제1 게이트 온 전압이 인가되면, 상기 복수의 데이터선은 상기 제1 신호선으로부터 제1 신호를 인가받고, 상기 제2 게이트선에 제2 게이트 온 전압이 인가되면, 상기 복수의 데이터선은 상기 제2 신호선으로부터 제2 신호를 인가받을 수 있다.
상기 제1 게이트 온 전압이 인가된 후에, 상기 제2 게이트 온 전압이 인가되고, 상기 제1 신호와 상기 제2 신호의 크기는 서로 다를 수 있다.
상기 표시 장치는 상기 복수의 데이터선 중 제2 데이터선에 연결되어 있으며, 상기 밀봉부와 중첩하지 않으며, 상기 비표시 영역에 위치하는 제2 크랙 감지선을 더 포함할 수 있다.
상기 제2 크랙 감지선은 상기 복수의 게이트선과 동일한 층으로 형성될 수 있다.
상기 제2 크랙 감지선과 상기 복수의 게이트선 사이에 형성되어 있으며, 상기 제2 크랙 감지선의 일부를 드러내는 접촉 구멍을 가지는 절연막을 더 포함하고, 상기 제2 크랙 감지선은 상기 접촉 구멍을 통해서, 상기 제2 데이터선과 서로 연결될 수 있다.
상기 제2 크랙 감지선은 상기 복수의 데이터선과 동일한 층으로 형성될 수 있다.
상기 복수의 신호선은 상기 기판의 상기 비표시 영역에 형성되어 있는 제1 신호선과 제2 신호선을 더 포함하고, 상기 제1 크랙 감지선은 상기 제1 데이터선과 서로 연결되어 있으며, 상기 제1 크랙 감지선은 상기 표시 영역의 한쪽 가장자리를 따라 반링 형태로 일주하고, 상기 제2 크랙 감지선은 상기 제1 크랙 감지선과 나란하게 상기 표시 영역의 상기 한쪽 가장자리를 따라 상기 반링 형태로 일주하고, 상기 복수의 데이터선은 제1 트랜지스터를 통해 상기 제1 신호선에 연결되고, 제2 트랜지스터를 통해 상기 제2 신호선에 연결될 수 있다.
상기 제1 크랙 감지선은 상기 제2 신호선과 상기 제2 트랜지스터 사이에 연결되고, 상기 제2 크랙 감지선은 상기 제2 신호선과 상기 제2 트랜지스터 사이에 연결될 수 있다.
*본 발명의 실시예에 따른 표시 장치에 따르면, 표시 장치의 가장자리뿐만 아니라 표시 영역을 덮고 있는 박막층의 크랙을 쉽게 감지하여, 크랙에 따른 표시 장치의 불량을 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 한 실시예에 따른 표시 장치의 회로도이다.
도 3은 본 발명의 실시예에 따른 표시 장치의 신호의 파형도이다.
도 4a 내지 도 4c는 도 3의 제1 기간 및 제2 기간 동안 화소에 공급되는 전압의 파형도이다.
도 5는 도 3의 테스트 트랜지스터와 크랙 감지선, 그리고 테스트 트랜지스터와 저항 간의 접속 구조를 도시하는 평면도이다.
도 6은 도 5의 I-I' 선을 따라 잘라 도시한 단면도이다.
도 7은 도 5의 II-II' 선을 따라 잘라 도시한 단면도이다.
도 7은 도 2에 도시한 표시 장치의 일부를 도시한 단면도이다.
도 8은 본 발명의 다른 한 실시예에 따른 표시 장치의 일부를 도시한 단면도로서, 도 2에 도시한 표시 장치의 일부를 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1을 참고하여, 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다. 도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 기판(SUB), 표시 영역(DA), 밀봉부(EN), 그리고 터치부(TM)를 포함한다.
기판(SUB)은 유리, 폴리머 또는 스테인리스 강 등을 포함하는 절연성 기판이다. 기판(SUB)은 플렉서블(flexible)하거나, 스트렛쳐블(stretable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다. 기판(SUB)이 플렉서블(flexible)하거나, 스트렛쳐블(stretable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)함으로써, 표시 장치 전체가 플렉서블(flexible)하거나, 스트렛쳐블(stretable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다. 일례로, 기판(SUB)은 폴리이미드 등의 수지를 포함하는 플렉서블 필름(film) 형태를 가질 수 있다.
기판(SUB)은 영상(image)을 표시하는 표시 영역(DA)과 표시 영역(DA)의 가장자리에 위치하는 비표시 영역(NDA)을 포함한다. 도시한 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 형태로 위치하는 것으로 설명하였으나, 본 발명의 다른 한 실시예에 따른 표시 장치에 따르면, 비표시 영역(NDA)은 표시 영역(DA)의 양쪽에 위치할 수도 있다.
기판(SUB)의 표시 영역(DA)은 복수의 화소를 포함한다. 화소는 영상을 표시하는 최소 단위이다.
밀봉부(EN)는 기판(SUB)의 표시 영역(DA) 및 비표시 영역(NDA) 전체에 걸쳐서 기판(SUB) 상에 위치하고 있으며, 기판(SUB)과 함께 표시 영역(DA)의 복수의 화소를 밀봉하고 있다. 밀봉부(EN)는 박막 밀봉부(thin film encapsulation)로 형성될 수 있다. 밀봉부(EN)는 표시 영역(DA) 상에 위치하는 유기층(OL) 및 유기층(OL) 상에 위치하는 무기층(IL)을 포함한다. 한편, 본 발명의 다른 실시예에서 밀봉부(EN)는 교대로 적층된 하나 이상의 유기층 및 하나 이상의 무기층을 포함할 수 있으며, 구체적으로, 무기층 또는 유기층 각각은 복수일 수 있으며, 복수의 무기층 및 복수의 유기층 각각은 상호 교호적으로 적층될 수 있다. 예를 들어, 밀봉부(EN)는 적어도 두 개의 무기층 사이에 적어도 하나의 유기층이 삽입된 샌드위치 구조를 적어도 하나 포함할 수 있다.
그러면, 도 1과 함께 도 2를 참고하여, 본 발명의 한 실시예에 따른 표시 장치의 배치에 대하여 설명한다. 도 2는 본 발명의 한 실시예에 따른 표시 장치의 배치도이다.
도 1 및 도 2를 참고하면, 본 발명의 실시예에 따른 표시 장치는 복수의 화소(P)가 형성되어 있는 표시 영역(DA)과 상기 표시 영역 주변의 비표시 영역(NDA)을 포함한다.
본 발명의 실시예에 따른 표시 장치는 기판(SUB) 위에 형성되어 있는 복수의 화소(P)와 이에 연결되어 있는 복수의 신호선을 포함하고, 복수의 화소(P)는 기판(SUB)의 표시 영역(DA)에 형성되어 있고, 복수의 신호선의 적어도 일부분은 기판의 비표시 영역(NDA)에 형성되어 있다.
복수의 신호선은 기판(SUB)의 표시 영역(DA)에 형성되어 있는 게이트선(S1~Sn) 및 데이터선(D1a~Dma), 기판(SUB)의 비표시 영역(NDA)에 형성되어 있는 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)을 포함한다.
제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)은 터치부(TM)에 형성되어 있는 터치 배선과 동일한 층으로 이루어져서, 밀봉부(EN) 위에 위치하고, 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)은 표시 영역(DA)에 형성되어 있는 신호선, 예를 들어, 게이트 배선 또는 데이터 배선 중 일부와 동일한 층으로 이루어져서, 밀봉부(EN)와 중첩하지 않은 기판(SUB)의 가장자리에 위치한다.
제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)이 형성되어 있는 비표시 영역(NDA)은 밴딩(bending)될 수 있다.
기판(SUB)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPo, o는 m보다 큰 양의 정수), 초기화 제어 패드들(IP1, IP2, IP3), 제1 테스트 제어 패드(TP1), 테스트 전압 패드들(TVP1, TVP2), 초기화 트랜지스터들(IT1, IT2, IT3), 테스트 트랜지스터(TT1)들, 그리고 저항(R)들이 형성되어 있다.
데이터 패드들(DP1~DPo)은 초기화 트랜지스터들(IT1, IT2, IT3)을 통해 데이터선들(D1a~Dma)에 접속된다. 표시 장치의 크랙을 검사하기 위하여, 초기 데이터 패드들(DP1~DPo)에는 초기화 전압들이 공급될 수 있다.
도시하지는 않았지만, 표시 장치는 소스 드라이브 IC를 더 포함할 수 있고, 이 경우 데이터 패드들(DP1~DPo)은 소스 드라이브 IC에 접속된다. 즉, 소스 드라이브 IC는 데이터 패드들(DP1~DPo)에 데이터 전압들을 공급함으로써, 표시 장치의 데이터선들(D1a~Dma)에 데이터 전압이 공급될 수 있다.
도시한 실시예에서, 세 개의 초기화 제어 패드들(IP1, IP2, IP3)와 세 개의 초기화 트랜지스터들(IT1, IT2, IT3)를 포함한다. 이 경우, 제1 초기화 제어 패드(IP1)는 제1 초기화 트랜지스터(IT1)들의 제어 전극들에 접속되고, 제2 초기화 제어 패드(IP2)는 제2 초기화 트랜지스터(IT2)들의 제어 전극들에 접속되며, 제3 초기화 제어 패드(IP3)는 제3 초기화 트랜지스터(IT3)들의 제어 전극들에 접속될 수 있다. 제1 초기화 제어 패드(IP1)에는 제1 초기화 제어신호가 공급되고, 제2 초기화 제어 패드(IP2)에는 제2 초기화 제어신호가 공급되며, 제3 초기화 제어 패드(IP3)에는 제3 초기화 제어신호가 공급될 수 있다.
제1 테스트 제어 패드(TP1)는 테스트 트랜지스터(TT1)들 각각의 제어 전극에 접속된다. 제1 테스트 제어 패드(TP1)에는 테스트 제어신호가 공급된다.
테스트 전압 패드들(TVP1, TVP2)은 테스트 트랜지스터(TT1)들의 제1 전극들에 접속된다. 테스트 전압 패드들(TVP1, TVP2)에는 테스트 전압(들)이 공급된다. 제1 및 제2 테스트 전압 패드들(TVP1, TVP2)에는 동일한 테스트 전압이 공급되거나, 서로 다른 테스트 전압들이 공급될 수도 있다. 예를 들어, 제1 및 제2 테스트 전압 패드들(TVP1, TVP2)에는 동일한 테스트 전압이 공급될 수 있다. 또한, 제1 테스트 전압 패드(TVP1)에는 제1 테스트 전압이 공급되고, 제2 테스트 전압 패드(TVP2)에는 제2 테스트 전압이 공급될 수 있다.
초기화 트랜지스터들(IT1, IT2, IT3)은 데이터선들(D1a~Dma)과 데이터 패드들(DP1~DPo) 사이에 접속된다. 제1 초기화 트랜지스터(IT1)들의 제어 전극들은 제1 초기화 제어 패드(IP1)에 접속되고, 제2 초기화 트랜지스터(IT2)들의 제어 전극들은 제1 초기화 제어 패드(IP2)에 접속되며, 제3 초기화 트랜지스터(IT3)들의 제어 전극들은 제3 초기화 제어 패드(IP3)에 접속될 수 있다.
즉, 제1 초기화 트랜지스터(IT1)들 각각의 제어 전극은 제1 초기화 제어 패드(IP1)에 접속되고, 제1 전극은 데이터선들(D1a~Dma) 중 어느 하나에 접속되며, 제2 전극은 데이터 패드들(DP1~DPo) 중 어느 하나에 접속될 수 있다. 제2 초기화 트랜지스터(IT2)들 각각의 제어 전극은 제2 초기화 제어 패드(IP2)에 접속되고, 제1 전극은 데이터선(D1a~Dma) 중 어느 하나에 접속되며, 제2 전극은 데이터 패드들(DP1~DPo) 중 어느 하나에 접속될 수 있다. 제3 초기화 트랜지스터(IT3)들 각각의 제어 전극은 제3 초기화 제어 패드(IP3)에 접속되고, 제1 전극은 데이터선들(D1a~Dma) 중 어느 하나에 접속되며, 제2 전극은 데이터 패드들(DP1~DPo) 중 어느 하나에 접속될 수 있다.
테스트 트랜지스터(TT1)들은 데이터선들(D1a~Dma)과 테스트 전압 패드들(TVP1, TVP2) 사이에 접속된다. 테스트 트랜지스터(TT1)들의 제어 전극들은 제1 테스트 제어 패드(TP1)에 접속된다. 즉, 테스트 트랜지스터(TT1)들 각각의 제어 전극은 제1 테스트 제어 패드(TP1)에 접속되고, 제1 전극은 테스트 전압 패드들(TVP1, TVP2) 중 어느 하나에 접속되며, 제2 전극은 데이터선들(D1a~Dma) 중 어느 하나에 접속될 수 있다.
테스트 트랜지스터(TT1)의 제1 전극과 테스트 전압 패드 사이에는 크랙 감지선이 형성될 수 있다.
제1 크랙 감지선(CD1)은 제1 데이터선(D1b)에 접속되어 있는 테스트 트랜지스터(TT1)의 제1 전극과 제1 테스트 전압 패드(TVP1) 사이에 형성되고, 제2 크랙 감지선(CD2)은 제2 데이터선(Dmb)에 접속되어 있는 테스트 트랜지스터(TT1)의 제1 전극과 제2 테스트 전압 패드(TVP2) 사이에 형성되고, 제3 크랙 감지선(CD11)은 제3 데이터선(D1a)에 접속되어 있는 테스트 트랜지스터(TT1)의 제1 전극과 제2 테스트 전압 패드(TVP2) 사이에 형성되고, 제4 크랙 감지선(CD22)은 제4 데이터선(Dma)에 접속되어 있는 테스트 트랜지스터(TT1)의 제1 전극과 제1 테스트 전압 패드(TVP1) 사이에 형성된다.
제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22) 각각은 표시영역(DA)의 바깥쪽의 비표시 영역(NDA)에 형성될 수 있다. 예를 들어, 제1 크랙 감지선(CD1)과 제3 크랙 감지선(CD11)은 표시영역(DA)의 좌측 바깥쪽에 형성될 수 있으며, 제2 크랙 감지선(CD2) 및 제4 크랙 감지선(CD22)은 표시영역(DA)의 우측 바깥쪽에 형성될 수 있다. 또한, 게이트 구동부(20)가 표시영역(DA)의 일측 바깥쪽의 비표시 영역(NDA)에 형성되는 경우, 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)은 게이트 구동부(20)보다 더 바깥쪽에 형성될 수 있다.
제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22) 각각은 표시영역(DA)의 바깥쪽을 일주(一周)하도록 형성될 수 있다.
제1 크랙 감지선(CD1)과 제3 크랙 감지선(CD11)은 표시영역(DA)의 좌측 바깥쪽을 일주하도록 형성될 수 있으며, 제2 크랙 감지선(CD2) 및 제4 크랙 감지선(CD22)은 표시영역(DA)의 우측 바깥쪽을 일주하도록 형성될 수 있다.
제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)에 연결되지 않은 테스트 트랜지스터(TT1)들의 제1 전극들과 테스트 전압 패드(TVP1, TVP2)들 사이에는 저항(R)들이 형성될 수 있다. 이러한 저항(R)들에 의하여, 제1 크랙 감지선(CD1), 제2 크랙 감지선(CD2), 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)의 배선 저항에 따른 데스트 전압의 차이를 보상할 수 있다.
도시한 실시예에서, 비표시 영역(NDA)의 상부에 테스트 트랜지스터(TT1)들 및 저항(R)들이 형성되고, 비표시 영역(NDA)의 하부에 데이터 패드들(DP1~DPo), 초기화 제어 패드들(IP1, IP2, IP3), 제1 테스트 제어 패드(TP1), 테스트 전압 패드들(TVP1, TVP2), 초기화 트랜지스터(IT1, IT2, IT3)들이 형성되는 것으로 설명하였으나, 비표시 영역(NDA)의 신호선 및 패드부, 트랜지스터의 배치는 이에 한정되지 않는다.
그러면, 도 3을 참고하여, 표시 장치에 공급되는 신호에 대하여 설명한다. 도 3은 본 발명의 실시예에 따른 표시 장치의 신호의 파형도이다.
도 3에는 초기화 제어 패드들(IP1, IP2, IP3)에 공급되는 초기화 제어신호들(IS1, IS2, IS3), 제1 테스트 제어 패드(TP1)에 공급되는 테스트 제어신호(TS), 데이터 패드들(DP1~DPo)에 공급되는 초기화 전압(IV), 테스트 전압 패드들(TVP1, TVP2)에 공급되는 테스트 전압(TV), 및 제1 내지 제3, 및 제n 주사신호들(SCAN1, SCAN2, SCAN3, SCANn)이 도시되어 있다.
도 3을 참고하면, 1 프레임 기간은 복수의 수평기간들을 포함하고, 1 수평기간은 제1 기간(t1)과 제2 기간(t2)을 포함한다. 1 프레임 기간은 표시패널(10)의 모든 화소들에 데이터 전압들을 공급하는 기간을 의미하고, 1 수평기간은 하나의 주사선에 접속된 화소들에 데이터 전압들을 공급하는 기간을 의미한다.
제1 초기화 제어신호(IS1)는 홀수 수평기간(oh)의 제1 기간(t1) 동안 제1 게이트 온 전압(Von1)으로 발생하고, 홀수 수평기간(oh)의 제2 기간(t2)과 짝수 수평기간(eh) 동안 제1 게이트 오프 전압(Voff1)으로 발생한다. 제2 초기화 제어신호(IS2)는 짝수 수평기간(eh)의 제1 기간(t1) 동안 제1 게이트 온 전압(Von1)으로 발생하고, 홀수 수평기간(oh)과 짝수 수평기간(eh)의 제2 기간(t2) 동안 제1 게이트 오프 전압(Voff1)으로 발생한다. 제3 초기화 제어신호(IS3)는 매 수평기간의 제1 기간(t1) 동안 제1 게이트 온 전압(Von1)으로 발생하고, 제2 기간(t2) 동안 제1 게이트 오프 전압(Voff1)으로 발생한다.
테스트 제어신호(TS)는 매 수평기간의 제1 기간(t1) 동안 제1 게이트 오프 전압(Voff1)으로 발생하고, 제2 기간(t2) 동안 제1 게이트 온 전압(Von1)으로 발생한다. 초기화 트랜지스터들(IT1, IT2, IT3)과 테스트 트랜지스터(TT1)가 P 타입으로 형성되는 경우, 제1 게이트 온 전압(Von1)은 도 3과 같이 제1 게이트 오프 전압(Voff1)보다 낮은 전압 레벨을 가질 수 있다. 즉, 도 3과 같이 테스트 제어신호(TS)와 제3 초기화 제어신호(IS3)는 서로 상반된 신호일 수 있다.
초기화 전압(IV)은 피크 화이트 계조 전압(PWV)으로 설정될 수 있고, 테스트 전압(TV)은 피크 블랙 계조 전압(PBV)으로 설정될 수 있다. 구동 트랜지스터(DT)가 P 타입으로 형성되는 경우, 피크 화이트 계조 전압(PWV)은 도 3과 같이 피크 블랙 계조 전압(PBV)보다 낮은 전압 레벨을 가질 수 있다. 한편, 도 3에서는 초기화 전압(IV)과 테스트 전압(TV)의 일 예를 도시하였을 뿐이므로, 초기화 전압(IV)과 테스트 전압(TV)은 이에 한정되지 않음에 주의하여야 한다.
제1 내지 제3, 및 제n 주사신호들(SCAN1, SCAN2, SCAN3, SCANn)은 매 수평기간의 제1 기간(t1) 동안 제2 게이트 오프 전압(Voff2)로 발생하고, 제2 기간(t2) 내에서 제2 게이트 온 전압(Von2)으로 발생할 수 있다. 도 3에서는 제1 내지 제3, 및 제n 주사신호들(SCAN1, SCAN2, SCAN3, SCANn)이 매 수평기간의 제2 기간(t2) 내에서 제2 기간(t2)보다 짧은 기간 동안 제2 게이트 온 전압(Von2)으로 발생하는 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 예를 들어, 제1 내지 제3, 및 제n 주사신호들(SCAN1, SCAN2, SCAN3, SCANn)은 매 수평기간의 제2 기간(t2) 동안 제2 게이트 온 전압(Von2)으로 발생할 수도 있다. 주사 트랜지스터(ST)가 P 타입으로 형성되는 경우, 제2 게이트 온 전압(Von2)은 도 3과 같이 제2 게이트 오프 전압(Voff2)보다 낮은 전압 레벨을 가질 수 있다.
한편, 화소들(P)의 주사 트랜지스터(ST)들이 제1 내지 제3 초기화 트랜지스터들(IT1, IT2, IT3) 및 테스트 트랜지스터(TT1)들과 동일한 트랜지스터 특성을 갖도록 설계되는 경우, 제2 게이트 온 전압(Von2)은 제1 게이트 온 전압(Von1)과 실질적으로 동일한 전압 레벨을 가질 수 있으며, 제2 게이트 오프 전압(Voff2)은 제1 게이트 오프 전압(Voff1)과 실질적으로 동일한 전압 레벨을 가질 수 있다.
이하에서는, 도 2 및 도 3과 함께 도 4a 내지 도 4c를 참고하여, 본 발명의 실시예에 따른 표시 장치의 크랙 검사방법을 상세히 설명한다. 도 4a 내지 도 4c는 도 3의 제1 기간 및 제2 기간 동안 화소에 공급되는 전압의 파형도이다.
먼저, 홀수 수평기간(oh)의 제1 기간(t1) 동안 제1 초기화 제어신호(IS1)와 제3 초기화 제어신호(IS3)는 제1 게이트 온 전압(Von1)으로 발생하고, 제2 초기화 제어신호(IS2)와 테스트 제어신호(TS)는 제1 게이트 오프 전압(Voff1)으로 발생한다. 그러므로, 제1 초기화 트랜지스터(IT1)들과 제3 초기화 트랜지스터(IT3)들은 턴온되고, 제2 초기화 트랜지스터(IT2)들과 테스트 트랜지스터(TT1)들은 턴오프된다. 따라서, 데이터선들(D1a~Dma)에는 제1 및 제3 초기화 트랜지스터들(IT1, IT3)을 통해 초기화 전압(IV)이 공급된다.
그 다음, 홀수 수평기간(oh)의 제2 기간(t2) 동안 제1 내지 제3 초기화 제어신호들(IS1, IS2, IS3)은 제1 게이트 오프 전압(Voff1)으로 발생하고, 테스트 제어신호(TS)는 제1 게이트 온 전압(Von1)으로 발생한다. 그러므로, 제1 내지 제3 초기화 트랜지스터들(IT1, IT2, IT3)은 턴오프되고, 테스트 트랜지스터(TT1)들은 턴온된다. 따라서, 데이터선들(D1a~Dma)에는 테스트 트랜지스터(TT1)들을 통해 테스트 전압(TV)이 공급된다.
또한, 홀수 수평기간(oh)의 제2 기간(t2) 내에서 제1 주사신호(SCAN1)가 제2 게이트 온 전압(Von2)으로 발생하는 경우, 제1 주사선(S1)에 접속된 화소들(P)에는 데이터선들(D1a~Dma)의 전압이 공급된다.
초기화 전압(IV)이 피크 화이트 계조 전압(PWV)이고, 테스트 전압(TV)이 피크 블랙 계조 전압(PBV)인 경우, 화소(P)에 공급될 전압은 도 4a와 같이 제1 기간(t1) 동안 피크 화이트 계조 전압(PWV)으로 낮아졌다가 제2 기간(t2) 동안 피크 블랙 계조 전압(PBV)으로 높아진다. 하지만, 표시 장치에 크랙(crack)이 발생한 경우, 데이터선들(D1a~Dma) 또는 제1 내지 제4 크랙 감지선(CD1, CD2, CD11, CD22)이 단선되거나 데이터선들(D1a~Dma) 또는 제1 내지 제4 크랙 감지선(CD1, CD2, CD11, CD22)의 배선 저항이 증가할 수 있다.
예를 들어, 표시 장치에 크랙이 발생하여 데이터선들(D1a~Dma) 또는 제1 내지 제4 크랙 감지선(CD1, CD2, CD11, CD22)이 단선된 경우, 제2 기간(t2) 동안 피크 블랙 계조 전압(PBV)을 공급받지 못하기 때문에, 화소에 공급될 전압은 도 4b와 같이 제1 기간(t1) 동안 피크 화이트 계조 전압(PWV)으로 낮아졌다가 제2 기간(t2) 동안 피크 화이트 계조 전압(PWV)을 유지하게 된다. 그 결과, 크랙이 발생하여 단선된 데이터선 또는 크랙 감지선에 접속된 화소들은 피크 화이트 계조를 표현하게 되므로, 강한 명선이 시인될 수 있다.
또한, 표시 장치에 크랙이 발생하여 데이터선들(D1a~Dma) 또는 제1 내지 제4 크랙 감지선(CD1, CD2, CD11, CD22)의 배선 저항이 증가한 경우, 제2 기간(t2) 동안 피크 블랙 계조 전압(PBV)을 공급받더라도, 배선 저항의 증가로 인하여, 화소에 공급될 전압은 도 4c와 같이 제1 기간(t1) 동안 피크 화이트 계조 전압(PWV)으로 낮아졌다가 제2 기간(t2) 동안 피크 블랙 계조 전압(PBV)까지 상승하지 못한다. 그 결과, 크랙이 발생하여 배선 저항이 증가한 데이터선 또는 크랙 감지선에 접속된 화소들은 그레이 계조를 표현하게 되므로, 약한 명선이 시인될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 매 수평기간의 제1 기간(t1) 동안 초기화 트랜지스터들(IT1, IT2, IT3)을 통해 초기화 전압(IV)을 공급하고, 제2 기간(t2) 동안 테스트 트랜지스터(TT1)들을 통해 테스트 전압(TV)을 공급함으로써, 데이터선들(D1a~Dma)의 단선 또는 배선 저항 변화와 표시영역(DA)의 바깥쪽에 형성되는 크랙 감지선의 단선 또는 배선 저항의 변화를 이용하여 표시 장치의 크랙 발생 여부를 판단할 수 있다. 즉, 강한 명선이나 약한 명선이 시인되는 경우, 표시 장치에 크랙이 발생했다고 판단할 수 있다.
이처럼, 본 발명의 실시예에 따른 표시 장치에 따르면, 표시 영역(DA) 주변의 비표시 영역(NDA) 중 밀봉부(EN)가 형성되어 있는 비표시 영역(NDA)에 크랙이 발생되는 경우, 밀봉부(EN)와 중첩하는 제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)에 연결되어 있는 데이터선에 연결되어 있는 화소가 강한 명선이나 약한 명선이 시인된다.
또한, 표시 영역(DA) 주변의 비표시 영역(NDA) 중 밀봉부(EN)가 형성되어 있지 않은 최외각부에 크랙이 발생되는 경우, 표시 영역(DA) 주변의 비표시 영역(NDA) 중 밀봉부(EN)가 형성되어 있지 않은 최외각부에 형성되어 있는 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)에 손상이 가해진다. 이에 따라, 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)에 연결되어 있는 데이터선에 연결되어 있는 화소가 강한 명선이나 약한 명선이 시인된다.
이처럼, 본 발명의 실시예에 따른 표시 장치에 따르면, 밀봉부(EN)가 형성되어 있지 않은 비표시 영역(NDA)뿐만 아니라, 밀봉부(EN)가 형성되어 있는 영역에서 발생하는 크랙을 감지할 수 있다.
그러면, 도 5 내지 도 7을 참고하여, 본 발명의 실시예에 따른 표시 장치의 테스트 트랜지스터와 크랙 감지선, 테스트 트랜지스터와 저항 간의 접속 구조에 대하여 설명한다. 도 5는 도 3의 테스트 트랜지스터와 크랙 감지선, 그리고 테스트 트랜지스터와 저항 간의 접속 구조를 도시하는 평면도이고, 도 6은 도 5의 I-I' 선을 따라 잘라 도시한 단면도이고, 도 7은 도 5의 II-II' 선을 따라 잘라 도시한 단면도이다.
도 5에서는 설명의 편의를 위해 세 개의 데이터선들(D1, D2, D3) 및 세 개의 데이터선들(D1, D2, D3)에 접속된 테스트 트랜지스터(TT1)들만을 도시하였다.
도 6에서는 크랙 감지선(CD)과 접속된 테스트 트랜지스터(TT1)를 제1 테스트 트랜지스터(TT1-1)로 정의하고, 저항(R)과 접속된 테스트 트랜지스터(TT1)를 제2 테스트 트랜지스터(TT1-2)로 정의하기로 한다.
도 5 및 도 6을 참조하면, 제1 테스트 트랜지스터(TT1-1)의 제어 전극(TT_G)은 제1 액티브층(TT_ACT)과 소정의 영역에서 중첩된다. 제1 테스트 트랜지스터(TT1-1)의 제1 액티브층(TT_ACT)의 일단은 제1 콘택홀(CNT1)을 통해 데이터선(D)에 접속되고, 제1 액티브층(TT_ACT)의 타단은 제2 콘택홀(CNT2)을 통해 크랙 감지선(CD)의 일단에 접속된다. 크랙 감지선(CD)은 도 2과 같이 표시영역(DA)의 바깥쪽을 일주하도록 형성될 수 있다. 이 경우, 크랙 감지선(CD)의 타단은 제3 콘택홀(CNT3)을 통해 연결 전극(bridge electrode, BE)에 접속될 수 있다. 연결 전극(BE)은 제4 콘택홀(CNT4)을 통해 테스트 전압선(TVL)에 접속될 수 있다. 테스트 전압선(TVL)은 테스트 전압(TV)이 공급되는 테스트 전압 패드들(TVP1, TVP2) 중에 어느 하나에 접속된 선이다.
제1 테스트 트랜지스터(TT1-1)의 제어 전극(TT_G) 및 연결 전극(BE)은 제1 금속 패턴으로 형성될 수 있고, 제1 테스트 트랜지스터(TT1-1)의 제1 액티브층(TT_ACT)은 반도체 패턴으로 형성될 수 있으며, 데이터선(D1) 및 테스트 전압선(TVL)은 제2 금속 패턴으로 형성될 수 있다. 여기서, 제1 금속 패턴은 게이트 금속 패턴일 수 있으며, 제2 금속 패턴은 소스/드레인 금속 패턴일 수 있다. 반도체 패턴은 다결정 실리콘(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않으며, 단결정 실리콘, 비정질 실리콘(amorphous silicon) 또는 산화물(oxide) 반도체 물질로 형성될 수 있다. 제1 금속 패턴과 반도체 패턴을 절연하기 위해 제1 금속 패턴과 반도체 패턴 사이에는 게이트 절연막(gate insulator, GI)이 형성될 수 있다. 또한, 반도체 패턴과 제2 금속 패턴을 절연하기 위해 반도체 패턴과 제2 금속 패턴 사이에는 절연막(insulating layer, IL)이 형성될 수 있다. 도시한 실시예에서, 크랙 감지선(CD)은 데이터선(D1) 및 테스트 전압선(TVL)과 동일한 층으로 형성된 것으로 설명하였으나, 본 발명의 실시예에 따른 표시 장치에 따르면, 제1 크랙 감지선(CD1) 및 제2 크랙 감지선(CD2)은 터치부(TM)에 형성되어 있는 터치 배선과 동일한 층으로 이루어지고, 제3 크랙 감지선(CD11) 및 제4 크랙 감지선(CD22)은 표시 영역(DA)에 형성되어 있는 신호선, 예를 들어, 게이트 배선 또는 데이터 배선 중 일부와 동일한 층으로 이루어질 수 있다.
도 5 및 도 7을 참조하면, 제2 테스트 트랜지스터(TT1-2)의 제어 전극(TT_G)는 제1 액티브층(TT_ACT)과 소정의 영역에서 중첩된다. 제2 테스트 트랜지스터(TT1-2)의 제1 액티브층(TT_ACT)의 일단은 제1 콘택홀(CNT1)을 통해 두 데이터선(D2, D3) 중 어느 하나에 접속되고, 제1 액티브층(TT_ACT)의 타단은 제5 콘택홀(CNT5)을 통해 연결 전극(BE)에 접속된다. 연결 전극(BE)은 제4 콘택홀(CNT4)을 통해 테스트 전압선(TVL)에 접속될 수 있다.
제2 테스트 트랜지스터(TT1-2)의 제어 전극(TT_G) 및 연결 전극(BE)은 제1 금속 패턴으로 형성될 수 있고, 제2 테스트 트랜지스터(TT1-2)의 제1 액티브층(TT_ACT)은 반도체 패턴으로 형성될 수 있으며, 두 데이터선들(D2, D3) 및 테스트 전압선(TVL)은 제2 금속 패턴으로 형성될 수 있다. 여기서, 제1 금속 패턴은 게이트 금속 패턴일 수 있으며, 제2 금속 패턴은 소스/드레인 금속 패턴일 수 있다. 반도체 패턴은 다결정 실리콘(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않으며, 단결정 실리콘, 비정질 실리콘(amorphous silicon) 또는 산화물(oxide) 반도체 물질로 형성될 수 있다. 제1 금속 패턴과 반도체 패턴을 절연하기 위해 제1 금속 패턴과 반도체 패턴 사이에는 게이트 절연막(GI)이 형성될 수 있다. 또한, 반도체 패턴과 제2 금속 패턴을 절연하기 위해 반도체 패턴과 제2 금속 패턴 사이에는 절연막(IL)이 형성될 수 있다.
한편, 제2 테스트 트랜지스터(TT1-2)의 제1 액티브층(TT_ACT)은 제1 테스트 트랜지스터(TT1-1)의 제1 액티브층(TT_ACT)보다 길게 형성된다. 특히, 제1 테스트 트랜지스터(TT1-1)의 제1 액티브층(TT_ACT)보다 길게 형성된 제2 테스트 트랜지스터(TT1-2)의 제1 액티브층(TT_ACT)은 저항(R)으로서 역할을 한다. 즉, 불순물이 도핑된 제1 테스트 트랜지스터(TT1-1)의 제1 액티브층(TT_ACT)은 저항(R)으로서 기능을 하게 된다. 이때, 저항(R)의 저항값을 크랙 감지선(CD)의 배선 저항값과 실질적으로 동일하도록 설계함으로써, 크랙 감지선(CD)의 배선 저항으로 인한 테스트 전압의 편차는 최소화될 수 있다.
그러면, 도 1 및 도 2와 함께, 도 8을 참고하여, 본 발명의 한 실시예에 따른 표시 장치의 층간 구조에 대하여 설명한다. 도 8은 도 2에 도시한 표시 장치의 일부를 도시한 단면도이다.
도 1 및 도 2와 함께, 도 8을 참고하면, 표시 영역(DA)의 화소는 빛을 발광하는 유기 발광 소자(OLED) 및 유기 발광 소자(OLED)와 연결된 박막 트랜지스터(TFT)를 포함한다.
박막 트랜지스터(TFT)는 제2 액티브층(AL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
제2 액티브층(AL)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
제2 액티브층(AL)은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 제2 액티브층(AL)이 산화물 반도체로 이루어지는 경우에는 고온에 노출되는 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
게이트 전극(GE)은 제1 절연층(IL1)을 사이에 두고 제2 액티브층(AL) 상에 위치하며, 소스 전극(SE) 및 드레인 전극(DE) 각각은 게이트 전극(GE)을 덮는 제2 절연층(IL2) 위에 위치하여 제2 절연층(IL2)에 형성된 접촉 구멍을 통해 제2 액티브층(AL)의 소스 영역 및 드레인 영역 각각과 연결되어 있다. 드레인 전극(DE)은 유기 발광 소자(OLED)의 제1 전극(E1)과 접촉 구멍을 통해 연결되어 있다.
유기 발광 소자(OLED)는 박막 트랜지스터(TFT)의 드레인 전극(DE)과 연결된 제1 전극(E1), 제1 전극(E1) 상에 위치하는 유기 발광층(EL), 유기 발광층(EL) 상에 위치하는 제2 전극(E2)을 포함한다.
제1 전극(E1)은 정공 주입 전극인 양극(anode)일 수 있으며, 광 반사성, 광 반투과성, 광 투과성 전극 중 어느 하나의 전극일 수 있다. 한편, 본 발명의 다른 실시예에서 제1 전극(E1)은 전자 주입 전극인 음극(cathode)일 수 있다.
유기 발광층(EL)은 제1 전극(E1) 상에 위치하고 있다. 유기 발광층(EL)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어질 수 있다. 유기 발광층(EL)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다. 유기 발광층(EL)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 유기 발광층(EL)으로서 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 유기 발광층(EL)으로서 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다. 다른 예에서 설명한 유기 발광층(EL)으로서 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 일례로, 유기 발광층(EL)은 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등을 포함할 수 있다.
제2 전극(E2)은 유기 발광층(EL) 상에 위치하며, 전자 주입 전극인 음극(cathode)일 수 있다. 제2 전극(E2)은 광 반사성, 광 반투과성, 광 투과성 전극 중 어느 하나의 전극일 수 있다. 제2 전극(E2)은 유기 발광층(EL)을 덮도록 기판(SUB)의 표시 영역(DA) 전체에 걸쳐서 위치하고 있다. 한편, 본 발명의 다른 실시예에서 제2 전극(E2)은 정공 주입 전극인 양극일 수 있다.
밀봉부(EN)는 기판(SUB)의 표시 영역(DA) 및 비표시 영역(NDA) 전체에 걸쳐서 기판(SUB) 상에 위치하고 있으며, 기판(SUB)과 함께 표시 영역(DA)를 밀봉하고 있다. 밀봉부(EN)는 표시 영역(DA) 상에 위치하는 유기층(OL) 및 유기층(OL) 상에 위치하는 무기층(IL)을 포함한다.
유기층(OL)은 고분자로 형성되며, 바람직하게는 폴리에틸렌테레프탈레이트, 폴리이미드, 폴라카보네이트, 에폭시, 폴리에틸렌 및 폴리아크릴레이트 중 어느 하나로 형성되는 단일막 또는 적층막일 수 있다. 일례로, 유기층은 폴리아크릴레이트로 형성될 수 있으며, 구체적으로는 디아크릴레이트계 모노머와 트리아크릴레이트계 모노머를 포함하는 모노머 조성물이 고분자화된 것을 포함한다. 여기서, 모노머 조성물에 모노아크릴레이트계 모노머가 더 포함될 수 있으며, 모노머 조성물에 TPO와 같은 공지의 광개시제가 더욱 포함될 수 있으나 이에 한정되지는 않는다.
무기층(IL)은 금속 산화물 또는 금속 질화물을 포함하는 단일막 또는 적층막일 수 있다. 구체적으로, 무기층은 SiNx, Al2O3, SiO2, TiO2 중 어느 하나 이상을 포함할 수 있다.
밀봉부(EN)의 최상층에 위치하는 무기층(IL)은 다른 층인 유기층(OL)의 단부를 덮도록 유기층(OL) 대비 넓은 면적으로 적층되어 있다. 구체적으로, 기판(SUB)의 비표시 영역(NDA)에서 밀봉부(EN)의 무기층(IL)은 유기층(OL)의 단부를 덮고 있다. 즉, 밀봉부(EN)의 최상층에는 다른 층들의 단부를 덮도록 다른 층 대비 넓은 면적으로 적층된 상부 무기층이 위치할 수 있다. 이로 인해 외부로부터 유기 발광 소자(OLED)의 투습이 무기층(IL)에 의해 억제된다.
터치부(TM)는 기판(SUB)의 표시 영역(DA)에 대응하여 밀봉부(EN) 상에 위치하는 제1 터치 라인(TL1) 및 제2 터치 라인(TL2)을 포함한다. 터치부(TM)는 정전 용량식으로 형성될 수 있으며, 제1 터치 라인(TL1) 및 제2 터치 라인(TL2) 각각에 전압이 인가되어 제1 터치 라인(TL1)과 제2 터치 라인(TL2) 각각 또는 사이에 전하가 충진될 때, 터치부(TM)에 터치가 수행되면, 터치가 수행된 제1 터치 라인(TL1) 또는 제2 터치 라인(TL2)의 정전 용량이 변화되어 어느 위치에 터치가 수행되었는지를 확인할 수 있다. 터치부(TM)는 제1 터치 라인(TL1) 및 제2 터치 라인(TL2)을 덮는 하나 이상의 절연층을 더 포함할 수 있다. 제1 터치 라인(TL1) 및 제2 터치 라인(TL2)은 ITO, IZO, IGZO 등의 투명 도전성 물질, 메쉬 형태로 패터닝된 메탈 메쉬(metal mesh), PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 도전성 폴리머, 은 나노 와이어(AgNW) 등의 나노 사이즈의 도전성 물질 등 중 하나 이상을 포함할 수 있다.
밀봉부(EN)의 최상층에 위치하는 무기층(IL)의 가장자리 위에는 제1 터치 라인(TL1) 및 제2 터치 라인(TL2)과 동일한 층으로 이루어진 제1 크랙 감지선(CD1)/제2 크랙 감지선(CD2)이 형성되어 있다. 제1 크랙 감지선(CD1)/제2 크랙 감지선(CD2)은 표시 영역(DA)에 인접한 비표시 영역(NDA)에 위치하며, 밀봉부(EN) 위에 형성되어 있다.
밀봉부(EN)가 형성되어 있지 않은 비표시 영역(NDA)의 최외각에는 제3 크랙 감지선(CD11)/제4 크랙 감지선(CD22)이 형성되어 있다. 제3 크랙 감지선(CD11)과 제4 크랙 감지선(CD22)은 표시 영역(DA)의 게이트 전극(GE)과 동일한 층으로 형성되어 있다.
그러면, 도 9를 참고하여, 본 발명의 다른 한 실시예에 따른 표시 장치에 대하여 설명한다. 도 9는 본 발명의 다른 한 실시예에 따른 표시 장치의 일부를 도시한 단면도이다. 도 1 및 도 2와 함께, 도 9를 참고하면, 표시 영역(DA)의 화소는 빛을 발광하는 유기 발광 소자(OLED) 및 유기 발광 소자(OLED)와 연결된 박막 트랜지스터(TFT)를 포함한다.
박막 트랜지스터(TFT)는 제2 액티브층(AL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
유기 발광 소자(OLED)는 박막 트랜지스터(TFT)의 드레인 전극(DE)과 연결된 제1 전극(E1), 제1 전극(E1) 상에 위치하는 유기 발광층(EL), 유기 발광층(EL) 상에 위치하는 제2 전극(E2)을 포함한다.
밀봉부(EN)는 기판(SUB)의 표시 영역(DA) 및 비표시 영역(NDA) 전체에 걸쳐서 기판(SUB) 상에 위치하고 있으며, 기판(SUB)과 함께 표시 영역(DA)를 밀봉하고 있다. 밀봉부(EN)는 표시 영역(DA) 상에 위치하는 유기층(OL) 및 유기층(OL) 상에 위치하는 무기층(IL)을 포함한다.
터치부(TM)는 기판(SUB)의 표시 영역(DA)에 대응하여 밀봉부(EN) 상에 위치하는 제1 터치 라인(TL1) 및 제2 터치 라인(TL2)을 포함한다.
밀봉부(EN)의 최상층에 위치하는 무기층(IL)의 가장자리 위에는 제1 터치 라인(TL1) 및 제2 터치 라인(TL2)과 동일한 층으로 이루어진 제1 크랙 감지선(CD1)/제2 크랙 감지선(CD2)이 형성되어 있다. 제1 크랙 감지선(CD1)/제2 크랙 감지선(CD2)은 표시 영역(DA)에 인접한 비표시 영역(NDA)에 위치하며, 밀봉부(EN) 위에 형성되어 있다.
밀봉부(EN)가 형성되어 있지 않은 비표시 영역(NDA)의 최외각에는 제3 크랙 감지선(CD11)/제4 크랙 감지선(CD22)이 형성되어 있다. 제3 크랙 감지선(CD11)과 제4 크랙 감지선(CD22)은 표시 영역(DA)의 소스 전극(SE) 및 드레인 전극(DE), 그리고 데이터선(D)과 동일한 층으로 형성되어 있다.
앞서 설명한 실시예들에 따른 표시 장치에 따르면, 제3 크랙 감지선(CD11)/제4 크랙 감지선(CD22)은 표시 영역(DA)의 게이트 전극(GE)과 동일한 층으로 형성되거나, 소스 전극(SE) 및 드레인 전극(DE) 그리고 데이터선(D)과 동일한 층으로 형성되는 것으로 설명하였으나, 본 발명의 다른 한 실시예에 따른 표시 장치에 따르면, 제3 크랙 감지선(CD11)/제4 크랙 감지선(CD22)은 표시 영역(DA)의 게이트 전극(GE)과 동일한 층으로 형성되어 있는 제1 층, 그리고 소스 전극(SE) 및 드레인 전극(DE) 그리고 데이터선(D)과 동일한 층으로 형성되어 있는 제2 층을 포함하는 복수의 층으로 이루어질 수도 있다.
앞서 설명한 실시예에서는 유기 발광 소자를 포함하는 유기 발광 표시 장치를 표시 장치의 한 예로서 설명하나, 앞서 설명한 실시예들의 많은 특징들은 영상(image)을 표시하는 표시 영역 및 터치를 인식하는 터치부를 포함하는 액정 표시 장치(liquid crystal displays, LCDs), 플라즈마 디스플레이(plasma displays, PDs), 필드에미션디스플레이(field emission displays, FEDs), 전기영동 디스플레이(electrophoretic displays, EPDs), 전기습윤 디스플레이(electrowetting displays, EWDs) 등의 다양한 표시 장치에 모두 적용 가능하다.
CD1, CD2, CD11, CD22: 크랙 감지선
S1~Sn: 게이트선
D1a~Dma: 데이터선
DP1~DPo: 데이터 패드
IP1, IP2, IP3: 초기화 제어 패드
TP1: 테스트 제어 패드
TVP1, TVP2: 테스트 전압 패드
IT1, IT2, IT3: 초기화 트랜지스터
TT1: 테스트 트랜지스터
R: 저항
DA: 표시 영역
DE: 드레인 전극
E1, E2: 전극
EL: 유기 발광층
EN: 밀봉부
GE: 게이트 전극
IL1, IL2: 절연층
NDA: 비표시 영역
R, G, B: 화소
SE: 소스 전극
SUB: 기판
TL1, TL2: 터치 라인
TM: 터치부

Claims (14)

  1. 표시 영역과 상기 표시 영역 주변의 비표시 영역을 포함하는 기판,
    상기 기판의 상기 표시 영역에 형성되어 있는 복수의 화소,
    상기 기판에 형성되어 있으며, 상기 복수의 화소에 연결되어 있는 복수의 신호선,
    상기 기판 위에 위치하는 밀봉부, 그리고
    상기 밀봉부 위에 위치하며 상기 비표시 영역에 위치하는 제1 크랙 감지선을 포함하고,
    상기 복수의 신호선은 게이트선 및 데이터선을 포함하고,
    상기 제1 크랙 감지선은 상기 데이터선에 전기적으로 연결되어 있는
    표시 장치.
  2. 제1항에서,
    상기 제1 크랙 감지선은 상기 표시 장치의 두께 방향으로 상기 밀봉부와 중첩하는 표시 장치.
  3. 제2항에서,
    상기 밀봉부 아래에 위치하며 상기 비표시 영역에 위치하는 제2 크랙 감지선을 더 포함하는 표시 장치.
  4. 제2항에서,
    상기 밀봉부 위에 형성되어 위치하는 터치 배선을 포함하는 터치부를 더 포함하고,
    상기 제1 크랙 감지선은 상기 터치부의 상기 터치 배선과 동일한 층에 위치하는
    표시 장치.
  5. 제2항에서,
    상기 비표시 영역에 위치하며 상기 표시 장치의 두께 방향으로 상기 밀봉부와 중첩하지 않는 제3 크랙 감지선을 더 포함하는 표시 장치.
  6. 제5항에서,
    상기 제3 크랙 감지선은 상기 게이트선과 동일한 층에 위치하는 표시 장치.
  7. 제1항에서,
    상기 밀봉부 아래에 위치하며 상기 비표시 영역에 위치하는 제2 크랙 감지선을 더 포함하는 표시 장치.
  8. 제1항에서,
    상기 밀봉부 위에 형성되어 위치하는 터치 배선을 포함하는 터치부를 더 포함하고,
    상기 제1 크랙 감지선은 상기 터치부의 상기 터치 배선과 동일한 층에 위치하는
    표시 장치.
  9. 제1항에서,
    상기 비표시 영역에 위치하며 상기 표시 장치의 두께 방향으로 상기 밀봉부와 중첩하지 않는 제3 크랙 감지선을 더 포함하는 표시 장치.
  10. 제9항에서,
    상기 제3 크랙 감지선은 상기 게이트선과 동일한 층에 위치하는 표시 장치.
  11. 제1항에서,
    상기 복수의 신호선은 상기 비표시 영역에 위치하는 제1 신호선과 제2 신호선을 더 포함하고,
    상기 데이터선은 제1 트랜지스터를 통해 상기 제1 신호선과 전기적으로 연결되고, 제2 트랜지스터를 통해 상기 제2 신호선과 전기적으로 연결되는
    표시 장치.
  12. 제11항에서,
    상기 제1 크랙 감지선은 상기 제2 신호선 및 상기 제2 트랜지스터와 전기적으로 연결되는 표시 장치.
  13. 제12항에서,
    상기 비표시 영역에 위치하며 상기 제1 트랜지스터에 전기적으로 연결되어 있는 제1 게이트선, 그리고
    상기 제2 트랜지스터에 전기적으로 연결되어 있는 제2 게이트선을 더 포함하고,
    상기 제1 게이트선에 제1 게이트 온 전압이 인가되면, 상기 데이터선은 상기 제1 신호선으로부터 제1 신호를 인가받고,
    상기 제2 게이트선에 제2 게이트 온 전압이 인가되면, 상기 데이터선은 상기 제2 신호선으로부터 제2 신호를 인가받는
    표시 장치.
  14. 제13항에서,
    상기 제1 게이트 온 전압이 인가된 후에, 상기 제2 게이트 온 전압이 인가되고,
    상기 제1 신호와 상기 제2 신호의 크기는 서로 다른
    표시 장치.
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