KR20200105574A - 센서 유닛, 이를 포함한 표시 장치 및 이를 이용한 크랙 검출 방법 - Google Patents

센서 유닛, 이를 포함한 표시 장치 및 이를 이용한 크랙 검출 방법 Download PDF

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정연실
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정해구
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Abstract

센서 유닛 및 이를 이용한 크랙 검출 방법 제공된다. 센서 유닛은, 홀과, 홀 주변에서 적어도 하나의 센서가 배치된 검출 영역 및 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위를 초과하는 경우 제1 크랙 신호를 출력하는 크랙 검출부를 포함한다.

Description

센서 유닛, 이를 포함한 표시 장치 및 이를 이용한 크랙 검출 방법{SENCER UNIT, DISPLAY DEVICE INCLUDING THE SENSOR UNIT AND DEVICE AND CRACK DETECTION METHOD USING THEREOF}
본 발명은 센서 유닛, 이를 포함한 표시 장치 및 이를 이용한 크랙 검출 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시 장치가 활용되고 있다.
표시 장치는 표시 영역 확장을 위하여, 표시 영역 내에 카메라 장치 등의 센서가 배치되는 홀을 포함할 수 있다.
표시 장치의 홀을 형성하는 과정에서 표시 장치의 기판 또는 적층된 층에 미세하게 크랙이 존재할 수 있으며, 크랙을 통해 표시 장치의 내부로 수분 등이 침투하여 표시 장치의 화소가 발광하지 않거나 오발광하는 등의 여러 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 크랙을 검출할 수 있는 센서 유닛, 이를 포함한 표시 장치 및 이를 이용한 검출 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 센서 유닛은, 홀과, 상기 홀 주변에서 적어도 하나의 센서가 배치된 검출 영역 및 상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위를 초과하는 경우 제1 크랙 신호를 출력하는 크랙 검출부를 포함한다.
상기 크랙 검출부는 상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위 내인 경우 제2 크랙 신호를 출력할 수 있다.
상기 크랙 검출부는, 상기 기준값이 저장되는 제1 메모리부와, 상기 감지값이 저장되는 제2 메모리부와, 상기 제1 메모리부로부터 상기 기준값을 전달받고, 상기 제2 메모리부로부터 상기 감지값을 전달받으며, 상기 기준값 및 상기 감지값을 비교하여 상기 비교값을 산출하는 비교부를 포함할 수 있다.
상기 검출 영역은, 상기 홀과 제1 거리를 가지며 센서가 배치되는 제1 검출 영역과, 상기 홀과 제2 거리를 가지며 센서가 배치되는 제2 검출 영역을 포함하고, 상기 제2 거리는 상기 제1 거리보다 길 수 있다.
상기 크랙 검출부는, 상기 제1 검출 영역의 센서로부터 감지된 제1 감지값을 제1 기준값과 비교한 제1 비교값이 제1 오차 범위를 초과하는 경우 제1A 크랙 신호를 출력하고, 상기 제1 비교값이 상기 제1 오차 범위 내인 경우 제2A 크랙 신호를 출력할 수 있다
상기 크랙 검출부는, 상기 제2 검출 영역의 센서로부터 감지된 제2 감지값을 제2 기준값과 비교한 제2 비교값이 제2 오차 범위를 초과하는 경우 제1B 크랙 신호를 출력하고, 상기 제2 비교값이 상기 제2 오차 범위 내인 경우 제2B 크랙 신호를 출력할 수 있다.
상기 제1 기준값은 상기 제2 기준값과 상이할 수 있다.
상기 제1 오차 범위는 상기 제2 오차 범위와 상이할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 표시 영역과 비표시 영역을 포함하는 표시 유닛과 상기 표시 유닛 상부에 배치되며, 센서 영역 및 비센서 영역을 포함하는 센서 유닛 및 상기 표시 유닛 및 상기 센서 유닛을 두께 방향으로 관통하는 홀을 포함하고, 상기 센서 유닛은, 상기 홀 주변에서 적어도 하나의 센서가 배치된 검출 영역과, 상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위를 초과하는 경우 제1 크랙 신호를 출력하는 크랙 검출부 및 정전용량 변화량을 측정하여 터치를 감지하는 터치 구동부를 포함한다.
상기 홀은, 상기 표시 유닛에 배치된 제1 홀과, 상기 센서 유닛에 배치된 제2 홀을 포함하고, 상기 제1 홀의 인접 영역은 비표시 영역이되, 상기 제1 홀의 인접 영역에 대응하는 상기 제2 홀의 인접 영역은 센서 영역일 수 있다.
상기 크랙 검출부는, 상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위 내인 경우 제2 크랙 신호를 출력할 수 있다.
상기 기준값이 저장되는 제1 메모리부와, 상기 감지값이 저장되는 제2 메모리부와, 상기 제1 메모리부로부터 상기 기준값을 전달받고, 상기 제2 메모리부로부터 상기 감지값을 전달받으며, 상기 기준값 및 상기 감지값을 비교하여 비교값을 산출하는 비교부를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 크랙 검출 방법은, 복수의 센서와 홀을 포함하는 센서 유닛에 검출 영역을 설정하는 단계와, 상기 검출 영역의 제1 시점의 감지값을 검출하는 단계 및 상기 제1 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단한다.
복수의 센서와 홀을 포함하는 센서 유닛에 검출 영역을 설정하는 단계는, 상기 검출 영역의 기준값과 오차 범위를 설정하는 단계를 더 포함할 수 있다.
상기 검출 영역의 제1 시점의 감지값을 검출하는 단계는, 상기 복수의 센서를 이용하여 상기 검출 영역의 제1 시점의 정전용량값 또는 저항값을 산출하는 단계를 더 포함할 수 있다.
상기 제1 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계는, 상기 검출 영역의 상기 제1 시점의 감지값과 상기 기준값을 비교하여 제1 비교값을 산출하는 단계를 더 포함할 수 있다.
상기 제1 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계는, 상기 제1 비교값이 상기 오차 범위를 초과하는 경우에 크랙에 의한 불량으로 판단하는 단계를 더 포함할 수 있다.
상기 검출 영역의 제2 시점의 감지값을 검출하는 단계 및 상기 제2 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계를 더 포함할 수 있다.
상기 제2 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계는, 상기 검출 영역의 상기 제2 시점의 감지값과 상기 제1 시점의 감지값을 비교하여 제2 비교값을 산출하는 단계를 더 포함할 수 있다.
상기 제2 비교값이 0인 경우에는 크랙이 없거나 기 발생된 크랙이 미확장된 것으로 판단하고, 상기 제2 비교값이 0이 아닌 경우에는 상기 제2 시점의 감지값과 상기 기준값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 센서 유닛 및 이를 포함한 표시 장치에 의하면, 표시 장치에 홀 형성 등에 의하여 발생되는 크랙을 검출할 수 있게 되어 표시 장치의 불량을 용이하게 판별할 수 있게 된다. 또한, 센서 유닛은 사용자의 터치를 감지할 수 있다.
일 실시예에 따른 검출 방법에 의하면, 홀 형성 과정에서 크랙이 발생될 가능성이 높은 취약부를 검출 영역으로 설정하여 크랙을 검출하여 효율적으로 불량을 판별할 수 있다. 또한, 복수의 검출 영역을 설정하여 크랙을 검출하여 표시 장치에 불량을 초래하는 크랙을 판별할 수 있다. 또한, 경시적 검출을 통하여 크랙의 확장 여부 및 크랙의 발생 시점을 확인할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 3은 도 2의 표시 유닛의 일 예를 상세히 보여주는 일 예시도면이다.
도 4는 도 3의 표시 유닛에 포함된 일 화소를 나타내는 회로도이다.
도 5는 도 2의 센서 유닛의 일 예를 상세히 보여주는 일 예시도면이다.
도 6은 도 5의 A 영역에 대응하는 표시 장치의 확대도이다.
도 7은 도 6의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 8은 도 6의 Ⅲ-Ⅲ'을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 10은 일 실시예에 따른 센서 유닛의 크랙 검출부의 블럭도이다.
도 11은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이고,
도 12는 다른 실시예에 따른 센서 유닛에 있어서 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 13은 다른 실시예에 따른 센서 유닛에 있어서 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 14는 다른 실시예에 따른 센서 유닛에 있어서 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 15는 다른 실시예에 따른 센서 유닛의 크랙 검출부의 블럭도이다.
도 16은 다른 실시예에 따른 센서 유닛의 검출 방법을 개략적으로 나타낸 블럭도이다.
도 17은 일 실시예에 따른 크랙 검출 방법을 개략적으로 나타낸 블럭도이다.
도 18은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 19는 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 20은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 21은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 22는 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
도 23는 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 도 1의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치(10)를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(10)는 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리 또는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 도 1에서는 표시 장치(10)의 평면 형태는 모서리 또는 코너(corner)가 둥글게 형성된 사각형으로 형성된 것을 예시하였으나, 이에 한정되지 않으며, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소들이 형성되어 영상을 표시하는 영역이고, 표시 영역(DA)에는 복수의 화소가 배치될 수 있다. 실질적으로, 표시 영역(DA)은 다색의 발광 영역을 포함할 수 있고, 하나의 발광 영역은 하나의 화소가 대응될 수 있다. 또한, 표시 영역(DA)은 영상을 표시하는 영역으로 사용될 뿐만 아니라, 사용자의 터치 입력을 인식하는 영역으로 사용될 수 있다.
비표시 영역(NDA)은 화상이 표시되지 않는 영역으로 정의된다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 외측을 둘러싸는 제1 비표시 영역(NDA1) 및 표시 영역(DA) 내부에 배치되는 제2 비표시 영역(NDA2)을 포함한다. 다만, 이에 한정되는 것은 아니고, 표시 영역(DA)의 형상과 제1 비표시 영역(NDA1)의 형상은 상대적으로 디자인될 수 있으며, 제1 비표시 영역(NDA1)의 일부 영역에는 스피커 모듈, 카메라 모듈 등이 배치될 수 있다.
몇몇 실시예에서 제2 비표시 영역(NDA2)의 주변은 표시 영역(DA)으로 둘러 쌓일 수 있다. 즉, 제2 비표시 영역(NDA2)은 표시 영역(DA) 내부에 위치할 수 있다. 다만, 이에 한정되는 것은 아니고, 몇몇 실시예에서 제2 비표시 영역(NDA2)의 일부는 표시 영역(DA)으로 둘러 쌓이고, 제2 비표시 영역(NDA2)의 일부는 제1 비표시 영역(NDA1)과 연결된 형태일 수 있다.
제2 비표시 영역(NDA2)은 화상이 표시되지 않는 영역으로 정의된다. 또한, 도 1에서는 제2 비표시 영역(NDA2)의 평면적 형상이 원 형상인 것으로 도시되었으나, 이는 일 예시이며, 이에 한정되는 것은 아니고, 제2 비표시 영역(NDA2)의 평면적 형상은 타원 형상, 다각 형상 등 다양한 형상으로 배치될 수 있다.
도 2를 참조하면, 표시 장치(10)는 홀(AH), 기판(SUB), 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 갖는 표시 유닛(DU)과, 센서 유닛(SU) 및 커버 윈도우(CW)를 포함할 수 있다.
홀(AH)은 표시 장치(10)의 제2 비표시 영역(NDA2)에 배치될 수 있다. 예를 들어, 제2 비표시 영역(NDA2)과 홀(AH)은 제3 방향(Z축 방향)으로 중첩할 수 있다. 몇몇 실시예에서 단면상 홀(AH)의 제1 방향(X축 방향)으로의 폭은 제2 비표시 영역(NDA2)의 제1 방향(X축 방향)으로의 폭보다 좁을 수 있다. 다만, 이에 한정되는 것은 아니며, 단면상 홀(AH)의 제1 방향(X축 방향)으로의 폭은 제2 비표시 영역(NDA2)의 제1 방향(X축 방향)으로의 폭은 동일할 수도 있다.
몇몇 실시예에서 평면상 홀(AH)의 형상은 평면상 제2 비표시 영역(NDA2)의 형상에 대응할 수 있다. 예를 들어, 평면상 제2 비표시 영역(NDA2)의 형상이 원 형상인 경우에 평면상 홀(AH)의 형상도 원 형상으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니고, 평면상 홀(AH)의 형상과 평면상 제2 비표시 영역(NDA2)의 형상은 서로 다를 수도 있다.
몇몇 실시예에서 홀(AH)에는 카메라 모듈 및 센서 모듈이 배치될 수 있다. 센서 모듈은 조도 센서, 근접 센서, 적외선 센서, 초음파 센서 중 적어도 하나를 포함할 수 있다. 이와 같이, 카메라 모듈 및 센서 모듈이 홀(AH) 내측에 배치되므로, 카메라 모듈 및 센서 모듈을 둘러싸는 영역까지 표시 영역(DA)을 확장할 수 있다
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)이 플렉서블 기판인 경우, 폴리이미드(PI)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다. 스캔 구동부(110)가 도 3과 같이 표시 유닛(DU)의 비표시 영역(NDA)에 형성되는 경우, 스캔 구동부(110)는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 스캔 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 스캔 제어 라인들과 링크 라인들은 비표시 영역(NDA)에 배치될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들과 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 제1 전극에 소정의 전압이 인가되고, 제2 전극에 캐소드 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(EML)의 화소들은 표시 영역(DA)에 배치될 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있으나, 이에 한정되지 않는다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함할 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL)은 홀(AH)을 제외한 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)의 일부에 배치되어, 발광 소자층(EML) 및 비표시 영역(NDA)의 박막 트랜지스터층(TFTL)을 덮도록 배치될 수 있다.
박막 봉지층(TFEL) 상에는 센서 유닛(SU)이 배치될 수 있다. 센서 유닛(SU)은 표시 장치(10)의 터치 기능을 수행할 뿐만 아니라, 표시 장치(10)의 크랙(CRACK)을 감지하는 기능을 수행할 수 있다. 예를 들어, 박막 봉지층(TFEL)에 크랙이 발생되는 경우, 크랙을 통해 표시 유닛(DU)의 내부로 수분 등이 침투하여 표시 유닛(DU)의 화소가 발광하지 않거나 오발광하는 등의 문제가 발생된다. 박막 봉지층(TFEL)의 크랙은 센서 유닛(SU)의 크랙을 수반하므로, 센서 유닛(SU)은 센서 유닛(SU)의 크랙을 감지하여 박막 봉지층(TFEL)의 크랙 여부를 검출할 수 있다. 이에 따라, 표시 장치(10)의 불량 여부를 간편하게 판별할 수 있다. 또한, 센서 유닛(SU)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 별도의 터치 패널 및 크랙을 감지하기 위한 구성을 생략할 수 있어 표시 장치(10)의 두께를 줄임과 동시에 표시 영역(DA)의 감소를 최소화할 수 있다. 몇몇 실시예에서 센서 유닛(SU)은 터치 패널일 수 있다.
센서 유닛(SU)은 전기적 신호를 이용하여 사용자의 터치 및 크랙을 감지하기 위한 센서들, 패드들 및 센서들을 연결하는 센서 라인들을 포함할 수 있다. 예를 들어, 센서 유닛(SU)은 자기 정전 용량 방식(self-capacitance type) 또는 상호 정전 용량 방식(mutual capacitance type)으로 센서들의 감지값을 이용하여 사용자의 터치 및 표시 장치(10)의 크랙을 감지할 수 있다.
몇몇 실시예에서 센서 유닛(SU)의 센서들은 도 5와 같이 표시 영역(DA) 및 제2 비표시 영역(NDA2) 중 홀(AH)을 제외한 영역에 중첩하는 센서 영역(SSA)에 배치될 수 있다. 따라서, 제2 비표시 영역(NDA2)이 홀(AH)보다 크게 이루어진 경우에, 센서 영역(SSA)은 표시 영역(DA)뿐만 아니라, 제2 비표시 영역(NDA2) 중 홀(AH)과 제3 방향(Z축 방향)으로 중첩하지 않는 영역을 포함할 수 있다. 센서 유닛(SU)의 센서 라인들은 도 5와 같이 제1 비표시 영역(NDA)에 중첩하는 터치 주변 영역(SPA)에 배치될 수 있다.
홀(AH)은 표시 장치(10)의 표시 유닛(DU) 및 센서 유닛(SU)을 관통하며 배치될 수 있다. 즉, 홀(AH)은 기판(SUB), 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 박막 트랜지스터층(TFTL)상에 배치된 발광 소자층(EML), 발광 소자층(EML)상에 배치된 박막 봉지층(TFEL) 및 센서 유닛(SU) 각각에 배치될 수 있다.
커버 윈도우(CW)는 센서 유닛(SU) 및 홀(AH) 상에 배치될 수 있다. 커버 윈도우(CW)는 외부의 스크래치 등으로부터 표시 유닛(DU) 및 센서 유닛(SU)을 보호할 수 있다. 커버 윈도우(CW)의 상면은 사용자의 입력 수단(손가락)이 접하는 면일 수 있다.
별도로 도시하지는 않았으나, 커버 윈도우(CW)는 상면 및/또는 하면에 배치된 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다.
도 3은 도 2의 표시 유닛의 일 예를 상세히 보여주는 일 예시도면이다.
도 3을 참조하면, 표시 유닛(DU)은 화소(P)들, 스캔 라인(SL)들, 데이터 라인(DL)들, 전원 라인(PL), 스캔 제어 라인(SCL)들, 스캔 구동부(110), 표시 구동 회로(200), 및 표시 패드들(DP) 및 홀(AH)을 포함할 수 있다.
표시 유닛(DU)은 평면상 표시 영역(DA) 및 상술한 비표시 영역(NDA1, NDA2)이 정의된다. 제1 비표시 영역(NDA1)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다. 또한, 표시 영역(DA)은 제2 비표시 영역(NDA2)을 에워싼다. 표시 유닛(DU)의 표시 영역(DA), 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)은 도 1에 도시된 표시 장치(10)의 표시 영역(DA), 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에 각각 대응될 수 있다.
화소(P)들은 표시 영역(DA)에 배치된다. 제2 비표시 영역(NDA2)의 면적은 실제 평면상 홀(AH)의 면적보다 넓을 수 있으며, 제2 비표시 영역(NDA2)내 홀(AH)과 표시 영역(DA) 사이의 영역인 갭 영역(GA)에는 화소(P)들이 배치되지 않을 수 있다. 이에 따라, 표시 유닛(DU)의 갭 영역(GA)에는 표시 유닛(DU)으로부터 광이 출사되지 않는 영역일 수 있다.
스캔 라인(SL)들은 제1 방향(X축 방향)으로 나란하게 형성되되 홀(AH)을 우회하며 배치되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성되되 홀(AH)을 우회하며 배치되며. 전원 라인(PL)은 제2 방향(Y축 방향)으로 데이터 라인(DL)들과 나란하게 형성된 적어도 하나의 라인과 상기 적어도 하나의 라인으로부터 제1 방향(X축 방향)으로 분지되되 홀(AH)을 우회하며 배치되는 복수의 라인들을 포함할 수 있다. 또한, 스캔 라인(SL)들, 데이터 라인(DL)들 및 전원 라인(PL)은 갭 영역(GA) 내에서 홀(AH)을 우회할 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서 스캔 라인(SL)들, 데이터 라인(DL)들 및 전원 라인(PL)은 표시 영역(DA) 내에서 홀(AH)을 우회할 수 있고, 몇몇 실시예에서 스캔 라인(SL)들, 데이터 라인(DL)들 및 전원 라인(PL)은 갭 영역(GA)과 표시 영역(DA)에 걸쳐서 홀(AH)을 우회할 수도 있다.
화소(P)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나, 데이터 라인(DL)들 중 어느 하나, 및 전원 라인(PL)에 접속될 수 있다. 화소(P)들 각각은 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함하는 박막 트랜지스터들, 유기 발광 다이오드, 및 커패시터를 포함할 수 있다. 화소(P)들 각각은 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 데이터 라인(DL)의 데이터 전압을 인가 받으며, 게이트 전극에 인가된 데이터 전압에 따라 유기 발광 다이오드에 구동 전류를 공급함으로써 발광할 수 있다.
스캔 구동부(110)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)에 연결된다. 그러므로, 스캔 구동부(110)는 표시 구동 회로(200)의 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(110)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인(SL)들에 공급한다.
도 3에서는 스캔 구동부(110)가 표시 영역(DA)의 좌측 바깥쪽의 제1 비표시 영역(NDA1)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(110)는 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 제1 비표시 영역(NDA1)에 형성될 수 있다.
표시 구동 회로(200)는 표시 패드들(DP)에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 링크 라인(LL)들을 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(200)는 스캔 제어 라인(SCL)을 통해 스캔 구동부(110)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(110)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택되며, 선택된 화소(P)들에 데이터 전압들이 공급된다. 표시 구동 회로(200)는 집적회로(IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(SUB) 상에 부착될 수 있다.
도 4는 도 3의 표시 유닛에 포함된 일 화소를 나타내는 회로도이다.
도 4를 참조하면, 유기 발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소(P)는 유기 발광 다이오드(OLED)를 구동하기 위한 화소 구동회로로써 스위칭 트랜지스터(TRs), 구동 트랜지스터(TRd), 및 유지 커패시터(Cst)를 포함한다.
제1 전원 전압(ELVDD)은 구동 트랜지스터(TRd)에 제공되고, 제2 전원 전압(ELVSS)은 유기발광 다이오드(OLED)에 제공된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD) 보다 낮은 전압일 수 있다.
스위칭 트랜지스터(TRs)는 스캔 라인(SL)에 인가된 스캔 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 유지 커패시터(Cst)는 스위칭 트랜지스터(TRs)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다. 구동 트랜지스터(TRd)는 유기 발광 다이오드(OLED)에 연결된다. 구동 트랜지스터(TRd)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기 발광 다이오드(OLED)에 흐르는 구동 전류를 제어한다.
등가 회로는 하나의 일 실시예에 불과하며, 화소(P)가 이에 제한되는 것은 아니다. 예를 들어, 화소(P)는 적어도 하나의 트랜지스터들을 더 포함할 수 있고, 더 많은 개수의 커패시터들을 포함할 수 있다. 유기 발광 다이오드(OLED)는 전원 라인(PL)과 구동 트랜지스터(TRd) 사이에 접속될 수도 있다.
도 5는 도 2의 센서 유닛의 일 예를 상세히 보여주는 일 예시도면이다.
도 5에서는 설명의 편의를 위해 센서(SC)들, 센서 라인들(TL, RL), 및 센서 패드(SP)들만을 도시하였다.
도 5를 참조하면, 센서 유닛(SU)은 사용자의 터치를 감지하기 위한 센서 영역(SSA)과 센서 영역(SSA)의 주변에 배치되는 센서 주변 영역(SPA) 및 홀(AH)을 포함한다. 센서 영역(SSA)은 표시 유닛(DU)의 표시 영역(DA) 및 갭 영역(GA)에 중첩하고, 센서 주변 영역(TPA)은 표시 유닛(DU)의 제1 비표시 영역(NDA1)에 중첩할 수 있다. 홀(AH)은 전술한 바와 같이, 표시 유닛(DU) 및 센서 유닛(SU)을 관통하며 배치되므로, 표시 유닛(DU)에 배치된 홀(AH)과 센서 유닛(SU)에 배치된 홀(AH)은 제3 방향(Z축 방향)으로 중첩할 수 있다.
센서(SC)들은 센서 영역(SSA)에 배치될 수 있다. 센서(SC)들은 제1 방향(X축 방향)으로 전기적으로 연결되는 감지 전극(RE)들과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 전기적으로 연결되는 구동 전극(TE)들을 포함할 수 있다. 또한, 도 5에서는 감지 전극(RE)들과 구동 전극(TE)들이 다이아몬드 형태의 평면 형태로 형성되는 것을 예시하였으나, 이에 한정되지 않는다.
감지 전극(RE)들과 구동 전극(TE)들이 그들의 교차 영역들에서 서로 단락(short circuit)되는 것을 방지하기 위해 제1 연결 전극(BE1) 및 제2 연결 전극(BE2)을 포함할 수 있다. 제1 연결 전극(BE1)은 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들을 전기적으로 연결하고, 제2 연결 전극(BE2)은 제1 방향(X축 방향)으로 서로 인접한 감지 전극(RE)들을 전기적으로 연결할 수 있다. 이 경우, 구동 전극(TE)들, 감지 전극(RE)들 및 감지 전극(RE)에 포함된 제2 연결 전극(BE2)은 하나의 층에 배치되고, 구동 전극(TE)들에 포함된 제1 연결 전극(BE1)은 구동 전극(TE)들, 감지 전극(RE)들 및 제2 연결 전극(BE2)과 다른 층에 배치될 수 있다. 또한, 제1 방향(X축 방향)으로 전기적으로 연결된 감지 전극(RE)들과 제2 방향(Y축 방향)으로 전기적으로 연결된 구동 전극(TE)들은 서로 전기적으로 절연된다.
센서 라인들(TL, RL)은 센서 주변 영역(SPA)에 배치될 수 있다. 센서 라인들(TL, RL)은 감지 전극(RE)들에 연결되는 감지 라인(RL)들과 구동 전극(TE)들에 연결되는 제1 구동 라인(TL1)들과 제2 구동 라인(TL2)들을 포함할 수 있다.
센서 영역(SSA)의 우측에 배치된 감지 전극(RE)들은 감지 라인(RL)들에 연결될 수 있다. 예를 들어, 제1 방향(x축 방향)으로 전기적으로 연결된 감지 전극(RE)들 중 우측 끝에 배치된 감지 전극은 감지 라인(RL)에 연결될 수 있다. 감지 라인(RL)들은 제1 센서 패드들(SP1)에 연결될 수 있다.
센서 영역(SSA)의 하측에 배치된 구동 전극(TE)들은 제1 구동 라인(TL1)들에 연결되고, 센서 영역(SSA)의 상측에 배치된 구동 전극(TE)들은 제2 구동 라인(TL2)들에 연결될 수 있다. 예를 들어, 제2 방향(Y축 방향)으로 전기적으로 연결된 구동 전극(TE)들 중 하측 끝에 배치된 구동 전극(TE)은 제1 구동 라인(TL1)에 연결되며, 상측 끝에 배치된 구동 전극(TE)은 제2 구동 라인(TL2)에 연결될 수 있다. 제2 구동 라인(TL2)들은 센서 영역(SSA)의 좌측 바깥쪽을 경유하여 터치 센서 영역(SSA)의 상측에서 구동 전극(TE)들에 연결될 수 있다. 제1 구동 라인(TL1)들과 제2 구동 라인(TL2)들은 제2 터치 패드들(TP2)에 연결될 수 있다.
센서(SC)들은 상호 정전 용량 방식 또는 자기 정전 용량 방식으로 구동될 수 있다. 먼저, 센서(SC)들이 상호 정전 용량 방식으로 구동되는 경우, 제1 구동 라인(TL1)들과 제2 구동 라인(TL2)들을 통해 구동 전극(TE)들에 구동 신호들을 공급하여, 감지 전극(RE)들과 구동 전극(TE)들의 교차 영역들에 형성된 상호 정전 용량들을 충전한다. 그리고 나서, 감지 라인(RL)들을 통해 감지 전극(RE)들의 차지 변화량들을 측정하며, 감지 전극(RE)들의 차지 변화량들에 따라 터치 입력 여부를 판단한다.
두 번째로, 센서(SC)들은 자기 정전 용량 방식으로 구동되는 경우, 제1 구동 라인(TL1)들, 제2 구동 라인(TL2)들, 및 감지 라인(RL)들을 통해 구동 전극(TE)들과 감지 전극(RE)들 모두에 구동 신호들을 공급하여, 구동 전극(TE)들과 감지 전극(RE)들의 자기 정전 용량들을 충전한다. 그리고 나서, 제1 구동 라인(TL1)들, 제2 구동 라인(TL2)들, 및 감지 라인(RL)들을 통해 구동 전극(TE)들과 감지 전극(RE)들의 자기 정전 용량들의 차지 변화량들을 측정하며, 자기 정전 용량들의 차지 변화량들에 따라 터치 입력 여부를 판단한다.
또한, 센서(SC)들은 센서 유닛(SU)을 영역별로 구획하고, 설정된 영역별에 배치된 센서(SC)의 감지값을 통하여 크랙의 발생여부를 판단할 수 있다. 예를 들어, 센서 유닛(SU)을 적어도 하나의 영역으로 구획하고, 설정된 검출 영역의 기준값과 감지값의 비교를 통하여 설정된 영역의 크랙 발생 여부를 판단할 수 있다.
구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE)들은 도 6과 같이 메쉬 형태의 전극으로 형성될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들을 포함하는 센서 유닛(SU)이 도 2와 같이 박막 봉지막(TFEL) 상에 바로 형성되는 경우, 발광 소자층(EML)의 제2 전극과 센서 유닛(SU)의 구동 전극(TE)들 또는 감지 전극(RE)들 사이의 거리가 가깝기 때문에, 발광 소자층(EML)의 제2 전극과 센서 유닛(SU)의 구동 전극(TE) 또는 감지 전극(RE) 사이에 기생 정전 용량(parasitic capacitance)이 매우 크게 형성될 수 있다. 그러므로, 상기 기생 정전 용량을 줄이기 위해 구동 전극(TE)들과 감지 전극(RE)들은 ITO 또는 IZO와 같은 투명 산화물 도전층의 비패턴 전극으로 형성되는 것보다 도 6과 같이 메쉬 형태의 전극으로 형성되는 것이 바람직하다.
감지 라인(RL)들 중 가장 외곽에 배치된 감지 라인(RL)의 바깥쪽에는 제1 가드 라인(GL1)이 배치될 수 있다. 또한, 제1 가드 라인(GL1)의 바깥쪽에는 제1 접지 라인(GRL1)이 배치될 수 있다. 즉, 감지 라인(RL)들 중 우측 끝에 배치된 감지 라인(RL)의 우측에는 제1 가드 라인(GL1)이 배치되고, 제1 가드 라인(GL1)의 우측에는 제1 접지 라인(GRL1)이 배치될 수 있다.
감지 라인(RL)들 중 가장 안쪽에 배치된 감지 라인(RL)과 제1 구동 라인(TL1)들 중 우측 끝에 배치된 제1 구동 라인(TL1) 사이에는 제2 가드 라인(GL2)이 배치될 수 있다. 또한, 제2 가드 라인(GL2)은 제1 구동 라인(TL1)들 중 우측 끝에 배치된 제1 구동 라인(TL1)과 제2 접지 라인(GRL2) 사이에 배치될 수 있다. 나아가, 제3 가드 라인(GL3)은 감지 라인(RL)들 중 가장 안쪽에 배치된 감지 라인(RL)과 제2 접지 라인(GRL2) 사이에 배치될 수 있다. 제2 접지 라인(GRL2)은 제1 센서 패드들(SP1) 중 가장 좌측에 배치된 제1 터치 패드와 제2 센서 패드들(SP2) 중에 가장 우측에 배치된 제2 센서 패드에 연결될 수 있다.
제2 구동 라인(TL2)들 중 가장 외곽에 배치된 제2 구동 라인(TL2)의 바깥쪽에는 제4 가드 라인(GL4)이 배치될 수 있다. 또한, 제4 가드 라인(GL4)의 바깥쪽에는 제3 접지 라인(GRL3)이 배치될 수 있다. 즉, 제2 구동 라인(TL2)들 중 좌측과 상측 끝에 배치된 제2 구동 라인(TL2)의 좌측과 상측에는 제4 가드 라인(GL4)이 배치되고, 제4 가드 라인(GL4)의 좌측과 상측에는 제3 접지 라인(GRL3)이 배치될 수 있다.
제2 구동 라인(TL2)들 중에 가장 안쪽에 배치된 제2 구동 라인(TL2)의 안쪽에는 제5 가드 라인(GL5)이 배치될 수 있다. 즉, 제5 가드 라인(GL5)은 제2 구동 라인(TL2)들 중에 우측 끝에 배치된 제2 구동 라인(TL2)과 센서(SC)들 사이에 배치될 수 있다.
도 5에 도시된 실시예에 의하면, 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 및 제3 접지 라인(GRL3)은 표시 패널(100)의 상측, 좌측, 및 우측에서 가장 외곽에 배치된다. 또한, 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 및 제3 접지 라인(GRL3)에는 접지 전압이 인가된다. 이로 인해, 외부로부터 정전기가 인가되는 경우, 정전기는 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 및 제3 접지 라인(GRL3)으로 방전될 수 있다.
또한, 도 5 도시된 실시예에 의하면, 제1 가드 라인(GL1)은 가장 외곽에 배치되는 감지 라인(RL)과 제1 접지 라인(GRL1) 사이에 배치되므로, 가장 외곽에 배치되는 감지 라인(RL)이 제1 접지 라인(GRL1)의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제2 가드 라인(GL2)은 가장 안쪽에 배치되는 감지 라인(RL)과 가장 외곽에 배치되는 제1 구동 라인(TL1) 사이에 배치된다. 이로 인해, 제2 가드 라인(GL2)은 가장 안쪽에 배치되는 감지 라인(RL)과 가장 외곽에 배치되는 제1 구동 라인(TL1)이 전압 변화에 따른 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제3 가드 라인(GL3)은 가장 안쪽에 배치되는 감지 라인(RL)과 제2 접지 라인(GRL2) 사이에 배치되므로, 가장 안쪽에 배치되는 감지 라인(RL)이 제2 접지 라인(GRL2)의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제4 가드 라인(GL4)은 가장 외곽에 배치되는 제2 구동 라인(TL2)과 제3 접지 라인(GRL3) 사이에 배치되므로, 제2 구동 라인(TL2)이 제3 접지 라인(GRL3)의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제5 가드 라인(GL5)은 가장 안쪽에 배치되는 제2 구동 라인(TL2)과 센서(SC)들 사이에 배치되므로, 가장 안쪽에 배치되는 제2 구동 라인(TL2)과 센서(SC)들이 서로 영향을 받는 것을 최소화하는 역할을 할 수 있다.
센서(SC)들이 상호 정전 용량 방식으로 구동되는 경우, 제1 가드 라인(GL1), 제2 가드 라인(GL2), 제3 가드 라인(GL3), 제4 가드 라인(GL4), 및 제5 가드 라인(GL5)에는 접지 전압이 인가될 수 있다. 또한, 센서(SC)들이 자기 정전 용량 방식으로 구동되는 경우, 제1 가드 라인(GL1), 제2 가드 라인(GL2), 제3 가드 라인(GL3), 제4 가드 라인(GL4), 및 제5 가드 라인(GL5)에는 제1 구동 라인(TL1)들, 제2 구동 라인(TL2)들, 및 감지 라인(RL)들에 인가되는 구동 신호들과 동일한 구동 신호들이 인가될 수 있다.
전술한 바와 같이, 센서 유닛(SU)에는 홀(AH)이 배치되며, 홀(AH)이 배치된 영역에는 센서(SC)들은 배치되지 않는다. 홀(AH)에 의해 이격된 센서(SC)들은 홀(AH)에 제1 연결 전극(BE1) 또는 제2 연결 전극(BE2)에 의해 연결된다. 예를 들어, 홀(AH)에 의하여 이격된 구동 전극(TE)은 제1 연결 전극(BE1)에 의하여 연결되되, 제1 연결 전극(BE1)은 홀(AH)을 우회하며 배치될 수 있고, 홀(AH)에 의하여 이격된 감지 전극(RE)은 제2 연결 전극(BE2)에 의하여 연결되되, 제2 연결 전극(BE2)은 홀(AH)을 우회하며 배치될 수 있다.
회로 보드(300)는 제1 센서 패드들(SP1) 및 제2 센서 패드들(SP2)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 제1 센서 패드들(SP1) 및 제2 센서 패드들(SP2)상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
회로 보드(300)는 터치 구동 회로(400), 터치 좌표 산출부(500) 및 크랙 검출부(600)를 포함할 수 있다.
터치 구동 회로(400)는 표시 패널(100)의 센서 유닛(SU)의 센서(SC)들에 연결될 수 있다. 터치 구동 회로(400)는 센서 유닛(SU)의 센서(SC)들에 구동 신호들을 인가하고 터치 전극들의 정전 용량 값들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 터치 구동 회로(400)는 센서(SC)들의 차지 변화량들을 샘플링하여 디지털 데이터인 터치 로우 데이터(touch raw data, TRD)로 변환한다
터치 좌표 산출부(500)는 터치 구동 회로(400)로부터 터치 로우 데이터(TRD)를 입력받아, 터치 좌표 산출방법에 따라 터치 좌표(들)를 산출한다. 터치 좌표 산출부(500)는 MCU(Micro Controller Unit, MCU)로 구현될 수 있다. 다만, 이에 한정되는 것은 아니다. 터치 구동 회로(400) 및 터치 좌표 산출부(500)를 포함하여 터치 구동부로 정의될 수 있다.
크랙 검출부(600)는 영역별 기준값이 저장된 제1 메모리부와 영역별 감지값 산출하여 저장하는 제1 메모리부, 측정된 감지값과 기준값을 비교하여 비교값을 산출하는 비교부 및 산출된 비교값이 오차범위에 해당하는지를 판단하여 크랙 발생 여부를 확인하는 판단부를 포함할 수 있다. 크랙 검출부(600)에 대해서는 차후 좀 더 자세히 살펴본다.
도 6은 도 5의 A 영역에 대응하는 표시 장치의 확대도이고, 도 7은 도 6의 Ⅱ-Ⅱ'를 따라 자른 단면도이며, 도 8은 도 6의 Ⅲ-Ⅲ'을 따라 자른 단면도이다.
도 6을 참조하면, 센서 유닛(SU)은 센서(SC)들, 제1 연결 전극(BE1) 및 제2 연결 전극(BE2)을 포함할 수 있다.
몇몇 실시예에서 센서 유닛(SU)에 포함된 구동 전극(TE) 및 감지 전극(RE) 각각은 화소(P)들을 둘러싸는 메쉬 형태일 수 있다. 화소(P)들은 표시 유닛(DU)의 발광 소자층(EML)에서 생성된 광이 표시 유닛(DU)의 외부로 방출되는 영역으로 정의될 수 있다. 몇몇 실시예에서 화소(P)들 각각은 서로 다른 제1 색 내지 제3 색을 표시할 수 있고, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서 화소(P)들은 동일한 제1 색을 표시할 수도 있고, 화소(P)들 각각이 서로 다른 제1 색 내지 4 색을 표시할 수도 있다.
도 6에서는 화소(P)들이 평면 상에서 바라볼 때 마름모 형태로 형성된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 화소(P)들은 평면 상에서 바라볼 때 직사각형 또는 정사각형 형태로 형성될 수도 있으며, 사각형 이외에 다른 다각형, 원형 또는 타원형으로 형성될 수도 있다. 또한, 화소(P)들 각각의 형태는 서로 상이할 수 있다.
도 6에서는 평면 상에서 바라볼 때 화소(P)들 각각의 크기가 서로 동일한 것을 예시하였으나, 본 발명의 실시예는 이에 한정되는 것은 아니며, 몇몇 실시예에서는 평면 상에서 바라볼 때 화소(P)들 각각의 크기가 서로 상이할 수 있다. 예를 들어, 평면 상에서 바라볼 때 적색을 방출하는 화소(P)의 크기는 녹색을 방출하는 화소(P)의 크기보다 클 수 있으며, 청색을 방출하는 화소(P)의 크기는 녹색을 방출하는 화소(P)의 크기보다 클 수 있다. 또한, 몇몇 실시예에서는 평면 상에서 바라볼 때 적색을 방출하는 화소(P)의 크기는 청색을 방출하는 화소(P)의 크기와 실질적으로 동일하거나 청색을 방출하는 화소(P)의 크기보다 작을 수도 있다.
제1 연결 전극(BE1)들은 평면 상 "<" 또는 ">"와 같이 적어도 한 번 절곡되도록 형성될 수 있으나, 제1 연결 전극(BE1)들 각각의 평면 형태는 이에 한정되지 않는다. 제1 연결 전극(BE1)들은 제2 방향(Y축 방향)으로 구동 전극(TE)들을 전기적으로 연결시킬 수 있다.
제2 연결 전극(BE2)들은 인접한 감지 전극(RE) 사이에 배치되며, 제2 연결 전극(BE2)들은 제2 방향(Y축 방향)으로 감지 전극(RE)들을 전기적으로 연결시킬 수 있다.
제1 연결 전극(BE1)과 제2 연결 전극(BE2)은 서로 다른 층에 배치될 수 있다. 예를 들어, 구동 전극(TE)들, 감지 전극(RE)들 및 감지 전극(RE)에 포함된 제2 연결 전극(BE2)은 하나의 층에 배치되고, 구동 전극(TE)들에 포함된 제1 연결 전극(BE1)은 구동 전극(TE)들, 감지 전극(RE)들 및 제2 연결 전극(BE2)과 다른 층에 배치될 수 있다. 또한, 제1 방향(X축 방향)으로 전기적으로 연결된 감지 전극(RE)들과 제2 방향(Y축 방향)으로 전기적으로 연결된 구동 전극(TE)들은 서로 전기적으로 절연된다. 제2 연결 전극(BE2)들 각각은 구동 전극(TE)들과 중첩 영역에서 컨택홀(CTH)들을 통해 구동 전극(TE)들과 연결될 수 있다.
도 6은 도 4의 서브 화소들과 도 5의 제1 터치 금속층의 일 예를 보여주는 평면도이다.
도 6을 참조하면, 서브 화소들은 제1 서브 화소(RP)들, 제2 서브 화소(GP)들, 및 제3 서브 화소(BP)들을 포함할 수 있다. 제1 서브 화소(RP)들 각각은 제1 색을 표시하며, 제2 서브 화소(GP)들 각각은 제2 색을 표시하고, 제3 서브 화소(BP)들 각각은 제3 색을 표시할 수 있다. 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다.
표시 패널(100)은 화소(P) 단위로 백색 계조 표현을 할 수 있다. 하나의 제1 서브 화소(RP), 두 개의 제2 서브 화소(GP)들, 및 하나의 제3 서브 화소(BP)는 하나의 화소(P)로 정의될 수 있다. 또한, 하나의 화소(P)로 정의되는 제1 서브 화소(RP), 제2 서브 화소(GP)들, 및 제3 서브 화소(BP)는 도 6과 같이 마름모 형태로 배치될 수 있다.
표시 패널(100)에서 제1 서브 화소(RP)들의 개수와 제3 서브 화소(BP)들의 개수는 동일할 수 있다. 표시 패널(100)에서 제2 서브 화소(GP)들의 개수는 제1 서브 화소(RP)들의 개수의 두 배이고, 제3 서브 화소(BP)들의 개수의 두 배일 수 있다. 또한, 표시 패널(100)에서 제2 서브 화소(GP)들의 개수는 제1 서브 화소(RP)들의 개수와 제3 서브 화소(BP)들의 개수의 합과 동일할 수 있다.
도 6에서는 제1 서브 화소(RP)들, 제2 서브 화소(GP)들, 및 제3 서브 화소(BP)들이 평면 상에서 바라볼 때 마름모 형태로 형성된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 제1 서브 화소(RP)들, 제2 서브 화소(GP)들, 및 제3 서브 화소(BP)들은 평면 상에서 바라볼 때 직사각형 또는 정사각형 형태로 형성될 수도 있으며, 사각형 이외에 다른 다각형, 원형 또는 타원형으로 형성될 수도 있다. 또한, 제1 서브 화소(RP)의 형태, 제2 서브 화소(GP)의 형태, 및 제3 서브 화소(BP)의 형태는 서로 상이할 수 있다.
도 6에서는 평면 상에서 바라볼 때 제1 서브 화소(RP)의 크기, 제2 서브 화소(GP)의 크기, 및 제3 서브 화소(BP)의 크기가 서로 동일한 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 평면 상에서 바라볼 때 제1 서브 화소(RP)의 크기, 제2 서브 화소(GP)의 크기, 및 제3 서브 화소(BP)의 크기는 서로 상이할 수 있다. 예를 들어, 평면 상에서 바라볼 때 제1 서브 화소(RP)의 크기는 제2 서브 화소(GP)의 크기보다 클 수 있으며, 제3 서브 화소(BP)의 크기는 제2 서브 화소(GP)의 크기보다 클 수 있다. 또한, 평면 상에서 바라볼 때 제1 서브 화소(RP)의 크기는 제3 서브 화소(BP)의 크기와 실질적으로 동일하거나 제3 서브 화소(BP)의 크기보다 작을 수 있다.
제1 전반사층(210)들은 제1 서브 화소(RP)들, 제2 서브 화소(GP)들, 및 제3 서브 화소(BP)들과 중첩하지 않는다. 제1 전반사층(210)들 각각은 평면 상에서 바라볼 때 서브 화소들(RP, GP, BP) 각각을 둘러싸도록 배치될 수 있다.
제1 전반사층(210)의 평면 형태는 서브 화소들(RP, GP, BP)의 형태에 의존할 수 있다. 예를 들어, 제1 서브 화소(RP)의 형태, 제2 서브 화소(GP)의 형태, 및 제3 서브 화소(BP)의 형태가 동일한 경우, 제1 서브 화소(RP)를 둘러싸는 제1 전반사층(210)의 형태, 제2 서브 화소(GP)를 둘러싸는 제1 전반사층(210)의 형태, 및 제3 서브 화소(BP)를 둘러싸는 제1 전반사층(210)의 형태는 동일할 수 있다. 또는, 제1 서브 화소(RP)의 형태, 제2 서브 화소(GP)의 형태, 및 제3 서브 화소(BP)의 형태가 서로 상이한 경우, 제1 서브 화소(RP)를 둘러싸는 제1 전반사층(210)의 형태, 제2 서브 화소(GP)를 둘러싸는 제1 전반사층(210)의 형태, 및 제3 서브 화소(BP)를 둘러싸는 제1 전반사층(210)의 형태는 서로 상이할 수 있다.
평면 상에서 바라볼 때 제1 전반사층(210)의 크기는 서브 화소들(RP, GP, BP)의 크기에 의존할 수 있다. 예를 들어, 평면 상에서 바라볼 때 제1 서브 화소(RP)의 크기, 제2 서브 화소(GP)의 크기, 및 제3 서브 화소(BP)의 크기가 동일한 경우, 제1 서브 화소(RP)를 둘러싸는 제1 전반사층(210)의 크기, 제2 서브 화소(GP)를 둘러싸는 제1 전반사층(210)의 크기, 및 제3 서브 화소(BP)를 둘러싸는 제1 전반사층(210)의 크기는 동일할 수 있다. 또는, 평면 상에서 바라볼 때 제1 서브 화소(RP)의 크기, 제2 서브 화소(GP)의 크기, 및 제3 서브 화소(BP)의 크기가 서로 상이한 경우, 제1 서브 화소(RP)를 둘러싸는 제1 전반사층(210)의 크기, 제2 서브 화소(GP)를 둘러싸는 제1 전반사층(210)의 크기, 및 제3 서브 화소(BP)를 둘러싸는 제1 전반사층(210)의 크기는 서로 상이할 수 있다.
구동 전극(TE)은 평면 상에서 바라볼 때 제1 전반사층(210)을 둘러싸도록 배치될 수 있다. 구동 전극(TE)은 제1 서브 화소(RP)들, 제2 서브 화소(GP)들, 및 제3 서브 화소(BP)들과 중첩하지 않는다. 또한, 구동 전극(TE)은 제1 전반사층(210)과 중첩하지 않는다. 구동 전극(TE)은 메쉬(mesh) 형태로 형성되어 서브 화소들(RP, GP, BP) 사이에 배치될 수 있다. 이로 인해, 구동 전극(TE)에 의해 서브 화소들(RP, GP, BP) 각각의 개구 영역이 줄어드는 것을 방지할 수 있다. 또한, 구동 전극(TE)과 제2 전극(173) 간의 중첩 면적을 줄일 수 있으므로, 구동 전극(TE)과 제2 전극(173) 간의 기생 정전 용량을 줄일 수 있다. 한편, 감지 전극(RE)은 구동 전극(TE)과 실질적으로 동일하게 형성될 수 있으므로, 감지 전극(RE)에 대한 자세한 설명은 생략한다.
도 7 및 도 8을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 형성된다. 박막 트랜지스터층(TFTL)은 제1 버퍼막(BF1), 박막 트랜지스터(120)들, 게이트 절연막(130), 층간 절연막(140), 보호막(150), 및 평탄화막(160)을 포함한다.
기판(SUB)의 일면 상에는 제1 버퍼막(BF1)이 형성될 수 있다. 제1 버퍼막(BF1)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터(120)들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 제1 버퍼막(BF1)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제1 버퍼막(BF1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제1 버퍼막(BF1)은 생략될 수 있다.
제1 버퍼막(BF1) 상에는 박막 트랜지스터(120)가 형성된다. 박막 트랜지스터(120)는 액티브층(121), 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다. 도 9에서는 박막 트랜지스터(120)가 게이트 전극(122)이 액티브층(121)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(120)들은 게이트 전극(122)이 액티브층(121)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(122)이 액티브층(121)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제1 버퍼막(BF1) 상에는 액티브층(121)이 형성된다. 액티브층(121)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 예를 들어, 액티브층(121)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다. 버퍼막과 액티브층(121) 사이에는 액티브층(121)으로 입사되는 외부광을 차단하기 위한 차광층이 형성될 수 있다.
액티브층(121) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 게이트 전극(122)과 게이트 라인이 형성될 수 있다. 게이트 전극(122)과 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(122)과 게이트 라인 상에는 층간 절연막(140)이 형성될 수 있다. 층간 절연막(140)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
층간 절연막(140) 상에는 소스 전극(123)과 드레인 전극(124)이 형성될 수 있다. 소스 전극(123)과 드레인 전극(124) 각각은 게이트 절연막(130)과 층간 절연막(140)을 관통하는 콘택홀을 통해 액티브층(121)에 접속될 수 있다. 소스 전극(123)과 드레인 전극(124)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(113)과 드레인 전극(124) 상에는 박막 트랜지스터(120)를 절연하기 위한 보호막(150)이 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
보호막(150) 상에는 박막 트랜지스터(120)로 인한 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(180)을 포함한다.
발광 소자(170)들과 화소 정의막(180)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 제1 전극(171)은 보호막(150)과 평탄화막(160)을 관통하는 콘택홀을 통해 박막 트랜지스터(120)의 소스 전극(123)에 접속된다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
유기 발광층(172)을 기준으로 제1 전극(171) 방향으로 발광하는 하부 발광(bottom) 구조에서 제1 전극(171)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이 경우, 제1 전극(171)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
화소 정의막(180)은 화소(P)들 각각을 정의하는 화소 정의막으로 역할을 하기 위해 평탄화막(160) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
화소(P)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다. 화소(P)들 각각은 발광 소자(170)를 포함할 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 화소(P)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
하부 발광 구조에서 제2 전극(173)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 형성된다. 박막 봉지층(TFEL)은 봉지막(190)을 포함한다.
봉지막(190)은 제2 전극(173) 상에 배치된다. 봉지막(190)은 유기 발광층(172)과 제2 전극(173)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막(190)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지막(190)은 제2 전극(173) 상에 배치된 제1 무기막, 제1 무기막 상에 배치된 유기막, 유기막 상에 배치된 제2 무기막을 포함할 수 있다. 제1 무기막과 제2 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있으나, 이에 한정되지 않는다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL) 상에는 센서 유닛(SU)이 배치된다. 센서 유닛(SU)은 제2 버퍼막(BF2), 제2 버퍼막(BF2) 상에 배치된 센서 절연막(TINS), 제2 버퍼막(BF2)과 센서 절연막(TINS) 사이에 배치된 센서(SC)를 포함한다.
박막 봉지층(TFEL) 상에는 제1 연결 전극(BE1) 및 제2 버퍼막(BF2)이 배치될 수 있다. 예를 들어, 박막 봉지층(TFEL) 상에는 제1 연결 전극(BE1)이 배치되고, 박막 봉지층(TFEL) 및 제1 연결 전극(BE1)을 덮는 제2 버퍼막(BF2)이 배치될 수 있다. 제2 버퍼막(BF2)에는 제1 연결 전극(BE1)의 일부를 노출시키는 컨택홀(CNT)이 형성될 수 있다.
제2 버퍼막(BF2)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제2 버퍼막(BF2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 제2 버퍼막(BF2)은 생략될 수 있다.
제2 버퍼막(BF2) 상에는 구동 전극(TE)들, 감지 전극(RE)들이 배치될 수 있다. 제2 버퍼막(BF2) 상에는 구동 전극(TE)들 및 감지 전극(RE)들 이외에, 제2 연결 전극(BE2), 제1 구동 라인(TL1)들, 제2 구동 라인(TL2)들, 감지 라인(RL)들, 가드 라인들(GL1, GL2, GL3, GL4, GL5), 및 접지 라인들(GRL1, GRL2, GRL3)이 배치될 수 있다. 즉, 제1 연결 전극(BE1)들을 제외한 구동 전극(TE)들, 감지 전극(RE)들, 제2 연결 전극(BE2)들, 제1 구동 라인(TL1)들, 제2 구동 라인(TL2)들, 감지 라인(RL)들, 가드 라인들(GL1, GL2, GL3, GL4, GL5), 및 접지 라인들(GRL1, GRL2, GRL3)은 동일한 층에 배치되며, 동일한 물질로 이루어질 수 있다. 구동 전극(TE)들, 감지 전극(RE)들, 제2 연결 전극(BE2)들, 제1 구동 라인(TL1)들, 제2 구동 라인(TL2), 감지 라인(RL)들, 가드 라인들(GL1, GL2, GL3, GL4, GL5), 및 접지 라인들(GRL1, GRL2, GRL3)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있으나, 본 발명의 실시예는 이에 한정되지 않는다.
구동 전극(TE)은 제2 버퍼막(BF2)에 형성된 컨택홀(CNT)을 통하여 제1 연결 전극(BE1)과 전기적으로 연결되며, 제1 연결 전극(BE1)에 의해 제2 방향(Y축 방향)으로 배치된 구동 전극(TE)들은 전기적으로 연결될 수 있다.
도시되지는 않았지만, 제2 버퍼막(BF2) 상에는 제2 연결 전극(BE2)이 배치되고, 제2 연결 전극(BE2)에 의해 제1 방향(X축 방향)으로 배치된 감지 전극(RE)들은 전기적으로 연결될 수 있다.
제1 연결 전극(BE1)들 및 제2 연결 전극(BE2)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있으나, 본 발명의 실시예는 이에 한정되지 않는다.
구동 전극(TE)들, 감지 전극(RE)들 및 제2 연결 전극(BE2) 상에는 센서 절연막(TINS)이 형성된다. 센서 절연막(TINS)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
한편, 도 8에서는 제1 연결 전극(BE)들이 봉지막(190) 상에 배치되고, 구동 전극(TE)들 및 감지 전극(RE)들이 제2 버퍼막(BF2) 상에 배치되는 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않으며, 몇몇 실시예에서 구동 전극(TE)들 및 감지 전극(RE)들이 봉지막(190) 상에 배치되고, 제1 연결 전극(BE)들이 제2 버퍼막(BF2) 상에 배치될 수도 있다.
커버 윈도우(SW)는 센서 유닛(SU) 상에 배치된다. 예를 들어, 커버 윈도우(SW)는 센서 절연막(TINS) 상에 배치될 수 있다. 커버 윈도우(SW)에 대한 설명은 도 3과 결부하여 상세히 설명하였으므로, 중복 설명은 생략한다.
도 9는 일 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이고, 도 10은 일 실시예에 따른 센서 유닛의 크랙 검출부의 블럭도이다.
도 9를 참조하면, 센서 유닛(SU)은 홀(AH)과 홀(AH) 주변에 배치된 센서(SC)들을 포함할 수 있다.
센서 유닛(SU)은 검출 영역을 포함할 수 있다. 예를 들어, 센서 유닛(SU)은 제2 비표시 영역(NDA2)에 위치하며 홀(AH)을 둘러싸는 폐곡선 형태의 제1 검출 영역(SA1)과, 표시 영역(DA)에 위치하며 홀(AH)을 둘러싸는 폐곡선 형태의 제3 검출 영역(SA3) 및 제1 검출 영역(SA1)과 제3 검출 영역(SA3) 사이에 위치하며 홀(AH)을 둘러싸는 폐곡선 형태의 제2 검출 영역(SA2)을 포함할 수 있다. 제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3)은 도 9에 도시된 바와 같이 서로 인접하며 연결되는 영역일 수 있으나, 이에 한정되는 것은 아니고, 몇몇 실시예에서 제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3) 각각은 일정거리 이격되어 배치될 수도 있다.
제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3) 각각에 배치된 센서(SC)들은 하나의 그룹으로 정의될 수 있다. 예를 들어, 제1 검출 영역(SA1)에 배치된 센서(SC)들은 제1 센서 그룹(EG1)으로 정의될 수 있으며, 제2 검출 영역(SA2)에 배치된 센서(SC)들은 제2 센서 그룹(EG2)으로 정의될 수 있고, 제3 검출 영역(SA3)에 배치된 센서(SC)들은 제3 센서 그룹(EG3)으로 정의될 수 있다. 도 9에는 하나의 센서 그룹에 다수의 센서(SC)들이 배치되는 것을 도시하였으나, 이에 한정되는 것은 아니며, 검출 영역의 위치 및 크기에 따라 하나의 센서 그룹은 단일의 센서(SC)로 배치될 수도 있다.
크랙 검출부(600)는 제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3) 각각으로부터 감지값들(DS1, DS2, DS3)을 검출할 수 있다. 도 9에서는 하나의 크랙 검출부(600)를 도시하였으나, 크랙 검출부(600)는 검출 영역에 대응하여 복수개가 배치될 수도 있다. 여기서, 감지값은 센서(SC)들을 이루는 구동 전극(TE), 감지 전극(RE), 제1 연결 전극(BE1) 및 제2 연결 전극(BE)의 사이에 형성될 수 있는 전기적 결합에 대한 감지값을 의미하며, 감지값의 종류 및 특성에 의해 본 발명이 제한되거나 한정되는 것은 아니다. 일 예로, 감지값은 제1 연결 전극(BE1) 및 제2 연결 전극(BE2)의 교차 지점에서 산출되는 정전용량 값일 수 있고, 몇몇 실시예에서는 제1 연결 전극(BE1) 및 제2 연결 전극(BE2)의 교차 지점에서 산출되는 저항 값일 수 있다. 이하, 검출 영역의 감지값이 제1 연결 전극(BE1) 및 제2 연결 전극(BE2) 교차 지점에서 산출되는 정전용량 값인 경우를 예로 들어 설명하기로 한다.
크랙 검출부(600)는 제1 검출 영역(SA1)의 제1 센서 그룹(EG1)에서 제1 감지값(DS1)을 검출할 수 있으며, 크랙 검출부(600)는 제2 검출 영역(SA2)의 제2 센서 그룹(EG2)에서 제2 감지값(DS2)을 검출할 수 있고, 크랙 검출부(600)는 제3 검출 영역(SA3)의 제3 센서 그룹(EG3)에서 제3 감지값(DS1)을 검출할 수 있다,
보다 구체적으로, 도 10을 참조하면, 크랙 검출부(600)는 제1 메모리부(610), 제2 메모리부(620), 비교부(630) 및 판단부(640)를 포함할 수 있다.
제1 메모리부(610)는 각 검출 영역들(SA1, SA2, SA3)의 기준값들(RS1, RS2, RS3)에 대한 데이터 베이스가 저장될 수 있다. 예를 들어, 제1 메모리부(610)에는 제1 검출 영역(SA1)에 대한 제1 기준값(RS1), 제2 검출 영역(SA2)에 대한 제2 기준값(RS2) 및 제3 검출 영역(SA3)에 대한 기준값(RS3)에 대한 데이터 베이스가 저장될 수 있다. 기준값들(RS1, RS2, RS3)은 크랙이 미발생된 경우의 제1 연결 전극(BE1) 및 제2 연결 전극(BE2) 교차 지점에서 산출되는 정전용량 값으로 정의될 수 있다. 예를 들어, 제1 기준값(RS1)은 크랙이 미발생된 경우 제1 검출 영역(SA1)의 제1 센서 그룹(EG1)의 정전용량 값이고, 제2 기준값(RS2)은 크랙이 미발생된 경우 제2 검출 영역(SA2)의 제2 센서 그룹(EG2)의 정전용량 값이며, 제3 기준값(RS3)은 크랙이 미발생된 경우 제3 검출 영역(SA3)의 제3 센서 그룹(EG3)의 정전용량 값일 수 있다. 제1 메모리부(610)는 각 검출 영역들(SA1, SA2, SA3)의 기준값들(RS1, RS2, RS3)을 비교부(630)로 전달할 수 있다. 또한, 각 검출 영역들(SA1, SA2, SA3)의 기준값들(RS1, RS2, RS3)은 서로 상이할 수 있다. 다만, 이에 한정되는 것은 아니며, 각 검출 영역들(SA1, SA2, SA3)의 기준값들(RS1, RS2, RS3)은 서로 동일할 수도 있다.
제2 메모리부(620)는 각 검출 영역들(SA1, SA2, SA3)에서 검출된 감지값들(DS1, DS2, DS3)이 저장될 수 있다. 예를 들어, 제2 메모리부(620)에는 제1 검출 영역(SA1)에 대한 제1 감지값(DS1), 제2 검출 영역(SA2)에 대한 제2 감지값(DS2) 및 제3 검출 영역(SA3)에 대한 제3 감지값(DS3)이 저장될 수 있다. 제2 메모리부(620)는 각 검출 영역들(SA1, SA2, SA3)에서 검출된 감지값들(DS1, DS2, DS3)을 비교부(630)로 전달할 수 있다.
제1 메모리부(610) 및 제2 메모리부(620)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있으나, 이에 한정되는 것은 아니다.
비교부(630)는 제1 메모리부(610) 및 제2 메모리부(620)로부터 기준값들 RS1, RS2, RS3) 및 감지값들(DS1, DS2, DS3)을 전달 받을 수 있다. 예를 들어, 비교부(630)는 제1 메모리부(610)로부터 제1 기준값(RS1), 제2 기준값(RS2) 및 제3 기준값(RS3)을 전달받고, 제2 메모리부(620)로부터 제1 감지값(DS1), 제2 감지값(DS2) 및 제3 감지값(DS3)을 전달받을 수 있다.
비교부(630)는 전달 받은 기준값들(RS1, RS2, RS3) 및 감지값들(DS1, DS2, DS3)을 이용하여 비교값들(CS1, CS2, CS3)을 산출할 수 있다. 예를 들어, 비교부(630)는 제1 기준값(RS1)과 제1 감지값(DS1)을 비교하여 제1 비교값(CS1)을 산출할 수 있으며, 비교부(630)는 제2 기준값(RS2)과 제2 감지값(DS2)을 비교하여 제2 비교값(CS2)을 산출할 수 있고, 비교부(630)는 제3 기준값(RS3)과 제3 감지값(DS3)을 비교하여 제3 비교값(CS3)을 산출할 수 있다. 또한, 비교값들(CS1, CS2, CS3)은 절대값으로 표현될 수 있다. 비교부(630)는 산출한 비교값들(CS1, CS2, CS3)을 판단부(640)로 전달할 수 있다.
판단부(640)는 비교부(630)로부터 비교값들(CS1, CS2, CS3)을 전달 받는다. 예를 들어, 판단부(640)는 비교부(630)로부터 제1 비교값(CS1), 제2 비교값(CS2) 및 제3 비교값(CS3)을 전달받는다. 판단부(640)에는 기설정된 오차 범위가 저장될 수 있다.
오차 범위는 검출 영역들(SA1, SA2, SA3) 각각에 서로 다른 범위를 가질 수 있다. 예를 들어, 제1 검출 영역(SA1)에 대한 제1 오차 범위와, 제2 검출 영역(SA2)에 대한 제2 오차 범위, 제3 검출 영역(SA3)에 대한 제3 오차 범위 각각이 저장될 수 있으며, 제1 내지 제3 오차 범위는 서로 다른 범위를 가질 수 있다. 다만, 이에 한정되는 것은 아니고, 제1 내지 제3 오차 범위는 서로 동일한 범위를 가질 수도 있다.
기설정된 오차 범위와 비교값들(CS1, CS2, CS3)을 비교하여 크랙(CRACK)에 의한 불량 여부를 판단하고, 그 결과를 출력부(700)로 전달할 수 있다. 예를 들어, 제1 비교값(CS1), 제2 비교값(CS2) 및 제3 비교값(CS3) 각각에 대하여 오차 범위를 초과하는 경우 제1 크랙 신호를 출력부(700)로 전달하고 오차 범위 내인 경우 제2 크랙 신호를 출력부(700)로 전달할 수 있다. 판단부(640)는 또한, 판단부(640)는 오차 범위를 저장하기 위한 메모리부와 비교값들이 오차 범위 내인지 여부를 판단하기 위한 연산부를 포함할 수 있다,
판단부(640)는 제1 비교값(CS1)이 기 설정된 오차 범위를 초과하는 경우 제1 검출 영역(SA1)은 크랙에 의한 불량 영역으로 판단하며, 제2 비교값(CS2)이 기설정된 오차 범위 내인 경우 제2 검출 영역(SA2)은 크랙에 의한 불량 영역이 아닌 영역으로 판단하고, 제3 비교값(CS3)이 기설정된 오차 범위 내인 경우 제3 검출 영역(SA3)은 크랙에 의한 불량이 아닌 영역으로 판단할 수 있다. 이 경우, 크랙이 제1 검출 영역(SA1)에 발생되었음을 판별할 수 있다.
판단부(640)는 제1 비교값(CS1)이 기 설정된 오차 범위를 초과하는 경우 제1 검출 영역(SA1)은 크랙에 의한 불량 영역으로 판단하며, 제2 비교값(CS2)이 기설정된 오차 범위를 초과하는 경우 제2 검출 영역(SA2)은 크랙에 의한 불량 영역으로 판단하고, 제3 비교값(CS3)이 기설정된 오차 범위 내인 경우 제3 검출 영역(SA3)은 크랙에 의한 불량이 아닌 영역으로 판단할 수 있다. 이 경우, 크랙이 제1 검출 영역(SA1)과 제2 검출 영역(SA2)에 걸쳐 발생되었음을 판별할 수 있다.
판단부(640)는 제1 비교값(CS1)이 기 설정된 오차 범위를 초과하는 경우 제1 검출 영역(SA1)은 크랙에 의한 불량 영역으로 판단하며, 제2 비교값(CS2)이 기설정된 오차 범위를 초과하는 경우 제2 검출 영역(SA2)은 크랙에 의한 불량 영역으로 판단하고, 제3 비교값(CS3)이 기설정된 오차 범위를 초과하는 경우 제3 검출 영역(SA3)은 크랙에 의한 불량 영역으로 판단할 수 있다. 이 경우, 크랙이 제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3)에 걸쳐 발생되었음을 판별할 수 있다.
이와 같이, 홀(AH)이 형성된 영역인 크랙 취약부 주변에 제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3)을 설정하고, 제1 검출 영역(SA1), 제2 검출 영역(SA2) 및 제3 검출 영역(SA3) 각각에서 검출한 감지값들(DS1, DS2, DS3)을 기준값들(RS1, RS2, RS3)과 비교하여 비교값들(CS1, CS2, CS3)을 산출하고, 기 설정된 오차 범위를 통하여 각각 검출 영역들(SA1, SA2, SA3) 각각에 대하여 크랙에 의한 불량 영역 여부를 판별할 수 있게 된다.
도 9 및 도 10을 설명함에 있어서, 제1 감지값(DS1), 제2 감지값(DS2) 및 제3 감지값(DS3)을 제1 기준값(RS1), 제2 기준값(RS2) 및 제3 기준값(RS3)과 각각 비교하여 제1 비교값(CS1), 제2 비교값(CS2) 및 제3 비교값(CS3)을 산출하는 것을 설명하였으나, 이에 한정되는 것은 아니고, 제1 감지값(DS1), 제2 감지값(DS2) 및 제3 감지값(DS3) 중 적어도 두 개를 합산하고 이에 대응되는 기준값을 설정하여 비교값을 산출할 수도 있다.
도 11은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이고, 도 12는 다른 실시예에 따른 센서 유닛에 있어서 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이며, 도 13은 다른 실시예에 따른 센서 유닛에 있어서 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이고, 도 14는 다른 실시예에 따른 센서 유닛에 있어서 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다. 도 11 내지 도 14는 검출 영역의 위치 및 개수의 변형예를 설명하기 위한 도면으로, 도 9와 중복되는 설명은 피하고 차이점 위주로 설명한다.
도 11을 참조하면, 센서 유닛(SU)은 홀(AH)과 홀(AH) 주변에 배치된 센서(SC)들을 포함할 수 있다. 센서 유닛(SU)은 단일의 검출 영역(SA)을 포함할 수 있다. 예를 들어, 센서 유닛(SU)은 제2 비표시 영역(NDA2)에 위치하며, 홀(AH)을 둘러싸는 폐곡선 형태를 갖는 단일의 검출 영역(SA)으로 이루어질 수 있다.
검출 영역(SA)에 배치된 센서(SC)들은 센서 그룹(EG)으로 정의될 수 있으며, 크랙 검출부(600)는 검출 영역(SA)으로부터 감지값(DS)을 검출하여 홀(AH) 주변의 제2 비표시 영역(NDA2)의 크랙 발생 여부를 판별할 수 있다.
도 12를 참조하면, 센서 유닛(SU)은 홀(AH)과 홀(AH) 주변에 배치된 센서(SC)들을 포함할 수 있다. 센서 유닛(SU)은 단일의 검출 영역(SA_1)을 포함할 수 있다. 예를 들어, 센서 유닛(SU)은 제2 비표시 영역(NDA2) 일부와 표시 영역(DA) 일부에 걸쳐 위치하며, 홀(AH)을 둘러싸는 폐곡선 형태를 갖는 단일의 검출 영역(SA_1)으로 이루어질 수 있다.
검출 영역(SA_1)에 배치된 센서(SC)들은 센서 그룹(EG_1)으로 정의될 수 있으며, 크랙 검출부(600)는 검출 영역(SA_1)으로부터 감지값(DS_1)을 검출하여 제2 비표시 영역(NDA2) 일부와 제2 비표시 영역(NDA2)에 인접한 표시 영역(DA) 일부에 크랙 발생 여부를 판별할 수 있다.
도 13을 참조하면, 센서 유닛(SU)은 홀(AH)과 홀(AH) 주변에 배치된 센서(SC)들을 포함할 수 있다. 센서 유닛(SU)은 단일의 검출 영역(SA_2)을 포함할 수 있다. 예를 들어, 센서 유닛(SU)은 홀(AH)과 인접한 표시 영역(DA)에 위치하며, 폐곡선 형태를 갖는 단일의 검출 영역(SA_2)으로 이루어질 수 있다.
검출 영역(SA_2)에 배치된 센서(SC)들은 센서 그룹(EG_2)으로 정의될 수 있으며, 크랙 검출부(600)는 검출 영역(SA_2)으로부터 감지값(DS_2)을 검출하여 홀(AH)에 인접한 표시 영역(DA)의 크랙 발생 여부를 판별할 수 있다.
도 14를 참조하면, 센서 유닛(SU)은 홀(AH)과 홀(AH) 주변에 배치된 센서(SC)들을 포함할 수 있다. 센서 유닛(SU)은 바(BAR) 형상의 제1 검출 영역(SA1_1) 및 제2 검출 영역(SA2_1)을 포함할 수 있다. 제1 검출 영역(SA1_1)은 홀(AH)의 일측에 위치하되, 제2 비표시 영역(NDA2) 일부 및 이와 인접한 표시 영역(DA)에 배치될 수 있다. 제2 검출 영역(SA2_1)은 홀(AH)의 타측에 위치하되, 제2 비표시 영역(NDA2) 일부 및 이와 인접한 표시 영역(DA)에 배치될 수 있다.
제1 검출 영역(SA1_1)에 배치된 센서(SC)들은 제1 센서 그룹(EG1_1)으로 정의될 수 있으며, 제2 검출 영역(SA2_1)에 배치된 센서(SC)들은 제2 센서 그룹(EG2_1)으로 정의될 수 있다. 크랙 검출부(600)는 제1 검출 영역(SA1_1)으로부터 제1 감지값(DS1_1)을 검출하여 제1 검출 영역(SA1_1)의 크랙 발생 여부를 판별할 수 있으며, 크랙 검출부(600)는 제2 검출 영역(SA2_1)으로부터 제2 감지값(DS2_1)을 검출하여 제2 검출 영역(SA2_1)의 크랙 발생 여부를 판별할 수 있다. 검출 영역의 위치 및 형상은 크랙 발생 여부를 확인하고자 하는 영역별로 다양하게 변형될 수 있다
도 15는 다른 실시예에 따른 센서 유닛의 크랙 검출부의 블럭도이고, 도 16은 다른 실시예에 따른 센서 유닛의 검출 방법을 개략적으로 나타낸 블럭도이다.
도 15 및 도 16을 참조하면, 센서 유닛(SU)의 크랙 검출부(600)는 경시 검출을 통하여 크랙의 발생 여부 및 크랙의 확장 여부를 확인할 수 있다.
크랙 검출부(600)는 검출 영역(SA)에 대하여 복수의 시점들(t1, t2, t3)에 검출을 수행하여 크랙 여부를 검출할 수 있다 예를 들어, 동일한 검출 영역(SA)에 대하여 제1 시점(t1)에 제1 검출(DT1)을 수행하고, 제2 시점(t2)에 제2 검출(DT2)을 수행하며, 제3 시점(t3)에 제3 검출(DT3)을 수행할 수 있다.
크랙 검출부(600)는 제1 메모리부(610), 제2 메모리부(620), 비교부(630) 및 판단부(640)를 포함할 수 있다. 도 15의 크랙 검출부(600)의 구성은 도 10의 크랙 검출부와 동일하므로 중복 설명은 생략하되, 각 시점들(t1, t2, t3)에 따라 크랙 검출부(600)의 저장값 및 감지값의 변화에 대해 상세하게 설명한다.
제1 시점(t1)에서 제1 메모리부(610)는 검출 영역(SA)의 제1 시점(t1)의 기준값(RS(t1))에 대한 데이터 베이스가 저장될 수 있다. 예를 들어, 제1 기준값(RS(t1))은 크랙이 미발생된 경우 검출 영역(SA)의 정전용량 값일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 시점(t1)의 제1 기준값(RS(t1))은 임의로 설정될 수도 있다. 제1 메모리부(610)는 검출 영역(SA)의 제1 시점(t1)의 기준값(RS(t1))을 비교부(630)로 전달할 수 있다.
제1 시점(t1)에서 제2 메모리부(620)에는 검출 영역(SA)에서 제1 검출(DT1)에 의해 검출된 제1 시점(t1)의 감지값(DS(t1))이 저장될 수 있다. 또한, 제2 메모리부(620)는 제1 시점(t1)의 감지값(DS(t1))을 제1 메모리부(610) 및 비교부(630)로 전달할 수 있으며, 제1 메모리부(610)는 제2 메모리부(620)로부터 전달받은 제1 시점(t1)의 감지값(DS(t1))을 제2 시점(t2)의 기준값(RS(t2))으로 저장할 수 있다.
비교부(630)는 제1 메모리부(610) 및 제2 메모리부(620)로부터 제1 시점(t1)의 기준값(RS(t1)) 및 제1 시점(t1)의 감지값(DS(t1))을 전달 받으며, 전달 받은 제1 시점(t1)의 기준값(RS(t1)) 및 제1 시점(t1)의 감지값(DS(t1))을 이용하여 제1 시점(t1)의 비교값(CS(t1))을 산출할 수 있다. 비교부(630)는 산출된 제1 시점(t1)의 비교값(CS(t1))을 판단부(640)로 전달할 수 있다.
판단부(640)는 비교부(630)로부터 제1 시점(t1)의 비교값(CS(t1))을 전달 받고, 기 설정된 오차 범위와 제1 시점(t1)의 비교값(CS(t1))을 비교하여 크랙(CRACK)에 의한 불량 여부를 판단하고, 그 결과를 출력부(700)로 전달할 수 있다. 판단부(640)는 제1 시점(t1)의 비교값(CS(t1))이 기 설정된 오차 범위를 초과하는 경우 검출 영역(SA)은 크랙에 의한 불량 영역으로 판단하고, 제1 시점(t1)의 비교값(CS(t1))이 기설정된 오차 범위 내인 경우 검출 영역(SA)은 크랙에 의한 불량 영역이 아닌 영역으로 판단한다.
제2 시점(t2)에서 제1 메모리부(610)는 저장된 제1 검출(DT1)에 의해 검출된 제1 시점(t1)의 감지값(DS(t1))을 제2 시점(t2)의 기준값(RS(t2))하여 제1 시점(t1)의 제1 기준값(RS(t1))과 함께 비교부(630)로 전달할 수 있다.
제2 시점(t2)에서 제2 메모리부(620)에는 검출 영역(SA)에서 제2 검출(DT2)에 의해 검출된 제2 시점(t2)의 감지값(DS(t2))이 저장될 수 있다. 또한, 제2 메모리부(620)는 제2 시점(t2)의 감지값(DS(t2))을 제1 메모리부(610) 및 비교부(630)로 전달할 수 있으며, 제1 메모리부(610)는 제2 메모리부(620)로부터 전달받은 제2 시점(t2)의 감지값(DS(t2))을 제3 시점(t3)의 기준값(RS(t3))으로 저장할 수 있다.
비교부(630)는 제1 메모리부(610) 및 제2 메모리부(620)로부터 제1 시점(t1)의 제1 기준값(RS(t1)), 제2 시점(t2)의 기준값(RS(t2)) 및 제2 시점(t2)의 감지값(DS(t2))을 전달 받으며, 전달 받은 제2 시점(t2)의 기준값(RS(t2)) 및 제2 시점(t2)의 감지값(DS(t2))을 이용하여 제2 시점(t2)의 비교값(CS(t2))을 산출할 수 있다. 제2 시점(t2)의 비교값(CS(t2))이 0인 경우에는 비교부(630)는 0을 제2 시점(t2)의 비교값(CS(t2))을 하여 판단부(640)로 전달하고, 제2 시점(t2)의 비교값(CS(t2))이 0 아닌 경우에는 제1 시점(t1)의 제1 기준값(RS(t1))과 제2 시점(t2)의 감지값(DS(t2))을 비교하여 산출된 값을 제2 시점(t2)의 비교값(CS(t2))을 하여 판단부(640)로 전달한다.
판단부(640)는 비교부(630)로부터 제2 시점(t2)의 비교값(CS(t2))을 전달 받고, 제2 시점(t2)의 비교값(CS(t2))이 0인 경우에는 크랙이 없거나, 기 발생된 크랙이 미확장 되었음을 판별할 수 있다.
제2 시점(t2)의 비교값(CS(t2))이 0인 아닌 경우에는 크랙이 발생하였거나, 기 발생된 크랙이 확장되었음을 판별하고, 제2 시점(t2)의 비교값(CS(t2))(제1 시점(t1)의 제1 기준값(RS(t1))과 제2 시점(t2)의 감지값(DS(t2))을 비교하여 산출된 값)과 기 설정된 오차 범위를 비교하여 크랙(CRACK)에 의한 불량 여부를 판단하고, 그 결과를 출력부(700)로 전달할 수 있다. 판단부(640)는 제2 시점(t3)의 비교값(CS(t2))이 기 설정된 오차 범위를 초과하는 경우 검출 영역(SA)은 크랙에 의한 불량 영역으로 판단하고, 제2 시점(t2)의 비교값(CS(t2))이 기 설정된 오차 범위 내인 경우 검출 영역(SA)은 크랙에 의한 불량 영역이 아닌 영역으로 판단한다.
제3 시점(t3)에서 제1 메모리부(610)는 저장된 제2 검출(DT2)에 의해 검출된 제2 시점(t2)의 감지값(DS(t2))을 제3 시점(t3)의 기준값(RS(t3))하여 제1 시점(t1)의 제1 기준값(RS(t1))과 함께 비교부(630)로 전달할 수 있다.
제3 시점(t3)에서 제2 메모리부(620)에는 검출 영역(SA)에서 제3 검출(DT3)에 의해 검출된 제3 시점(t3)의 감지값(DS(t3))이 저장될 수 있다. 또한, 제2 메모리부(620)는 제3 시점(t3)의 감지값(DS(t3))을 비교부(630)로 전달할 수 있다.
비교부(630)는 제1 메모리부(610) 및 제2 메모리부(620)로부터 제1 시점(t1)의 제1 기준값(RS(t1)), 제3 시점(t3)의 기준값(RS(t3)) 및 제3 시점(t3)의 감지값(DS(t3))을 전달 받으며, 전달 받은 제3 시점(t3)의 기준값(RS(t3)) 및 제3 시점(t3)의 감지값(DS(t3))을 이용하여 제3 시점(t3)의 비교값(CS(t3))을 산출할 수 있다. 제3 시점(t3)의 비교값(CS(t3))이 0인 경우에는 비교부(630)는 0을 제3 시점(t3)의 비교값(CS(t3))을 하여 판단부(640)로 전달하고, 제3 시점(t3)의 비교값(CS(t3))이 0 아닌 경우에는 제1 시점(t1)의 제1 기준값(RS(t1))과 제3 시점(t3)의 감지값(DS(t3))을 비교하여 산출된 값을 제3 시점(t3)의 비교값(CS(t3))을 하여 판단부(640)로 전달한다.
판단부(640)는 비교부(630)로부터 제3 시점(t3)의 비교값(CS(t3))을 전달 받고, 제3 시점(t3)의 비교값(CS(t3))이 0인 경우에는 크랙이 없거나, 기 발생된 크랙이 미확장 되었음을 판별할 수 있다.
제3 시점(t3)의 비교값(CS(t3))이 0인 아닌 경우에는 크랙이 발생하였거나, 기 발생된 크랙이 확장되었음을 판별하고, 제3 시점(t3)의 비교값(CS(t3))(제1 시점(t1)의 제1 기준값(RS(t1))과 제3 시점(t3)의 감지값(DS(t3))을 비교하여 산출된 값)과 기 설정된 오차 범위를 비교하여 크랙(CRACK)에 의한 불량 여부를 판단하고, 그 결과를 출력부(700)로 전달할 수 있다. 판단부(640)는 제3 시점(t3)의 비교값(CS(t3))이 기 설정된 오차 범위를 초과하는 경우 검출 영역(SA)은 크랙에 의한 불량 영역으로 판단하고, 제3 시점(t3)의 비교값(CS(t3))이 기 설정된 오차 범위 내인 경우 검출 영역(SA)은 크랙에 의한 불량 영역이 아닌 영역으로 판단한다.
이와 같이, 검출 영역(SA)에 대하여 복수의 시점들(t1, t2, t3)에 검출을 수행하는 경우, 크랙의 발생 여부뿐만 아니라 크랙의 발생 시점 및 크랙의 확장 여부를 판별할 수 있게 된다. 도 16에서는 하나의 검출 영역(SA)에 대하여 복수의 시점들(t1, t2, t3)에 검출을 수행하여 크랙 여부를 검출하는 것을 일 예시로 설명하였으나, 이에 한정되는 것은 아니며, 전술한 바와 같이 복수의 검출 영역 설정하고 복수의 검출 영역 각각에 대하여 복수의 시점들(t1, t2, t3)에 검출을 수행할 수도 있다.
도 17은 일 실시예에 따른 크랙 검출 방법을 개략적으로 나타낸 블럭도이다. 크랙 검출 방법에 대해서는 도 10 및 도 16에서 상세히 설명하였는 바, 크랙 검출 방법의 단계에 대해서 개략적으로 설명한다.
도 9, 도10, 도16 및 도17일 함께 참조하면, 먼저, 선서 유닛(SU)에서 검출 영역(SA)을 설정한다(S10).
그 다음으로, 검출 영역(SA)의 기준값(RS) 및 오차 범위를 설정한다(S20). 예를 들어, 기준값(RS)은 제1 메모리부(610)에 저장될 수 있으며, 오차범위는 판단부(640)에 저장될 수 있다.
그 다음으로, 경시 검출 여부를 확인한다(S30).
경시 검출 여부가 아닌 경우, 검출 영역(SA)의 감지값을 검출한다(S40). 예를 들어, 검출 영역(SA)에서 감지값(DS)을 검출하고, 감지값(DS)은 제2 메모리부(620)에 저장된다.
그 다음으로, 전달 받은 기준값(RS) 및 감지값(DS)을 이용하여 비교값(CS)을 산출한다(S50). 예를 들어, 제1 메모리부(610) 및 제2 메모리부(620)로부터 기준값(RS) 및 감지값(DS)은 비교부(630)에 전달되고, 비교부는 기준값(RS) 및 감지값(DS)을 비교하여 비교값(CS)을 산출하여 판단부(640)에 전달한다.
그 다음으로, 기 설정된 오차 범위와 비교값(CS)을 비교하여 크랙(CRACK)에 의한 불량 여부를 판단한다(S60). 예를 들어, 판단부(640)는 비교값(CS)이 기 설정된 오차 범위를 초과하는 경우 검출 영역(SA)은 크랙에 의한 불량 영역으로 판단하며, 비교값(CS)이 기설정된 오차 범위 내인 경우 검출 영역(SA)은 크랙에 의한 불량 영역이 아닌 영역으로 판단한다.
경시 검출인 경우, 검출 영역(SA)의 제1 시점(t1)의 감지값(DS(t1))을 검출한다(S70).
그 다음으로, 전달 받은 기준값(RS) 및 제1 시점(t1)의 감지값(DS(t1))을 이용하여 제1 시점(t1)의 비교값(CS(t1))을 산출한다(S80).
그 다음으로, 기 설정된 오차 범위와 제1 시점(t1)의 비교값(CS(t1))을 비교하여 크랙(CRACK)에 의한 불량 여부를 판단한다(S90).
예를 들어, 판단부(640)는 제1 시점(t1)의 비교값(CS(t1))이 기 설정된 오차 범위를 초과하는 경우 검출 영역(SA)은 크랙에 의한 불량 영역으로 판단하며, 제 제1 시점(t1)의 비교값(CS(t1))이 기설정된 오차 범위 내인 경우 검출 영역(SA)은 크랙에 의한 불량 영역이 아닌 영역으로 판단한다.
그 다음으로, 제1 시점(t1)의 비교값(CS(t1))이 기설정된 오차 범위 내인 경우 검출 영역(SA)은 크랙에 의한 불량 영역이 아닌 영역으로 판단된 경우, 검출 영역(SA)의 제2 시점(t2)의 감지값(DS(t2))을 검출한다(S100).
그 다음으로, 제1 시점(t1)의 감지값(DS(t2)) 및 제2 시점(t2)의 감지값(DS(t2))을 이용하여 제2 시점(t2)의 비교값(CS(t2))을 산출한다(S110)
그 다음으로, 제2 시점(t2)의 비교값(CS(t2))이 0인지 여부를 판별한다(S120). 제2 시점(t2)의 비교값(CS(t2))이 0인 경우에는 크랙이 없거나, 기 발생된 크랙이 미확장 되었음을 판별한다.
그 다음으로, 제2 시점(t2)의 비교값(CS(t2))이 0인 아닌 경우에는 크랙이 발생하였거나, 기 발생된 크랙이 확장되었음을 판별한다(S130)
그 다음으로, 기준값(RS)과 제2 시점(t2)의 감지값(DS(t2))을 비교하여 산출된 값을 제1 시점(t1)의 비교값(CS(t1))을 다시 산출한다(S140).
그 다음으로, 기 설정된 오차 범위와 제1 시점(t1)의 비교값(CS(t1))을 크랙(CRACK)에 의한 불량 여부를 다시 판단한다(S90).
도 17에서는 1 개의 검출 영역(SA) 및 2 개의 시점(t1, t2)을 기준으로 경시 검출을 하였으나, 전술한 바와 같이, 이에 한정되는 것은 아니고, 2 개 이상의 검출 영역(SA) 및 3 개의 이상의 시점(tn)에서 경시 검출을 할 수도 있다.
도 18은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이고, 도 19는 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이며, 도 20은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이며, 도 21은 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이고, 도 22는 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이며, 도 23는 다른 실시예의 홀이 배치된 영역 및 크랙 검출부를 개략적으로 나타낸 도면이다. 도 18 내지 도 23의 실시예는 홀 및 검출 영역의 형상에 있어서 도 9의 실시예와 차이점이 있다. 도 9의 실시예와 중복되는 설명은 생략하고, 차이점 위주로 설명한다.
도 18 및 도 19를 참조하면, 센서 유닛(SU)은 홀(AH_1) 및 검출 영역(SA_3)을 포함할 수 있다. 센서 유닛(SU)은 홀(AH_1)은 평면상 일측에 개구부가 형성된 원 형상일 수 있다. 예를 들어, 원 형상의 홀과 원 형상의 홀 일측에 바 형상의 홀이 연결된 형태일 수 있다. 또한, 제2 비표시 영역(NDA2_1)은 홀(AH_1)을 둘러싸는 형태로 배치될 수 있다.
도 18과 같이, 검출 영역(SA_3)은 제2 비표시 영역(NDA2_1) 및 표시 영역(DA) 일부에 위치하며, 홀(AH)을 둘러싸는 형태로 배치될 수 있으며, 검출 영역(SA_3)에 배치된 센서(SC)들은 센서 그룹(EG_3)으로 정의될 수 있다. 크랙 검출부(600)는 검출 영역(SA_3)의 센서 그룹(EG_3)으로부터 감지값(DS_3)을 검출하여 검출 영역(SA_3)의 크랙 발생 여부를 판단할 수 있다.
또한, 도 19 와 같이, 센서 유닛(SU)은 제1 검출 영역(SA1_2)과 제2 검출 영역(SA2_2)을 포함할 수 있다. 제1 검출 영역(SA1_2)은 제2 비표시 영역(NDA2_1) 및 표시 영역(DA) 일부에 위치하며, 홀(AH)을 둘러싸는 형태로 배치될 수 있으며, 제2 검출 영역(SA2_2)은 표시 영역(DA)에 위치하며, 제1 검출 영역(SA1_2)을 둘러싸는 형태로 배치될 수 있다, 제1 검출 영역(SA1_2)에 배치된 센서(SC)들은 제1 센서 그룹(EG1_2)으로 정의될 수 있고, 제2 검출 영역(SA2_2)에 배치된 센서(SC)들은 제2 센서 그룹(EG2_2)으로 정의될 수 있다. 크랙 검출부(600)는 제1 검출 영역(SA1_2)과 제2 검출 영역(SA2_2)의 제1 센서 그룹(EG1_2) 및 제2 센서 그룹(EG2_2)으로부터 제1 감지값(DS1_2) 및 제2 감지값(DS2_2)을 검출하여 제1 검출 영역(SA1_2)과 제2 검출 영역(SA2_2) 각각의 크랙 발생 여부를 판단할 수 있다.
도 20 및 도 21를 참조하면, 센서 유닛(SU)은 홀(AH_2)을 포함할 수 있다. 센서 유닛(SU)은 홀(AH_2)은 노치(NOTCH) 형상일 수 있다. 예를 들어, 센서 유닛(SU)의 일부를 4각 형상으로 따낸 형상일 수 있다. 다만, 이에 한정되는 것은 아니고, 센서 유닛(SU)은 홀(AH_2)의 형상은 다각 형상, 타원 형상 등 다양한 형상의 노치 형상일 수 있다. 또한, 제2 비표시 영역(NDA2_2)은 홀(AH_2)을 둘러싸는 형태로 배치될 수 있다.
도 20과 같이, 센서 유닛(SU)의 검출 영역(SA_4)은 제2 비표시 영역(NDA2_2) 및 표시 영역(DA) 일부에 위치하며, 홀(AH_2)을 둘러싸는 형태로 배치될 수 있으며, 검출 영역(SA_4)에 배치된 센서(SC)들은 센서 그룹(EG_4)으로 정의될 수 있다. 크랙 검출부(600)는 검출 영역(SA_4)의 센서 그룹(EG_4)으로부터 감지값(DS_4)을 검출하여 검출 영역(SA_4)의 크랙 발생 여부를 판단할 수 있다.
또한, 도 21과 같이, 센서 유닛(SU)은 제1 검출 영역(SA1_3)과 제2 검출 영역(SA2_3)을 포함할 수 있다. 제1 검출 영역(SA1_3)은 제2 비표시 영역(NDA2_2) 및 표시 영역(DA) 일부에 위치하며, 홀(AH_2)을 둘러싸는 형태로 배치될 수 있으며, 제2 검출 영역(SA2_3)은 표시 영역(DA)에 위치하며, 제1 검출 영역(SA1_3)을 둘러싸는 형태로 배치될 수 있다, 제1 검출 영역(SA1_3)에 배치된 센서(SC)들은 제1 센서 그룹(EG1_3)으로 정의될 수 있고, 제2 검출 영역(SA2_3)에 배치된 센서(SC)들은 제2 센서 그룹(EG2_3)으로 정의될 수 있다. 크랙 검출부(600)는 제1 검출 영역(SA1_3)과 제2 검출 영역(SA2_3)의 제1 센서 그룹(EG1_3) 및 제2 센서 그룹(EG2_3)으로부터 제1 감지값(DS1_3) 및 제2 감지값(DS2_3)을 검출하여 제1 검출 영역(SA1_3)과 제2 검출 영역(SA2_3) 각각의 크랙 발생 여부를 판단할 수 있다.
도 22 및 도 23을 참조하면, 센서 유닛(SU)은 홀(AH_3)을 포함할 수 있다. 센서 유닛(SU)은 홀(AH_3)은 센서 유닛(SU)의 일 모서리를 'L'자 형태로 따낸 형상일 수 있다. 다만, 이에 한정되는 것은 아니고, 홀(AH_3)은 센서 유닛(SU)의 일 모서리를 다각 형상, 타원 형상 등으로 따낸 형상일 수 있다. 또한, 제2 비표시 영역(NDA2_3)은 홀(AH_3)을 둘러싸는 형태로 배치될 수 있다.
도 22와 같이, 센서 유닛(SU)의 검출 영역(SA_5)은 제2 비표시 영역(NDA2_3)에 위치하며, 홀(AH_3)을 둘러싸는 형태로 배치될 수 있으며, 검출 영역(SA_5)에 배치된 센서(SC)들은 센서 그룹(EG_5)으로 정의될 수 있다. 크랙 검출부(600)는 검출 영역(SA_5)의 센서 그룹(EG_5)으로부터 감지값(DS_5)을 검출하여 검출 영역(SA_5)의 크랙 발생 여부를 판단할 수 있다.
또한, 도 23과 같이, 센서 유닛(SU)은 제1 검출 영역(SA1_4)과 제2 검출 영역(SA2_4)을 포함할 수 있다. 제1 검출 영역(SA1_4)은 제2 비표시 영역(NDA2_3)에 위치하며, 홀(AH_3)을 둘러싸는 형태로 배치될 수 있으며, 제2 검출 영역(SA2_4)은 표시 영역(DA)에 위치하며, 제1 검출 영역(SA1_4)을 둘러싸는 형태로 배치될 수 있다, 제1 검출 영역(SA1_4)에 배치된 센서(SC)들은 제1 센서 그룹(EG1_4)으로 정의될 수 있고, 제2 검출 영역(SA2_4)에 배치된 센서(SC)들은 제2 센서 그룹(EG2_4)으로 정의될 수 있다. 크랙 검출부(600)는 제1 검출 영역(SA1_4)과 제2 검출 영역(SA2_4)의 제1 센서 그룹(EG1_4) 및 제2 센서 그룹(EG2_4)으로부터 제1 감지값(DS1_4) 및 제2 감지값(DS2_4)을 검출하여 제1 검출 영역(SA1_4)과 제2 검출 영역(SA2_4) 각각의 크랙 발생 여부를 판단할 수 있다.
도 18 내지 도 23에는 센서 유닛(SU)에 홀(AH_1, AH_2, AH_3)이 발생된 것을 도시하였으나, 도 2와 같이 표시 장치(10)의 표시 유닛(DU)에도 센서 유닛(SU)의 홀(AH_1, AH_2, AH_3)과 동일한 홀이 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SC: 센서 AH: 홀
TE: 구동 전극 RE: 감지 전극
BE1: 제1 연결 전극 BE2: 제2 연결 전극
SA1:제1 검출 영역 SA2: 제2 검출 영역
SA3: 제3 검출 영역 DA: 표시 영역
NDA1 제1 비표시 영역 NDA2: 제2 비표시
600: 크랙 검출부 DS1: 제1 감지값
DS2: 제2 감지값 DS3:제3 감지값

Claims (20)

  1. 홀;
    상기 홀 주변에서 적어도 하나의 센서가 배치된 검출 영역; 및
    상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위를 초과하는 경우 제1 크랙 신호를 출력하는 크랙 검출부를 포함하는 센서 유닛.
  2. 제1 항에 있어서,
    상기 크랙 검출부는 상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위 내인 경우 제2 크랙 신호를 출력하는 센서 유닛.
  3. 제2 항에 있어서,
    상기 크랙 검출부는,
    상기 기준값이 저장되는 제1 메모리부;
    상기 감지값이 저장되는 제2 메모리부;
    상기 제1 메모리부로부터 상기 기준값을 전달받고, 상기 제2 메모리부로부터 상기 감지값을 전달받으며, 상기 기준값 및 상기 감지값을 비교하여 상기 비교값을 산출하는 비교부를 포함하는 센서 유닛.
  4. 제3 항에 있어서,
    상기 검출 영역은, 상기 홀과 제1 거리를 가지며 센서가 배치되는 제1 검출 영역과, 상기 홀과 제2 거리를 가지며 센서가 배치되는 제2 검출 영역을 포함하고, 상기 제2 거리는 상기 제1 거리보다 긴 센서 유닛.
  5. 제4 항에 있어서,
    상기 크랙 검출부는,
    상기 제1 검출 영역의 센서로부터 감지된 제1 감지값을 제1 기준값과 비교한 제1 비교값이 제1 오차 범위를 초과하는 경우 제1A 크랙 신호를 출력하고, 상기 제1 비교값이 상기 제1 오차 범위 내인 경우 제2A 크랙 신호를 출력하는 센서 유닛.
  6. 제5 항에 있어서,
    상기 크랙 검출부는,
    상기 제2 검출 영역의 센서로부터 감지된 제2 감지값을 제2 기준값과 비교한 제2 비교값이 제2 오차 범위를 초과하는 경우 제1B 크랙 신호를 출력하고, 상기 제2 비교값이 상기 제2 오차 범위 내인 경우 제2B 크랙 신호를 출력하는 센서 유닛.
  7. 제7 항에 있어서,
    상기 제1 기준값은 상기 제2 기준값과 상이한 센서 유닛.
  8. 제7 항에 있어서,
    상기 제1 오차 범위는 상기 제2 오차 범위와 상이한 센서 유닛.
  9. 표시 영역과 비표시 영역을 포함하는 표시 유닛,
    상기 표시 유닛 상부에 배치되며, 센서 영역 및 비센서 영역을 포함하는 센서 유닛 및;
    상기 표시 유닛 및 상기 센서 유닛을 두께 방향으로 관통하는 홀을 포함하고,
    상기 센서 유닛은,
    상기 홀 주변에서 적어도 하나의 센서가 배치된 검출 영역;
    상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위를 초과하는 경우 제1 크랙 신호를 출력하는 크랙 검출부; 및
    정전용량 변화량을 측정하여 터치를 감지하는 터치 구동부를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 홀은,
    상기 표시 유닛에 배치된 제1 홀과, 상기 센서 유닛에 배치된 제2 홀을 포함하고,
    상기 제1 홀의 인접 영역은 비표시 영역이되, 상기 제1 홀의 인접 영역에 대응하는 상기 제2 홀의 인접 영역은 센서 영역인 표시 장치.
  11. 제10 항에 있어서,
    상기 크랙 검출부는, 상기 적어도 하나의 센서로부터 감지된 감지값을 기준값과 비교한 비교값이 오차 범위 내인 경우 제2 크랙 신호를 출력하는 표시 장치.
  12. 제11 항에 있어서,
    상기 기준값이 저장되는 제1 메모리부;
    상기 감지값이 저장되는 제2 메모리부;
    상기 제1 메모리부로부터 상기 기준값을 전달받고, 상기 제2 메모리부로부터 상기 감지값을 전달받으며, 상기 기준값 및 상기 감지값을 비교하여 비교값을 산출하는 비교부를 포함하는 표시 장치.
  13. 복수의 센서와 홀을 포함하는 센서 유닛에 검출 영역을 설정하는 단계;
    상기 검출 영역의 제1 시점의 감지값을 검출하는 단계; 및
    상기 제1 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 크랙 검출 방법.
  14. 제13 항에 있어서,
    복수의 센서와 홀을 포함하는 센서 유닛에 검출 영역을 설정하는 단계는,
    상기 검출 영역의 기준값과 오차 범위를 설정하는 단계를 더 포함하는 크랙 검출 방법.
  15. 제14 항에 있어서,
    상기 검출 영역의 제1 시점의 감지값을 검출하는 단계는
    상기 복수의 센서를 이용하여 상기 검출 영역의 제1 시점의 정전용량값 또는 저항값을 산출하는 단계를 더 포함하는 크랙 검출 방법.
  16. 제15 항에 있어서,
    상기 제1 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계는,
    상기 검출 영역의 상기 제1 시점의 감지값과 상기 기준값을 비교하여 제1 비교값을 산출하는 단계를 더 포함하는 크랙 검출 방법.
  17. 제 16 항에 있어서,
    상기 제1 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계는,
    상기 제1 비교값이 상기 오차 범위를 초과하는 경우에 크랙에 의한 불량으로 판단하는 단계를 더 포함하는 크랙 검출 방법.
  18. 제 17 항에 있어서,
    상기 검출 영역의 제2 시점의 감지값을 검출하는 단계; 및
    상기 제2 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계를 더 포함하는 크랙 검출 방법.
  19. 제 18 항에 있어서,
    상기 제2 시점의 감지값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계는,
    상기 검출 영역의 상기 제2 시점의 감지값과 상기 제1 시점의 감지값을 비교하여 제2 비교값을 산출하는 단계를 더 포함하는 크랙 검출 방법.
  20. 제 19 항에 있어서,
    상기 제2 비교값이 0인 경우에는 크랙이 없거나 기 발생된 크랙이 미확장된 것으로 판단하고, 상기 제2 비교값이 0이 아닌 경우에는 상기 제2 시점의 감지값과 상기 기준값을 이용하여 상기 검출 영역의 크랙 발생에 의한 불량 여부를 판단하는 단계를 더 포함하는 크랙 검출 방법.
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