KR20200091408A - 발광 적층 구조와 이를 구비한 디스플레이 디바이스 - Google Patents

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Abstract

본 발명은, 발광 적층 구조로서, 위아래로 배치되는 다수의 에피택셜 서브유닛으로서, 상기 에피택셜 서브유닛 각각은 상이한 유색 광을 방출하도록 구성되는, 상기 다수의 에피택셜 서브유닛을 포함하며, 각각의 에피택셜 서브유닛이 서로 중첩되는 발광 에어리어를 가지며, 적어도 하나의 에피택셜 서브유닛이 다른 에피택셜 서브유닛의 에어리어와 상이한 에어리어를 갖는, 상기 발광 적층 구조에 관한 것이다.

Description

발광 적층 구조와 이를 구비한 디스플레이 디바이스
본 발명의 예시적인 실시예는 발광 적층 구조와 이를 구비한 디스플레이 디바이스에 관한 것이며, 더욱 구체적으로 적층 구조를 갖는 마이크로 발광 디바이스와 이를 구비한 디스플레이 디바이스에 관한 것이다.
발광 다이오드(LED)를 사용하여 이미지를 구현하는 디스플레이 디바이스가 최근에 개발되었다. 발광 다이오드를 이용하는 디스플레이 디바이스는 기판 상에 개별적으로 성장하는 적색, 녹색 및 청색 발광 다이오드를 포함할 수도 있다.
무기 광원으로서, 발광 다이오드가 디스플레이, 차량 램프, 일반 조명 등과 같은 여러 기술 분야에서 사용되었다. 긴 수명, 저 전력 소비 및 고 응답 속도의 장점으로, 발광 다이오드는 기존의 광원을 급속하게 교체하여 왔다.
발광 다이오드는 디스플레이 장치에서 백라이트 광원으로서 주로 사용되었다. 그러나 마이크로-LED 디스플레이는, 발광 다이오드를 직접 사용하여 이미지를 구현할 수 있는 차세대 디스플레이로서 개발되었다.
일반적으로, 디스플레이 장치는 청색, 녹색 및 적색 광의 혼합 색을 사용하여 여러 색을 구현한다. 디스플레이 장치는, 청색, 녹색 및 적색에 대응하는 서브픽셀을 각각 갖는 픽셀을 포함하며, 특정 픽셀의 색이 그 서브-픽셀의 색을 기초로 하여 결정될 수도 있으며, 이미지는 픽셀의 조합을 통해 디스플레이될 수 있다.
마이크로-LED 디스플레이에서, 각각의 서브픽셀에 대응하는 마이크로-LED는 2-차원 평면 상에 배치된다. 그러므로 막대한 수의 마이크로 LED는 하나의 기판 상에 배치될 필요가 있다. 그러나 마이크로-LED는 대략 10,000 ㎛2 이하의 표면적을 갖는 매우 작은 크기를 가지며, 이 작은 크기로 인해 여러 문제가 있다. 특히, 마이크로-LED를 그 작은 크기로 인해 디스플레이 패널 상에 장착하는 것이 어려우며, 이는 특별히 수십만 또는 수백만 이상이 필요하기 때문이다.
게다가, 고-해상도 및 풀-컬러 디스플레이 디바이스에 대한 필요와, 간략한 방식으로 제조될 수 있는 높은 수준의 색순도와 색 재현성을 갖는 디스플레이 디바이스에 대한 필요가 있다.
본 배경 섹션에 개시된 상기 정보는 단지 본 발명의 개념들의 배경을 이해하기 위한 것이며, 그러므로, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 원리와 몇몇 예시적인 구현에 따라 구성되는 발광 적층 구조는 픽셀 에어리어를 증가시키지 않고도 각각의 서브픽셀의 발광 에어리어를 증가시킬 수 있다.
본 발명의 원리와 몇몇 예시적인 구현에 따라 구성되는, 예컨대 마이크로 LED와 같은 발광 다이오드 및, 이러한 발광 다이오드를 사용하는 디스플레이는 간소화한 단계로 제조될 수 있는 간단한 구조를 갖는다. 예컨대, 다수의 픽셀은 웨이퍼 본딩에 의해 웨이퍼 레벨에서 형성될 수도 있어서, 발광 다이오드의 개별 장착에 대한 필요를 제거할 수도 있다.
본 발명의 개념들의 부가적인 특징들은 이하의 설명에서 제시될 것이며, 부분적으로 이러한 설명으로부터 명백화되거나 또는 본 발명의 개념들을 실시하는 것에 의해 학습될 수 있다.
예시적인 실시예에 따른 발광 적층 구조는, 위아래로 배치되는 다수의 에피택셜 서브유닛으로서, 상기 에피택셜 서브유닛 각각은 상이한 유색 광을 방출하도록 구성되는, 상기 다수의 에피택셜 서브유닛을 포함하며, 각각의 에피택셜 서브유닛이 서로 중첩되는 발광 에어리어를 가지며, 적어도 하나의 에피택셜 서브유닛이 다른 에피택셜 서브유닛의 에어리어와 상이한 에어리어를 갖는다.
각각의 에피택셜 서브유닛의 상기 에어리어는 제1 방향을 따라 감소한다.
2개의 인접한 에피택셜 서브유닛 사이에서, 상부 에피택셜 서브유닛이 더 큰 에어리어를 갖는 하부 에피택셜 서브유닛과 완전히 중첩할 수도 있다.
각각의 에피택셜 서브유닛으로부터 방출되는 광은 서로 상이한 에너지 대역을 가지며, 상기 에너지 대역은 제1 방향을 따라 증가할 수도 이다.
상기 에피택셜 서브유닛은 독립적으로 구동될 수도 있다.
하부 에피택셜 서브유닛으로부터 방출되는 광은, 상기 하부 에피택셜 서브유닛 상에 배치되는 상부 에피택셜 서브유닛을 통과함으로써 상기 발광 적층 구조의 외부로 방출되도록 구성될 수도 있다.
상기 상부 에피택셜 서브유닛은, 상기 하부 에피택셜 서브유닛으로부터 방출되는 광의 적어도 대략 80%를 투과하도록 구성될 수도 있다.
상기 에피택셜 서브유닛은 제1 유색 광을 방출하도록 구성되는 제1 에피택셜 스택, 상기 제1 에피택셜 스택 상에 배치되며, 상기 제1 유색 광과 상이한 파장 대역을 갖는 제2 유색 광을 방출하도록 구성되는 제2 에피택셜 스택 및 상기 제2 에피택셜 스택 상에 배치되며, 상기 제1 및 제2 유색 광과 상이한 파장 대역을 갖는 제3 유색 광을 방출하도록 구성되는 제3 에피택셜 스택을 포함할 수도 있다.
상기 제1, 제2 및 제3 유색 광은 각각 적색 광, 녹색 광 및 청색 광일 수도 있다.
상기 제1, 제2 및 제3 에피택셜 스택 각각은, p-타입 반도체 층, 상기 p-타입 반도체 층 상에 배치되는 능동 층 및 상기 능동 층 상에 배치되는 n-타입 반도체 층을 포함할 수도 있다.
상기 발광 적층 구조는, 상기 제1, 제2 및 제3 에피택셜 스택 각각의 p-타입 반도체 층에 연결되는 제1, 제2 및 제3 p-타입 접촉 전극을 더 포함할 수도 있다.
상기 발광 적층 구조는, 상기 제1 에피택셜 스택 아래에 배치되는 구조를 더 포함하며, 상기 제1 p-타입 접촉 전극은 기판과 상기 제1 에피택셜 스택 사이에 배치될 수도 있다.
상기 발광 적층 구조는, 상기 제1, 제2 및 제3 에피택셜 스택 각각의 n-타입 반도체 층에 연결되는 제1, 제2 및 제3 n-타입 접촉 전극을 더 포함할 수도 있다.
상기 발광 적층 구조는, 상기 제1, 제2 및 제3 p-타입 접촉 전극에 공통 전압을 인가하는 공통 라인 및 상기 제1, 제2 및 제3 n-타입 접촉 전극 각각에 발광 신호를 인가하는 제1, 제2 및 제3 발광 신호 라인을 더 포함할 수도 있다.
상기 발광 적층 구조는, 상기 제1 에피택셜 스택과 상기 제2 에피택셜 스택 사이에 배치되는 제1 파장 통과 필터와 상기 제2 에피택셜 스택과 상기 제3 에피택셜 스택 사이에 배치되는 제2 파장 통과 필터 중 적어도 하나를 더 포함할 수도 있다.
발광 다이오드 픽셀이 대략 10,000 ㎛2 미만인 표면적을 갖는 마이크로 LED를 포함할 수도 있다.
상기 제1, 제2 및 제3 에피택셜 스택 중 적어도 하나는 그 일 표면 상에 형성되는 요철 패턴을 가질 수도 있다.
예시적인 실시예에 따른 디스플레이 디바이스는 다수의 픽셀을 포함하며, 상기 픽셀 중 적어도 하나가 발광 적층 구조를 포함하며, 상기 발광 적층 구조는, 위아래로 배치되는 다수의 에피택셜 서브유닛으로서, 상기 에피택셜 서브유닛 각각은 상이한 유색 광을 방출하도록 구성되는, 상기 다수의 에피택셜 서브유닛을 포함하며, 각각의 에피택셜 서브유닛이 서로 중첩되는 발광 에어리어를 가지며, 적어도 하나의 에피택셜 서브유닛이 다른 에피택셜 서브유닛의 에어리어와 상이한 에어리어를 갖는다.
상기 디스플레이 디바이스는 수동 매트릭스 방식으로 구동되도록 구성될 수도 있다.
상기 디스플레이 디바이스는 능동 매트릭스 방식으로 구동되도록 구성될 수도 있다.
예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀은 제1 LED 서브유닛, 상기 제1 LED 서브유닛의 제1 부분 상에 배치되는 제2 LED 서브유닛, 및 상기 제2 LED 서브유닛의 제2 부분 상에 배치되는 제3 LED 서브유닛을 포함하며, 상기 제1, 제2 및 제3 LED 서브유닛 각각은 제1 도전형 반도체 층과 제2 도전형 반도체 층을 포함하며, 상기 제1 LED 서브유닛으로부터 생성되는 광은 상기 제1 부분과 상이한 제1 LED 서브유닛의 제3 부분을 통해 상기 발광 다이오드 픽셀 외부로 방출되도록 구성되며, 상기 제2 LED 서브유닛으로부터 생성되는 광은 상기 제2 부분과 상이한 제2 LED 서브유닛의 제4 부분을 통해 상기 발광 다이오드 픽셀 외부로 방출되도록 구성된다.
상기 제1 LED 서브유닛, 상기 제2 LED 서브유닛, 및 상기 제3 LED 서브유닛은 각각 서로와 상이한 파장을 갖는 광을 방출하도록 구성될 수도 있다.
상기 제1, 제2 및 제3 LED 서브유닛은 각각 적색 광, 녹색 광 및 청색 광을 방출하도록 구성되는 제1 LED 스택, 제2 LED 스택 및 제3 LED 스택을 포함할 수도 있다.
상기 발광 다이오드 픽셀은 상기 제1 LED 스택과 상기 제2 LED 스택 사이에 개삽되어 상기 제1 LED 스택으로부터 방출되는 광을 다시 상기 제1 LED 스택으로 반사하는 제1 반사 층과, 상기 제2 LED 스택과 상기 제3 LED 스택 사이에 개삽되어 상기 제2 LED 스택으로부터 방출되는 광을 다시 상기 제2 LED 스택으로 반사하는 제2 반사 층을 더 포함할 수도 있다.
상기 발광 다이오드 픽셀은 상기 제1 LED 스택과 상기 제1 반사 층 사이에 개삽되는 제1 투명 절연 층과, 상기 제2 LED 스택과 상기 제2 반사 층 사이에 개삽되는 제2 투명 절연 층을 더 포함할 수도 있다.
상기 발광 다이오드 픽셀은 상기 제1 반사 층과 상기 제2 LED 스택 사이에 개삽되는 제1 본딩 층과, 상기 제2 반사 층과 상기 제3 LED 스택 사이에 개삽되는 제2 본딩 층을 더 포함할 수도 있다.
상기 제1 및 제2 본딩 층 각각은 금속을 포함할 수도 있다.
상기 발광 다이오드 픽셀은 상기 제1 LED 서브유닛의 제1 도전형 반도체 층과 접촉하는 제1 상부 오믹 전극, 상기 제1 LED 서브유닛의 제2 도전형 반도체 층과 접촉하는 제1 하부 오믹 전극, 상기 제2 LED 서브유닛의 제1 도전형 반도체 층과 접촉하는 제2 상부 오믹 전극, 상기 제2 LED 서브유닛의 제2 도전형 반도체 층과 접촉하는 제2 하부 오믹 전극, 상기 제3 LED 서브유닛의 제1 도전형 반도체 층과 접촉하는 제3 상부 오믹 전극, 및 상기 제3 LED 서브유닛의 제2 도전형 반도체 층과 접촉하는 제3 하부 오믹 전극을 더 포함할 수도 있으며, 상기 제1 상부 오믹 전극은 상기 제1 부분과 상이한 상기 제1 LED 서브유닛의 부분에서 상기 제1 LED 서브유닛의 제1 도전형 반도체 층과 접촉할 수도 있으며, 상기 제2 상부 오믹 전극은 상기 제2 부분과 상이한 상기 제2 LED 서브유닛의 부분에서 상기 제2 LED 서브유닛의 제1 도전형 반도체 층과 접촉할 수도 있다.
상기 제1 하부 오믹 전극은 상기 제1 LED 서브유닛 아래에 배치되는 제1 반사 층을 포함할 수도 있다.
상기 제1 하부 오믹 전극, 상기 제2 하부 오믹 전극 및 상기 제3 하부 오믹 전극은 공통 라인에 전기적으로 연결될 수도 있다.
상기 제2 하부 오믹 전극과 상기 제3 하부 오믹 전극 각각은 각각 제2 반사 층과 제3 반사 층을 포함할 수도 있다.
상기 제1 반사 층은 상기 제1 LED 서브유닛으로부터 방출되는 광을 반사하도록 구성될 수도 있으며, 상기 제2 반사 층은 상기 제2 LED 서브유닛으로부터 방출되는 광을 반사하도록 구성된다.
상기 발광 다이오드 픽셀은 대략 10,000 ㎛2 미만인 표면적을 갖는 마이크로 LED를 포함할 수도 있다.
상기 제1 LED 서브유닛은 적색, 녹색 및 청색 광 중 임의의 하나를 방출하도록 구성될 수도 있고, 상기 제2 LED 서브유닛은, 상기 제1 LED 서브유닛으로부터 방출되는 광과 상이한 적색, 녹색 및 청색 광 중 임의의 하나를 방출하도록 구성될 수도 있으며, 상기 제3 LED 서브유닛은, 상기 제1 및 제2 LED 서브유닛으로부터 방출되는 광과 상이한 적색, 녹색 및 청색 광 중 임의의 하나를 방출하도록 구성될 수도 있다.
상기 제1 LED 서브유닛의 제3 부분, 상기 제2 LED 서브유닛의 제4 부분, 및 상기 제3 LED 서브유닛은 서로 중첩하지 않을 수도 있다.
상기 제1, 제2 및 제3 상부 오믹 전극 중 적어도 하나가 패드 부분과, 이로부터 연장하는 돌출부를 포함할 수도 있다.
상기 패드 부분은 실질적으로 원형 형상을 가질 수도 있으며, 상기 돌출부는 실질적으로 신장 형상을 가질 수도 있다.
상기 제1, 제2 및 제3 LED 서브유닛의 돌출부는 평면도로 볼 때 서로 실질적으로 평행할 수도 있다.
상기 제1 LED 서브유닛은 평면도로 볼 때 상기 제3 LED 서브유닛을 둘러쌀 수도 있다.
디스플레이 장치가 지지 기판 상에 배치되는 다수의 픽셀을 포함할 수도 있으며, 상기 픽셀 중 적어도 하나는 예시적인 실시예에 따른 상기 발광 다이오드 픽셀을 포함한다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것이며 청구범위에 기재된 본 발명에 대한 추가적인 설명을 제공하도록 의도된 것으로 이해되어야 한다.
본 발명의 원리와 일부 예시적인 구현에 따라 구성되는 발광 적층 구조는 픽셀 에어리어를 증가시키지 않고도 각각의 서브픽셀의 발광 에어리어를 증가시킬 수 있다.
본 발명의 원리와 몇몇 예시적인 구현에 따라 구성되는, 예컨대 마이크로 LED와 같은 발광 다이오드 및, 이러한 발광 다이오드를 사용하는 디스플레이는 간소화한 단계로 제조될 수 있는 간단한 구조를 갖는다. 예컨대, 다수의 픽셀은 웨이퍼 본딩에 의해 웨이퍼 레벨에서 형성될 수도 있어서, 발광 다이오드의 개별 장착에 대한 필요를 제거할 수도 있다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 예시적인 실시예들을 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념들을 설명하는 역할을 한다.
도 1은, 예시적인 실시예에 따라 구성되는 발광 적층 구조의 개략적 횡단면도이다.
도 2는, 예시적인 실시예에 따라 구성되는 발광 적층 구조의 횡단면도이다.
도 3은, 예시적인 실시예에 따른 발광 적층 구조의 개략적 횡단면도이다.
도 4는 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이다.
도 5는 도 4의 부분(P1)의 확대한 평면도이다.
도 6은 예시적인 실시예에 따른 디스플레이 디바이스의 블록도이다.
도 7은, 예시적인 실시예에 따른 수동 매트릭스 타입 디스플레이 디바이스용인 하나의 픽셀의 회로도이다.
도 8은, 예시적인 실시예에 따른 능동 매트릭스 타입 디스플레이 디바이스용인 하나의 픽셀의 회로도이다.
도 9는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 10은 도 9의 라인(I-I')을 따라 취한 횡단면도이다.
도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31 및 도 33은, 예시적인 실시예에 따라 제1, 제2 및 제3 에피택셜 스택을 형성하는 방법을 예시하는 평면도이다.
도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32 및 도 34는, 각각 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31 및 도 33의 라인(I-I')을 따라 취한 횡단면도이다.
도 35는 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도이다.
도 36은, 예시적인 실시예에 따른 디스플레이용인 발광 다이오드 픽셀의 개략적 횡단면도이다.
도 37은 예시적인 실시예에 따른 디스플레이 장치의 개략적 회로도이다.
도 38은 예시적인 실시예에 따른 디스플레이 장치의 개략적 평면도이다.
도 39는 도 38의 디스플레이 장치의 하나의 픽셀의 확대한 평면도이다.
도 40a는 도 39의 라인(A-A)을 따라 취한 개략적 횡단면도이다.
도 40b는 도 39의 라인(B-B)을 따라 취한 개략적 횡단면도이다.
도 40c는 도 39의 라인(C-C)을 따라 취한 개략적 횡단면도이다.
도 40d는 도 39의 라인(D-D)을 따라 취한 개략적 횡단면도이다.
도 41a, 도 41b, 도 41c, 도 42a, 도 42b, 도 43a, 도 43b, 도 44a, 도 44b, 도 45a, 도 45b, 도 46a, 도 46b, 도 47a, 도 47b, 도 48a, 도 48b, 도 49a, 도 49b, 도 50a, 도 50b, 도 51, 도 52a, 도 52b 및 도 53은, 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 예시하는 개략적 평면도와 횡단면도이다.
도 54는 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적 횡단면도이다.
이하의 설명에서, 설명의 목적들을 위하여, 본 발명의 다양한 예시적인 실시예들 또는 구현예들의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항들이 설명된다. 본 명세서에 사용되는 “실시예들” 및 “구현예들”은 본 명세서에 개시된 본 발명의 개념들의 하나 이상을 이용하는 디바이스들 또는 방법들의 비제한적인 예들을 나타내는 상호교체 가능한 단어들이다. 그러나, 다양한 예시적인 실시예들이 이들 특정 세부 사항들을 이용하지 않거나 하나 이상의 등가 배열체들을 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예들에서, 공지된 구조들 및 디바이스들이, 다양한 예시적인 실시예들을 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예들이 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상들, 구성들 및 특성들은 본 발명의 개념들을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예들은, 본 발명의 개념들이 실제로 구현될 수 있는 몇몇 방식들의 변화하는 세부 사항의 예시적인 특징들을 제공하는 것으로 이해되어야 한다. 그러므로, 달리 명시되지 않는 한, 다양한 실시예들의 특징부들, 구성요소들, 모듈들, 층들, 막들, 패널들, 영역들 및/또는 양태들 등(이하, 개별적으로 또는 집합적으로 "요소들"로 지칭됨)은 본 발명의 개념들을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면들에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소들 사이의 경계들을 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소들의 특정 재료들, 재료 상태량들, 치수들, 비율들, 예시된 요소들 사이의 공통성들 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면들에서, 요소들의 크기 및 상대적인 크기들은 명확성 및/또는 설명적인 목적들을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정들이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호들은 동일한 요소들을 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소들 또는 층들이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소들 또는 층들이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소들이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축들과 같은 직교 좌표계의 세 개의 축들로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향들을 나타낼 수 있다. 본 개시의 목적들을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품들 중 하나 이상의 임의의 및 모든 조합들을 포함한다.
비록 용어들 "제1", "제2" 등이 다양한 형태들의 요소들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소들이 이들 용어들에 의해 한정되어서는 아니 된다. 이들 용어들은 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침들을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은", (예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어들은 설명적인 목적들을 위해 그리고, 그에 의해, 도면들에 도시된 바와 같은 하나의 요소들과 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위들을 포함하도록 의도된다. 예를 들어, 도면들에서의 장치가 뒤집히면, 다른 요소들 또는 특징부들 "아래에" 또는 "밑에"로서 설명된 요소들은 다른 요소들 또는 특징부들의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위들에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어들은 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예들을 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태들은, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태들을 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어들은 언급된 특징들, 정수들, 단계들, 작동들, 요소들, 구성요소들 및/또는 그 그룹들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 작동들, 요소들, 구성요소들 및/또는 그 그룹들의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어들 "실질적으로", "약" 및 기타 유사한 용어들은 정도를 나타내는 용어들이 아닌 근사도를 나타내는 용어들로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값들의 고유한 편차들을 설명하기 위해 사용된다.
다양한 예시적인 실시예들이, 이상화된 예시적인 실시예들 및/또는 중간 구조물들의 개략적인 예시도들인, 단면 및/또는 분해 예시도들을 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법들 및/또는 공차들의 결과로서 예시도들의 형상들로부터의 변형들이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예들은 반드시 특정의 도시된 영역들의 형상들에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상들에 있어서의 편차들을 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면들에 도시된 영역들은 본질적으로 개략적일 수 있고, 이들 영역들의 형상들은 디바이스의 영역들의 실제 형상들을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적이거나 과학적인 용어들을 포함하는) 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전들에서 정의된 용어들과 같은 용어들은 관련 기술의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니 된다.
이후, 본 개시의 예시적인 실시예는 수반하는 도면을 참조하여 상세하게 설명될 것이다. 본 명세서에서 사용된 바와 같이, 예시적인 실시예에 따른 발광 적층 구조나 발광 다이오드는, 종래 기술에서 알려진 바와 같이 대략 10,000 ㎛2 미만인 표면적을 갖는 마이크로 LED를 포함할 수도 있다. 다른 예시적인 실시예에서, 마이크로 LED들은, 특정 응용에 따라서는 대략 4,000 ㎛2 미만 또는 대략 2,500 ㎛2 미만의 표면적을 가질 수도 있다.
도 1은 예시적인 실시예에 따른 발광 적층 구조의 횡단면도이다.
도 1을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 위아래로 배치되는 다수의 에피택셜 스택을 포함한다. 에피택셜 스택은 기판(10) 상에 배치된다. 구조(10)는 저면과 후면을 가진 실질적으로 판 형상을 갖는다.
기판(10)은 여러 형상을 가질 수도 있으며, 에피택셜 스택은 기판(10)의 전면 상에 배치될 수도 있다. 기판(10)은, 유리, 석영, 실리콘, 유기 고분자 또는 유기-무기 복합 소재와 같은 절연 소재를 포함할 수도 있다. 그러나 본 발명의 개념은, 기판(10)이 절연 속성을 갖는 한은, 기판(10)의 특정 소재로 제한되지 않는다. 예시적인 실시예에서, 라인 부분이 기판(10) 상에 또한 배치될 수도 있어서 발광 신호와 공통 전압을 에피택셜 스택 각각에 인가할 수도 있다. 게다가, 박막 트랜지스터를 포함하는 구동 디바이스가 기판(10) 상에 또한 배치될 수도 있으며, 이러한 구동 디바이스는 능동 매트릭스 방법에서 에피택셜 스택을 구동할 수도 있다. 이 경우, 기판(10)은 인쇄회로 기판이나 복합 기판일 수도 있으며, 이러한 기판은 예컨대, 유리, 석영, 실리콘, 유기 고분자 또는 유기-무기 복합 소재 상에 라인 부분 및/또는 구동 디바이스를 형성함으로써 획득할 수도 있다.
에피택셜 스택은 기판(10)의 전면 상에 순차적으로 적층된다. 몇몇 예시적인 실시예에서, 서로 상이한 파장 대역을 가진 광을 방출하는 2개 이상의 에피택셜 스택이 배치될 수도 있다. 이처럼, 에피택셜 스택은 다수 개가 제공될 수도 있으며, 에피택셜 스택은 서로 다른 상이한 에너지 대역을 가진 광을 방출할 수도 있다.
에피택셜 스택 각각은 여러 크기를 가질 수도 있다. 예시적인 실시예에서, 에피택셜 스택 중 적어도 하나는 다른 에피택셜 스택과 상이한 에어리어를 가질 수도 있다.
에피택셜 스택이 하부 부분으로부터 위 방향으로 순차적으로 적층될 때, 에피택셜 스택의 에어리어는 위 방향을 따라 작아지게 될 수도 있다. 서로 위아래로 배치되는 2개의 인접한 에피택셜 스택 사이에서, 상부 에피택셜 스택의 적어도 일부분이 하부 에피택셜 층과 중첩할 수도 있다. 몇몇 예시적인 실시예에서, 배치되는 상부 에피택셜 스택은 하부 에피택셜 스택과 완전히 중첩할 수도 있으며, 이 경우에, 상부 에피택셜 스택은 하부 에피택셜 스택에 대응하는 에어리어 내에 위치할 수도 있다.
예시한 예시적인 실시예에서, 3개의 에피택셜 스택이 기판(10) 상에 순차적으로 적층된다. 배치되는 에피택셜 스택은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 포함할 수도 있다.
제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 서로와 상이한 크기를 가질 수도 있다. 더욱 구체적으로, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 평면도에서 서로와 상이한 에어리어를 가질 수도 있으며, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 횡단면도에서 서로와 상이한 폭을 가질 수도 있다. 예시한 예시적 실시예에서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 에어리어는 제1 에피택셜 스택(20), 제2 에피택셜 스택(30) 및 제3 에피택셜 스택(40)의 순서로 점진적으로 감소한다. 제2 에피택셜 스택(30)이 제1 에피택셜 스택(20)의 일부분 상에 적층된다. 그에 따라, 제1 에피택셜 스택(20)의 일부분은 제2 에피택셜 스택(30)에 의해 덮이며, 제1 에피택셜 스택(20)의 나머지 부분은 평면도에서 노출된다. 제3 에피택셜 스택(40)은 제2 에피택셜 스택(30)의 일부분 상에 적층된다. 그에 따라, 제2 에피택셜 스택(30)의 일부분은 제3 에피택셜 스택(40)에 의해 덮이며, 제2 에피택셜 스택(30)의 나머지 부분은 평면도에서 노출된다.
제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 에어리어는 여러 방식으로 변화할 수도 있다. 예컨대, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 면적비는 3:2:1일 수도 있지만, 본 발명의 개념은 이것으로 제한되지는 않는다. 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 각각은 각각의 에피택셜 스택으로부터 방출되는 광의 양을 고려하여 상이한 면적비를 가질 수도 있다. 예컨대, 제3 에피택셜 스택(40)으로부터 방출되는 광량이 작을 때, 제3 에피택셜 스택(40)의 면적비는 상대적으로 증가할 수도 있다.
에피택셜 스택 각각은 여러 파장 대역 중 가시광 대역에서 유색 광을 방출할 수도 있다. 예시적인 실시예에서, 최하위 에피택셜 스택으로부터 방출되는 광은 최저 에너지 대역의 최장 파장을 가질 수도 있으며, 에피택셜 스택으로부터 방출되는 유색 광의 파장은 최하부 에피택셜 스택으로부터 최상부 에피택셜 스택으로 짧아질 수도 있다. 예컨대, 배치되는 최상부 에피택셜 스택으로부터 방출되는 광은 최고 에너지 대역의 최단 파장을 가질 수도 있다. 제1 에피택셜 스택(20)은 제1 유색 광(L1)을 방출하고, 제2 에피택셜 스택(30)은 제2 유색 광(L2)을 방출하며, 제3 에피택셜 스택(40)은 제3 유색 광(L3)을 방출한다. 제1, 제2 및 제3 유색 광(L1, L2 및 L3)은 서로 상이한 색을 가질 수도 있으며, 제1, 제2 및 제3 유색 광(L1, L2 및 L3)은, 순차적으로 짧아지는, 서로 상이한 파장 대역을 가질 수도 있다. 특히, 제1, 제2 및 제3 유색 광(L1, L2 및 L3)은, 제1 유색 광(L1)으로부터 제3 유색 광(L3)으로 점진적으로 증가하는, 서로 상이한 파장 대역을 가질 수도 있다.
예시적인 실시예에서, 제1 유색 광(L1)은 적색 광일 수도 있고, 제2 유색 광(L2)은 녹색 광일 수도 있으며, 제3 유색 광(L3)은 청색 광일 수도 있다. 그러나 본 발명의 개념은 이것으로 제한되지 않는다. 발광 적층 구조가 마이크로 LED를 포함하며, 이러한 마이크로 LED가 종래 기술에서 알려진 바와 같이 10,000 ㎛2 미만이거나, 다른 예시적인 실시예에서 대략 4,000 ㎛2 미만이거나, 2,500 ㎛2 미만인 표면적을 가질 때, 마이크로 LED의 작은 폼 팩터(small form factor)로 인해 동작에 악영향을 미치지 않고도, 제1 에피택셜 스택(20)은 적색, 녹색 및 청색 광 중 임의의 하나를 방출할 수도 있으며, 제2 및 제3 에피택셜 스택(30 및 40)은 적색, 녹색 및 청색 광 중 상이한 하나를 방출할 수도 있다.
각각의 에피택셜 스택은 기판(10)의 면으로부터 먼 방향으로 광을 방출한다. 이 경우, 하나의 에피택셜 스택으로부터의 광은 기판(10)으로부터 먼 방향으로 외부로 바로 방출될 수도 있거나, 광 경로에 배치되는 상부 에피택셜 스택을 통해 방출될 수도 있다. 기판(10)으로부터 먼 방향은, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)이 적층되는 방향을 나타낼 수도 있다. 이후, 기판으로부터 먼 방향은 "전면 방향" 또는 "위 방향"으로 지칭될 것이며, 기판(10) 면을 향하는 방향은 "후면 방향" 또는 "아래 방향"으로 지칭될 것이다. 그러나 용어, "위" 및 "아래"는, 발광 적층 구조의 배치나 적층 방향에 따라 변할 수도 있는 상대적인 용어이다.
각각의 에피택셜 스택은 위 방향을 향해 광을 방출한다. 각각의 에피택셜 스택으로부터 방출되는 광은 위 방향으로 바로 또는 그 위에 배치되는 다른 에피택셜 스택을 통해 이동할 수도 있다. 예시적인 실시예에서, 제1 에피택셜 스택(20)으로부터 방출되는 광의 제1 부분은 그 노출된 상부 표면을 통해 위 방향으로 바로 이동하고, 제1 에피택셜 스택(20)으로부터 방출되는 광의 제2 부분은 제2 에피택셜 스택(30)을 통과한 후 위 방향으로 이동하며, 제1 에피택셜 스택(20)으로부터 방출되는 광의 제3 부분은 제2 및 제3 에피택셜 스택(30 및 40)을 통과한 후 위 방향으로 이동한다. 제2 에피택셜 스택(30)으로부터 방출되는 광의 일부분은 그 노출된 상부 표면을 통해 위 방향으로 바로 이동하며, 제2 에피택셜 스택(30)으로부터 방출되는 광의 다른 부분은 제3 에피택셜 스택(40)을 통과한 후 위 방향으로 이동한다. 제3 에피택셜 스택(40)으로부터 방출된 광은 위 방향으로 바로 이동한다.
각각의 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 대부분을 투과할 수도 있다. 특히, 제1 에피택셜 스택(20)으로부터 방출되는 광의 일부분은 제2 에피택셜 스택(30) 및 제3 에피택셜 스택(40)을 통과한 후 전면 방향으로 이동하며, 제2 에피택셜 스택(30)으로부터 방출되는 광의 일부분은 제3 에피택셜 스택(40)을 통과한 후 전면 방향으로 이동한다. 이처럼, 최하부 에피택셜 스택을 제외하고 다른 에피택셜 스택의 적어도 일부분이나 전체 부분은 투광 소재로 형성될 수도 있다. 본 명세서에서 사용될 때, 용어, "투광 소재"는 전체 광을 투과하는 소재 또는 미리 결정된 파장을 투과하거나 미리 결정된 파장을 갖는 광의 일부분을 투과하는 소재를 지칭할 수도 있다. 예시적인 실시예에서, 각각의 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 대략 60% 이상을 투과할 수도 있다. 다른 예시적인 실시예에 따라, 각각의 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 대략 80% 이상을 투과할 수 있으며, 다른 예시적인 실시예에 따라, 각각의 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 대략 90% 이상을 투과할 수도 있다.
예시적인 실시예에 따라, 에피택셜 스택은, 발광 신호를 에피택셜 스택에 각각 인가하는 신호 라인이 에피택셜 스택에 독립적으로 연결되므로, 독립적으로 구동될 수도 있으며, 따라서, 광이 각각의 에피택셜 스택으로부터 방출되는지에 따라 여러 가지 색을 디스플레이할 수도 있다. 게다가, 상이한 파장을 갖는 광을 방출하는 에피택셜 스택이 서로와 중첩되도록 형성되므로, 발광 적층 구조는 좁은 에어리어에서 형성될 수도 있다.
도 2는 예시적인 실시예에 따른 발광 적층 구조의 횡단면도이다.
도 2를 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 기판(10) 상에 배치되는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 포함하며, 이들 에피택셜 스택 사이에는 제1, 제2 및 제3 접착 층(61, 63 및 65)이 있다. 제1 접착 층(61)은 전도성 또는 비-전도성 소재를 포함할 수도 있다. 몇몇 예시적인 실시예에서, 제1 접착 층(61)은 그 아래에 배치되는 기판(10)에 전기적으로 연결되도록 그 일부분에서 전도도를 가질 수도 있다. 제1 접착 층(61)은 투명 또는 비-투명 소재를 포함할 수도 있다. 기판(10)이 비-투명 소재를 포함하며, 라인 부분이 기판(10) 상에 형성될 때, 제1 접착 층(61)은 에폭시-계 고분자 접착제와 같은 예컨대 흡광 소재인 비-투명 소재를 포함할 수도 있다.
제2 및 제3 접착 층(63 및 65)은 비-전도성 소재를 포함할 수도 있으며, 투광 소재를 포함할 수도 있다. 예컨대, 제2 및 제3 접착 층(63 및 65)은 광학적으로 투명한 접착제(OCA)를 포함할 수도 있다. 그러나 본 발명의 개념은, 제2 및 제3 접착제 층(63 및 65)이 광학적으로 투명하며 각각의 에피택셜 스택을 안정적으로 부착하는 한, 제2 및 제3 접착 층(63 및 65)의 특정 소재로 제한되지 않는다. 예컨대, 제2 및 제3 접착 층(63 및 65)은, SU-8과 같은 에폭시-계 고분자, 여러 가지 레지스트, 파릴렌, 폴리(메틸 메타크릴레이트)(PMMA), 벤조시클로부텐(BCB) 및 스핀 온 글라스(SOG)와 같은 유기 소재와, 실리콘 산화물과 알루미늄 산화물과 같은 무기 소재를 포함할 수도 있다. 몇몇 예시적 실시예에서, 전도성 산화물이 접착 층으로서 사용될 수도 있으며, 이 경우, 전도성 산화물은 다른 구성요소로부터 절연될 수도 있다. 유기 소재가 접착 층으로서 사용될 때, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)과 기판(10)은, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)과 기판(10)의 접착 측 상에 소재를 코팅하며, 고 진공 상태 하에서 이 소재에 고온 및 고압을 인가함으로써 서로에게 부착될 수도 있다. 무기 소재가 접착 층으로서 사용될 때, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)과 기판(10)은, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)과 기판(10)의 접착 측 상에 소재를 증착하고, 화학-기계적 평탄화(CMP)를 사용하여 소재를 평탄화하고, 소재의 표면 상에 플라스마 처리를 실행하며, 예컨대 고 진공 상태 하에서 부착함으로써 서로에게 부착될 수도 있다. 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 각각은 p-타입 반도체 층(25, 35 및 45), 능동 층(23, 33 및 43), 및 n-타입 반도체 층(21, 31 및 41)을 포함하며, 이들 층은 순차적으로 적층된다.
제1 에피택셜 스택(20)의 p-타입 반도체 층(25), 능동 층(23) 및 n-타입 반도체 층(21)은 알루미늄 갈륨 비화물(AlGaAs), 갈륨 비소 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP) 및 갈륨 인화물(GaP) 등과 같이, 적색 광을 방출하는 반도체 소재를 포함할 수도 있으며, 반도체 소재는 이들로 제한되지는 않는다.
제1 p-타입 접촉 전극 층(25p)이 제1 에피택셜 스택(20)의 p-타입 반도체 층(25) 아래에 배치될 수도 있다. 제1 에피택셜 스택(20)의 제1 p-타입 접촉 전극 층(25p)은 단층 구조나 다층 구조를 가질 수도 있으며 금속을 포함할 수도 있다. 예컨대, 제1 p-타입 접촉 전극 층(25p)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu나 이들의 합금과 같은 금속을 포함할 수도 있다. 제1 p-타입 접촉 전극 층(25p)은, 제1 에피택셜 스택(20)으로부터 방출되는 광을 반사함으로써 위 방향으로의 광 방출 효율을 개선하도록 높은 저항을 갖는 금속을 포함할 수도 있다.
제1 n-타입 접촉 전극(21n)이 제1 에피택셜 스택(20)의 n-타입 반도체 층 상에 배치될 수도 있다. 제1 에피택셜 스택(20)의 제1 n-타입 접촉 전극(21n)은 단층 구조나 다층 구조를 가질 수도 있으며 금속을 포함할 수도 있다. 예컨대, 제1 n-타입 접촉 전극(25n)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu나 이들의 합금과 같은 금속을 포함할 수도 있다. 그러나 본 발명의 개념은 이것으로 제한되지 않으며, 다른 전도성 소재가 사용될 수도 있다.
제2 에피택셜 스택(30)은 p-타입 반도체 층(35), 능동 층(33) 및 n-타입 반도체 층(31)을 포함하며, 이들 층은 순차적으로 적층된다. p-타입 반도체 층(35), 능동 층(33) 및 n-타입 반도체 층(31)은 예컨대 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP) 및 알루미늄 갈륨 인화물(AlGaP)과 같이, 녹색 광을 방출할 수도 있는 반도체 소재를 포함할 수도 있으며, 반도체 소재는 이들로 제한되지는 않는다.
제2 p-타입 접촉 전극 층(35p)은 제2 에피택셜 스택(30)의 p-타입 반도체 층(35) 아래에 배치된다. 제2 p-타입 접촉 전극 층(35p)은 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30) 사이에, 상세하게는, 제2 접착 층(63)과 제2 에피택셜 스택(30) 사이에 배치된다.
제2 n-타입 접촉 전극(31n)이 제2 에피택셜 스택(30)의 n-타입 반도체 층 상에 배치될 수도 있다. 제2 에피택셜 스택(30)의 제2 n-타입 접촉 전극(31n)은 단층 구조나 다층 구조를 가질 수도 있으며 금속을 포함할 수도 있다. 예컨대, 제2 n-타입 접촉 전극(35n)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu나 이들의 합금과 같은 금속을 포함할 수도 있다. 그러나 본 발명의 개념은 이것으로 제한되지 않으며, 다른 전도성 소재가 사용될 수도 있다.
제3 에피택셜 스택(40)은 p-타입 반도체 층(45), 능동 층(43) 및 n-타입 반도체 층(41)을 포함하며, 이들 층은 순차적으로 적층된다. p-타입 반도체 층(45), 능동 층(43) 및 n-타입 반도체 층(41)은 예컨대 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 아연 셀렌화물(ZnSe)과 같이, 청색 광을 방출할 수도 있는 반도체 소재를 포함할 수도 있으며, 반도체 소재는 이들로 제한되지는 않는다.
제3 p-타입 접촉 전극 층(45p)은 제3 에피택셜 스택(40)의 p-타입 반도체 층(45) 아래에 배치된다. 제3 p-타입 접촉 전극 층(45p)은 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40) 사이에, 상세하게는, 제3 접착 층(65)과 제3 에피택셜 스택(40) 사이에 배치된다.
제3 n-타입 접촉 전극(41n)이 제3 에피택셜 스택(40)의 n-타입 반도체 층 상에 배치될 수도 있다. 제3 에피택셜 스택(40)의 제3 n-타입 접촉 전극(41n)은 단층 구조나 다층 구조를 가질 수도 있으며 금속을 포함할 수도 있다. 예컨대, 제3 n-타입 접촉 전극(41n)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu나 이들의 합금과 같은 금속을 포함할 수도 있다. 그러나 본 발명의 개념은 이것으로 제한되지 않으며, 다른 전도성 소재가 사용될 수도 있다.
도 2는, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n-타입 반도체 층(21, 31 및 41) 각각과 p-타입 반도체 층(25, 35 및 45) 각각이 단층 구조를 갖는 것으로 도시하지만, 몇몇 예시적인 실시예에서, 이들 층은 다층 구조를 가질 수도 있으며 초격자 층을 포함할 수도 있다. 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 능동 층(23, 33 및 43)은 단일 양자 우물 구조나 다수 양자 우물 구조를 가질 수도 있다.
제2 p-타입 접촉 전극 층(35p)은 제2 에피택셜 스택(30)을 실질적으로 덮는 에어리어를 가질 수도 있다. 게다가, 제3 p-타입 접촉 전극 층(45p)은 제3 에피택셜 스택(40)을 실질적으로 덮는 에어리어를 가질 수도 있다. 이 경우, 제2 및 제3 p-타입 접촉 전극 층(35p 및 45p)은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광을 투과하도록 투명한 전도성 소재를 포함할 수도 있다. 예컨대, 제2 및 제3 p-타입 접촉 전극 층(35p 및 45p) 각각은, 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO) 및 인듐 주석 아연 산화물(ITZO)을 포함할 수도 있는 투명한 전도성 산화물(TCO)을 포함할 수도 있다. 투명한 전도성 혼합물이 예컨대 증발기(evaporator)나 스퍼터를 사용하여 화학 증기 증착(CVD)이나 물리 증기 증착(PVD)에 의해 증착될 수도 있다. 제2 및 제3 p-타입 접촉 전극 층(35p 및 45p)은, 미리 결정된 투광도를 가지면서 다음의 제조 공정에서 에칭 스토퍼로서 기능하도록, 예컨대 대략 2000 Å에서부터 대략 2 ㎛까지의 두께를 가질 수도 있다.
예시적인 실시예에서, 제1, 제2 및 제3 p-타입 접촉 전극 층(25p, 35p 및 45p)은 공통 라인에 연결될 수도 있다. 공통 라인은, 공통 전압이 인가될 라인이다. 게다가, 발광 신호 라인은 각각 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)에 연결될 수도 있다. 예시적인 실시예에서, 공통 전압(Sc)은 공통 라인을 통해 제1 p-타입 접촉 전극 층(25p), 제2 p-타입 접촉 전극 층(35p) 및 제3 p-타입 접촉 전극 층(45p)에 인가되며, 발광 신호는 발광 신호 라인을 통해 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)에 인가된다. 그에 따라, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 독립적으로 제어될 수도 있다. 발광 신호는, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 각각 대응하는 제1, 제2 및 제3 발광 신호(SR, SG 및 SB)를 포함한다. 예시적인 실시예에서, 제1, 제2 및 제3 발광 신호(SR, SG 및 SB)는 적색 광, 녹색 광 및 청색 광의 광 방출에 각각 대응하는 신호이다.
예시적인 실시예에서, 공통 전압은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p-타입 반도체 층(25, 35 및 45)에 인가되며, 발광 신호는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n-타입 반도체 층(21, 31 및 41)에 인가되며, 그러나 본 발명의 개념은 이것으로 제한되지 않는다. 예컨대, 몇몇 예시적인 실시예에서, 공통 전압은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n-타입 반도체 층(21, 31 및 41)에 인가될 수도 있으며, 발광 신호는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p-타입 반도체 층(25, 35 및 45)에 인가될 수도 있다.
제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 그에 인가되는 발광 신호에 응답하여 구동될 수도 있다. 더욱 구체적으로, 제1 에피택셜 스택(20)은 제1 발광 신호(SR)에 응답하여 구동되고, 제2 에피택셜 스택(30)은 제2 발광 신호(SG)에 응답하여 구동되며, 제3 에피택셜 스택(40)은 제3 발광 신호(SB)에 응답하여 구동된다. 이 경우에, 제1, 제2 및 제3 발광 신호(SR, SG 및 SB)는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 독립적으로 인가되며, 그에 따라, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 독립적으로 구동된다. 발광 적층 구조는, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터 위 방향으로 방출되는 제1, 제2 및 제3 유색 광의 조합에 의해 여러 가지 색을 갖는 광을 제공할 수도 있다.
예시적인 실시예에 따른 앞서 기재한 구조를 갖는 발광 적층 구조는, 서로 완전히 중첩하는 에피택셜 스택을 가진 구조와 비교하여 개선된 광 추출 효율을 가질 수도 있다. 특히, 다른 에피택셜 스택을 통과하지 않고 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터 위 방향으로 방출되는 광의 양은 증가할 수도 있어서, 광 추출 효율을 개선할 수도 있다.
게다가, 예시적인 실시예에 따른 발광 적층 구조는, 평면 상에 서로로부터 이격된 상이한 에어리어를 통해 상이한 유색 광을 제공하기보다는, 중첩하는 에피택셜 스택으로부터 방출되는 상이한 색의 광의 조합에 의해 여러 가지 색을 디스플레이할 수도 있으며, 그에 따라 예시적인 실시예에 따른 발광 요소는 감소한 크기를 가질 수도 있으며 집적도는 증가한다. 예컨대 적색, 녹색 및 청색 광과 같은 상이한 색의 광을 방출하는 종래의 발광 요소는 평면 상에서 서로로부터 이격되어 풀 컬러 디스플레이를 구현한다. 그에 따라, 종래의 발광 요소에 의해 점유되는 에어리어는 상대적으로 크며, 이는 이러한 발광 요소는 평면 상에서 서로로부터 이격되기 때문이다. 그러나 상이한 색의 광을 방출하는 예시적인 실시예에 따른 발광 요소는, 발광 적층 구조를 형성하도록 서로와 중첩되면서 동일한 에어리어에 배치되며, 그에 따라, 풀 컬러 디스플레이는 종래 기술의 에어리어보다 상당히 작은 에어리어를 통해 구현될 수도 있다. 그러므로 고-해상도 디스플레이 디바이스는 작은 에어리어에서 제조될 수도 있다.
또한, 종래의 발광 디바이스가 적층된 방식으로 제조될 때에도, 종래의 발광 디바이스는, 예컨대 발광 요소를 개별적으로 및 분리하여 형성하며 발광 요소를 배선을 사용하여 서로와 연결함으로써와 같이 각각의 발광 요소에서 접촉 부분을 개별적으로 형성함으로써 제조되어, 구조적 복잡성과 제조 복잡성을 증가시킬 수도 있다. 그러나 예시적인 실시예에 따른 발광 적층 구조는, 하나의 구조 상에 다수의 에피택셜 스택을 순차적으로 적층하고, 간략화된 공정을 통해 에피택셜 스택에 접촉 부분을 형성하며 라인 부분을 에피택셜 스택에 연결함으로써, 제조될 수도 있다. 게다가, 하나의 발광 적층 구조는 예시적인 실시예에 따라 장착되므로, 디스플레이 디바이스의 제조 방법은, 개별 컬러의 발광 요소를 분리하여 제조할 수도 있으며 발광 요소를 개별적으로 장착할 수도 있는 종래의 디스플레이 디바이스 제조 방법과 비교하여 상당히 간략화될 수도 있다.
예시적인 실시예에 따른 발광 적층 구조는 고 순도 유색 광 및 고효율을 제공하도록 여러 구성요소를 더 포함할 수도 있다. 예컨대, 발광 적층 구조는, 상대적으로 더 짧은 파장을 가진 광이 상대적으로 더 긴 파장을 갖는 광을 방출하는 에피택셜 스택을 향해 이동하는 것을 방지는 파장 통과 필터를 포함할 수도 있다.
이후, 앞서 기재한 것들과 상이한 특성부와 요소가 중복을 회피하기 위해 주로 기재될 것이다. 이처럼, 실질적으로 동일한 요소에 대한 상세한 설명은 중복을 회피하도록 생략될 것이다.
도 3은, 예시적인 실시예에 따른 발광 적층 구조의 횡단면이다.
도 3을 참조하면, 발광 적층 구조는, 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30) 사이에 배치되는 제1 파장 통과 필터(71)를 포함할 수도 있다.
제1 파장 통과 필터(71)는 미리 결정된 파장을 가진 광을 선택적으로 투과할 수도 있다. 제1 파장 통과 필터(71)는 제1 에피택셜 스택(20)으로부터 방출되는 제1 유색 광을 투과할 수도 있으며, 제1 유색 광에 대해서를 제외하고 광을 차단 또는 반사할 수도 있다. 그에 따라, 제1 에피택셜 스택(20)으로부터 방출되는 제1 유색 광은 위 방향으로 이동할 수도 있지만, 제2 및 제3 에피택셜 스택(30 및 40)으로부터 각각 방출되는 제2 및 제3 유색 광이 제1 에피택셜 스택(20)을 향해 이동하지 않을 수도 있으며, 제1 파장 통과 필터(71)에 의해 반사 또는 차단될 수도 있다.
제2 및 제3 유색 광은, 제1 유색 광보다 상대적으로 더 짧은 파장과 상대적으로 더 높은 에너지를 가질 수도 있다. 제2 및 제3 유색 광이 제1 에피택셜 스택(20) 내에 입사될 때, 2차 광 방출이 제1 에피택셜 스택(20)에서 유도될 수도 있다. 예시적인 실시예에 따라, 그러나 제2 및 제3 유색 강은 제1 파장 통과 필터(71)에 의해 제1 에피택셜 스택(20) 내에 입사되는 것이 방지될 수도 있다.
예시적인 실시예에서, 제2 파장 통과 필터(73)가 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40) 사이에 배치될 수도 있다. 제2 파장 통과 필터(73)는 제1 및 제2 에피택셜 스택(20 및 30)으로부터 각각 방출되는 제1 및 제2 유색 광을 투과할 수도 있으며, 제1 및 제2 유색 광에 대해서를 제외하고 광을 차단 또는 반사할 수도 있다. 그에 따라, 제1 및 제2 에피택셜 스택(20 및 30)으로부터 각각 방출되는 제1 및 제2 유색 광은 위 방향으로 이동할 수도 있지만, 제3 에피택셜 스택(40)으로부터 방출되는 제3 유색 광은 제1 및 제2 에피택셜 스택(20 및 30)을 향해 이동할 수도 있으며, 제2 파장 통과 필터(73)에 의해 반사 또는 차단될 수도 있다.
제3 유색 광은 제1 및 제2 유색 광보다 상대적으로 더 짧은 파장과 상대적으로 더 높은 에너지를 갖는다. 제3 유색 광이 제1 및 제2 에피택셜 스택(20 및 30) 내에 입사될 때, 2차 광 방출이 제1 및 제2 에피택셜 스택(20 및 30)에서 유도될 수도 있다. 예시적인 실시예에 따라, 그러나 제3 유색 광은 제2 파장 통과 필터(73)에 의해 제1 및 제2 에피택셜 스택(20 및 30) 내에 입사되는 것이 방지될 수도 있다.
제1 및 제2 파장 통과 필터(71 및 73)는 여러 가지 방식으로 형성될 수도 있다. 예컨대, 제1 및 제2 파장 통과 필터(71 및 73)는, 서로 상이한 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수도 있다. 예컨대, 실리콘 이산화물(SiO2) 및 티타늄 이산화물(TiO2)은 서로 상에 교대로 적층될 수도 있으며, 광의 파장은, 실리콘 이산화물(SiO2) 및 티타늄 이산화물(TiO2) 각각의 적층 층의 두께와 개수를 조정함으로써 결정될 수도 있다. 몇몇 예시적인 실시예에서, SiO2, TiO2, HfO2, Nb205, ZrO2 및 Ta2O5는 상이한 굴절률을 갖는 절연 층으로서 사용될 수도 있다.
예시적인 실시예에 따른 발광 적층 구조는 고효율 균일 광을 제공하도록 여러 구성요소를 더 포함할 수도 있다. 예컨대, 여러 가지 요철 부분이 발광 표면 상에 형성될 수도 있다. 몇몇 예시적인 실시예에서, 요철 부분은, 발광 표면일 수도 있는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 중 적어도 하나의 n-타입 반도체 층 상에 형성될 수도 있다.
요철 부분은 발광 효율을 개선할 수도 있다. 요철 부분은, 다각형 피라미드, 반구, 또는 요철 부분이 랜덤하게 배치되는, 거칠기를 가진 표면과 같은 여러 형상으로 제공될 수도 있다. 요철 부분은 여러 가지 에칭 공정을 통해 텍스처링될 수도 있거나 패턴화된 사파이어 기판을 사용하여 형성될 수도 있다.
제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터 방출되는 제1, 제2 및 제3 유색 광은 상이한 강도를 가질 수도 있으며, 세기 차이는 가시성의 차이를 야기할 수도 있다. 예시적인 실시예에서, 발광 효율은, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 발광 표면 상에 요철 부분을 선택적으로 형성함으로써 개선될 수도 있어서, 제1, 제2 및 제3 유색 광 사이의 가시성 차이를 감소시킬 수도 있다. 적색 및/또는 청색에 대응하는 유색 광이 녹색에 대응하는 유색 광보다 더 낮은 가시성을 가지므로, 가시성의 차이는 제1 에피택셜 스택(20) 및/또는 제3 에피택셜 스택(40)을 텍스처링함으로써 감소될 수도 있다. 특히, 적색 광은 상대적으로 더 작은 세기를 가지며, 이는, 적색 광이 발광 적층 구조의 최하부 부분으로부터 제공될 수도 있기 때문이다. 이 경우에, 요철 부분이 제1 에피택셜 스택(20) 상에 형성될 때 그 발광 효율을 개선한다.
앞서 기재한 구조를 갖는 발광 적층 구조는 여러 가지 색을 디스플레이할 수 있는 발광 요소에 대응할 수도 있으며, 픽셀로서 디스플레이 디바이스에서 이용될 수도 있다. 이후, 예시적인 실시예에 따른 발광 적층 구조를 포함하는 디스플레이 디바이스가 더 상세하게 기재될 것이다.
도 4는 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이며, 도 5는 도 4의 부분(P1)의 확대된 평면도이다.
도 4 및 도 5를 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(100)는, 문자, 비디오, 사진 및 2D 또는 3D 이미지와 같은 임의의 시각적 정보를 디스플레이할 수도 있다.
디스플레이 디바이스(100)는 직선 변을 가진 폐쇄된 다각형 형상, 만곡 변을 가진 원형 또는 타원 형상, 및 직선 변과 만곡 변을 가진 반원형 또는 반타원형 형상과 같은 여러 가지 형상을 가질 수도 있다. 예시한 예시적인 실시예에서, 디스플레이 디바이스(100)는 실질적으로 직사각형 형상을 가진 것으로 기재될 것이다.
디스플레이 디바이스(100)는 이미지를 디스플레이하는 다수의 픽셀(110)을 포함한다. 각각의 픽셀(110)은 이미지를 디스플레이하는 최소 단위일 수도 있다. 각각의 픽셀(110)은 예시적인 실시예에 따른 발광 적층 구조를 포함할 수도 있으며, 백색 광 및/또는 유색 광을 방출할 수도 있다.
예시적인 실시예에 따른 각각의 픽셀(110)은 적색 광을 방출하는 제1 픽셀(11OR), 녹색 광을 방출하는 제2 픽셀(110G) 및 청색 광을 방출하는 제3 픽셀(110B)을 포함한다. 제1, 제2 및 제3 픽셀(110R, 110G 및 110B)은 앞서 기재한 발광 적층 구조의 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 각각 대응할 수도 있다.
픽셀(110)은 매트릭스 형태로 배치된다. 본 명세서에서 사용된 바와 같이, 매트릭스 형태로 배치되는 픽셀(110)은, 행이나 열을 따라 정확히 일렬로 배치되는 픽셀(110)과 실질적으로 행이나 열을 따라 배치되는 픽셀(110)을 지칭할 수도 있지만, 픽셀(110)의 상세한 위치는 예컨대 지그재그 형태와 같이 변경될 수도 있다.
도 6은 예시적인 실시예에 따른 디스플레이 디바이스의 블록도이다.
도 6을 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(100)는 타이밍 제어기(350), 스캔 구동기(310), 데이터 구동기(330), 라인 부분 및 픽셀을 포함한다. 픽셀 각각은 라인 부분을 통해 스캔 구동기(310)와 데이터 구동기(330)에 개별적으로 연결된다.
타이밍 제어기(350)는, 디스플레이 디바이스(100)를 구동하는데 사용될 수도 있는 여러 가지 제어 신호 및 이미지 데이터를 외부원(예컨대, 이미지 데이터를 송신하는 외부 시스템)으로부터 수신한다. 타이밍 제어기(350)는 수신된 이미지 데이터를 재배치할 수도 있으며, 재배치된 이미지 데이터를 데이터 구동기(330)에 인가할 수도 있다. 게다가, 타이밍 제어기(350)는, 스캔 구동기(310)와 데이터 구동기(330)를 구동하는데 사용될 수도 있는 스캔 제어 신호와 데이터 제어 신호를 생성할 수도 있으며, 생성된 스캔 제어 신호와 데이터 제어 신호를 각각 스캔 구동기(310)와 데이터 구동기(330)에 인가할 수도 있다.
스캔 구동기(310)는 타이밍 제어기(350)로부터 스캔 제어 신호를 수신할 수도 있으며, 스캔 제어 신호에 응답하여 스캔 신호를 생성할 수도 있다.
데이터 구동기(330)는 타이밍 제어기(350)로부터 데이터 제어 신호와 이미지 데이터를 수신할 수도 있으며 데이터 제어 신호에 응답하여 데이터 신호를 생성할 수도 있다.
라인 부분은 다수의 신호 라인을 포함한다. 특히, 라인 부분은 스캔 구동기(310)를 픽셀에 연결하는 스캔 라인(130R, 130G 및 130B)(이후, 집합적으로 "130"으로 지칭됨)과, 데이터 구동기(330)를 픽셀에 연결하는 데이터 라인(120)을 포함한다. 스캔 라인(130)은 각각 픽셀에 연결될 수도 있으며, 픽셀에 각각 연결되는 스캔 라인은 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)에 도시된다.
게다가, 라인 부분은, 타이밍 제어기(350)와 스캔 구동기(310)를, 타이밍 제어기(350)와 데이터 구동기(330)를 또는 다른 구성요소를 서로 연결하여 신호를 송신하는 라인을 더 포함할 수도 있다.
스캔 라인(130)은 스캔 구동기(310)에 의해 생성되는 스캔 신호를 픽셀에 인가한다. 데이터 구동기(330)에 의해 생성되는 데이터 신호는 데이터 라인(120)에 인가된다.
픽셀은 스캔 라인(130)과 데이터 라인(120)에 연결된다. 픽셀은, 스캔 라인(130)으로부터의 스캔 신호가 이 픽셀에 인가될 때 데이터 라인(120)으로부터 제공되는 데이터 신호에 응답하여 광을 선택적으로 방출할 수도 있다. 예컨대, 각각의 픽셀은, 각 프레임 기간 동안 각각의 픽셀에 인가되는 데이터 신호에 대응하는 밝기를 갖는 광을 방출할 수도 있다. 검은색 밝기에 대응하는 데이터 신호가 인가되는 픽셀은 대응하는 프레임 기간 동안 광을 방출하지 않을 수도 있으며, 그에 따라 검은색을 디스플레이할 수도 있다.
예시적인 실시예에서, 픽셀은 수동 또는 능동 매트릭스 방식으로 구동될 수도 있다. 디스플레이 디바이스가 능동 매트릭스 방식으로 구동될 때, 디스플레이 디바이스(100)는, 스캔 신호와 데이터 신호 외에, 제1 및 제2 픽셀 전원이 더 공급될 수도 있다.
도 7은 예시적인 실시예에 따른 수동 매트릭스 타입 디스플레이 디바이스용 하나의 픽셀의 회로도이다. 픽셀은 예컨대 적색 픽셀, 녹색 픽셀 및 청색 픽셀과 같은 픽셀 중 하나일 수도 있으며, 픽셀은 제1 픽셀(110R)을 참조하여 기재될 것이다. 제2 및 제3 픽셀은 제1 픽셀과 동일한 방식으로 실질적으로 구동될 수도 있으며, 따라서, 제2 및 제3 픽셀의 회로도의 상세한 설명이 중복도를 회피하도록 생략될 것이다.
도 7을 참조하면, 제1 픽셀(110R)은 제1 스캔 라인(130R)과 데이터 라인(120) 사이에 연결되는 발광 요소(150)를 포함한다. 발광 요소(150)는 제1 에피택셜 스택(20)에 대응할 수도 있다. 임계 전압 이상인 전압이 p-타입 반도체 층과 n-타입 반도체 층 사이에 인가될 때, 제1 에피택셜 스택(20)이, 그에 인가되는 전압의 레벨에 대응하는 밝기를 갖는 광을 방출한다. 이처럼, 제1 픽셀(110R)의 광 방출은, 제1 스캔 라인(130R)에 인가되는 스캔 신호의 전압 및/또는 데이터 라인(120)에 인가되는 데이터 신호의 전압을 제어함으로써 제어될 수도 있다.
도 8은, 예시적인 실시예에 따른 능동 매트릭스 타입 디스플레이 디바이스용 하나의 픽셀의 회로도이다.
디스플레이 디바이스가 능동 매트릭스 타입 디스플레이 디바이스일 때, 제1 픽셀(110R)은, 스캔 신호와 데이터 신호 외에 제1 및 제2 픽셀 전원(ELVDD 및 ELVSS)이 더 공급될 수도 있다.
도 8을 참조하면, 제1 픽셀(110R)은 하나 이상의 발광 요소(150)와 이 발광 요소(150)에 연결되는 트랜지스터 부분을 포함한다.
발광 요소(150)는 제1 에피택셜 스택(20)에 대응할 수도 있고, 발광 요소(150)의 p-타입 반도체 층은 트랜지스터 부분을 통해 제1 픽셀 전원(ELVDD)에 연결될 수도 있으며, 발광 요소(150)의 n-타입 반도체 층은 제2 픽셀 전원(ELVSS)에 연결될 수도 있다. 제1 픽셀 전원(ELVDD)과 제2 픽셀 전원(ELVSS)은 서로 상이한 전위를 가질 수도 있다. 예컨대, 제2 픽셀 전원(ELVSS)은 제1 픽셀 전원(ELVDD)의 전위보다 발광 요소의 임계 전압만큼 더 낮은 전위를 가질 수도 있다. 발광 요소 각각은, 트랜지스터 부분에 의해 제어되는 구동 전류에 대응하는 밝기를 갖는 광을 방출할 수도 있다.
예시적인 실시예에 따른 트랜지스터 부분은 제1 및 제2 트랜지스터(M1 및 M2)와 저장 커패시터(Cst)를 포함한다. 그러나 트랜지스터 부분의 구성은 다양하게 변경될 수도 있다.
제1 트랜지스터(M1)(스위칭 트랜지스터)는 데이터 라인(120)에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 제1 스캔 라인(130R)에 연결되는 게이트 전극을 포함한다. 제1 트랜지스터(M1)를 턴 온하기에 충분한 전압을 갖는 스캔 신호가 제1 스캔 라인(130R)을 통해 제공될 때, 제1 트랜지스터(M1)는 턴 온되어 데이터 라인(120)과 제1 노드(N1)를 전기적으로 연결한다. 이 경우에, 대응하는 프레임의 데이터 신호는 데이터 라인(120)에 인가되며, 그에 따라 데이터 신호는 제1 노드(N1)에 인가된다. 저장 커패시터(Cst)는 제1 노드(N1)에 인가되는 데이터 신호로 충전된다.
제2 트랜지스터(M2)(구동 트랜지스터)는 제1 픽셀 전원(ELVDD)에 연결되는 소스 전극, 발광 요소(150)의 n-타입 반도체 층에 연결되는 드레인 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함한다. 제2 트랜지스터(M2)는, 제1 노드(N1)의 전압에 응답하여 발광 요소(150)에 공급되는 구동 전류의 양을 제어한다.
저장 커패시터(Cst)의 하나의 전극이 제1 픽셀 전원(ELVDD)에 연결되며, 저장 커패시터(Cst)의 다른 하나의 전극이 제1 노드(N1)에 연결된다. 저장 커패시터(Cst)는 제1 노드(N1)에 인가되는 데이터 신호에 대응하는 전압으로 충전되어 그 다음 프레임의 데이터 신호가 제공될 때까지 충전된 전압을 유지한다.
예시한 예시적인 실시예에서, 트랜지스터 부분은 도 8에 도시한 바와 같이 2개의 트랜지스터를 포함하는 것으로 기재된다. 그러나 본 발명의 개념은 트랜지스터 부분에 포함된 특정한 개수의 트랜지스터로 제한되지 않으며, 트랜지스터 부분의 구성은 여러 방식으로 변화할 수도 있다. 예컨대, 트랜지스터 부분은 더 많은 트랜지스터와 더 많은 커패시터를 포함할 수도 있다. 게다가, 제1 및 제2 트랜지스터, 저장 커패시터 및 라인의 구성은 종래 기술에서 잘 알려져 있으며, 그에 따라 그 상세한 설명은 생략할 것이다. 몇몇 예시적인 실시예에서, 제1 및 제2 트랜지스터, 저장 커패시터 및 라인의 구성은 여러 방식으로 변화할 수도 있다. 이후, 픽셀은 수동 매트릭스-타입 픽셀을 참조하여 기재될 것이다.
도 9는 예시적인 실시예에 따른 픽셀의 평면도이며, 도 10은 도 9의 라인(I-I')을 따라 취한 횡단면도이다.
도 9 및 도 10을 참조하면, 예시적인 실시예에 따른 픽셀은 위아래로 적층되는 다수의 에피택셜 스택을 포함하며, 에피택셜 스택은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 포함한다.
제1 에피택셜 스택(20)은 에피택셜 스택 중 가장 큰 에어리어를 가질 수도 있다. 제2 에피택셜 스택(30)은 제1 에피택셜 스택(20)의 에어리어보다 작은 에어리어를 가지며, 제1 에피택셜 스택(20)의 일부분 상에 배치된다. 제3 에피택셜 스택(40)은 제2 에피택셜 스택(30)의 에어리어보다 작은 에어리어를 가지며, 제2 에피택셜 스택(30)의 일부분 상에 배치된다. 예시된 예시적인 실시예에서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 상부 표면이 순차적으로 노출되도록 배치된다.
접촉 부분은, 라인 부분을 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 연결하도록 픽셀에 배치된다. 몇몇 예시적인 실시예에서, 픽셀의 적층된 구조는, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 어떤 극성 타입의 반도체 층에 공통 전압이 인가되는지에 따라 변화할 수도 있다. 이후, 공통 전압은 예로서 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 p-타입 반도체 층에 인가되는 것으로 기재될 것이다.
발광 신호를 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 각각 인가하는 제1, 제2 및 제3 발광 신호 라인과, 공통 전압을 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 각각에 인가하는 공통 라인은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 연결된다. 제1, 제2 및 제3 발광 신호 라인은 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)에 각각 대응할 수도 있고, 공통 라인은 데이터 라인(120)에 대응할 수도 있으며, 그에 따라 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 데이터 라인(120)은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)에 연결된다.
예시적인 실시예에 따른 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)은 제1 방향으로, 예컨대 도 9의 수평 방향으로 연장할 수도 있다. 데이터 라인(120)은 제2 방향으로, 예컨대 도 9의 수직 방향으로 연장할 수도 있으며, 이 수직 방향은 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 교차한다. 그러나 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 데이터 라인(120)이 연장하는 방향은 이것으로 제한되지 않으며, 픽셀의 배치에 따라 여러 가지 방식으로 변화할 수도 있다.
데이터 라인(120)과 제1 p-타입 접촉 전극 층(25p)은 제1 방향과 교차하는 제2 방향으로 신장되며 공통 전압을 제1 에피택셜 스택(20)의 p-타입 반도체 층에 실질적으로 동시에 인가하므로, 데이터 라인(120)과 제1 p-타입 접촉 전극 층(25p)은 실질적으로 동일한 구성요소일 수도 있다. 이처럼, 이후, 제1 p-타입 접촉 전극 층(25p)은 데이터 라인(120)으로서 지칭될 것이거나, 그 역의 관계도 가능할 것이다.
오믹 전극(25p')이, 제1 p-타입 접촉 전극 층(25p)과 제1 에피택셜 스택(20) 사이에 오믹 접촉을 위해, 제1 p-타입 접촉 전극 층(25p)이 배치되는 발광 에어리어에 배치된다. 오믹 전극(25p')은 여러 가지 형상을 가질 수도 있으며 다수 개가 제공될 수도 있다. 예시된 예시적인 실시예에서, 오믹 전극(25p')은, 제1 에피택셜 스택(20)의 하부 표면이 노출되게 되는 에어리어에 배치되며, 그러나 본 발명의 개념은 이것으로 제한되지 않으며, 오믹 전극(25p')은 다른 위치에 배치될 수도 있다. 오믹 접촉을 위한 오믹 전극(25p')은 여러 가지 소재를 포함할 수도 있다. 예시적인 실시예에서, p-타입 오믹 전극(25p')에 대응하는 오믹 전극(25p')은 Au-Zn 합금 또는 Au-Be 합금을 포함할 수도 있다. 이 경우에, 오믹 전극(25p')용 소재는 Ag, Al 및 Au의 반사도보다 낮은 반사도를 가지므로, 예컨대 Ag 또는 Au를 포함할 수도 있는 추가 반사 전극이 더 배치될 수도 있다. 이 경우에, Ti, Ni, Cr 또는 Ta를 포함하는 층이 인접한 구성요소에 접착하기 위한 접착 층으로서 배치될 수도 있다. 예컨대, 접착 층은, Ag 또는 Au를 포함하는 반사 전극의 상부 표면 및 하부 표면 상에 얇게 증착될 수도 있다.
제1 n-타입 접촉 전극(21n)은 제1 에피택셜 스택(20) 상에 배치된다. 제1 스캔 라인(130R)은 제1 n-타입 접촉 전극(21n)에 연결된다. 제2 n-타입 접촉 전극(31n)은 제2 에피택셜 스택(30) 상에 배치된다. 제2 스캔 라인(130G)은 제2 n-타입 접촉 전극(31n)에 연결된다. 제3 n-타입 접촉 전극(41n)은 제3 에피택셜 스택(40) 상에 배치된다. 제3 스캔 라인(130B)은 제3 n-타입 접촉 전극(41n)에 연결된다.
제2 에피택셜 스택(30)의 하나의 측의 일부분이 제거된다. 제2 p-타입 접촉 전극(35pc)이, 제2 에피택셜 스택(30)의 일부분이 제거되게 되는 일부분 상에 배치된다. 제2 p-타입 접촉 전극(35pc)은 제1 브릿지 전극(BRG)에 연결되며, 제1 브릿지 전극(BRG)은 제1 접촉 구멍(CH1)을 통해 데이터 라인(120)에 연결된다. 제3 p-타입 접촉 전극(45pc)은 제2 브릿지 전극(BRB)에 연결되며, 제2 브릿지 전극(BRB)은 제2 접촉 구멍(CH2)을 통해 데이터 라인(120)에 연결된다. 그에 따라, 공통 전압이 데이터 라인(120)을 통해 제2 및 제3 p-타입 접촉 전극(35pc 및 45pc)에 인가된다.
예시적인 실시예에서, 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)은, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B) 각각에 용이하게 연결되는 상대적으로 넓은 에어리어를 가진 패드 부분과, 이 패드 부분으로부터 하나의 방향으로 연장하는 연장 부분을 포함할 수도 있다. 패드 부분은 예컨대 실질적으로 원형 형상과 같은 여러 가지 형상을 가질 수도 있다. 연장 부분은, 균일한 전류를 제1 에피택셜 스택(20)의 n-타입 반도체 층에 제공하는 것을 보조할 수도 있으며, 패드 부분으로부터 하나의 방향으로 연장할 수도 있다. 연장 부분은 예컨대 실질적으로 신장된 형상과 같은 여러 가지 형상을 가질 수도 있다.
접착 층, p-타입 접촉 전극 층 및 파장 통과 필터가 기판(10)과, 제1 에피택셜 스택(20), 제2 에피택셜 스택(30) 및 제3 에피택셜 스택(40) 각각 사이에 배치된다. 이후, 예시적인 실시예에 따른 픽셀이 적층 순서에 따라 기재될 것이다.
제1 에피택셜 스택(20)이 기판(10) 상에 배치되며, 제1 접착 층(61)이 그 사이에 개삽된다. 제1 에피택셜 스택(20)은 p-타입 반도체 층, 능동 층 및 n-타입 반도체 층을 포함하며, 이들 층은 하부 부분으로부터 위 방향으로 순차적으로 적층된다.
제1 절연 층(81)은 하부 표면, 예컨대 제1 에피택셜 스택(20)의, 기판(10)에 면하는 표면 상에 배치된다. 제1 절연 층(81)은 적어도 하나의 접촉 구멍을 갖는다. 오믹 전극(25p')은 접촉 구멍에 배치되어, 제1 에피택셜 스택(20)의 p-타입 반도체 층과 접촉한다. 오믹 전극(25p')은 여러 가지 소재를 포함할 수도 있다.
오믹 전극(25p')은 제1 p-타입 접촉 전극 층(25p)(예컨대 데이터 라인(120))과 접촉한다. 제1 p-타입 접촉 전극 층(25p)은 제1 절연 층(81)과 제1 접촉 층(61) 사이에 배치된다.
제1 p-타입 접촉 전극 층(25p)은 제1 에피택셜 스택(20)과, 더욱 구체적으로는, 제1 에피택셜 스택(20)의 발광 에어리어와 중첩할 수도 있으며, 평면도로 볼 때 제1 에피택셜 스택(20)의 발광 에어리어의 상당 부분 또는 모두를 덮을 수도 있다. 제1 p-타입 접촉 전극 층(25p)은, 제1 에피택셜 스택(20)에서 생성되는 광을 반사하는 반사성 소재를 포함할 수도 있다. 게다가, 제1 절연 층(81)은 제1 에피택셜 스택(20)에서 광의 반사를 개선하는 반사도를 가질 수도 있다. 예컨대, 제1 절연 층(81)은 전방향 반사기(ODR) 구조를 가질 수도 있다.
더욱 구체적으로, 제1 p-타입 접촉 전극 층(25p)은 제1 에피택셜 스택(20)으로부터 방출되는 광에 대하여 높은 반사도를 갖는 금속을 포함할 수도 있다. 예컨대, 제1 에피택셜 스택(20)이 적색 광을 방출할 때, 제1 p-타입 접촉 전극 층(25p)은, 적색 광에 대하여 높은 반사도를 갖는, Au, Al 또는 Ag와 같은 금속을 포함할 수도 있다. 특히, Au는, 제2 및 제3 에피택셜 스택(30 및 40)으로부터 방출될 수도 있는 녹색 광과 청색 광에 대하여 낮은 반사도를 가지므로, 제2 및 제3 에피택셜 스택(30 및 40)에 의해 방출되는 광으로부터의 색 혼합이 방지될 수도 있다.
제1 n-타입 접촉 전극(21n)은 제1 에피택셜 스택(20)의 상부 표면 상에 배치된다. 제1 n-타입 접촉 전극(21n)은 전도성 소재를 포함할 수도 있다. 예시적인 실시예에서, 제1 n-타입 접촉 전극(21n)은 여러 가지 금속과, 예컨대 Au-Te 합금이나 Au-Ge 합금과 같은 여러 가지 금속의 합금을 포함할 수도 있다.
제2 접착 층(63)이 제1 에피택셜 스택(20) 상에 배치되며, 제1 파장 통과 필터(71), 제2 p-타입 접촉 전극 층(35p) 및 제2 에피택셜 스택(30)이 순차적으로 제2 접착 층(63) 상에 배치된다.
제1 파장 통과 필터(71)는 제1 에피택셜 스택(20)의 발광 에어리어의 일부분을 덮으며, 제1 에피택셜 스택(20)의 상부 표면의 일부분 상에 배치되어, 제2 에피택셜 스택(30)이 배치되는 에어리어와 중첩된다.
제2 에피택셜 스택(30)은 p-타입 반도체 층, 능동 층 및 n-타입 반도체 층을 포함하며, 이들 층은 위 방향으로 순차적으로 적층된다.
제2 에피택셜 스택(30)은 부분적으로 제거되며, 그에 따라 제2 p-타입 접촉 전극 층(35p)의 일부분이 노출된다. 제2 p-타입 접촉 전극(35pc)은 제2 p-타입 접촉 전극 층(35p)의 노출된 일부분 상에 배치된다. 제2 n-타입 접촉 전극(31n)은 제2 에피택셜 스택(30) 상에 배치된다.
제3 접착 층(65)은 제2 에피택셜 스택(30) 상에 배치되며, 제2 파장 통과 필터(73), 제3 p-타입 접촉 전극 층(45p) 및 제3 에피택셜 스택(40)은 제3 접착 층(65) 상에 순차적으로 배치된다.
제2 파장 통과 필터(73)는 제2 에피택셜 스택(30)의 발광 에어리어의 일부분을 덮으며, 제2 에피택셜 스택(30)의 상부 표면의 일부분 상에 배치되어, 제3 에피택셜 스택(40)이 배치되는 에어리어와 중첩된다.
제3 에피택셜 스택(40)은 p-타입 반도체 층, 능동 층 및 n-타입 반도체 층을 포함하며, 이들 층은 위 방향으로 순차적으로 적층된다.
제3 에피택셜 스택(40)은 부분적으로 제거되며, 그에 따라 제3 p-타입 접촉 전극 층(45p)의 일부분이 노출된다. 제3 p-타입 접촉 전극(45pc)은 제3 p-타입 접촉 전극 층(45p)의 노출된 일부분 상에 배치된다. 제3 n-타입 접촉 전극(41n)은 제3 에피택셜 스택(40) 상에 배치된다.
제2 및 제3 절연 층(83 및 85)은 제3 에피택셜 스택(40) 위에서 기판(10) 상에 순차적으로 배치된다. 제2 및 제3 절연 층(83 및 85)은 여러 가지 유기/무기 소재를 포함할 수도 있으며, 이들로 제한되지 않는다. 예컨대, 제2 및/또는 제3 절연 층(83 및 85)은 실리콘 질화물이나 실리콘 산화물을 포함하는 무기 절연 소재나, 폴리이미드를 포함하는 유기 절연 소재를 포함할 수도 있다.
제1 절연 층(81) 및/또는 제2 절연 층(83)은 접촉 구멍이 제공되어, 제1 p-타입 접촉 전극 층(25p), 제2 및 제3 p-타입 접촉 전극(35pc 및 45pc), 및 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)의 상부 표면을 노출한다. 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)은 각각 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)에 연결된다. 제1 및 제2 브릿지 전극(BRG 및 BRB)은 접촉 구멍을 통해 제1 p-타입 접촉 전극 층(25p)과 제2 및 제3 p-타입 접촉 전극(35pc 및 45pc)에 연결된다. 예시적인 실시예에서, 제2 스캔 라인(130G), 제1 브릿지 전극(BRG) 및 제2 브릿지 전극(BRB)은 제1 절연 층(81) 상에 배치될 수도 있으며, 제1 및 제3 스캔 라인(130R 및 13OB)은 제2 절연 층(83) 상에 배치될 수도 있다.
몇몇 예시적인 실시예에서, 요철 부분이 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 상부 표면 상에 선택적으로 배치될 수도 있다. 요철 부분은 발광 에어리어에 대응하는 에어리어에서만 또는 각 반도체 층의 전체 상부 표면 상에 배치될 수도 있다.
게다가, 몇몇 예시적인 실시예에서, 비-투광 층이, 픽셀의 측표면에 대응하는 제2 및/또는 제3 절연 층(83 및 85)의 측표면 상에 또한 배치될 수도 있다. 비-투광 층은 차광 층으로서 기능할 수도 있어서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터의 광이 픽셀의 측표면을 통해 출사되는 것을 방지할 수도 있으며, 광을 흡수 또는 반사하는 소재를 포함할 수도 있다.
비-투광 층은 단층 또는 다층 소재를 가질 수도 있다. 예컨대, 비-투광 층은 Al, Ti, Cr, Ni, Au, Ag, Sn, W 및 Cu인 금속이나 이들의 합금을 포함하는 여러 가지 소재를 포함할 수도 있다.
몇몇 예시적인 실시예에서, 비-투광 층은, 별도 층으로서 이러한 금속이나 금속 합금을 사용하여 제2 및/또는 제3 절연 층(83 및 85)의 측표면 상에 배치될 수도 있다.
몇몇 예시적인 실시예에서, 비-투광 층은, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나를 이 측부분을 향해 연장함으로써 제공될 수도 있다. 이 경우에, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나로부터 연장하는 비-투광 층은 다른 전도성 구성요소로부터 절연될 수도 있다.
몇몇 예시적인 실시예에서, 비-투광 층은 동일한 공정으로 형성될 수도 있고, 동일한 소재를 포함하며, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나와 동일한 층 상에 배치될 수도 있거나, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 제1 및 제2 브릿지 전극(BRG 및 BRB)와 별도로 제공될 수도 있다.
다른 예시적인 실시예에 따라, 비-투광 층이 별도로 제공되지 않을 때, 제2 및 제3 절연 층(83 및 85)은 비-투광 층으로서 기능할 수도 있다. 이 경우에, 제2 및 제3 절연 층(83 및 85)은 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 상부 부분(예컨대, 전면 방향) 상에 배치되지 않을 수도 있어서, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)으로부터 방출된 광은 전면 방향으로 이동할 수도 있다.
예시적인 실시예에 따른 비-투광 층은, 비-투광 층이 광을 흡수하거나 반사하여 광의 투과를 차단하는 한, 특별히 제한되지는 않는다. 예컨대, 비-투광 층은 분포된 브래그 반사기(DBR: Distributed Bragg Reflector) 유전체 미러나, 절연 층 상에 형성되는 금속 반사 층이나, 검은색 유기 고분자 층일 수도 있다. 금속 반사 층이 비-투광 층으로서 사용될 때, 금속 반사 층은, 금속 반사 층이 다른 픽셀의 구성요소로부터 전기적으로 절연되도록 부동 상태에 있을 수도 있다.
이런 방식으로, 비-투광 층이 픽셀의 측표면 상에 배치될 때, 광은 이 측표면을 통해 출사되는 것이 방지될 수도 있어서, 하나의 픽셀은 그에 인접한 픽셀에 영향을 미치지 않을 수도 있으며, 인접한 픽셀 사이의 광의 혼합이 방지될 수도 있다.
예시적인 실시예에 따른 픽셀은 기판(10) 상에서 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 순차적으로 적층함으로써 제조될 수도 있으며, 이점은 이후에 기재할 것이다.
도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31 및 도 33은, 그 위에 제1, 제2 및 제3 에피택셜 스택이 순차적으로 적응되는 기판의 평면도이다. 도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32 및 도 34는, 각각 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31 및 도 33의 라인(I-I')을 따라 취한 횡단면도이다.
도 11 및 도 12를 참조하면, 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)은 기판(10) 상에 순차적으로 형성된다.
특히, 제1 에피택셜 스택(20)과 오믹 전극(25p')은 제1 임시 기판 상에 형성된다. 제1 임시 기판은 예컨대 갈륨 비화물(GaAs)과 같은 반도체 기판일 수도 있으며, 그 위에는 제1 에피택셜 스택(20)이 성장할 수도 있다. 제1 에피택셜 스택(20)은 제1 임시 기판 상에 n-타입 반도체 층, 능동 층 및 p-타입 반도체 층을 형성함으로써 제조된다. 접촉 구멍을 포함하는 제1 절연 층(81)은 제1 임시 기판 상에 형성되며, 오믹 전극(25p')은 제1 절연 층(81)의 접촉 구멍에 형성된다.
오믹 전극(25p')은, 예컨대 제1 임시 기판 상에 제1 절연 층(81)을 형성하고, 포토레지스트를 코팅하고, 포토레지스트를 패턴화하고, 패턴화된 포토레지스트 상에 오믹 전극(25p')용 소재를 증착하며, 포토레지스트 패턴을 리프트-오프(lift-off)함으로써 형성될 수도 있다. 몇몇 예시적인 실시예에서, 오믹 전극(25p')은, 제1 절연 층(81)을 형성하고, 포토리소그라피 공정을 사용하여 제1 절연 층(81)을 패턴화하고, 오믹 전극(25p')용 소재를 사용하여 오믹 전극(25p')용 층을 형성하며, 포토리소그라피 공정을 사용하여 오믹 전극(25p')용 층을 패턴화함으로써 형성될 수도 있다.
예컨대, 데이터 라인(120)과 같은 제1 p-타입 접촉 전극 층(25p)이 제1 임시 기판 상에 형성되며, 이 제1 임시 기판 상에, 오믹 전극(25p')이 형성된다. 제1 p-타입 접촉 전극 층(25p)은 반사성 소재를 포함할 수도 있다. 제1 p-타입 접촉 전극 층(25p)은, 제1 임시 기판 상에 금속 소재를 증착하며 포토리소그라피 공정을 사용하여 증착된 금속 소재를 패턴화함으로써 형성될 수도 있다.
제1 임시 기판 상에 형성되는 제1 에피택셜 스택(20)은 기판(10)에 거꾸로 부착되며, 제1 접착 층(61)이 그 사이에 개삽된다.
제1 에피택셜 스택(20)이 기판(10)에 부착된 후 제1 임시 기판은 제거된다. 제1 임시 기판은, 습식 에칭 공정, 건식 에칭 공정, 물리적 제거 공정 또는 레이저 리프트-오프 공정과 같은 여러 가지 방법에 의해 제거될 수도 있다.
제1 임시 기판이 제거된 후, 제1 n-타입 접촉 전극(21n)이 제1 에피택셜 스택(20) 상에 형성된다. 제1 n-타입 접촉 전극(21n)은, 전도성 소재를 형성하며 포토리소그라피 공정 등을 사용하여 전도성 소재를 패턴화함으로써 형성될 수도 있다.
몇몇 예시적인 실시예에서, 제1 임시 기판이 제거된 후, 요철 부분이 제1 에피택셜 스택(20)의 상부 표면(n-타입 반도체 층) 상에 형성될 수도 있다. 요철 부분은 여러 가지 에칭 공정을 통해 텍스처링될 수도 있다. 예컨대, 요철 부분은, 마이크로포토그라피를 사용한 건식 에칭 공정, 결정성을 사용한 습식 에칭 공정, 샌드블래스트와 같은 물리적 방법을 사용한 텍스처링 공정, 이온 빔 에칭 공정, 또는 차단 공중합체의 에칭 속도 차이를 사용한 텍스처링 공정과 같은 여러 가지 공정을 통해 형성될 수도 있다.
제2 에피택셜 스택(30), 제2 p-타입 접촉 전극 층(35p) 및 제1 파장 통과 필터(71)는 제2 임시 기판 상에 형성된다.
제2 임시 기판은 사파이어 기판일 수도 있다. 제2 에피택셜 스택(30)은, 제2 임시 기판 상에 n-타입 반도체 층, 능동 층 및 p-타입 반도체 층을 형성함으로써 제조될 수도 있다.
제2 임시 기판 상에 형성되는 제2 에피택셜 스택(30)은 제1 에피택셜 스택(20)에 거꾸로 부착되며, 제2 접착 층(63)이 그 사이에 개삽된다. 제2 에피택셜 스택(30)이 제1 에피택셜 스택(20)에 부착된 후 제2 임시 기판은 제거된다. 제2 임시 기판은, 습식 에칭 공정, 건식 에칭 공정, 물리적 제거 공정 또는 레이저 리프트-오프 공정과 같은 여러 가지 방법에 의해 제거될 수도 있다. 몇몇 예시적인 실시예에서, 제2 임시 기판이 제거된 후, 요철 부분이 제2 에피택셜 스택(30)의 상부 표면(n-타입 반도체 층) 상에 형성될 수도 있다. 요철 부분은 여러 가지 에칭 공정을 통해 텍스처링될 수도 있거나, 제2 임시 기판으로서 패턴화된 사파이어 기판을 사용하여 형성될 수도 있다.
제3 에피택셜 스택(40), 제3 p-타입 접촉 전극 층(45p) 및 제2 파장 통과 필터(73)는 제3 임시 기판 상에 형성된다.
제3 임시 기판은 사파이어 기판일 수도 있다. 제3 에피택셜 스택(40)은 제3 임시 기판 상에 n-타입 반도체 층, 능동 층 및 p-타입 반도체 층을 형성함으로써 제조될 수도 있다.
제3 임시 기판 상에 형성되는 제3 에피택셜 스택(40)은 거꾸로 제2 에피택셜 스택(30)에 부착되며, 제3 접착 층(65)이 그 사이에 개삽된다. 제3 에피택셜 스택(40)이 제2 에피택셜 스택(30)에 부착된 후 제3 임시 기판은 제거된다. 제3 임시 기판은 습식 에칭 공정, 건식 에칭 공정, 물리적 제거 공정 또는 레이저 리프트-오프 공정과 같은 여러 가지 방법에 의해 제거될 수도 있다. 몇몇 예시적인 실시예에서, 제3 임시 기판이 제거된 후, 요철 부분이 제3 에피택셜 스택(40)의 상부 표면(n-타입 반도체 층) 상에 형성될 수도 있다. 요철 부분은 여러 가지 에칭 공정을 통해 텍스처링될 수도 있거나 제2 임시 기판으로서 패턴화된 사파이어 기판을 사용하여 형성될 수도 있다.
제3 n-타입 접촉 전극(41n)은 제3 에피택셜 스택(40)의 상부 표면 상에 형성된다. 제3 n-타입 접촉 전극(41n)은 제3 에피택셜 스택(40)의 상부 표면 상에 전도성 소재 층을 형성하며 예컨대 포토리소그라피 공정을 사용하여 전도성 소재 층을 패턴화함으로써 형성될 수도 있다.
도 13 및 도 14를 참조하면, 제3 에피택셜 스택(40)이 패턴화된다. 제3 에피택셜 스택(40)의 일부분이 픽셀의 미리 결정된 에어리어로부터 제거되어, 제3 에피택셜 스택(40)은 이후에 형성될 제1 및 제2 에피택셜 스택(20 및 30)보다 작은 에어리어를 갖는다. 게다가, 제3 에피택셜 스택(40)은 또한, 제3 p-타입 접촉 전극(45pc)이 형성될 에어리어로부터 제거된다. 제3 에피택셜 스택(40)은 포토리소그라피 공정을 사용하여 습식 에칭 공정이나 건식 에칭 공정과 같은 여러 가지 방법에 의해 제거될 수도 있으며, 이 경우에, 제3 p-타입 접촉 전극 층(45p)은 에칭 스토퍼로서 동작한다.
도 15 및 도 16을 참조하면, 제3 p-타입 접촉 전극(45pc)은, 제3 에피택셜 스택(40)을 제거함으로써 노출되는 제3 p-타입 접촉 전극 층(45p)의 일부분 상에 형성된다. 제3 p-타입 접촉 전극(45pc)은, 기판(10)의 상부 표면 상에 전도성 소재 층 - 이 층 위에 제3 p-타입 접촉 전극 층(45p)이 형성됨 - 을 형성하며 포토리소그라피 공정을 사용하여 전도성 소재 층을 패턴화함으로써 형성될 수도 있다.
도 17 및 도 18을 참조하면, 제3 p-타입 접촉 전극 층(45p), 제2 파장 통과 필터(73) 및 제3 접착 층(65)의 부분들이 제3 에피택셜 스택(40)이 형성되는 곳을 제외한 에어리어로부터 제거된다. 그에 따라, 제2 에피택셜 스택(30)의 상부 표면이 노출된다.
제3 p-타입 접촉 전극 층(45p), 제2 파장 통과 필터(73) 및 제3 접착 층(65)은, 포토리소그라피 공정을 사용하여, 습식 에칭 공정이나 건식 에칭 공정과 같은 여러 가지 방법에 의해 제거될 수도 있다.
도 19 및 도 20을 참조하면, 제2 n-타입 접촉 전극(31n)은 제2 에피택셜 스택(30)의 노출된 상부 표면 상에 형성된다. 제2 n-타입 접촉 전극(31n)은 제2 에피택셜 스택(30)의 상부 표면 상에 전도성 소재 층을 형성하며 예컨대 포토리소그라피 공정을 사용하여 전도성 소재 층을 패턴화함으로써 형성될 수도 있다.
도 21 및 도 22를 참조하면, 제2 에피택셜 스택(30)이 패턴화된다. 제2 에피택셜 스택(30)의 일부분이 픽셀의 미리 결정된 에어리어에 대해서를 제외하고 제거되어, 제2 에피택셜 스택(30)은 이후에 형성될 제1 에피택셜 스택(20)보다 작은 에어리어를 갖는다. 게다가, 제2 에피택셜 스택(30)은 또한, 제2 p-타입 접촉 전극(35pc)이 형성될 에어리어로부터 제거된다. 제2 에피택셜 스택(30)은 포토리소그라피 공정을 사용하여 습식 에칭 공정이나 건식 에칭 공정과 같은 여러 가지 방법에 의해 제거될 수도 있으며, 이 경우에, 제2 p-타입 접촉 전극 층(35p)은 에칭 스토퍼로서 동작한다.
도 23 및 도 24를 참조하면, 제2 p-타입 접촉 전극(35pc)은 제2 p-타입 접촉 전극 층(35p) 상에 형성되며, 이 층으로부터, 제2 에피택셜 스택(30)의 일부분이 제거된다. 제2 p-타입 접촉 전극(35pc)은, 기판(10)의 상부 표면 상에 전도성 소재 층 - 이 층 위에 제2 p-타입 접촉 전극 층(35p)이 형성됨 - 을 형성하며 예컨대 포토리소그라피 공정을 사용하여 전도성 소재 층을 패턴화함으로써 형성될 수도 있다.
제3 n-타입 접촉 전극(41n), 제3 p-타입 접촉 전극(45pc), 제2 n-타입 접촉 전극(31n) 및 제2 p-타입 접촉 전극(35pc)은 앞서 기재한 바와 같이 별도의 마스크 공정을 통해 각각 형성될 수도 있지만, 본 발명의 개념은 이것으로 제한되지 않는다. 더욱 구체적으로, 제3 에피택셜 스택(40)이 패턴화되기 전 제3 n-타입 접촉 전극(41n)이 형성되고, 제3 에피택셜 스택(40)이 패턴화된 후 제3 p-타입 접촉 전극(45pc)이 형성되고, 제2 에피택셜 스택(30)이 패턴화되기 전 제2 n-타입 접촉 전극(31n)이 형성되며, 제2 에피택셜 스택(30)이 패턴화된 후 제2 p-타입 접촉 전극(35pc)이 형성되지만, 접촉 전극을 형성하기 위한 방법은 여러 가지로 변경될 수도 있다.
예컨대, 몇몇 예시적인 실시예에서, 제3 n-타입 접촉 전극(41n), 제3 p-타입 접촉 전극(45pc), 제2 n-타입 접촉 전극(31n) 및 제2 p-타입 접촉 전극(35pc)은, 제3 에피택셜 스택(40)과 제2 에피택셜 스택(30)이 순차적으로 패턴화된 후 단일 마스크 공정을 통해 실질적으로 동시에 형성될 수도 있다. 제3 n-타입 접촉 전극(41n)과 제2 n-타입 접촉 전극(31n)이 제3 p-타입 접촉 전극(45pc)과 제2 p-타입 접촉 전극(35pc)과 상이한 소재로 형성될 때, 2개의 타입의 접촉 전극이 서로 상이한 마스크를 사용하여 형성될 수도 있다. 특히, 제3 에피택셜 스택(40)과 제2 에피택셜 스택(30)이 순차적으로 패턴화된 후, 제3 n-타입 접촉 전극(41n)과 제2 n-타입 접촉 전극(31n)은 단일 마스크 공정을 통해 실질적으로 동시에 형성될 수도 있으며, 제3 p-타입 접촉 전극(45pc)과 제2 p-타입 접촉 전극(35pc)은 다른 단일 마스크 공정을 통해 실질적으로 동시에 형성될 수도 있다.
도 25 및 도 26을 참조하면, 제2 p-타입 접촉 전극 층(35p), 제1 파장 통과 필(71) 및 제2 접착 층(63)의 일부분들은 제2 에피택셜 스택(30)이 배치되는 에어리어를 제외한 에어리어로부터 제거된다. 그에 따라, 제1 에피택셜 스택(20)의 상부 표면이 노출된다. 제2 p-타입 접촉 전극 층(35p), 제1 파장 통과 필터(71) 및 제2 접착 층(63)은, 포토리소그라피 공정을 사용하여 습식 에칭 공정이나 건식 에칭 공정과 같은 여러 가지 방법에 의해 제거될 수도 있다. 에칭 공정을 통해, 제1 에피택셜 스택(20)의 상부 표면 상에 배치되는 제1 n-타입 접촉 전극(21n)이 노출된다.
도 27 및 도 28을 참조하면, 제1 에피택셜 스택(20)이 패턴화된다. 제1 에피택셜 스택(20)이 에피택셜 스택 중에서 가장 큰 에어리어를 갖는다. 제1 에피택셜 스택(20)은 포토리소그라피 공정을 사용하여 습식 에칭 공정이나 건식 에칭 공정과 같은 여러 가지 방법에 의해 제거될 수도 있다.
이 경우에, 제1 절연 층(81)은 실질적으로 동시에 또는 추가로 제거될 수도 있으며, 제1 p-타입 접촉 전극(25p)의 상부 표면, 예컨대 데이터 라인이 노출된다.
도 29 및 도 30을 참조하면, 접촉 구멍을 가진 제2 절연 층(83)은 패턴화된 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40) 상에 형성된다.
접촉 구멍은 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)과 제1 내지 제3 p-타입 접촉 전극(25pc, 35pc 및 45pc)에 대응하는 위치에 형성되어 제1, 제2 및 제3 n-타입 접촉 전극(21n, 31n 및 41n)과 제1 내지 제3 p-타입 접촉 전극(25pc, 35pc 및 45pc)의 일부분을 노출한다. 접촉 구멍을 가진 제2 절연 층(83)은 예컨대 포토리소그라피 공정에 의해 형성될 수도 있다.
도 31 및 도 32를 참조하면, 제2 스캔 라인(130G), 제1 브릿지 전극(BRG) 및 제2 브릿지 전극(BRB)은 제2 절연 층(83) 상에 형성된다. 제2 스캔 라인(130G)은, 제2 n-타입 접촉 전극(31n)에 대응하여 규정되는 접촉 구멍을 통해 제2 n-타입 접촉 전극(31n)에 연결된다. 제1 브릿지 전극(BRG)의 일 단부는 제2 p-타입 접촉 전극(35pc)에 대응하여 규정되는 접촉 구멍을 통해 제2 p-타입 접촉 전극(35pc)에 연결되며, 제1 브릿지 전극(BRG)의 타 단부는 제1 p-타입 접촉 전극 층(25p) 위에 규정되는 제1 접촉 구멍(CH1)을 통해 제1 p-타입 접촉 전극 층(25p)(예컨대, 데이터 라인(120))에 연결된다. 제2 브릿지 전극(BRB)의 일 단부는 제3 p-타입 접촉 전극(45pc)에 대응하여 규정되는 접촉 구멍을 통해 제3 p-타입 접촉 전극(45pc)에 연결되며, 제2 브릿지 전극(BRB)의 타 단부는 제1 p-타입 접촉 전극 층(25p) 위에 규정되는 제2 접촉 구멍(CH2)을 통해 제1 p-타입 접촉 전극 층(25p)(예컨대, 데이터 라인(120))에 연결된다.
도 33 및 도 34를 참조하면, 접촉 구멍을 가진 제3 절연 층(85)은 제2 절연 층(83) 상에 형성된다.
접촉 구멍은 제1 및 제3 n-타입 접촉 전극(21n 및 41n)에 대응하는 위치에 형성되어 제1 및 제3 n-타입 접촉 전극(21n 및 41n)의 일부분을 노출한다. 접촉 구멍을 가진 제3 절연 층(85)은 예컨대 포토리소그라피 공정에 의해 형성될 수도 있다.
제1 및 제3 스캔 라인(130R 및 130B)은 제3 절연 층(85) 상에 형성된다. 제1 스캔 라인(130R)은, 제1 n-타입 접촉 전극(21n)에 대응하여 규정되는 접촉 구멍을 통해 제1 n-타입 접촉 전극(21n)에 연결된다. 제3 스캔 라인(130B)은, 제3 n-타입 접촉 전극(41n)에 대응하여 규정되는 접촉 구멍을 통해 제3 n-타입 접촉 전극(41n)에 연결된다.
몇몇 예시적인 실시예에서, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 제1 및 제2 브릿지 전극(BRG 및 BRB)을 형성하는 순서는 여러 가지로 변경될 수도 있다. 더욱 구체적으로, 제2 스캔 라인(130G)과 제1 및 제2 브릿지 전극(BRG 및 BRB)은 동일한 공정을 통해 형성되고 있는 것으로서 기재되며, 그 후 제1 및 제3 스캔 라인(130R 및 130B)이 형성되지만, 몇몇 예시적인 실시예에서, 제3 스캔 라인(130B)은 제1 및 제2 스캔 라인(130R 및 130G)이 동일한 공정을 통해 형성된 후 형성될 수도 있다. 다른 예로서, 제2 스캔 라인(130G)은, 제1 및 제3 스캔 라인(130R 및 130B)이 동일한 공정을 통해 형성된 후 형성될 수도 있다. 게다가, 제1 및/또는 제2 브릿지 전극(BRG 및 BRB)은 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)을 형성하는 동작 중 임의의 동작과 함께 형성될 수도 있다.
또한, 에피택셜 스택(20, 30 및 40) 각각의 접촉 부분은 상이한 위치 상에 형성될 수도 있으며, 제1, 제2 및 제3 스캔 라인(130R, 130G 및 130B)과 제1 및 제2 브릿지 전극(BRG 및 BRB)의 위치는 바뀔 수도 있다.
몇몇 예시적인 실시예에서, 비-투광 층이, 픽셀의 측 표면에 대응하는 에어리어에서 제2 절연 층(83)이나 제3 절연 층(85) 상에 또한 배치될 수도 있다. 비-투광 층은 분포된 브래그 반사기(DBR) 유전체 미러나, 절연 층 상에 형성되는 금속 반사 층이나, 유기 고분자 층에 의해 형성될 수도 있다. 금속 반사 층이 비-투광 층으로서 사용될 때, 금속 반사 층은, 다른 픽셀의 구성요소로부터 전기적으로 절연되도록 부동 상태에 있을 수도 있다. 비-투광 층은, 서로 상이한 굴절률을 갖는 2개 이상의 절연 층을 증착함으로써 형성될 수도 있다. 예컨대, 비-투광 층은, 상대적으로 낮은 굴절률을 갖는 소재와 상대적으로 높은 굴절률을 가진 소재를 순차적으로 적층하거나, 서로 상이한 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수도 있다. 서로 상이한 굴절률을 갖는 소재는 예컨대 SiO2 및 SiNx을 포함할 수도 있다.
앞서 기재한 바와 같이, 예시적인 실시예에 따른 디스플레이 디바이스에서, 에피택셜 스택은 순차적으로 적층될 수도 있으며, 그 후 라인 부분과의 접촉이 에피택셜 스택에 실질적으로 동시에 형성될 수도 있다.
예시적인 실시예에서, 제1 스캔 라인과 제3 스캔 라인은 동일한 공정을 통해 형성될 수도 있거나, 제2 스캔 라인과 제3 스캔 라인이 동일한 공정을 통해 형성될 수도 있거나, 제1, 제2 및 제3 스캔 라인은 각각 상이한 공정을 통해 형성될 수도 있다.
도 35는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이며, 도 36은, 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 개략적인 횡단면도이다.
도 35를 참조하면, 디스플레이 장치(2000)는, 지지 기판(251)과, 지지 기판(251) 상에 배치되는 다수의 픽셀(200)을 포함한다. 픽셀(200) 각각은 제1 내지 제3 서브픽셀(R, G, B)을 포함한다.
도 36을 참조하면, 지지 기판(251)은 LED 스택(223, 233, 243)을 지지한다. 지지 기판(251)은 그 표면이나 그 내부에 회로를 포함할 수도 있지만, 이것으로 제한되지는 않는다. 지지 기판(251)은 예컨대 Si 기판이나 Ge 기판을 포함할 수도 있다.
제1 서브픽셀(R)은 제1 LED 스택(223)을 포함하고, 제2 서브픽셀(G)은 제2 LED 스택(233)을 포함하며, 제3 서브픽셀(B)은 제3 LED 스택(243)을 포함한다. 제1 서브픽셀(R)이 제1 LED 스택(223)을 통해 광을 방출하고, 제2 서브픽셀(G)이 제2 LED 스택(233)을 통해 광을 방출하며, 제3 서브픽셀(B)이 제3 LED 스택(243)을 통해 광을 방출한다. 제1 내지 제3 LED 스택(223, 233, 243)은 독립적으로 구동될 수 있다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)은 서로와 중첩되도록 수직 방향으로 위아래로 적층된다. 특히, 제2 LED 스택(233)은 제1 LED 스택(223) 상에서 일부 영역에 배치된다. 도면들에서 도시되는 바와 같이, 제2 LED 스택(233)은 제1 LED 스택(223) 상에 일 측을 향해 배치될 수도 있다. 게다가, 제3 LED 스택(243)은 제2 LED 스택(233) 상에 일부 영역에 배치될 수도 있다. 도면들에서 도시된 바와 같이, 제3 LED 스택(243)은 제2 LED 스택(233) 상에 일 측을 향해 배치될 수도 있다. 제2 및 제3 LED 스택(233 및 243)이 도면들에서 우측을 향해 배치되는(바이어스되는) 것으로 도시되지만, 본 발명의 개념은 이것으로 제한되지 않으며, 제2 및 제3 LED 스택(233 및 243) 중 적어도 하나는 좌측을 향해 배치될 수도 있다.
제1 LED 스택(223)으로부터 생성되는 광(R)은 제2 LED 스택(233)에 의해 덮이지 않은 제1 LED 스택(223)의 영역을 통해 방출될 수도 있으며, 제2 LED 스택(233)으로부터 생성되는 광(G)은 제3 LED 스택(243)에 의해 덮이지 않은 제2 LED 스택(233)의 영역을 통해 방출될 수도 있다. 더욱 구체적으로, 제1 LED 스택(223)으로부터 생성되는 광은 제2 LED 스택(233)과 제3 LED 스택(243)을 통과하지 않고 외부로 방출될 수도 있으며, 제2 LED 스택(233)으로부터 생성되는 광은 제3 LED 스택(243)을 통과하지 않고 외부로 방출될 수도 있다.
게다가, 광(R)이 방출될 때 거치는 제1 LED 스택(223)의 영역의 에어리어와, 광(G)이 방출될 때 거치는 제2 LED 스택(233)의 영역의 에어리어와, 제3 LED 스택의 영역은 서로와 상이할 수도 있으며, LED 스택(223, 233, 243) 각각으로부터 방출되는 광의 밝기 세기는 발광 에어리어의 조정을 통해 조정될 수도 있다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243) 각각은 그 사이에 개삽되는 n-타입 반도체 층, p-타입 반도체 층 및 능동 층을 포함한다. 능동 층은 다수 양자 우물 층 구조를 가질 수도 있다. 제1 내지 제3 LED 스택(223, 233, 243)은 상이한 능동 층을 포함할 수도 있어서 상이한 파장을 갖는 광을 방출할 수도 있다. 예컨대, 제1 LED 스택(223)은 적색 광을 방출하는 무기 발광 다이오드일 수도 있고, 제2 LED 스택(233)은 녹색 광을 방출하는 무기 발광 다이오드일 수도 있으며, 제3 LED 스택(243)은 청색 광을 방출하는 무기 발광 다이오드일 수도 있다. 이 경우에, 제1 LED 스택(223)은 GaInP-계 우물 층을 포함할 수도 있고, 제2 LED 스택(233)과 제3 LED 스택(243)은 GaInN-계 우물 층을 포함할 수도 있다. 그러나 본 발명은 이들로 제한되지 않는다. 픽셀이, 종래기술에서 알려진 바와 같이 대략 10,000 ㎛2 미만이거나, 다른 예시적인 실시예에서 대략 4,000 ㎛2나 2,5000 ㎛2 미만인 표면적을 갖는 마이크로 LED를 포함할 때, 마이크로 LED의 작은 폼 팩터로 인해 동작에 악영향을 미치지 않고도, 제1 LED 스택(223)은 적색, 녹색 및 청색 광 중 임의의 하나를 방출할 수도 있으며, 제2 및 제3 LED 스택(233 및 243)은 적색, 녹색 및 청색 광 중 상이한 하나를 방출할 수도 있다. 도 37은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 37을 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 수동 매트릭스 방식으로 구동될 수도 있다. 도 35 및 도 36을 참조하여 기재된 바와 같이, 하나의 픽셀은 제1 내지 제3 서브픽셀(R, G, B)을 포함한다. 제1 서브픽셀(R)의 제1 LED 스택(223)은 제1 파장을 갖는 광을 방출하고, 제2 서브픽셀(G)의 제2 LED 스택(233)은 제2 파장을 갖는 광을 방출하며, 제3 서브픽셀(B)의 제3 LED 스택(243)은 제3 파장을 갖는 광을 방출한다. 제1 내지 제3 서브픽셀(R, G, B)의 애노드는 공통 라인, 예컨대 데이터 라인(Vdata)(225)에 연결될 수도 있으며, 그 캐소드는 상이한 라인, 예컨대 스캔 라인(Vscan)(271, 273, 275)에 연결될 수도 있다.
예컨대, 제1 픽셀에서, 제1 내지 제3 서브픽셀(R, G, B)의 애노드는 데이터 라인(Vdata1)에 연결될 수도 있으며, 그 캐소드는 각각 스캔 라인(Vscan1-1, Vscan1-2, Vscan1-3)에 연결될 수도 있다. 그에 따라, 동일한 픽셀에서 서브픽셀(R, G, B)은 개별적으로 구동될 수도 있다.
게다가, LED 스택(223, 233, 243) 각각은 펄스 폭 변조에 의해 또는 전류의 크기를 바꿈으로써 구동될 수도 있어서, 각 서브픽셀의 밝기의 조절을 가능케 할 수도 있다. 대안적으로, 밝기는, 제1 내지 제3 LED 스택(223, 233, 243)의 표면적과 광이 방출될 때 거치는 제1 내지 제3 LED 스택(223, 233, 243)의 영역의 에어리어의 조정을 통해 조정될 수도 있다. 예컨대, 낮은 가시성을 갖는 광을 방출하는 LED 스택, 예컨대 제1 LED 스택(223)은 제2 LED 스택(233) 또는 제3 LED 스택(243)보다 더 큰 에어리어를 가져 동일한 전류 밀도 하에서 더 높은 밝기 세기를 갖는 광을 방출하도록 형성될 수도 있다. 게다가, 제2 LED 스택(233)의 에어리어는 제3 LED 스택(243)보다 크므로, 제2 LED 스택(233)은 동일한 전류 밀도 하에서 제3 LED 스택(243)보다 더 높은 밝기 세기를 갖는 광을 방출할 수 있다. 이런 식으로, 제1 내지 제3 LED 스택(223, 233, 243)으로부터 방출되는 광의 밝기 세기는 제2 LED 스택(233) 및 제3 LED 스택(243)의 에어리어를 조정함으로써 그 가시성에 따라 조정될 수도 있다.
도 38은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 39는 도 38에 도시한 디스플레이 장치의 하나의 픽셀의 확대된 평면도이며, 도 40a, 도 40b, 도 40c 및 도 40d는 각각 도 39의 라인(A-A, B-B, C-C 및 D-D)을 따라 취한 개략적인 횡단면도이다.
도 38, 도 39, 도 40a, 도 40b, 도 40c 및 도 40d를 참조하면, 예시적인 실시예에 따른 디스플레이 장치(2000A)는 지지 기판(251), 다수의 픽셀(200A), 제1 내지 제3 서브픽셀(R, G, B), 제1 LED 스택(223), 제2 LED 스택(233), 제3 LED 스택(243), 반사성 전극(제1-2 오믹 전극)(225), 제1-1 오믹 전극(229), 제2-1 오믹 전극(239), 제2-2 오믹 전극(235), 제3-1 오믹 전극(249), 제3-2 오믹 전극(245), 전극 패드(236, 246), 제1 본딩 층(253), 제2 본딩 층(237), 제3 본딩 층(247), 제1 투명 절연 층(261), 제1 반사 층(263), 제2 투명 절연 층(265), 제2 반사 층(267), 하부 절연 층(268), 상부 절연 층(269), 상호연결 라인(271, 273, 275) 및 연결 부분(271a, 273a, 275a, 277a, 277b)을 포함할 수도 있다.
서브픽셀(R, G, B) 각각은 반사성 전극(225)과 상호연결 라인(271, 273, 275)에 연결된다. 도 37에 도시된 바와 같이, 반사성 전극(225)은 데이터 라인(Vdata)으로서 사용될 수도 있으며, 상호연결 라인(271, 273, 275)은 스캔 라인(Vscan)으로서 사용될 수도 있다.
도 38에 도시된 바와 같이, 픽셀은 매트릭스로 배치될 수도 있으며, 여기서 각 픽셀에서 서브픽셀(R, G, B)의 애노드는 공통적으로 반사성 전극(225)에 연결되며, 그 캐소드는 서로와 분리되는 상호연결 라인(271, 273, 275)에 연결된다. 연결 부분(271a, 273a, 275a)은 상호연결 라인(271, 273, 275)을 서브픽셀(R, G, B)에 연결할 수도 있다.
지지 기판(251)은 LED 스택(223, 233, 243)을 지지한다. 지지 기판(251)은 그 표면에 또는 그 내부에 회로를 포함할 수도 있지만, 이것으로 제한되지 않는다. 지지 기판(251)은 예컨대 유리 기판, 사파이어 기판, Si 기판 또는 Ge 기판을 포함할 수도 있다.
제1 LED 스택(223)은 제1 도전형 반도체 층(223a)과 제2 도전형 반도체 층(223b)을 포함하고, 제2 LED 스택(233)은 제1 도전형 반도체 층(233a)과 제2 도전형 반도체 층(233b)을 포함하며, 제3 LED 스택(243)은 제1 도전형 반도체 층(243a)과 제2 도전형 반도체 층(243b)을 포함한다. 게다가, 능동 층이 각각 제1 도전형 반도체 층(223a, 233a, 243a)과 제2 도전형 반도체 층(223b, 233b, 243b) 사이에 개삽될 수도 있다.
예시적인 실시예에서, 제1 도전형 반도체 층(223a, 233a, 243a) 각각은 n-타입 반도체 층일 수도 있으며, 제2 도전형 반도체 층(223b, 233b, 243b) 각각은 p-타입 반도체 층일 수도 있다. 거친 표면이, 표면 텍스처링에 의해 제1 도전형 반도체 층(223a, 233a, 243a) 중 적어도 하나의 표면 상에 형성될 수도 있다. 몇몇 예시적인 실시예에서, LED 스택 각각에서의 반도체 타입은 여러 가지로 변경될 수도 있다.
제1 LED 스택(223)은 지지 기판(251) 근처에 배치된다. 제2 LED 스택(233)은 제1 LED 스택(223) 위에 배치되며, 제3 LED 스택(243)은 제2 LED 스택(233) 위에 배치된다. 게다가, 제2 LED 스택(233)은 제1 LED 스택(223) 상의 몇몇 영역에서 배치되어, 제1 LED 스택(223)은 제2 LED 스택(233)과 부분적으로 중첩한다. 게다가, 제3 LED 스택(243)은 제2 LED 스택(233) 상의 몇몇 영역에서 배치되어, 제2 LED 스택(233)은 제3 LED 스택(243)과 부분적으로 중첩한다. 그에 따라, 제1 LED 스택(223)으로부터 생성되는 광은 제2 및 제3 LED 스택(233, 243)을 통과하지 않고 외부로 방출될 수도 있다. 게다가, 제2 LED 스택(233)으로부터 생성되는 광은 제3 LED 스택(243)을 통과하지 않고 외부로 방출될 수도 있다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)을 형성하는 소재의 상세는 도 36을 참조하여 기재한 것들과 실질적으로 동일하며, 그에 따라 그 상세한 설명은 중복을 회피하도록 생략될 것이다.
반사성 전극(225)은 제1 LED 스택(223)의 하부 표면, 특히 그 제2 도전형 반도체 층(223b)과 오믹 접촉을 형성한다. 반사성 전극(225)은 제1 LED 스택(223)으로부터 방출되는 반사하는 반사 층을 포함한다. 도면들에 도시한 바와 같이, 반사성 전극(225)은 제1 LED 스택의 전체 하부 표면을 실질적으로 덮을 수도 있다. 더 나아가, 반사성 전극(225)은 다수의 픽셀(200a)에 공통적으로 연결될 수도 있으며, 데이터 라인(Vdata)으로서 사용될 수도 있다.
반사성 전극(225)은, 예컨대 제1 LED 스택(223)의 제2 도전형 반도체 층(223b)과 오믹 접촉을 형성하는 소재 층으로 형성될 수도 있으며, 제1 LED 스택(223)으로부터 생성되는 광, 예컨대 적색 광을 반사할 수도 있는 반사 층을 포함할 수도 있다.
반사성 전극(225)은 오믹 반사 층을 포함할 수도 있으며, 예컨대 Au-Zn 합금 또는 Au-Be 합금으로 형성될 수도 있다. 이들 합금은 적색 범위의 광에 대하여 높은 반사도를 가지며, 제2 도전형 반도체 층(223b)과 오믹 접촉을 형성한다.
제1-1 오믹 전극(229)은 제1 서브픽셀(R)의 제1 도전형 반도체 층(223b)과 오믹 접촉을 형성한다. 제1-1 오믹 전극(229)은 패드 영역과 연장된 부분을 포함할 수도 있으며, 연결 부분(275a)은, 도 40b에 도시된 바와 같이, 제1-오믹 전극(229)의 패드 영역에 연결될 수도 있다. 제1-1 오믹 전극(229)은, 제2 LED 스택(233)이 배치되는 영역으로부터 이격될 수도 있다.
제2-1 오믹 전극(239)은 제2 LED 스택(233)의 제1 도전형 반도체 층(233a)과 오믹 접촉을 형성한다. 제2-1 오믹 전극(239)은 또한 패드 영역과 연장된 부분을 포함할 수도 있으며, 연결 부분(273a)은, 도 40c에 도시된 바와 같이, 제2-1 오믹 전극(239)의 패드 영역에 연결될 수도 있다. 제2-1 오믹 전극(239)은, 제3 LED 스택(243)이 배치되는 영역으로부터 이격될 수도 있다.
제2-2 오믹 전극(235)은 제2 LED 스택(233)의 제2 도전형 반도체 층(233b)과 오믹 접촉을 형성한다. 제2-2 오믹 전극(235)은 제2 LED 스택(233)으로부터 생성되는 광을 반사하는 반사 층을 포함할 수도 있다. 예컨대, 제2-2 오믹 전극(235)은 금속 반사 층을 포함할 수도 있다.
전극 패드(236)는 제2-2 오믹 전극(235) 상에 형성될 수도 있다. 전극 패드(236)는 제2-2 오믹 전극(235)의 일부분 상에 제한적으로 배치되며, 연결 부분(277b)은 전극 패드(236)에 연결될 수도 있다.
제3-1 오믹 전극(249)은 제3 LED 스택(243)의 제1 도전형 반도체 층(243a)과 오믹 접촉을 형성한다. 제3-1 오믹 전극(249)은 또한 패드 영역과 연장된 부분을 포함할 수도 있으며, 연결 부분(271a)은, 도 40d에 도시된 바와 같이, 제3-1 오믹 전극(249)의 패드 영역에 연결될 수도 있다.
제3-2 오믹 전극(245)은 제3 LED 스택(243)의 제2 도전형 반도체 층(243b)과 오믹 접촉을 형성한다. 제3-2 오믹 전극(245)은 제2 LED 스택(243)으로부터 생성되는 광을 반사하는 반사 층을 포함할 수도 있다. 예컨대, 제3-2 오믹 전극(245)은 금속 층을 포함할 수도 있다.
전극 패드(246)는 제3-2 오믹 전극(245) 상에 형성될 수도 있다. 전극 패드(246)는 제3-2 오믹 전극(245)의 일부분 상에 제한적으로 배치되며, 연결 부분(277a)은 전극 패드(246)에 연결될 수도 있다.
반사성 전극(225), 제2-2 오믹 전극(235) 및 제3-2 오믹 전극(245)은 각각의 LED 스택의 p-타입 반도체 층과 오믹 접촉을 통해 전류가 확산하는 것을 보조할 수도 있다. 제1-1 오믹 전극(229), 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)은 각각의 LED 스택의 n-타입 반도체 층과 오믹 접촉을 통해 전류가 확산하는 것을 보조할 수도 있다.
제1 본딩 층(253)은 제1 LED 스택(223)을 지지 기판(251)에 결합한다. 도면들에 도시된 바와 같이, 반사성 전극(225)은 제1 본딩 층(253)과 인접할 수도 있다. 제1 본딩 층(253)은 투광성 또는 불투명 층일 수도 있다. 제1 본딩 층(253)은 유기 또는 무기 소재로 형성될 수도 있다. 유기 소재의 예는 SU8, 폴리(메틸 메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(BCB) 또는 기타로 형성될 수도 있으며, 무기 소재의 예는 Al2O3, SiO2, SiNx 또는 기타를 포함할 수도 있다. 유기 소재 층은 고 진공 및 고 압력 조건 하에서 본딩될 수도 있으며, 무기 소재 층은, 예컨대 화학 기계적 연마를 통해 플라스마를 사용하여 표면 에너지를 변화시킨 후 고 진공 하에서 본딩될 수도 있어서, 무기 소재 층의 표면을 평평하게 할 수도 있다. 특히, 광을 흡수할 수 있는 검은 에폭시 수지로 형성되는 본딩 층은 제1 본딩 층(253)으로서 사용될 수도 있어서, 디스플레이 장치의 콘트래스트를 개선할 수도 있다. 제1 본딩 층(253)은 예컨대 스핀-온-글라스로 형성될 수도 있다.
제1 반사 층(263)은 제1 LED 스택(223)과 제2 LED 스택(233) 사이에 개삽된다. 제1 반사 층(263)은, 제1 LED 스택(223)으로부터 생성되어 제2 LED 스택(233)을 향해 이동하는 광을 다시 제1 LED 스택(223)으로 반사한다. 제1 LED 스택(223)으로 다시 반사된 광은 제2 LED 스택(233)에 의해 덮이지 않은 영역을 통해 외부로 방출될 수도 있다. 이런 식으로, 제1 반사 층(263)은 제1 LED 스택(223)으로부터 생성되는 광이 제2 LED 스택(233)에 입사하여 제2 LED 스택(233)에 의해 흡수되는 것을 방지하여, 제1 LED 스택(223)의 광 추출 효율을 개선한다. 제1 반사 층(263)은 제1 LED 스택(223)으로부터 생성되는 광에 대하여 높은 반사도를 갖는 금속 층을 포함하며, 예컨대 Au 층, Al 층 또는 Ag 층을 포함할 수도 있다.
제2 반사 층(267)은 제2 LED 스택(233)과 제3 LED 스택(243) 사이에 개삽된다. 제2 반사 층(267)은, 제2 LED 스택(233)으로부터 생성되어 제3 LED 스택(243)을 향해 이동하는 광을 다시 제2 LED 스택(233)으로 반사한다. 제2 LED 스택(233)으로 다시 반사된 광은 제3 LED 스택(243)에 의해 덮이지 않은 영역을 통해 외부로 방출될 수도 있다. 이런 식으로, 제2 반사 층(267)은 제2 LED 스택(233)으로부터 생성되는 광이 제3 LED 스택(243)에 입사하여 제3 LED 스택(243)에 의해 흡수되는 것을 방지하여, 제2 LED 스택(233)의 광 추출 효율을 개선한다. 제2 반사 층(267)은 제2 LED 스택(233)으로부터 생성되는 광에 대하여 높은 반사도를 갖는 금속 층을 포함하며, 예컨대 Au 층, Al 층 또는 Ag 층을 포함할 수도 있다.
제1 투명 절연 층(261)은 제1 반사 층(263)과 제1 LED 스택(223) 사이에 개삽된다. 제1 투명 절연 층(261)은 제1 LED 스택(223)으로부터 제1 반사 층(263)을 절연한다. 게다가, 제1 투명 절연 층(261)은 SiO2와 같은 유전체 층을 포함할 수도 있으며, 이러한 유전체 층은 제1 LED 스택(223)보다 낮은 굴절률을 갖는다. 따라서, 높은 굴절률을 갖는 제1 LED 스택(223), 낮은 굴절률을 갖는 제1 투명 절연 층(261) 및 제1 반사 층(263)은 위아래로 순차적으로 적층되어, 전방향 반사기(ODR)를 형성한다.
제2 투명 절연 층(265)은 제2 반사 층(267)과 제2 LED 스택(233) 사이에 개삽된다. 제2 투명 절연 층(265)은 제2 LED 스택(233)으로부터 제2 반사 층(267)을 절연한다. 게다가, 제2 투명 절연 층(265)은 SiO2와 같은 유전체 층을 포함할 수도 있으며, 이러한 유전체 층은 제2 LED 스택(233)보다 낮은 굴절률을 갖는다. 따라서, 높은 굴절률을 갖는 제2 LED 스택(233), 낮은 굴절률을 갖는 제2 투명 절연 층(265) 및 제2 반사 층(267)은 위아래로 순차적으로 적층되어, 전방향 반사기(ODR)를 형성한다.
제2 본딩 층(237)은 제1 LED 스택(223)을 제2 LED 스택(233)에 결합한다. 제2 본딩 층(237)은 제1 반사 층(263)과 제2-2 오믹 전극(235) 사이에 개삽될 수도 있어서, 제1 반사 층(263)을 제2-2 오믹 전극(235)에 본딩할 수도 있다. 제2 본딩 층(237)은 AuSn과 같은 금속 본딩 층을 포함할 수도 있으며, 이것으로 제한되지 않는다. 대안적으로, 제2 본딩 층(237)은 제1 본딩 층(253)과 실질적으로 동일한 본딩 소재로 형성될 수도 있다.
제3 본딩 층(247)은 제2 LED 스택(233)을 제3 LED 스택(243)에 결합한다. 제3 본딩 층(247)은 제2 반사 층(267)과 제3-2 오믹 전극(245) 사이에 개삽될 수도 있어서, 제2 반사 층(267)을 제3-2 오믹 전극(245)에 본딩할 수도 있다. 제3 본딩 층(247)은 AuSn과 같은 금속 본딩 층을 또한 포함할 수도 있으며, 이것으로 제한되지 않는다. 대안적으로, 제3 본딩 층(247)은 제1 본딩 층(253)과 실질적으로 동일한 본딩 소재로 형성될 수도 있다.
하부 절연 층(268)은 제1 내지 제3 LED 스택(223, 233, 243)을 덮을 수도 있다. 하부 절연 층(268)은 제1 LED 스택(223) 주위에 노출되는 반사성 전극(225)을 덮는다. 특히, 하부 절연 층(268)은 전기 연결 통로를 제공하는 개구를 가질 수도 있다.
상부 절연 층(269)은 하부 절연 층(268)을 덮는다. 상부 절연 층(269)은 전기 연결 통로를 제공하는 개구를 가질 수도 있다.
하부 절연 층(268)과 상부 절연 층(269)은 임의의 절연 소재, 예컨대 실리콘 산화물이나 실리콘 질화물로 형성될 수도 있으며, 이들로 제한되지는 않는다.
도 38 및 도 39에 도시된 바와 같이, 상호연결 라인(271, 273, 275)은 반사성 전극(225)에 직교하도록 배치될 수도 있다. 상호연결 라인(271, 275)은 상부 절연 층(269) 상에 배치되며, 각각 연결 부분(271a, 275a)을 통해 제3-1 오믹 전극(249)과 제1-1 오믹 전극(229)에 연결될 수도 있다. 예시적인 실시예에서, 상부 절연 층(269)과 하부 절연 층(268)은, 제3-1 오믹 전극(249)과 제1-1 오믹 전극(229)을 노출하는 개구를 가질 수도 있다.
상호연결 라인(273)은 하부 절연 층(268) 상에 배치되며 반사성 전극(225)으로부터 절연된다. 상호연결 라인(273)은 하부 절연 층(268)과 상부 절연 층(269) 사이에 배치될 수도 있으며, 연결 부분(273a)을 통해 제2-1 오믹 전극(239)에 연결될 수도 있다. 예시적인 실시예에서, 하부 절연 층(268)은, 제2-1 오믹 전극(239)을 노출하는 개구를 갖는다.
연결 부분(277a, 277b)은 상부 절연 층(268)과 하부 절연 층(269) 사이에 배치되며, 전극 패드(246, 236)를 반사성 전극(225)에 전기적으로 연결한다. 예시적인 실시예에서, 하부 절연 층(268)은, 전극 패드(236, 246)와 반사성 전극(225)을 노출하는 개구를 가질 수도 있다.
상호연결 라인(271)과 상호연결 라인(273)은 상부 절연 층(269)에 의해 서로로부터 절연되며, 수직 방향으로 중첩하도록 배치될 수도 있다.
각각의 픽셀의 전극은 데이터 라인과 스캔 라인에 연결된다. 특히, 상호연결 라인(271, 275)은 하부 절연 층(268) 상에 형성되며, 상호연결 라인(273)은 하부 절연 층(268)과 상부 절연 층(269) 사이에 배치된다. 그러나 본 발명의 개념은 이것으로 제한되지 않는다. 예컨대, 상호연결 라인(271, 273, 275) 모두는 하부 절연 층(268) 상에 형성될 수도 있으며, 상부 절연 층(81)에 의해 덮일 수도 있으며, 연결 부분(271a, 275a)은 상부 절연 층(269) 상에 형성될 수도 있다.
다음으로, 예시적인 실시예에 따라 디스플레이 장치(2000A)를 제조하는 방법을 설명할 것이다.
도 41 내지 도 53은, 예시적인 실시예에 따라 디스플레이 장치를 제조하는 방법을 예시하는 개략적인 횡단면도이다. 횡단면도 각각은 대응하는 평면도의 라인(A-A)을 따라 취한다.
먼저, 도 41a를 참조하면, 제1 LED 스택(223)이 제1 기판(221) 상에서 성장한다. 제1 기판(221)은 예컨대 GaAs 기판일 수도 있다. 게다가, 제1 LED 스택(223)은 AlGaInP-계 반도체 층으로 형성될 수도 있으며, 제1 도전형 반도체 층(223a), 능동 층 및 제2 도전형 반도체 층(223b)을 포함한다.
그 후 반사성 전극(225)이 제1 LED 스택(223) 상에 형성된다. 반사성 전극(225)은 예컨대 Au-Zn 합금이나 Au-Be 합금으로 형성될 수도 있다.
반사성 전극(225)은 리프트-오프 공정에 의해 형성될 수도 있으며, 특정한 형상을 갖도록 패턴화되게 될 수도 있다. 예컨대, 반사성 전극(225)은 다수의 픽셀을 따라 연장하도록 패턴화될 수도 있다. 그러나 본 발명은 이것으로 제한되지 않는다. 대안적으로, 반사성 전극(225)은 패턴화 없이 제1 LED 스택(223)의 전체 상부 표면 위에 형성될 수도 있거나, 그 위에 형성된 후 패턴화되게 될 수도 있다.
반사성 전극(225)은 제1 LED 스택(223)의 제2 도전형 반도체 층(223b), 예컨대 p-타입 반도체 층과 오믹 접촉을 형성할 수도 있다.
도 41b를 참조하면, 제2 LED 스택(233)이 제2 기판(231) 상에 성장하며, 제2-2 오믹 전극(235)이 제2 LED 스택(233) 상에 형성된다. 제2 LED 스택(233)은 GaN-계 반도체 층으로 형성될 수도 있으며, 제1 도전형 반도체 층(233a), GaInN 우물 층 및 제2 도전형 반도체 층(233b)을 포함할 수도 있다. 제2 기판(231)은 그 위에 GaN-계 반도체 층을 성장시킬 수 있는 기판이며, 제1 기판(221)과 상이할 수도 있다. 제2 LED 스택(233)의 GaInN 조성은, 제2 LED 스택(233)이 예컨대 녹색 광을 방출할 수 있도록 결정될 수도 있다. 제2-2 오믹 전극(235)은 제2 LED 스택(233)의 제2 도전형 반도체 층(233b), 예컨대 p-타입 반도체 층과 오믹 접촉을 형성한다. 제2-2 오믹 전극(235)은 제2 LED 스택(233)으로부터 생성되는 광을 반사하는 반사 층을 포함할 수도 있다.
본딩 소재 층(237a)은 제2-2 오믹 전극(235) 상에 형성될 수도 있다. 본딩 소재 층(237a)은 AuSn과 같은 금속 층을 포함할 수도 있지만, 이것으로 제한되지 않는다.
도 41c를 참조하면, 제3 LED 스택(243)이 제3 기판(241) 상에 성장하며, 제3-2 오믹 전극(245)이 제3 LED 스택(243) 상에 형성된다. 제3 LED 스택(243)은 GaN-계 반도체 층으로 형성될 수도 있으며, 제1 도전형 반도체 층(243a), GaInN 우물 층 및 제2 도전형 반도체 층(243b)을 포함할 수도 있다. 제3 기판(241)은 그 위에 GaN-계 반도체 층을 성장시킬 수 있는 기판이며, 제1 기판(221)과 상이할 수도 있다. 제3 LED 스택(243)의 GaInN 조성은, 제3 LED 스택(243)이 예컨대 청색 광을 방출할 수 있도록 결정될 수도 있다. 제3-2 오믹 전극(245)은 제3 LED 스택(243)의 제2 도전형 반도체 층(243b), 예컨대 p-타입 반도체 층과 오믹 접촉을 형성한다. 제3-2 오믹 전극(245)은 제3 LED 스택(243)으로부터 생성되는 광을 반사하는 반사 층을 포함할 수도 있다.
본딩 소재 층(247a)은 제3-2 오믹 전극(245) 상에 형성될 수도 있다. 본딩 소재 층(247a)은 AuSn과 같은 금속 층을 포함할 수도 있지만, 이것으로 제한되지 않는다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)이 각각 상이한 기판 상에서 성장하며, 제1 내지 제3 LED 스택(223, 233 및 243)을 형성하는 순서는 특히 제한되지는 않는다.
도 42a 및 도 42b를 참조하면, 도 41a의 제1 LED 스택(223)은 제1 본딩 층(253)을 통해 지지 기판(251)의 상부 측에 결합된다. 반사성 전극(225)은 지지 기판(251)에 면하도록 배치될 수도 있으며 제1 본딩 층(253)에 본딩될 수도 있다. 제1 기판(221)은 화학적 에칭 등에 의해 제1 LED 스택(223)으로부터 제거된다. 이처럼, 제1 LED 스택(223)의 제1 도전형 반도체 층(223a)의 상부 표면이 노출된다. 거친 표면이, 예컨대 표면 텍스처링에 의해 제1 도전형 반도체 층(223a)의 노출된 표면 상에 형성될 수도 있다.
그 후, 제1-1 오믹 전극(229)이 제1 LED 스택(223)의 노출된 표면 상에 형성된다. 오믹 전극(229)은 예컨대 Au-Te 합금이나 Au-Ge 합금으로 형성될 수도 있다. 오믹 전극(229)은 각각의 픽셀 영역에 형성될 수도 있다. 오믹 전극(229)은 각 픽셀 영역에서 일 측을 향해 배치될 수도 있다. 오믹 전극(229)은, 도 42a에 도시된 바와 같이, 패드 영역과 연장된 부분을 포함할 수도 있다. 여기서, 연장된 부분은 실질적으로 반사성 전극(225)의 길이 방향으로 연장할 수도 있다.
도 43a 및 도 43b를 참조하면, 제1 투명 절연 층(261)이 제1 LED 스택(223) 상에 형성되며, 제1 반사 층(263)이 그 후 그 위에 형성된다. 도면들에 도시된 바와 같이, 제1 투명 절연 층(261)은 제1-1 오믹 전극(229)을 덮도록 형성될 수도 있으며, 제1 반사 층(263)은 제1-1 오믹 전극(229)을 덮지 않을 수도 있다. 그러나 본 발명은 이것으로 제한되지 않는다. 예컨대, 제1 반사 층(263)은 제1-1 오믹 전극(229)을 덮을 수도 있다.
본딩 소재 층(237b)이 제1 반사 층(263) 상에 형성되며, 도 41b의 제2 LED 스택(233)이 본딩 소재 층(237b)의 상부 측에 결합된다. 본딩 소재 층(237a)은 지지 기판(251)에 면하도록 배치되며, 본딩 소재 층(237a)에 본딩되어 제2 본딩 층(237)을 형성하며, 이 제2 본딩 층(237)에 의해, 제1 LED 스택(223)이 제2 LED 스택(233)에 결합된다.
제2 기판(231)은 레이저 리프트-오프나 화학적 리프트-오프에 의해 제2 LED 스택(233)으로부터 제거된다. 이처럼, 제2 LED 스택(233)의 제1 도전형 반도체 층(233a)의 상부 표면이 노출된다. 거친 표면이, 표면 텍스처링 등에 의해 제1 도전형 반도체 층(233a)의 노출된 표면 상에 형성될 수도 있다.
도 44a 및 도 44b를 참조하면, 먼저, 제2 투명 절연 층(265)이 제2 LED 스택(233) 상에 형성되며, 제2 반사 층(267)이 그 후 그 위에 형성된다. 이후, 본딩 소재 층(247b)이 제2 반사 층(267) 상에 형성되며, 도 42b의 제2 LED 스택(233)은 본딩 소재 층(247b)의 상부 측에 결합된다. 본딩 소재 층(247a)은 지지 기판(251)에 면하도록 배치되며, 본딩 소재 층(247a)에 본딩되어 제3 본딩 층(247)을 형성하며, 이 제3 본딩 층(247)에 의해, 제2 LED 스택(233)이 제3 LED 스택(243)에 결합된다.
제3 기판(241)은 레이저 리프트-오프나 화학적 리프트-오프에 의해 제3 LED 스택(243)으로부터 제거된다. 이처럼, 제3 LED 스택(243)의 제1 도전형 반도체 층(243a)의 상부 표면이 노출된다. 거친 표면이, 표면 텍스처링 등에 의해 제1 도전형 반도체 층(243a)의 노출된 표면 상에 형성될 수도 있다.
다음으로, 제3-1 오믹 전극(249)이 제1 도전형 반도체 층(243a) 상에 형성된다. 제3-1 오믹 전극(249)은 픽셀의 타 측을 향해 형성되어 제1-1 오믹 전극(229)에 대향할 수도 있다. 제3-1 오믹 전극(249)은 패드 영역과 연장된 부분을 포함할 수도 있다. 연장된 부분은 실질적으로 반사성 전극(225)의 길이 방향으로 연장할 수도 있다.
도 45a와 도 45b를 참조하면, 각각의 픽셀 영역에서, 제3 LED 스택(243)은, 제3 LED 스택(243)을 패턴화함으로써 제3 서브픽셀(B)의 영역에 대해서를 제외하고 제거된다. 이처럼, 제3-2 오믹 전극(245)은 도면들에 도시된 바와 같이 노출된다. 게다가, 오목부가, 제3 서브픽셀(B)용 영역에서 제3 LED 스택(243) 상에 형성될 수도 있다.
전극 패드(246)가 오목부에 노출되는 제3-2 오믹 전극(245) 상에 형성될 수도 있다. 제3-2 오믹 전극(245)과 전극 패드(246)가 별도의 공정에 의해 형성되는 것으로 기재되지만, 몇몇 예시적인 실시예에서, 제3-2 오믹 전극(245)과 전극 패드(246)는 동일한 공정에 의해 함께 형성될 수도 있다. 예컨대, 제3-2 오믹 전극(245)이 노출된 후, 제3-1 오믹 전극(249)과 전극 패드(246)는 예컨대 리프트-오프 공정에 의해 함께 형성될 수도 있다.
도 46a 및 도 46b를 참조하면, 각 픽셀 영역에서, 제3-2 오믹 전극(245), 제3 본딩 층(247), 제2 반사 층(267) 및 제2 투명 절연 층(265)은 순차적으로 패턴화되게 되어 제2 LED 스택(233)을 노출한다. 제3-2 오믹 전극(245)은 제3 서브픽셀(B)용 영역 근처에 제한적으로 배치된다.
각 픽셀 영역에서, 제2-1 오믹 전극(239)이 제2 LED 스택(233) 상에 형성된다. 도 46a에 도시된 바와 같이, 제2-1 오믹 전극(239)은 패드 영역과 연장된 부분을 포함할 수도 있다. 연장된 부분은 실질적으로 반사성 전극(225)의 길이 방향으로 연장할 수도 있다. 제2-1 오믹 전극(239)은 제1 도전형 반도체 층(233a)과 오믹 접촉을 형성한다. 도면들에서 도시된 바와 같이, 제2-1 오믹 전극(239)은 제1-1 오믹 전극(229)과 제3-1 오믹 전극(249) 사이에 배치될 수도 있으며, 이것으로 제한되지 않는다.
도 47a 및 도 47b를 참조하면, 제2 LED 스택(233)은, 제2 LED 스택(233)을 패턴화함으로써 각 픽셀에서 제2 서브픽셀(G)의 영역에 대해서를 제외하고 제거된다. 제2 서브픽셀(G)용 영역에서, 제2 LED 스택(233)은 제3 LED 스택(243)과 중첩할 수도 있다.
제2 LED 스택(233)이 패턴화되게 되므로, 제2-2 오믹 전극(235)이 노출된다. 제2 LED 스택(233)은 오목부를 포함할 수도 있어서, 전극 패드(236)는 오목부에서 제2-2 오믹 전극(235) 상에 형성될 수 있다.
제2-1 오믹 전극(239)과 전극 패드(236)는 별도의 공정에 의해 형성되는 것으로 기재되지만, 몇몇 예시적인 실시예에서, 제2-1 오믹 전극(239)과 전극 패드(236)는 동일한 공정에 의해 함께 형성될 수도 있다. 예컨대, 제2-2 오믹 전극(235)이 노출된 후, 제2-1 오믹 전극(239)과 전극 패드(236)는 예컨대 리프트-오프 공정 등에 의해 함께 형성될 수도 있다.
도 48a 및 도 48b를 참조하면, 제2-2 오믹 전극(235), 제2 본딩 층(237), 제1 반사 층(263) 및 제1 투명 절연 층(261)은 순차적으로 패턴화되게 되어 제1 LED 스택(223)을 노출한다. 제2-2 오믹 전극(235)은 제2 서브픽셀(G)용 영역 근처에 제한적으로 배치된다.
각 픽셀 영역에서, 제1 LED 스택(223) 상에 형성된 제1-1 오믹 전극(229)이 노출된다. 도 48b에 도시된 바와 같이, 제1-1 오믹 전극(229)은 패드 영역과 연장된 부분을 포함할 수도 있다. 연장된 부분은 실질적으로 반사성 전극(225)의 길이 방향으로 연장할 수도 있다.
도 49a 및 도 49b를 참조하면, 제1 LED 스택(223)이, 제1 LED 스택(223)을 패턴화함으로써 각 픽셀에서 제1 서브픽셀(R)의 영역에 대해서를 제외하고 제거된다. 제1-1 오믹 전극(229)은 제1 서브픽셀(R)용 영역에서 유지될 수도 있다. 제1 LED 스택(223)은 제2 LED 스택(233) 및 제3 LED 스택(243)과 중첩한다. 특히, 제2 LED 스택(233)과 제3 LED 스택(243)은 제1 LED 스택(223)의 상부 표면에 제한적으로 배치된다.
제1 LED 스택(223)이 패턴화되게 되므로, 반사성 전극(225)은 노출되며 제1 본딩 층(253)의 표면은 부분적으로 노출될 수도 있다. 다른 예시적인 실시예에서, 절연 층이 제1 본딩 층(253) 상에 배치될 수도 있다. 이 경우에, 절연 층은 노출되며, 제1 본딩 층(253)의 표면은 노출되지 않을 수도 있다.
도 50a 및 도 50b를 참조하면, 하부 절연 층(268)이 형성된다. 하부 절연 층(268)은 제1 내지 제3 LED 스택(223, 233, 243), 반사성 전극(225) 및 제1 본딩 층(253)을 덮을 수도 있다. 하부 절연 층(268)은 패턴화되게 되어 개구를 형성할 수도 있으며, 이들 개구는, 제1-1 오믹 전극(229), 제2-1 오믹 전극(239), 제3-1 오믹 전극(249), 전극 패드(236, 246) 및 반사성 전극(225)을 노출한다.
도 51을 참조하면, 상호연결 라인(273)과 연결 부분(273a, 277a, 277b)이 하부 절연 층(268) 상에 형성된다. 연결 부분(273a)은 제2-1 오믹 전극(239)을 상호연결 라인(273)에 연결하고, 연결 부분(277a)은 전극 패드(246)를 반사성 전극(225)에 연결하며, 연결 부분(277b)은 전극 패드(236)를 반사성 전극(225)에 연결한다. 도 51의 라인(A-A)을 따라 취한 횡단면도는 도 50b와 동일하며, 그에 따라 중복을 회피하도록 생략될 것이다.
도 52a 및 도 52b를 참조하면, 상부 절연 층(269)이 형성된다. 상부 절연 층(269)은 상호연결 라인(273)과 연결 부분(273a, 277a, 277b)을 덮는다. 상부 절연 층(269)은 패턴화되게 되어, 제1-1 오믹 전극(229)과 제3-1 오믹 전극(249)의 패드 영역을 노출할 수도 있다.
도 53을 참조하면, 상호연결 라인(271, 275)과 연결 부분(271a, 275a)이 상부 절연 층(269) 상에 형성된다. 연결 부분(271a)은 상호연결 라인(271)을 제3-1 오믹 전극(249)에 연결하며, 연결 부분(275a)은 상호연결 라인(275)을 제1-1 오믹 전극(229)에 연결한다.
이런 식으로, 도 38과 도 39를 참조하여 기재한 디스플레이 장치(2000A)가 제공될 수도 있다. 도 53의 라인(A-A)을 따라 취한 횡단면도는 도 52b와 동일하며, 그에 따라 중복을 회피하도록 생략될 것이다.
픽셀이 예시된 예시적인 실시예에서 수동 매트릭스 방식으로 구동되는 것으로 기재되지만, 본 발명의 개념은 이것으로 제한되지 않으며, 픽셀은 몇몇 예시적인 실시예에서 능동 매트릭스 방식으로 구동될 수도 있다.
도 54는 다른 예시적인 실시예에 따라 디스플레이 장치의 개략적인 횡단면도이다. 반사성 전극(225)은 도 41a에 도시된 바와 같이 제2 도전형 반도체 층(223b) 상에 바로 형성될 수도 있지만, 본 발명의 개념은 이것으로 제한되지 않는다.
특히, 도 54를 참조하면, 반사성 전극(225)은 오믹 접촉 층(225a)과 반사 층(225b)을 포함할 수도 있다. 오믹 접촉 층(225a)은 예컨대 Au-Zn 합금이나 Au-Be 합금으로 형성될 수도 있으며, 반사 층(225b)은 Al, Ag 또는 Au로 형성될 수도 있다. 반사 층(225b)이 Au로 형성될 때, 반사 층(225b)은 제1 LED 스택(223)으로부터 생성되는 광, 예컨대 적색 광에 대하여 상대적으로 높은 반사도를 보일 수도 있으며, 제2 LED 스택(233)과 제3 LED 스택(243)으로부터 생성되는 광, 예컨대 녹색 광이나 청색 광에 대하여 상대적으로 낮은 반사도를 보일 수도 있다.
절연 층(227)은 반사 층(225b)과 제2 도전형 반도체 층(223b) 사이에 배치될 수도 있다. 절연 층(227)은 제2 도전형 반도체 층(223b)을 노출하는 개구를 가질 수도 있으며, 오믹 접촉 층(225a)은 절연 층(227)의 개구에 형성될 수도 있다.
반사층(225b)이 절연 층(227)을 덮으므로, 전방향 반사기(ODR)는 높은 굴절률을 갖는 제1 LED 스택(223), 낮은 굴절률을 갖는 절연 층(227) 및 반사 층(225b)의 적층 구조에 의해 형성될 수도 있다.
반사성 전극(225)은 다음의 공정에 의해 형성될 수도 있다. 먼저, 제1 LED 스택(223)은 기판(221) 상에서 성장하며, 절연 층(227)은 제1 LED 스택(223) 상에 형성된다. 그 후, 개구(들)는 절연 층(227)을 패턴화함으로써 형성된다. 예컨대, SiO2가 제1 LED 스택(223) 상에 형성되고, 포토레지스트가 그 위에 증착되며, 그 다음에 포토리소그라피와 현상을 통해 포토레지스트 패턴을 형성한다. 그 후, SiO2 층은 에칭 마스크로서 포토레지스트 패턴을 사용하여 패턴화되게 되어, 개구가 그 내부에 형성되는 절연 층(227)을 형성한다.
그 후, 오믹 접촉 층(225a)이 절연 층(227)의 개구(들)에 형성된다. 오믹 접촉 층(225a)은 예컨대 리프트-오프 공정에 의해 형성될 수도 있다. 오믹 접촉 층(225a)의 형성 후, 반사 층(225b)은 오믹 접촉 층(225a)과 절연 층(227)을 덮도록 형성된다. 반사 층(225b)은 예컨대 리프트-오프 공정에 의해 형성될 수도 있다. 반사 층(225b)은, 도면들에서 도시된 바와 같이, 오믹 접촉 층(225a)을 부분적으로 또는 완전히 덮을 수도 있다. 반사성 전극(225)은 오믹 접촉 층(225a)과 반사 층(225b)에 의해 형성된다. 반사성 전극(225)의 형상은 앞서 기재한 반사성 전극의 형상과 실질적으로 동일하며, 그에 따라 그 상세한 기재는 중복을 회피하도록 생략될 것이다.
제1 LED 스택(223)이 적색 광을 방출하도록 AlGaInP-계 반도체 층으로 형성되는 것으로 기재될지라도, 본 발명의 개념은 이것으로 제한되지 않는다. 예컨대, 제1 LED 스택(223)은 녹색 광이나 청색 광을 방출할 수도 있다. 본 경우에, 제1 LED 스택(223)은 AlGaInN-계 반도체 층으로 형성될 수도 있다. 게다가, 제2 LED 스택(233)이나 제3 LED 스택(243)은 AlGaInP-계 반도체 층으로 형성될 수도 있다.
예시적인 실시예에 따라, 다수의 픽셀이 웨이퍼 본딩에 의해 웨이퍼 레벨에 형성될 수도 있어서, 발광 다이오드의 개별 장착을 위한 필요를 제거할 수도 있다.
특정의 예시적인 실시예들 및 구현예들이 본 명세서에서 설명되었지만, 다른 실시예들 및 변형예들도 이러한 설명으로부터 명백할 것이다. 따라서, 본 발명의 개념들은 이러한 실시예들에 한정되지 않으며, 당 업계에서 통상의 지식을 가진 자에게 있어 명백한 바와 같이, 첨부된 청구범위의 보다 넓은 범위 및 다양한 자명한 변형예들과 등가의 배열체들에 한정된다.

Claims (20)

  1. 발광 적층 구조로서,
    위아래로 배치되는 다수의 에피택셜 서브유닛으로서, 상기 에피택셜 서브유닛 각각은 상이한 유색 광을 방출하도록 구성되는, 상기 다수의 에피택셜 서브유닛을 포함하며,
    각각의 에피택셜 서브유닛이 서로 중첩되는 발광 에어리어를 가지며;
    적어도 하나의 에피택셜 서브유닛이 다른 에피택셜 서브유닛의 에어리어와 상이한 에어리어를 갖는, 발광 적층 구조.
  2. 제1항에 있어서,
    각각의 에피택셜 서브유닛의 상기 에어리어는 제1 방향을 따라 감소하는, 발광 적층 구조.
  3. 제2항에 있어서,
    2개의 인접한 에피택셜 서브유닛 사이에서, 상부 에피택셜 서브유닛이 더 큰 에어리어를 갖는 하부 에피택셜 서브유닛과 완전히 중첩하는, 발광 적층 구조.
  4. 제1항에 있어서,
    각각의 에피택셜 서브유닛으로부터 방출되는 광은 서로 상이한 에너지 대역을 가지며, 상기 에너지 대역은 제1 방향을 따라 증가하는, 발광 적층 구조.
  5. 제1항에 있어서, 상기 에피택셜 서브유닛은 독립적으로 구동될 수 있는, 발광 적층 구조.
  6. 제1항에 있어서,
    하부 에피택셜 서브유닛으로부터 방출되는 광은, 상기 하부 에피택셜 서브유닛 상에 배치되는 상부 에피택셜 서브유닛을 통과함으로써 상기 발광 적층 구조의 외부로 방출되도록 구성되는, 발광 적층 구조.
  7. 제6항에 있어서,
    상기 상부 에피택셜 서브유닛은, 상기 하부 에피택셜 서브유닛으로부터 방출되는 광의 적어도 대략 80%를 투과하도록 구성되는, 발광 적층 구조.
  8. 제1항에 있어서,
    상기 에피택셜 서브유닛은,
    제1 유색 광을 방출하도록 구성되는 제1 에피택셜 스택;
    상기 제1 에피택셜 스택 상에 배치되며, 상기 제1 유색 광과 상이한 파장 대역을 갖는 제2 유색 광을 방출하도록 구성되는 제2 에피택셜 스택; 및
    상기 제2 에피택셜 스택 상에 배치되며, 상기 제1 및 제2 유색 광과 상이한 파장 대역을 갖는 제3 유색 광을 방출하도록 구성되는 제3 에피택셜 스택을 포함하는, 발광 적층 구조.
  9. 제8항에 있어서,
    상기 제1, 제2 및 제3 유색 광은 각각 적색 광, 녹색 광 및 청색 광인, 발광 적층 구조.
  10. 제8항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 스택 각각은,
    p-타입 반도체 층;
    상기 p-타입 반도체 층 상에 배치되는 능동 층; 및
    상기 능동 층 상에 배치되는 n-타입 반도체 층을 포함하는, 발광 적층 구조.
  11. 제10항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 스택 각각의 p-타입 반도체 층에 연결되는 제1, 제2 및 제3 p-타입 접촉 전극을 더 포함하는, 발광 적층 구조.
  12. 제11항에 있어서,
    상기 제1 에피택셜 스택 아래에 배치되는 구조를 더 포함하며, 상기 제1 p-타입 접촉 전극은 기판과 상기 제1 에피택셜 스택 사이에 배치되는, 발광 적층 구조.
  13. 제11항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 스택 각각의 n-타입 반도체 층에 연결되는 제1, 제2 및 제3 n-타입 접촉 전극을 더 포함하는, 발광 적층 구조.
  14. 제13항에 있어서,
    상기 제1, 제2 및 제3 p-타입 접촉 전극에 공통 전압을 인가하는 공통 라인; 및
    상기 제1, 제2 및 제3 n-타입 접촉 전극 각각에 발광 신호를 인가하는 제1, 제2 및 제3 발광 신호 라인을 더 포함하는, 발광 적층 구조.
  15. 제8항에 있어서,
    상기 제1 에피택셜 스택과 상기 제2 에피택셜 스택 사이에 배치되는 제1 파장 통과 필터와 상기 제2 에피택셜 스택과 상기 제3 에피택셜 스택 사이에 배치되는 제2 파장 통과 필터 중 적어도 하나를 더 포함하는, 발광 적층 구조.
  16. 제1항에 있어서,
    발광 다이오드 픽셀이 대략 10,000 ㎛2 미만인 표면적을 갖는 마이크로 LED를 포함하는, 발광 적층 구조.
  17. 제8항에 있어서,
    상기 제1, 제2 및 제3 에피택셜 스택 중 적어도 하나는 그 일 표면 상에 형성되는 요철 패턴을 갖는, 발광 적층 구조.
  18. 디스플레이 디바이스로서,
    다수의 픽셀을 포함하며, 상기 픽셀 중 적어도 하나가 발광 적층 구조를 포함하며, 상기 발광 적층 구조는,
    위아래로 배치되는 다수의 에피택셜 서브유닛으로서, 상기 에피택셜 서브유닛 각각은 상이한 유색 광을 방출하도록 구성되는, 상기 다수의 에피택셜 서브유닛을 포함하며,
    각각의 에피택셜 서브유닛이 서로 중첩되는 발광 에어리어를 가지며;
    적어도 하나의 에피택셜 서브유닛이 다른 에피택셜 서브유닛의 에어리어와 상이한 에어리어를 갖는, 디스플레이 디바이스.
  19. 제18항에 있어서,
    상기 디스플레이 디바이스는 수동 매트릭스 방식으로 구동되도록 구성되는, 디스플레이 디바이스.
  20. 제18항에 있어서,
    상기 디스플레이 디바이스는 능동 매트릭스 방식으로 구동되도록 구성되는, 디스플레이 디바이스.
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