KR20220007763A - 표시 장치 - Google Patents

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Abstract

본 발명의 표시 장치는, 각각이 주사 라인들 중 적어도 하나 및 발광 라인들 중 적어도 하나와 연결된 화소들; 상기 주사 라인들에 주사 신호들을 제공하는 주사 구동부; 및 상기 발광 라인들에 연결된 스테이지들을 포함하고, 각각의 상기 스테이지들은 대응하는 발광 라인에 발광 신호를 제공하는 발광 구동부를 포함하고, 상기 스테이지들 중 제1 스테이지는: 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 제1 발광 라인에 연결되고, 게이트 전극이 제1 주사 라인과 연결된 제1 트랜지스터; 및 제1 전극이 제1 노드에 연결되고, 제2 전극이 상기 제1 발광 라인에 연결된 제2 트랜지스터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 복수의 화소들의 발광 조합을 이용하여 영상을 표시한다. 이러한 화소들에 데이터를 쓰고 화소들의 발광 시간을 제어하기 위해서 주사 구동부 및 발광 구동부가 필요하다. 이러한 주사 구동부 및 발광 구동부가 표시 기판에 실장되는 경우, 영상을 표시할 수 없는 데드 스페이스가 증가하게 된다.
해결하고자 하는 기술적 과제는, 발광 구동부의 구성을 간소화함으로써 데드 스페이스를 감소시킬 수 있는 표시 장치를 제공하는 데 있다.
또한, 해결하고자 하는 기술적 과제는, 파워-온(power-on) 시 번쩍임(flashing) 현상을 방지할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 각각이 주사 라인들 중 적어도 하나 및 발광 라인들 중 적어도 하나와 연결된 화소들; 상기 주사 라인들에 주사 신호들을 제공하는 주사 구동부; 및 상기 발광 라인들에 연결된 스테이지들을 포함하고, 각각의 상기 스테이지들은 대응하는 발광 라인에 발광 신호를 제공하는 발광 구동부를 포함하고, 상기 스테이지들 중 제1 스테이지는: 제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 제1 발광 라인에 연결되고, 게이트 전극이 제1 주사 라인과 연결된 제1 트랜지스터; 및 제1 전극이 제1 노드에 연결되고, 제2 전극이 상기 제1 발광 라인에 연결된 제2 트랜지스터를 포함한다.
상기 제2 트랜지스터의 게이트 전극은 상기 제2 트랜지스터의 제1 전극과 연결될 수 있다.
상기 표시 장치는, 제1 전극이 상기 제1 노드와 연결되고, 제2 전극이 제2 전원 라인에 연결된 공통 저항을 더 포함할 수 있다.
상기 표시 장치는, 상기 화소들 및 상기 발광 구동부가 배치된 표시 기판; 및 상기 공통 저항이 배치된 회로 기판을 더 포함할 수 있다.
상기 표시 장치는, 상기 표시 기판 및 상기 회로 기판을 전기적으로 연결하는 가요성 회로 기판을 더 포함할 수 있다.
상기 스테이지들 중 제2 스테이지는: 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 제2 발광 라인에 연결되고, 게이트 전극이 제2 주사 라인에 연결된 제3 트랜지스터; 및 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제2 발광 라인에 연결된 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 제1 전극과 연결될 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제1 발광 라인에 연결된 제5 트랜지스터를 더 포함할 수 있다.
상기 제2 스테이지는 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 발광 라인에 연결되고, 게이트 전극이 상기 제1 주사 라인에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 주사 구동부는, 제1 프레임 기간 및 상기 제1 프레임 기간 이후의 제2 프레임 기간 각각에서, 상기 제1 주사 라인 및 상기 제2 주사 라인에 순차적으로 턴-온 레벨의 주사 신호들을 인가할 수 있다.
상기 발광 구동부는, 상기 제1 프레임 기간 동안 상기 제1 발광 라인 및 상기 제2 발광 라인에 턴-오프 레벨의 발광 신호들을 유지하고, 상기 제2 프레임 기간 동안 상기 제1 발광 라인 및 상기 제2 발광 라인에 턴-오프 레벨의 발광 신호들을 순차적으로 공급할 수 있다.
상기 제2 전원 라인은 상기 제1 프레임 기간 동안 턴-오프 레벨의 전압을 유지하고, 상기 제2 프레임 기간 동안 턴-온 레벨의 전압을 유지할 수 있다.
상기 제1 프레임 기간은 표시 장치가 파워-온(power-on)된 직후의 프레임 기간일 수 있다.
상기 주사 구동부는 한 프레임 기간 동안 상기 제1 주사 라인 및 상기 제2 주사 라인에 턴-온 레벨의 제1 주사 신호 및 제2 주사 신호를 순차적으로 공급하고, 상기 한 프레임 기간 동안, 상기 제1 주사 신호 및 상기 제2 주사 신호의 턴-온 레벨의 기간들은 서로 중첩하지 않을 수 있다.
상기 제2 스테이지는, 상기 한 프레임 기간 동안, 턴-온 레벨의 상기 제1 주사 신호에 동기하여 첫 번째 턴-오프 레벨의 발광 신호를 상기 제2 발광 라인에 인가하고, 턴-온 레벨의 상기 제2 주사 신호에 동기하여 두 번째 턴-오프 레벨의 발광 신호를 상기 제2 발광 라인에 인가할 수 있다.
상기 제1 내지 제4 트랜지스터들은 P형 트랜지스터들이고, 상기 화소들은 P형 트랜지스터들을 포함할 수 있다.
상기 화소들의 표시 기간 중, 상기 제1 전원 라인의 전압은 상기 제2 전원 라인의 전압보다 클 수 있다.
상기 제1 내지 제4 트랜지스터들은 N 형 트랜지스터들이고, 상기 화소들은 N 형 트랜지스터들을 포함할 수 있다.
상기 화소들의 표시 기간 중, 상기 제1 전원 라인의 전압은 상기 제2 전원 라인의 전압보다 작을 수 있다.
상기 제1 주사 라인, 상기 제2 주사 라인, 및 상기 제2 발광 라인은 동일한 화소에 연결될 수 있다.
상기 제2 주사 라인 및 상기 제2 발광 라인과 연결된 화소는 상기 제1 주사 라인과 연결되지 않을 수 있다.
본 발명에 따른 표시 장치는 발광 구동부의 구성을 간소화함으로써 데드 스페이스를 감소시킬 수 있다.
또한, 본 발명에 따른 표시 장치는 파워-온 시 번쩍임 현상을 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 발광 구동부 및 화소의 구동 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 표시 기판, 가요성 회로 기판, 및 회로 기판을 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 외부 프로세서로부터 각각의 영상 프레임에 대한 계조들 및 제어 신호들을 수신할 수 있다. 타이밍 제어부(11)는 영상 프레임에 대응하는 영상(image)의 표시를 위하여 데이터 구동부(12), 주사 구동부(13), 발광 구동부(14) 등에 각각의 사양(specification)에 적합한 제어 신호들을 제공할 수 있다.
타이밍 제어부(11)는 화소부(15)의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 외부 프로세서는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 하지만, 예를 들어, 화소부(15)가 펜타일(pentile) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요하다. 각각의 계조에 화소가 1대 1 대응하는 경우, 계조들의 렌더링이 불필요할 수도 있다.
데이터 구동부(12)는 렌더링되거나 렌더링되지 않은 계조들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DL3, DLj, DLn)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조들을 샘플링하고, 계조들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 라인들(DL1~DLn)에 인가할 수 있다. j 및 n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(SL0, SL1, SL2, SL(i-1), SLi, SLm)에 제공할 주사 신호들을 생성할 수 있다. i 및 m은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 주사 라인들(SL0~SLm)에 주사 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 쉬프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호(scan start signal)를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
발광 구동부(emission driver, 14)는 발광 라인들(emission lines, EL1, EL2, EL3, ELi, ELo)에 연결된 스테이지들을 포함하고, 각각의 스테이지들은 대응하는 발광 라인에 발광 신호를 제공할 수 있다. o는 0보다 큰 정수일 수 있다. 예를 들어, 발광 구동부(14)는 발광 라인들(EL1~ELo)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다.
화소부(15)는 복수의 화소들을 포함할 수 있다. 각각의 화소들은 주사 라인들(SL0~SLm) 중 적어도 하나 및 발광 라인들(EL1~ELo) 중 적어도 하나와 연결될 수 있다. 또한, 각각의 화소들은 적어도 하나의 데이터 라인에 연결될 수 있다. 예를 들어, 화소(PXij)는 주사 입력 단자가 i 번째 주사 라인(SLi)에 연결되고, 데이터 입력 단자가 j 번째 데이터 라인(DLj)에 연결될 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 화소(PXij)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함한다.
이하에서는 P형 트랜지스터로 구성된 회로를 예로 들어 설명한다. 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, N형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다. 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 도통되어 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 도통되어 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
트랜지스터(T1)는 게이트 전극이 노드(N1)에 연결되고, 제1 전극이 노드(N2)에 연결되고, 제2 전극이 노드(N3)에 연결될 수 있다. 트랜지스터(T1)를 구동 트랜지스터로 명명할 수 있다.
트랜지스터(T2)는 게이트 전극이 i 번째 주사 라인(SLi)에 연결되고, 제1 전극이 데이터 라인(DLj)에 연결되고, 제2 전극이 노드(N2)에 연결될 수 있다. 트랜지스터(T2)를 스캔 트랜지스터로 명명할 수 있다. 트랜지스터(T2)의 제1 전극이 화소(PXij)의 데이터 입력 단자(DIT)일 수 있다. 또한, 트랜지스터(T2)의 게이트 전극이 화소(PXij)의 주사 입력 단자(SIT)일 수 있다.
트랜지스터(T3)는 게이트 전극이 i 번째 주사 라인(SLi)에 연결되고, 제1 전극이 노드(N1)에 연결되고, 제2 전극이 노드(N3)에 연결될 수 있다. 트랜지스터(T3)를 다이오드 연결 트랜지스터로 명명할 수 있다.
트랜지스터(T4)는 게이트 전극이 i-1 번째 주사 라인(SL(i-1))에 연결되고, 제1 전극이 노드(N1)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 다른 실시예에서, 트랜지스터(T4)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
트랜지스터(T5)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제1 표시 전원 라인(ELVDDL)에 연결되고, 제2 전극이 노드(N2)에 연결될 수 있다. 트랜지스터(T5)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T5)의 게이트 전극은 다른 발광 라인에 연결될 수도 있다.
트랜지스터(T6)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 노드(N3)에 연결되고, 제2 전극이 발광 다이오드(LD)의 애노드에 연결될 수 있다. 트랜지스터(T6)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T6)의 게이트 전극은 다른 발광 라인에 연결될 수도 있다.
트랜지스터(T7)는 게이트 전극이 i 번째 주사 라인(SLi)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 발광 다이오드(LD)의 애노드에 연결될 수 있다. 트랜지스터(T7)는 애노드 초기화 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T7)의 게이트 전극은 다른 주사 라인에 연결될 수도 있다. 예를 들어, 트랜지스터(T7)의 게이트 전극은 i+1 번째 주사 라인에 연결될 수도 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 표시 전원 라인(ELVDDL)에 연결되고, 제2 전극은 노드(N1)에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 표시 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷/웰 발광 다이오드(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 또한, 발광 다이오드(LD)는 직렬, 병렬, 또는 직병렬로 연결된 복수의 발광 다이오드들로 구성될 수도 있다.
제1 표시 전원 라인(ELVDDL)에는 제1 표시 전원 전압이 인가되고, 제2 표시 전원 라인(ELVSSL)에는 제2 표시 전원 전압이 인가되고, 초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 예를 들어, 표시 장치(10)의 표시 기간 중, 제1 표시 전원 전압은 제2 표시 전원 전압보다 클 수 있다. 예를 들어, 초기화 전압은 제2 표시 전원 전압과 동일하거나 더 클 수 있다. 예를 들어, 초기화 전압은 제공 가능한 데이터 전압들 중 가장 작은 크기의 데이터 전압과 대응할 수 있다. 예를 들어, 초기화 전압의 크기는 제공 가능한 데이터 전압들의 크기들보다 작을 수 있다.
도 3은 본 발명의 한 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 한 실시예에 따른 발광 구동부(14)는 복수의 스테이지들(ST1, ST2, STi)을 포함할 수 있다.
예를 들어, 제1 스테이지(ST1)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제5 트랜지스터(M5)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결되고, 게이트 전극이 제1 주사 라인(SL1)과 연결될 수 있다.
제2 트랜지스터(M2)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제2 트랜지스터(M2)의 제1 전극과 연결될 수 있다. 즉, 제2 트랜지스터(M2)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제2 트랜지스터(M2)는 다이오드로 대체될 수 있다.
제5 트랜지스터(M5)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결될 수 있다. 제5 트랜지스터(M5)의 게이트 전극은 주사 라인(SL0)에 연결될 수 있다.
예를 들어, 제2 스테이지(ST2)는 제3 트랜지스터(M3), 제4 트랜지스터(M4), 및 제6 트랜지스터(M6)를 포함할 수 있다.
제3 트랜지스터(M3)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결되고, 게이트 전극이 제2 주사 라인(SL2)에 연결될 수 있다.
제4 트랜지스터(M4)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결될 수 있다. 제4 트랜지스터(M4)의 게이트 전극은 제4 트랜지스터(M4)의 제1 전극과 연결될 수 있다. 즉, 제4 트랜지스터(M4)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제4 트랜지스터(M4)는 다이오드로 대체될 수 있다.
제6 트랜지스터(M6)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결되고, 게이트 전극이 제1 주사 라인(SL1)에 연결될 수 있다.
예를 들어, i 번째 스테이지(STi)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 및 제9 트랜지스터(M9)를 포함할 수 있다.
제7 트랜지스터(M7)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결되고, 게이트 전극이 i 번째 주사 라인(SLi)에 연결될 수 있다.
제8 트랜지스터(M8)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결될 수 있다. 제8 트랜지스터(M8)의 게이트 전극은 제8 트랜지스터(M8)의 제1 전극과 연결될 수 있다. 즉, 제8 트랜지스터(M8)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제8 트랜지스터(M8)는 다이오드로 대체될 수 있다.
제9 트랜지스터(M9)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결되고, 게이트 전극이 i-1 번째 주사 라인(SL(i-1))에 연결될 수 있다.
표시 장치(10)는, 제1 전극이 제1 노드(NM1)와 연결되고, 제2 전극이 제2 전원 라인(VGLL)에 연결된 공통 저항(CREG)을 포함할 수 있다. 스테이지들(ST1, ST2, STi)은 제1 노드(NM1)를 통해서 공통 저항(CREG)과 공통적으로 연결될 수 있다. 공통 저항(CREG)은 고저항으로써, 실장(mount)하기 위해서는 대면적이 필요하다. 따라서, 공통 저항(CREG)은 발광 구동부(14)의 외부에 배치되는 것이 바람직하다.
본 실시예에 의하면 각각의 스테이지들(ST1, ST2, STi)은 3 개의 트랜지스터들로 구성되고 별도의 클록 신호가 불필요하므로 구성이 간소화될 수 있다. 따라서, 데드 스페이스를 감소시킬 수 있다.
도 4는 본 발명의 한 실시예에 따른 발광 구동부 및 화소의 구동 방법을 설명하기 위한 도면이다.
주사 구동부(13)는 한 프레임 기간 동안 i-1 번째 주사 라인(SL(i-1)) 및 i 번째 주사 라인(SLi)에 턴-온 레벨의 i-1 번째 주사 신호 및 i 번째 주사 신호를 순차적으로 공급할 수 있다. 한 프레임 기간 동안, i-1 번째 주사 신호의 턴-온 레벨의 기간(ta1~ta2) 및 i 번째 주사 신호의 턴-온 레벨의 기간(ta3~ta4)은 서로 중첩하지 않을 수 있다.
발광 구동부(14)의 i 번째 스테이지(STi)는, 한 프레임 기간 동안, 턴-온 레벨의 i-1 번째 주사 신호에 동기하여 첫 번째 턴-오프 레벨의 발광 신호를 i 번째 발광 라인(ELi)에 인가하고(ta1~ta2), 턴-온 레벨의 i 번째 주사 신호에 동기하여 두 번째 턴-오프 레벨의 발광 신호를 i 번째 발광 라인(ELi)에 인가할 수 있다(ta3~ta4).
구체적으로, 시점(ta1)에서, 데이터 라인(DLj)에는 i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 인가되고, i-1 번째 주사 라인(SL(i-1))에는 턴-온 레벨(로직 로우 레벨, logic low level)의 주사 신호가 인가된다.
이때, i 번째 주사 라인(SLi)에는 턴-오프 레벨(로직 하이 레벨, logic high level)의 주사 신호가 인가되므로, 트랜지스터(T2)는 턴-오프 상태이고, i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 화소(PXij)로 인입되는 것이 방지된다. 트랜지스터(T4)는 턴-온 상태가 되므로, 노드(N1)가 초기화 라인(INTL)과 연결되어, 노드(N1)의 전압이 초기화된다.
이때, i 번째 스테이지(STi)의 제9 트랜지스터(M9)가 턴-온되므로, 제1 전원 라인(VGHL)의 제1 전원 전압(VGH)이 i 번째 발광 라인(ELi)에 인가될 수 있다. 표시 장치(10)의 표시 기간 동안 제1 전원 전압(VGH)은 턴-오프 레벨(로직 하이 레벨)일 수 있다. 이에 따라, 발광 라인(ELi)에는 턴-오프 레벨의 발광 신호가 인가되므로, 트랜지스터들(T5, T6)은 턴-오프 상태이고, 초기화 전압 인가 과정에 따른 불필요한 발광 다이오드(LD)의 발광이 방지된다.
이때, 제1 노드(NM1)는 제9 트랜지스터(M9) 및 제8 트랜지스터(M8)를 통해서 제1 전원 전압(VGH)으로 충전될 수 있다. 하지만 다른 발광 라인들(EL1, EL2)은 다이오드 방식으로 연결된 트랜지스터들(M2, M4)로 인해서, 턴-온 레벨(로직 로우 레벨)을 유지할 수 있다.
시점(ta2)에서, i-1 번째 주사 라인(SL(i-1))에 턴-오프 레벨의 주사 신호가 인가되고, i 번째 스테이지(STi)의 제9 트랜지스터(M9)가 턴-오프될 수 있다. 이에 따라, i 번째 발광 라인(ELi) 및 제1 노드(NM1)는 플로팅 상태에서 제2 전원 라인(VGLL)과 연결되어 제2 전원 전압(VGL)으로 충전될 수 있다. 표시 장치(10)의 표시 기간 동안 제2 전원 전압(VGL)은 턴-온 레벨(로직 로우 레벨)일 수 있다.
시점(ta3)에서, 데이터 라인(DLj)에는 i 번째 화소(PXij)에 대한 데이터 전압(DATAij)이 인가되고, i 번째 주사 라인(SLi)에는 턴-온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터들(T2, T1, T3)이 도통 상태가 되며, 데이터 라인(DLj)과 노드(N1)가 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)에서 트랜지스터(T1)의 문턱 전압을 감한 보상 전압이 스토리지 커패시터(Cst)의 제2 전극(즉, 노드(N1))에 인가되고, 스토리지 커패시터(Cst)는 제1 전원 전압과 보상 전압의 차이에 해당하는 전압을 유지한다. 이러한 기간을 문턱 전압 보상 기간이라고 명명할 수 있다.
이때, 트랜지스터(T7)는 턴-온 상태이므로, 발광 다이오드(LD)의 애노드와 초기화 라인(INTL)이 연결되고, 발광 다이오드(LD)는 초기화 전압과 제2 전원 전압의 전압 차이에 해당하는 전하량으로 초기화된다.
이때, i 번째 스테이지(STi)의 제7 트랜지스터(M7)가 턴-온되므로, 제1 전원 라인(VGHL)의 제1 전원 전압(VGH)이 i 번째 발광 라인(ELi)에 인가될 수 있다. 이에 따라, 발광 라인(ELi)에는 턴-오프 레벨의 발광 신호가 인가되므로, 트랜지스터들(T5, T6)은 턴-오프 상태이고, 문턱 전압 보상 과정에 따른 불필요한 발광 다이오드(LD)의 발광이 방지된다.
이때, 제1 노드(NM1)는 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 통해서 제1 전원 전압(VGH)으로 충전될 수 있다. 하지만 다른 발광 라인들(EL1, EL2)은 다이오드 방식으로 연결된 트랜지스터들(M2, M4)로 인해서, 턴-온 레벨을 유지할 수 있다.
시점(ta4)에서, i 번째 주사 라인(SLi)에 턴-오프 레벨의 주사 신호가 인가되고, i 번째 스테이지(STi)의 제7 트랜지스터(M7)가 턴-오프될 수 있다. 이에 따라, i 번째 발광 라인(ELi) 및 제1 노드(NM1)는 플로팅 상태에서 제2 전원 라인(VGLL)과 연결되어 제2 전원 전압(VGL)으로 충전될 수 있다.
발광 라인(ELi)에 턴-온 레벨의 발광 신호가 인가됨에 따라, 트랜지스터들(T5, T6)이 도통될 수 있다. 따라서, 제1 표시 전원 라인(ELVDDL), 트랜지스터(T5), 트랜지스터(T1), 트랜지스터(T6), 발광 다이오드(LD), 및 제2 표시 전원 라인(ELVSSL)의 경로로 구동 전류 경로가 형성된다.
스토리지 커패시터(Cst)에 유지된 전압에 따라 트랜지스터(T1)의 제1 전극과 제2 전극에 흐르는 구동 전류량이 조절된다. 발광 다이오드(LD)는 구동 전류량에 대응하는 휘도로 발광하게 된다.
도 5는 본 발명의 한 실시예에 따른 표시 기판, 가요성 회로 기판, 및 회로 기판을 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 표시 기판(DSUB), 적어도 하나의 가요성 회로 기판(FPCB), 및 회로 기판(PCB)을 포함할 수 있다.
표시 기판(DSUB)에는 화소부(15)의 화소들 및 발광 구동부(14)가 배치될 수 있다. 도 5에서는, 예시적으로, 화소부(15)의 제1 방향(예를 들어, 우측)에 발광 구동부(14)가 배치되는 것으로 도시하였다. 다른 실시예에서, 발광 구동부(14)는 화소부(15)의 제1 방향과 반대인 제2 방향(예를 들어, 좌측)에 배치되거나, 화소부(15)의 양측에 배치될 수도 있다. 표시 기판(DSUB)은 리지드(rigid)하거나 플렉서블(flexible)할 수 있다.
회로 기판(PCB)에는 공통 저항(CREG)이 배치될 수 있다. 전술한 바와 같이, 공통 저항(CREG)은 고저항으로써 대면적을 차지할 수 있다. 공통 저항(CREG)이 표시 기판(DSUB)에 실장되는 경우, 데드 스페이스가 크게 증가하게 되므로, 회로 기판(PCB)에 실장되는 것이 바람직하다. 회로 기판(PCB)은 리지드하거나 플렉서블할 수 있다.
가요성 회로 기판(FPCB)은 표시 기판(DSUB) 및 회로 기판(PCB)을 전기적으로 연결할 수 있다. 예를 들어, 표시 기판(DSUB)의 패드들은 가요성 회로 기판(FPCB)의 패드들과 접촉할 수 있다. 또한, 회로 기판(PCB)의 패드들은 가요성 회로 기판(FPCB)의 다른 패드들과 접촉할 수 있다. 가요성 회로 기판(FPCB)은 COF(chip on film)의 형태로 구성될 수도 있다.
도 5에는 도시되지 않았지만, 주사 구동부(13)는 표시 기판(DSUB)에 배치되고, 데이터 구동부(12) 및 타이밍 제어부(11)는 가요성 회로 기판(FPCB)에 배치되거나 회로 기판(PCB)에 배치될 수 있다. 제1 전원 라인(VGHL) 및 제2 전원 라인(VGLL)에 전원을 공급하는 전원 공급부(미도시)는 가요성 회로 기판(FPCB)에 배치되거나 회로 기판(PCB)에 배치될 수 있다.
가요성 회로 기판(FPCB)은 폴딩(folding)될 수 있으므로, 회로 기판(PCB)은 표시 기판(DSUB)의 후면(화소부(15)가 형성된 전면의 반대면)에 배치될 수 있다. 이에 따라, 공통 저항(CREG)이 차지하는 면적은 데드 스페이스를 구성하지 않는다.
도 6은 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 예시적인 복수의 프레임 기간들(FP1, FP2, FP3)이 도시된다. 각각의 프레임 기간들(FP1, FP2, FP3)에서, 하나의 영상 프레임에 대응하는 데이터들이 화소부(15)에 기입될 수 있다.
본 실시예에서, 제1 프레임 기간(FP1)은 표시 장치(10)가 파워-온(power-on)된 직후의 프레임 기간으로 가정한다. 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 이후 프레임 기간이다.
주사 구동부(13)는 각각의 프레임 기간에서 주사 라인들(SL0, SL1, SL2, SLi)에 순차적으로 턴-온 레벨의 주사 신호들을 인가할 수 있다.
발광 구동부(14)는, 제1 프레임 기간(FP1) 동안 발광 라인들(EL1, EL2, ELi)에 턴-오프 레벨의 발광 신호들을 유지할 수 있다. 이때, 제2 전원 라인(VGLL)은 제1 프레임 기간(FP1) 동안 턴-오프 레벨의 전압을 유지할 수 있다. 예를 들어, 턴-오프 레벨의 전압은 제1 전원 라인(VGHL)의 제1 전원 전압(VGH)과 동일하거나 유사할 수 있다. 제1 프레임 기간(FP1) 동안, 제1 전원 라인(VGHL) 및 제2 전원 라인(VGLL)이 모두 턴-오프 레벨의 전압을 유지하므로, 발광 구동부(14)의 스테이지들(ST1, ST2, STi)은 트랜지스터들의 동작에도 불구하고 턴-오프 레벨의 발광 신호들을 유지할 수 있다.
표시 장치(10)의 파워-온 직후에는 표시 장치(10)의 각각의 노드들의 전하량은 불확실한 상태일 수 있다. 따라서, 파워-온 직후의 적어도 한 프레임 기간(FP1)에서 화소부(15)의 발광을 방지함으로써, 번쩍임 현상을 방지할 수 있다. 본 실시예에서는 하나의 프레임 기간(FP1)에서만 화소부(15)의 발광을 방지하나, 다른 실시예에서는 2 개 이상의 프레임 기간들에서 화소부(15)의 발광을 방지할 수도 있다.
제2 프레임 기간(FP2)이 시작될 때, 제2 전원 라인(VGLL)의 전압은 제2 전원 전압(VGL)으로 변경되고, 발광 라인들(EL1, EL2, ELi)의 발광 신호들은 제2 전원 전압(VGL)으로 초기화될 수 있다. 제2 전원 라인(VGLL)은 제2 프레임 기간 동안 턴-온 레벨의 전압(예를 들어, 제2 전원 전압(VGL))을 유지할 수 있다.
발광 구동부(14)는 제2 프레임 기간(FP2) 동안 발광 라인들(EL1, EL2, ELi)에 턴-오프 레벨의 발광 신호들을 순차적으로 공급할 수 있다. 이에 대한 설명은 도 3 및 도 4의 설명을 참조한다.
발광 구동부(14)의 제3 프레임 기간(FP3)의 동작은 제2 프레임 기간(FP2)의 동작과 동일하므로, 중복된 설명은 생략한다.
도 1 내지 도 6의 실시예에서, 발광 구동부(14)의 트랜지스터들은 P형 트랜지스터들이고, 화소부(15)의 화소들은 각각이 P형 트랜지스터들을 포함한다. 이에 따라, 화소들의 표시 기간(FP2, FP3) 중, 제1 전원 라인(VGHL)의 전압(VGH)은 제2 전원 라인(VGLL)의 전압(VGL)보다 클 수 있다.
도 7은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 화소(PXija)는 트랜지스터들(T1a, T2a, T3a), 스토리지 커패시터(Csta), 및 발광 다이오드(LDa)를 포함할 수 있다.
트랜지스터(T1a)의 게이트 전극은 스토리지 커패시터(Csta)의 제2 전극에 연결되고, 제1 전극은 트랜지스터(T3a)의 제2 전극에 연결되고, 제2 전극은 발광 다이오드(LDa)의 애노드에 연결될 수 있다. 트랜지스터(T1a)는 구동 트랜지스터로 명명될 수 있다.
트랜지스터(T2a)의 게이트 전극은 i 번째 주사 라인(SLi)에 연결되고, 제1 전극은 j 번째 데이터 라인(DLj)에 연결되고, 제2 전극은 스토리지 커패시터(Csta)의 제2 전극에 연결될 수 있다. 트랜지스터(T2a)는 스캔 트랜지스터로 명명될 수 있다. 트랜지스터(T2a)의 제1 전극이 화소(PXija)의 데이터 입력 단자(DIT)일 수 있다. 또한, 트랜지스터(T2a)의 게이트 전극이 화소(PXija)의 주사 입력 단자(SIT)일 수 있다.
트랜지스터(T3a)의 게이트 전극은 i 번째 발광 라인(ELi)에 연결되고, 제1 전극은 제1 표시 전원 라인(ELVDDL)에 연결되고, 제2 전극은 트랜지스터(T1a)의 제1 전극에 연결될 수 있다. 트랜지스터(T3a)는 발광 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Csta)의 제1 전극은 제1 표시 전원 라인(ELVDDL)에 연결되고, 제2 전극은 트랜지스터(T1a)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LDa)는 애노드가 트랜지스터(T1a)의 제2 전극에 연결되고, 캐소드가 제2 표시 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LDa)의 발광 기간 동안, 제1 표시 전원 라인(ELVDDL)에 인가되는 제1 표시 전원 전압은 제2 표시 전원 라인(ELVSSL)에 인가되는 제2 표시 전원 전압보다 클 수 있다.
도 2의 경우, i-1 번째 주사 라인(SL(i-1)), i 번째 주사 라인(SLi), 및 i 번째 발광 라인(ELi)은 동일한 화소(PXij)에 연결된다. 반면, 도 7의 경우, i 번째 주사 라인(SLi) 및 i 번째 발광 라인(ELi)과 연결된 화소(PXija)는 i-1 번째 주사 라인(SL(i-1))과 연결되지 않는다.
도 8은 본 발명의 다른 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
도 8을 참조하면, 발광 구동부(14a)는 복수의 스테이지들(ST1a, ST2a, STia)을 포함할 수 있다.
예를 들어, 제1 스테이지(ST1a)는 제1 트랜지스터(A1) 및 제2 트랜지스터(A2)를 포함할 수 있다.
제1 트랜지스터(A1)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결되고, 게이트 전극이 제1 주사 라인(SL1)과 연결될 수 있다.
제2 트랜지스터(A2)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결될 수 있다. 제2 트랜지스터(A2)의 게이트 전극은 제2 트랜지스터(A2)의 제1 전극과 연결될 수 있다. 즉, 제2 트랜지스터(A2)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제2 트랜지스터(A2)는 다이오드로 대체될 수 있다.
예를 들어, 제2 스테이지(ST2a)는 제3 트랜지스터(A3) 및 제4 트랜지스터(A4)를 포함할 수 있다.
제3 트랜지스터(A3)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결되고, 게이트 전극이 제2 주사 라인(SL2)에 연결될 수 있다.
제4 트랜지스터(A4)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결될 수 있다. 제4 트랜지스터(A4)의 게이트 전극은 제4 트랜지스터(A4)의 제1 전극과 연결될 수 있다. 즉, 제4 트랜지스터(A4)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제4 트랜지스터(A4)는 다이오드로 대체될 수 있다.
예를 들어, i 번째 스테이지(STia)는 제7 트랜지스터(A7) 및 제8 트랜지스터(A8)를 포함할 수 있다.
제7 트랜지스터(A7)는 제1 전극이 제1 전원 라인(VGHL)에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결되고, 게이트 전극이 i 번째 주사 라인(SLi)에 연결될 수 있다.
제8 트랜지스터(A8)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결될 수 있다. 제8 트랜지스터(A8)의 게이트 전극은 제8 트랜지스터(A8)의 제1 전극과 연결될 수 있다. 즉, 제8 트랜지스터(A8)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제8 트랜지스터(A8)는 다이오드로 대체될 수 있다.
표시 장치(10)는, 제1 전극이 제1 노드(NM1)와 연결되고, 제2 전극이 제2 전원 라인(VGLL)에 연결된 공통 저항(CREG)을 포함할 수 있다. 스테이지들(ST1a, ST2a, STia)은 제1 노드(NM1)를 통해서 공통 저항(CREG)과 공통적으로 연결될 수 있다.
본 실시예에 의하면 각각의 스테이지들(ST1a, ST2a, STia)은 2 개의 트랜지스터들로 구성되고 별도의 클록 신호가 불필요하므로 구성이 간소화될 수 있다. 따라서, 데드 스페이스를 감소시킬 수 있다.
도 7의 화소(PXija) 및 도 8의 발광 구동부(14a)는 전단 주사 신호(예를 들어, i-1 번째 주사 신호)를 수신하지 않는 점을 제외하고는, 도 4의 구동 방법과 동일하게 구동될 수 있다. 예를 들어, 도 4의 기간(ta3~ta4)에서의 구동 방법은 도 7의 화소(PXija) 및 도 8의 발광 구동부(14a)에 적용될 수 있다. 따라서, 중복된 설명은 생략한다.
도 9는 본 발명의 또 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 9를 참조하면, 화소(PXijb)는 트랜지스터들(T1b, T2b, T3b), 스토리지 커패시터(Cstb), 및 발광 다이오드(LDb)를 포함한다.
트랜지스터(T1b)는 게이트 전극이 스토리지 커패시터(Cstb)의 제1 전극에 연결되고, 제1 전극이 트랜지스터(T3b)의 제2 전극에 연결되고, 제2 전극이 스토리지 커패시터(Cstb)의 제2 전극에 연결될 수 있다. 트랜지스터(T1b)는 구동 트랜지스터로 명명될 수 있다.
트랜지스터(T2b)는 게이트 전극이 i 번째 주사 라인(SLi)에 연결되고, 제1 전극이 j 번째 데이터 라인(DLj)에 연결되고, 제2 전극이 트랜지스터(T1b)의 게이트 전극에 연결될 수 있다. 트랜지스터(T2b)는 스캔 트랜지스터로 명명될 수 있다. 트랜지스터(T2b)의 제1 전극이 화소(PXijb)의 데이터 입력 단자(DIT)일 수 있다. 또한, 트랜지스터(T2b)의 게이트 전극이 화소(PXijb)의 주사 입력 단자(SIT)일 수 있다.
트랜지스터(T3b)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제1 표시 전원 라인(ELVDDL)에 연결되고, 제2 전극이 트랜지스터(T1b)의 제1 전극에 연결될 수 있다. 트랜지스터(T3b)는 발광 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cstb)의 제1 전극은 트랜지스터(T1b)의 게이트 전극에 연결되고, 제2 전극은 트랜지스터(T1b)의 제2 전극에 연결될 수 있다.
발광 다이오드(LDb)는 애노드가 트랜지스터(T1b)의 제2 전극에 연결되고, 캐소드가 제2 표시 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LDb)의 발광 기간 동안, 제1 표시 전원 라인(ELVDDL)에 인가되는 제1 표시 전원 전압은 제2 표시 전원 라인(ELVSSL)에 인가되는 제2 표시 전원 전압보다 클 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
도 10을 참조하면, 발광 구동부(14b)는 복수의 스테이지들(ST1b, ST2b, STib)을 포함할 수 있다.
예를 들어, 제1 스테이지(ST1b)는 제1 트랜지스터(B1) 및 제2 트랜지스터(B2)를 포함할 수 있다.
제1 트랜지스터(B1)는 제1 전극이 제1 전원 라인(VGLL)에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결되고, 게이트 전극이 제1 주사 라인(SL1)과 연결될 수 있다.
제2 트랜지스터(B2)는 제1 전극이 제1 노드(NM1')에 연결되고, 제2 전극이 제1 발광 라인(EL1)에 연결될 수 있다. 제2 트랜지스터(B2)의 게이트 전극은 제2 트랜지스터(B2)의 제1 전극과 연결될 수 있다. 즉, 제2 트랜지스터(B2)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제2 트랜지스터(B2)는 다이오드로 대체될 수 있다.
예를 들어, 제2 스테이지(ST2b)는 제3 트랜지스터(B3) 및 제4 트랜지스터(B4)를 포함할 수 있다.
제3 트랜지스터(B3)는 제1 전극이 제1 전원 라인(VGLL)에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결되고, 게이트 전극이 제2 주사 라인(SL2)에 연결될 수 있다.
제4 트랜지스터(B4)는 제1 전극이 제1 노드(NM1')에 연결되고, 제2 전극이 제2 발광 라인(EL2)에 연결될 수 있다. 제4 트랜지스터(B4)의 게이트 전극은 제4 트랜지스터(B4)의 제1 전극과 연결될 수 있다. 즉, 제4 트랜지스터(B4)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제4 트랜지스터(B4)는 다이오드로 대체될 수 있다.
예를 들어, i 번째 스테이지(STib)는 제7 트랜지스터(B7) 및 제8 트랜지스터(B8)를 포함할 수 있다.
제7 트랜지스터(B7)는 제1 전극이 제1 전원 라인(VGLL)에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결되고, 게이트 전극이 i 번째 주사 라인(SLi)에 연결될 수 있다.
제8 트랜지스터(B8)는 제1 전극이 제1 노드(NM1')에 연결되고, 제2 전극이 i 번째 발광 라인(ELi)에 연결될 수 있다. 제8 트랜지스터(B8)의 게이트 전극은 제8 트랜지스터(B8)의 제1 전극과 연결될 수 있다. 즉, 제8 트랜지스터(B8)는 다이오드 방식으로 연결될 수 있다. 실시예에 따라, 제8 트랜지스터(B8)는 다이오드로 대체될 수 있다.
표시 장치(10)는, 제1 전극이 제1 노드(NM1')와 연결되고, 제2 전극이 제2 전원 라인(VGHL)에 연결된 공통 저항(CREG')을 포함할 수 있다. 스테이지들(ST1b, ST2b, STib)은 제1 노드(NM1')를 통해서 공통 저항(CREG')과 공통적으로 연결될 수 있다.
본 실시예에 의하면 각각의 스테이지들(ST1b, ST2b, STib)은 2 개의 트랜지스터들로 구성되고 별도의 클록 신호가 불필요하므로 구성이 간소화될 수 있다. 따라서, 데드 스페이스를 감소시킬 수 있다.
도 9의 화소(PXijb) 및 도 10의 발광 구동부(14b)는 N형 트랜지스터들로 구성된 점을 제외하고는, 도 7의 화소(PXija) 및 도 8의 발광 구동부(14a)와 실질적으로 동일하다. 따라서, 화소(PXijb) 및 발광 구동부(14b)는 턴-온 레벨 및 턴-오프 레벨이 반대인 것을 제외하고는 화소(PXija) 및 발광 구동부(14a)와 동일하게 구동될 수 있으므로, 구동 방법에 대한 설명은 생략한다.
도 9 및 도 10의 실시예에서, 발광 구동부(14b)의 트랜지스터들은 N형 트랜지스터들이고, 화소부(15)의 화소들은 각각이 N형 트랜지스터들을 포함한다. 이에 따라, 화소들의 표시 기간 중, 제1 전원 라인(VGLL)의 전압(VGL)은 제2 전원 라인(VGHL)의 전압(VGH)보다 작을 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
14: 발광 구동부
ST1~STi: 스테이지들
EL1~ELi: 발광 라인들
VGHL: 제1 전원 라인
VGLL: 제2 전원 라인

Claims (20)

  1. 각각이 주사 라인들 중 적어도 하나 및 발광 라인들 중 적어도 하나와 연결된 화소들;
    상기 주사 라인들에 주사 신호들을 제공하는 주사 구동부; 및
    상기 발광 라인들에 연결된 스테이지들을 포함하고, 각각의 상기 스테이지들은 대응하는 발광 라인에 발광 신호를 제공하는 발광 구동부를 포함하고,
    상기 스테이지들 중 제1 스테이지는:
    제1 전극이 제1 전원 라인에 연결되고, 제2 전극이 제1 발광 라인에 연결되고, 게이트 전극이 제1 주사 라인과 연결된 제1 트랜지스터; 및
    제1 전극이 제1 노드에 연결되고, 제2 전극이 상기 제1 발광 라인에 연결된 제2 트랜지스터를 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 제2 트랜지스터의 게이트 전극은 상기 제2 트랜지스터의 제1 전극과 연결된,
    표시 장치.
  3. 제2 항에 있어서,
    제1 전극이 상기 제1 노드와 연결되고, 제2 전극이 제2 전원 라인에 연결된 공통 저항을 더 포함하는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 화소들 및 상기 발광 구동부가 배치된 표시 기판; 및
    상기 공통 저항이 배치된 회로 기판을 더 포함하는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 표시 기판 및 상기 회로 기판을 전기적으로 연결하는 가요성 회로 기판을 더 포함하는,
    표시 장치.
  6. 제3 항에 있어서,
    상기 스테이지들 중 제2 스테이지는:
    제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 제2 발광 라인에 연결되고, 게이트 전극이 제2 주사 라인에 연결된 제3 트랜지스터; 및
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제2 발광 라인에 연결된 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 제1 전극과 연결된,
    표시 장치.
  7. 제6 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제1 발광 라인에 연결된 제5 트랜지스터를 더 포함하는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 제2 스테이지는 제1 전극이 상기 제1 전원 라인에 연결되고, 제2 전극이 상기 제2 발광 라인에 연결되고, 게이트 전극이 상기 제1 주사 라인에 연결된 제6 트랜지스터를 더 포함하는,
    표시 장치.
  9. 제8 항에 있어서,
    상기 주사 구동부는, 제1 프레임 기간 및 상기 제1 프레임 기간 이후의 제2 프레임 기간 각각에서, 상기 제1 주사 라인 및 상기 제2 주사 라인에 순차적으로 턴-온 레벨의 주사 신호들을 인가하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 발광 구동부는, 상기 제1 프레임 기간 동안 상기 제1 발광 라인 및 상기 제2 발광 라인에 턴-오프 레벨의 발광 신호들을 유지하고, 상기 제2 프레임 기간 동안 상기 제1 발광 라인 및 상기 제2 발광 라인에 턴-오프 레벨의 발광 신호들을 순차적으로 공급하는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 제2 전원 라인은 상기 제1 프레임 기간 동안 턴-오프 레벨의 전압을 유지하고, 상기 제2 프레임 기간 동안 턴-온 레벨의 전압을 유지하는,
    표시 장치.
  12. 제11 항에 있어서,
    상기 제1 프레임 기간은 표시 장치가 파워-온(power-on)된 직후의 프레임 기간인,
    표시 장치.
  13. 제8 항에 있어서,
    상기 주사 구동부는 한 프레임 기간 동안 상기 제1 주사 라인 및 상기 제2 주사 라인에 턴-온 레벨의 제1 주사 신호 및 제2 주사 신호를 순차적으로 공급하고,
    상기 한 프레임 기간 동안, 상기 제1 주사 신호 및 상기 제2 주사 신호의 턴-온 레벨의 기간들은 서로 중첩하지 않는,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제2 스테이지는, 상기 한 프레임 기간 동안, 턴-온 레벨의 상기 제1 주사 신호에 동기하여 첫 번째 턴-오프 레벨의 발광 신호를 상기 제2 발광 라인에 인가하고, 턴-온 레벨의 상기 제2 주사 신호에 동기하여 두 번째 턴-오프 레벨의 발광 신호를 상기 제2 발광 라인에 인가하는,
    표시 장치.
  15. 제6 항에 있어서,
    상기 제1 내지 제4 트랜지스터들은 P형 트랜지스터들이고,
    상기 화소들은 P형 트랜지스터들을 포함하는,
    표시 장치.
  16. 제15 항에 있어서,
    상기 화소들의 표시 기간 중, 상기 제1 전원 라인의 전압은 상기 제2 전원 라인의 전압보다 큰,
    표시 장치.
  17. 제6 항에 있어서,
    상기 제1 내지 제4 트랜지스터들은 N 형 트랜지스터들이고,
    상기 화소들은 N 형 트랜지스터들을 포함하는,
    표시 장치.
  18. 제17 항에 있어서,
    상기 화소들의 표시 기간 중, 상기 제1 전원 라인의 전압은 상기 제2 전원 라인의 전압보다 작은,
    표시 장치.
  19. 제8 항에 있어서,
    상기 제1 주사 라인, 상기 제2 주사 라인, 및 상기 제2 발광 라인은 동일한 화소에 연결된,
    표시 장치.
  20. 제6 항에 있어서,
    상기 제2 주사 라인 및 상기 제2 발광 라인과 연결된 화소는 상기 제1 주사 라인과 연결되지 않은,
    표시 장치.
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