CN112233619A - 像素驱动电路及其驱动方法、显示面板及显示装置 - Google Patents

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张蒙蒙
曾冉冉
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Abstract

本申请公开了一种像素驱动电路及其驱动方法、显示面板及显示装置。像素驱动电路包括发光元件、使能模块及数据写入模块；使能模块和发光元件串联在电源电压端和公共电压端之间，使能模块与电源电压端电连接，发光元件与公共电压端电连接；数据写入模块包括第一晶体管和第二晶体管；第一晶体管的第一端与第二晶体管的第二端电连接，第一晶体管的第二端与使能模块电连接，第二晶体管的第一端与第一信号端电连接；其中，第一晶体管和第二晶体管中，其中一者的栅极与第一扫描信号端电连接，另一者的栅极与数据信号端电连接。根据本申请实施例，能够降低晶体管的漏电流对显示效果的影响。

Description

像素驱动电路及其驱动方法、显示面板及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种像素驱动电路、像素驱动电路的驱动方法、显示面板及显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)是当今显示器研究领域的热点之一，与液晶显示器(Liquid Crystal Display，LCD)相比，OLED显示屏具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点，目前，在手机、PDA、数码相机等显示领域OLED显示面板已经开始取代传统的LCD显示面板。
在OLED显示面板中，OLED需要利用像素电路进行驱动，像素电路主要由多个晶体管构成，然而晶体管存在漏电流现象，影响显示面板的显示效果。
发明内容
本申请提供一种像素驱动电路、像素驱动电路的驱动方法、显示面板及显示装置，能够降低晶体管的漏电流对显示效果的影响。
第一方面，本申请实施例提供一种像素驱动电路，其包括发光元件、使能模块及数据写入模块；使能模块和发光元件串联在电源电压端和公共电压端之间，使能模块与电源电压端电连接，发光元件与公共电压端电连接；数据写入模块包括第一晶体管和第二晶体管；第一晶体管的第一端与第二晶体管的第二端电连接，第一晶体管的第二端与使能模块电连接，第二晶体管的第一端与第一信号端电连接；其中，第一晶体管和第二晶体管中，其中一者的栅极与第一扫描信号端电连接，另一者的栅极与数据信号端电连接。
第二方面，基于同一发明构思，本申请实施例提供一种像素驱动电路的驱动方法，用于如第一方面任一项实施例的像素驱动电路，该驱动方法包括：在数据写入阶段，第一扫描信号端提供导通电平，数据信号端提供的数据信号通过第一晶体管和第二晶体管中一者的栅极写入使能模块；在发光阶段，使能模块向发光元件提供驱动电流，以驱动发光元件发光。
第三方面，基于同一发明构思，本申请实施例提供一种显示面板，其包括如第一方面任一项实施例的像素驱动电路。
第四方面，基于同一发明构思，本申请实施例提供一种显示装置，其包括如第三方面任一项实施例的像素驱动电路。
根据本申请提供的像素驱动电路、像素驱动电路的驱动方法、显示面板及显示装置，包括发光元件、使能模块及数据写入模块，数据写入模块包括第一晶体管和第二晶体管，数据信号端与第一晶体管和第二晶体管中一者的栅极电连接，晶体管的栅极漏电流小于晶体管的源极和漏极的漏电流，同数据信号端与晶体管的源极或漏极电连接相比，数据信号端与晶体管的栅极电连接，能够降低晶体管的漏电流对数据信号写入的影响，进而降低晶体管的漏电流对显示效果的影响。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1是相关技术提供的一种像素驱动电路的结构示意图；
图2是本申请实施例提供的一种像素驱动电路的结构示意图；
图3是本申请实施例提供的另一种像素驱动电路的结构示意图；
图4是本申请实施例提供的又一种像素驱动电路的结构示意图；
图5是本申请实施例提供的又一种像素驱动电路的结构示意图；
图6是本申请实施例提供的一种驱动时序示意图；
图7是本申请实施例提供的又一种像素驱动电路的结构示意图；
图8是本申请实施例提供的另一种驱动时序示意图；
图9是本申请实施例提供的又一种像素驱动电路的结构示意图；
图10是本申请实施例提供的又一种驱动时序示意图；
图11是本申请实施例提供的又一种像素驱动电路的结构示意图；
图12是本申请实施例提供的又一种驱动时序示意图；
图13是本申请实施例提供的又一种驱动时序示意图；
图14是本申请实施例提供的一种驱动方法的流程示意图；
图15是本申请实施例提供的一种显示面板的结构示意图；
图16是本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
图1是相关技术提供的一种像素驱动电路的结构示意图。如图1所示，数据信号端Vdata与晶体管T1的源极或漏极电连接，晶体管T1及晶体管T2的栅极与扫描信号端Scan电连接，晶体管T3为驱动晶体管，晶体管T3的栅极与节点Q电连接。如图1中箭头方向所示，数据信号端Vdata提供的数据信号通过晶体管T1、晶体管T3以及晶体管T2传输至节点Q。本申请的发明人通过研究发现，晶体管的源极和漏极的漏电流大于晶体管的栅极漏电流，图1中数据信号端Vdata与晶体管T1的源极或漏极电连接，导致数据信号端Vdata提供的数据信号至节点Q的路径上的漏电流比较严重，影响显示面板的显示质量。另外，对于异形显示面板，例如可穿戴产品的显示面板，以可穿戴产品的显示面板的显示区为圆形为例，在控制可穿戴产品的显示面板显示时，需要向围绕圆形显示区的非显示区写入黑态电压(使非显示区呈黑态的电压)，在黑态电压仍作用于数据信号线上，数据信号端Vdata与晶体管T1的源极或漏极电连接的情况下，数据信号端Vdata提供的数据信号至节点Q的路径上存在漏电流，黑态电压会影响显示区的显示效果，例如会导致显示区出现黑色环状mura，尤其对于低刷新率的可穿戴产品，此现象更为严重。
为了解决上述技术问题，本申请实施例提供一种像素驱动电路、像素驱动电路的驱动方法、显示面板及显示装置。以下将结合附图对本申请实施例提供的像素驱动电路、像素驱动电路的驱动方法、显示面板及显示装置进行说明。
图2是本申请实施例提供的一种像素驱动电路的结构示意图。如图2所示，本申请实施例提供的像素驱动电路包括发光元件D、使能模块11及数据写入模块12。使能模块11和发光元件D串联在电源电压端PVDD和公共电压端PVEE之间，使能模块11与电源电压端PVDD电连接，发光元件D与公共电压端PVEE电连接。示例性的，数据写入模块12与使能模块11的第二节点N2电连接，发光元件D的阴极与公共电压端PVEE电连接，发光元件D的阳极与使能模块11电连接。
数据写入模块12包括第一晶体管M1和第二晶体管M2，第一晶体管M1和第二晶体管M2串联在第二节点N2与第一信号端VGH之间。具体的，第一晶体管M1的第一端与第二晶体管M2的第二端电连接，第一晶体管M1的第二端与使能模块11电连接，例如第一晶体管M1的第二端与使能模块11的第二节点N2电连接，第二晶体管M2的第一端与第一信号端VGH电连接。第一晶体管M1和第二晶体管M2中，其中一个晶体管的栅极与第一扫描信号端SCAN[2]电连接，另一个晶体管的栅极与数据信号端VDATA电连接。
图2中示例性的示出了第一晶体管M1的栅极与数据信号端VDATA电连接，第二晶体管M2的栅极与第一扫描信号端SCAN[2]电连接。以数据信号端VDATA提供的数据电压为正电压，第一晶体管M1为N型晶体管，第二晶体管M2为P型晶体管为例，示例性的，第一扫描信号端SCAN[2]的第一扫描信号为低电平时，第二晶体管M2导通。在第二晶体管M2处于导通状态时，第一信号端VGH提供高电平信号，数据信号端VDATA提供正的数据电压，第一晶体管M1导通，数据信号端VDATA的数据电压通过第一晶体管M1写入第二节点N2。
图3中示例性的示出了第二晶体管M2的栅极与数据信号端VDATA电连接，第一晶体管M1的栅极与第一扫描信号端SCAN[2]电连接。仍以数据信号端VDATA提供的数据电压为正电压，第一晶体管M1为P型晶体管，第二晶体管M2为N型晶体管为例，示例性的，第一信号端VGH提供高电平信号，数据信号端VDATA提供正的数据电压，第二晶体管M2导通，数据信号端VDATA的数据电压通过第二晶体管M2写入第一晶体管M1的第一端；第一扫描信号端SCAN[2]的第一扫描信号为低电平时，第一晶体管M1导通，数据信号端VDATA的数据电压通过第一晶体管M1写入第二节点N2。
由于晶体管的栅极漏电流小于晶体管的源极和漏极的漏电流，与数据信号端与晶体管的源极或漏极电连接相比，本申请实施例中数据信号端VDATA与晶体管的栅极电连接，能够降低晶体管的漏电流对数据信号写入的影响，进而降低晶体管的漏电流对显示效果的影响。另外，本申请实施例提供的像素驱动电路对于低刷新率的异形显示面板，能够更好的降低晶体管的漏电流对显示效果的影响。
可以理解的是，像素驱动电路中与数据信号端VDATA电连接的晶体管的类型和数据信号端VDATA提供的数据电压的正负有关。若数据信号端VDATA提供的数据电压为正电压，则与数据信号端VDATA电连接的晶体管为N型晶体管；若数据信号端VDATA提供的数据电压为负电压，则与数据信号端VDATA电连接的晶体管为P型晶体管，以保证与数据信号端VDATA电连接的晶体管能够导通，从而使数据信号端VDATA提供的数据电压能够写入使能模块11。
数据信号端VDATA提供的数据电压也可以为负电压，也就是说，图2所示的第一晶体管T1也可以为P型晶体管，图3所示的第二晶体管M2也可以为P型晶体管。以下实施例及附图中均以第一晶体管T1的栅极与数据信号端VDATA电连接，且数据信号端VDATA提供的数据电压为正电压为例进行说明，即以下实施例及附图中均以第一晶体管T1为N型晶体管为例，但是这并不用于限定本申请。
在一些可选的实施方式中，第一信号端VGH可以为固定电压信号端，即第一信号端VGH始终提供固定电压信号，例如+7V的电压信号。
图4是本申请实施例提供的另一种像素驱动电路的结构示意图。在一些可选的实施方式中，如图4所示，使能模块11可以包括驱动子模块111、第一初始化子模块1121、阈值补偿子模块113、发光控制子模块114以及存储子模块115。第一初始化子模块1121与参考信号端VREF以及驱动子模块111的控制端电连接，第一初始化子模块1121用于对驱动子模块111的控制端进行初始化。阈值补偿子模块113与驱动子模块111的控制端电连接，阈值补偿子模块113用于检测和自补偿驱动子模块111中的阈值电压偏差。驱动子模块111与数据写入模块12电连接，用于产生驱动电流。发光控制子模块114串联在电源电压端PVEE和发光元件D之间，发光控制子模块114用于将驱动子模块111产生的驱动电流传输至发光元件D。存储子模块115与驱动子模块111的控制端电连接，存储子模块115用于维持驱动子模块111的控制端的电位。
示例性的，驱动子模块111的控制端、第一初始化子模块1121、阈值补偿子模块113以及存储子模块115均可以与第一节点N1电连接，第一晶体管T1的第二端、发光控制子模块114以及驱动子模块111可以均与第二节点N2电连接，发光控制子模块114、驱动子模块111以及阈值补偿子模块113均与第三节点N3电连接，发光控制子模块114以及发光元件D的第一极均与第四节点N4电连接，数据信号端VDATA的数据电压通过第一晶体管M1写入第二节点N2，然后通过驱动子模块111、阈值补偿子模块113写入第一节点N1，即写入驱动子模块111的控制端。根据本申请实施例，能够避免流经发光元件D的驱动电流受到驱动子模块111中的阈值电压的影响，从而能够提高显示面板的显示均一性。
图5是本申请实施例提供的又一种像素驱动电路的结构示意图。在一些可选的实施方式中，如图5所示，驱动子模块111包括驱动晶体管DT，第一初始化子模块1121包括第四晶体管M4，阈值补偿子模块113包括第五晶体管M5，发光控制子模块114包括第三晶体管M3和第六晶体管M6，存储子模块115包括电容Cst。各元件的连接方式可以如下：
驱动晶体管DT的栅极与第一节点N1电连接，驱动晶体管DT的第一端与第二节点N2电连接，驱动晶体管DT的第二端与第三节点N3电连接。第四晶体管M4的栅极与第二扫描信号端SCAN1[0]电连接，第四晶体管M4的第一端与参考信号端VREF电连接，第四晶体管M4的第二端与第一节点N1电连接。第五晶体管M5的栅极与第三扫描信号端SCAN1[2]电连接，第五晶体管M5的第一端与第三节点N3电连接，第五晶体管M5的第二端与第一节点N1电连接。第三晶体管M3的栅极与发光控制信号端EM电连接，第三晶体管M3的第一端与电源电压端PVEE电连接，第三晶体管M3的第二端与第二节点N2电连接。第六晶体管M6的栅极与发光控制信号端EM电连接，第六晶体管M6的第一端与第三节点N3电连接，第六晶体管M6的第二端与第四节点N4电连接。电容Cst的第一极与电源电压端PVDD电连接，电容Cst的第二极与第一节点N1电连接。其中，第一晶体管M1的第二端与第二节点N2电连接，发光元件D的第一极与第四节点N4电连接，发光元件D的第二极与公共电压端PVEE电连接。其中，发光元件D的第一极可以为阳极，发光元件D的第二极可以为阴极。
在一些可选的实施方式中，如图4所示，本申请实施例提供的像素驱动电路还可以包括第二初始化模块1122，第二初始化模块1122与发光元件D的第一极电连接，用于对发光元件D进行初始化，从而防止显示面板出现残影。
在一些可选的实施方式中，如图5所示，第二初始化模块1122可以包括第七晶体管M7，第七晶体管M7的栅极与第一扫描信号端SCAN[2]电连接，第七晶体管M7的第一端与参考信号端VREF电连接，第七晶体管M7的第二端与第四节点N4电连接。
在一些可选的实施方式中，上述实施例中的第一晶体管M1和第二晶体管M2中栅极与第一扫描信号端SCAN[2]电连接的晶体管、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6可以均为P型晶体管。第七晶体管M7也可以P型晶体管。示例性的，第一晶体管M1和第二晶体管M2中，第二晶体管M2的栅极与第一扫描信号端SCAN[2]电连接，第二晶体管M2为P型晶体管。另外，驱动晶体管DT可以为P型晶体管，也可以为N型晶体管，图5示例性的示出了驱动晶体管DT为P型晶体管。示例性的，第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7以及驱动晶体管DT可以均为薄膜晶体管。采用同一类型的晶体管，可以降低工艺复杂度。
图6是本申请实施例提供的一种驱动时序示意图。以第一晶体管M1为N型晶体管，其它各晶体管均为P型晶体管为例，N型晶体管的导通电平为高电平，P型晶体管的导通电平为低电平。以下结合参考图5和图6，说明本申请实施例提供的像素驱动电路的工作过程。
表1示出了第一节点N1、第二节点N2在第一阶段t1至第四阶段t4的电位以及发光元件D在第一阶段t1至第四阶段t4的状态。
表1
Figure BDA0002783097610000081
在第一阶段t1，第二扫描信号端SCAN1[0]提供低电平，发光控制信号端EM、第一扫描信号端SCAN[2]以及第三扫描信号端SCAN1[2]提供高电平，第四晶体管M4导通，其它晶体管截止，参考信号端VREF的参考电压Vref通过第四晶体管M4写入第一节点N1，第一节点N1的电位为Vref。参考电压Vref为负电压，以初始化驱动晶体管DT的栅极以及电容Cst，方便后续将数据信号写入驱动晶体管DT的栅极。没有信号写入第二节点N2，发光元件D不发光。第一阶段t1也称为初始化阶段。
在第二阶段t2，第一扫描信号端SCAN[2]提供低电平，第二扫描信号端SCAN1[0]、发光控制信号端EM以及第三扫描信号端SCAN1[2]提供高电平，第一晶体管M1、第二晶体管M2以及第七晶体管M7导通，其它晶体管截止，此时，数据信号端VDATA仍提供上一行数据电压Vdata’，上一行数据电压Vdata’通过第一晶体管M1写入第二节点N2，第二节点N2的电位变为Vdata’-|Vth1|，其中，Vth1为第一晶体管M1的阈值电压。参考信号端VREF的参考电压Vref通过第七晶体管M7写入第四节点N4，参考电压Vref为负电压，以初始化发光元件D的第一极。第一节点N1的电位维持Vref，发光元件D不发光。第二阶段t2也称为初始化阶段。
在第三阶段t3，第一扫描信号端SCAN[2]以及第三扫描信号端SCAN1[2]提供低电平，第二扫描信号端SCAN1[0]以及发光控制信号端EM提供高电平，第一晶体管M1、第二晶体管M2、第五晶体管M5以及驱动晶体管DT导通，此时，数据信号端VDATA提供本行数据电压Vdata，本行数据电压Vdata通过第一晶体管M1写入第二节点N2，第二节点N2的电位变为Vdata-|Vth1|，第二节点N2上的电压通过驱动晶体管DT和第五晶体管M5写入第一节点N1，第一节点N1的电位变为Vdata-|Vth1|-|Vth|，其中，Vth1为第一晶体管M1的阈值电压，Vth为驱动晶体管DT的阈值电压。发光元件D不发光。第三阶段t3也称为数据写入阶段。
在第四阶段t4，发光控制信号端EM提供低电平，第一扫描信号端SCAN[2]、第二扫描信号端SCAN1[0]以及第三扫描信号端SCAN1[2]提供高电平，第三晶体管M3、第六晶体管M6以及驱动晶体管DT导通，此时，电源电压端PVDD提供的电源电压Vdd通过第三晶体管M3写入第二节点N2，第二节点N2的电位变为Vdd，第一节点N1的电位维持Vdata-|Vth1|-|Vth|，驱动晶体管DT产生驱动电流，并通过第六晶体管M6提供给发光元件D，发光元件D发光。其中，I＝k*(Vdd-Vdata+|Vth1|)2，I为驱动电流，k为常数。第四阶段t4也称为发光阶段。
请继续参考图5和图6，仍以第一晶体管M1为N型晶体管，其它各晶体管均为P型晶体管为例。在第三阶段t3，发光控制信号端EM和第二扫描信号端SCAN1[0]均提供高电平。发光控制信号端EM和第二扫描信号端SCAN1[0]中的任意一者可以复用为第一信号端VGH，如此，能够保证在第三阶段t3将数据信号端VDATA提供本行数据电压Vdata写入驱动晶体管DT的栅极的同时，减少信号线的数量。
图7是本申请实施例提供的又一种像素驱动电路的结构示意图。在一些可选的实施方式中，如图7所示，上述实施方式中的第一晶体管M1和第二晶体管M2中栅极与第一扫描信号端SCAN[2]电连接的晶体管、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6可以均为N型晶体管。第七晶体管M7也可以N型晶体管。示例性的，第一晶体管M1和第二晶体管M2中，第二晶体管M2的栅极与第一扫描信号端SCAN[2]电连接，第二晶体管M2为N型晶体管。另外，驱动晶体管DT可以为N型晶体管，也可以为P型晶体管，图7示例性的示出了驱动晶体管DT为N型晶体管。图8是本申请实施例提供的另一种驱动时序示意图。以各晶体管均为N型晶体管为例，N型晶体管的导通电平为高电平。
图8与图6的区别在于，在各阶段第一扫描信号端SCAN[2]、第二扫描信号端SCAN1[0]、第三扫描信号端SCAN1[2]及发光控制信号端EM提供的信号电位不同。具体的，在第一阶段t1，第二扫描信号端SCAN1[0]提供高电平，发光控制信号端EM、第一扫描信号端SCAN[2]以及第三扫描信号端SCAN1[2]提供低电平。在第二阶段t2，第一扫描信号端SCAN[2]提供高电平，第二扫描信号端SCAN1[0]、发光控制信号端EM以及第三扫描信号端SCAN1[2]提供低电平。在第三阶段t3，第一扫描信号端SCAN[2]以及第三扫描信号端SCAN1[2]提供高电平，第二扫描信号端SCAN1[0]以及发光控制信号端EM提供低电平。在第四阶段t4，发光控制信号端EM提供高电平，第一扫描信号端SCAN[2]、第二扫描信号端SCAN1[0]以及第三扫描信号端SCAN1[2]提供低电平。在图8所示的各阶段中各晶体管的状态与图6所示的对应阶段中各晶体管的状态相同，在图8所示的各阶段中各节点的电位与表1中各阶段中各节点的电位相同，在图8所示的各阶段中发光元件D的状态与表1中各阶段中发光元件D的状态相同，在此不再详细赘述。
图9是本申请实施例提供的又一种像素驱动电路的结构示意图。在另一些可选的实施方式中，如图9所示，上述实施例中的第一晶体管M1和第二晶体管M2中栅极与第一扫描信号端SCAN[2]电连接的晶体管、第三晶体管M3、第六晶体管M6和第七晶体管M7可以均为P型晶体管，第四晶体管M4和第五晶体管M5为N型晶体管，且第四晶体管M4和第五晶体管M5为氧化物晶体管。第四晶体管M4和第五晶体管M5与第一节点N1电连接，也就是说第四晶体管M4和第五晶体管M5与驱动晶体管DT的栅极电连接，相对薄膜晶体管，氧化物晶体管的漏电流较小，因此，与驱动晶体管DT的栅极电连接第四晶体管M4和第五晶体管M5采用氧化物晶体管，能够进一步降低晶体管漏电流对显示效果的影响。
图10是本申请实施例提供的又一种驱动时序示意图。以第二晶体管M2、第三晶体管M3、第六晶体管M6和第七晶体管M7为P型晶体管，第四晶体管M4和第五晶体管M5为N型晶体管为例，P型晶体管的导通电平为低电平，N型晶体管的导通电平为高电平。图10与图6的不同之处在于，第二扫描信号端SCAN1[0]以及第三扫描信号端SCAN1[2]在各阶段提供的信号电位不同。具体的，在第一阶段t1，第二扫描信号端SCAN1[0]提供高电平，第三扫描信号端SCAN1[2]提供低电平；在第二阶段t2，第二扫描信号端SCAN1[0]及第三扫描信号端SCAN1[2]均提供低电平；在第三阶段t3，第二扫描信号端SCAN1[0]提供低电平，第三扫描信号端SCAN1[2]提供高电平；在第四阶段t4，第二扫描信号端SCAN1[0]及第三扫描信号端SCAN1[2]均提供低电平。在图10所示的各阶段中各晶体管的状态与图6所示的对应阶段中各晶体管的状态相同，在图10所示的各阶段中各节点的电位与表1中各阶段中各节点的电位相同，在图10所示的各阶段中发光元件D的状态与表1中各阶段中发光元件D的状态相同，在此不再详细赘述。
请继续参考图9和图10，仍以第一晶体管M1和第二晶体管M2中栅极与第一扫描信号端SCAN[2]电连接的晶体管、第三晶体管M3、第六晶体管M6和第七晶体管M7为P型晶体管，第四晶体管M4和第五晶体管M5为N型晶体管为例。在第三阶段t3，发光控制信号端EM和第三扫描信号端SCAN1[2]均提供高电平。发光控制信号端EM和第三扫描信号端SCAN1[2]中的任意一者可以复用为第一信号端VGH，如此，能够保证在第三阶段t3将数据信号端VDATA提供本行数据电压Vdata写入驱动晶体管DT的栅极的同时，减少信号线的数量。
图11是本申请实施例提供的又一种像素驱动电路的结构示意图。在另一些可选的实施方式中，如图11所示，上述实施方式中的第一晶体管M1和第二晶体管M2中栅极与第一扫描信号端SCAN[2]电连接的晶体管、第三晶体管M3、第六晶体管M6和第七晶体管M7可以均为N型晶体管，第四晶体管M4和第五晶体管M5为P型晶体管。另外，驱动晶体管DT可以为N型晶体管，也可以为P型晶体管，图11中示例性的示出了驱动晶体管DT为N型晶体管。
图12是本申请实施例提供的又一种驱动时序示意图。以第一晶体管M1和第二晶体管M2中栅极与第一扫描信号端SCAN[2]电连接的晶体管、第三晶体管M3、第六晶体管M6和第七晶体管M7为N型晶体管，第四晶体管M4和第五晶体管M5为P型晶体管为例，P型晶体管的导通电平为低电平，N型晶体管的导通电平为高电平。图12与图6的不同之处在于，发光控制信号端EM及第一扫描信号端SCAN[2]在各阶段提供的信号电位不同。具体的，在第一阶段t1，发光控制信号端EM及第一扫描信号端SCAN[2]均提供低电平；在第二阶段t2及第三阶段t3，发光控制信号端EM提供低电平，第一扫描信号端SCAN[2]提供高电平；在第四阶段t4，发光控制信号端EM提供高电平，第一扫描信号端SCAN[2]提供低电平。在图12所示的各阶段中各晶体管的状态与图6所示的对应阶段中各晶体管的状态相同，在图12所示的各阶段中各节点的电位与表1中各阶段中各节点的电位相同，在图12所示的各阶段中发光元件D的状态与表1中各阶段中发光元件D的状态相同，在此不再详细赘述。
图13是本申请实施例提供的又一种驱动时序示意图。如图5所示，仍以第一晶体管M1和第二晶体管M2中栅极与数据信号端VDATA电连接的晶体管为N型晶体管，其它各晶体管均为P型晶体管为例，第一扫描信号端SCAN[2]可以复用为第三扫描信号端SCAN1[2]，如此可以减少信号线的数量。可以理解为，图13将图6中的第二阶段t2和第三阶段t3合并为一个阶段t3’。另外，第一扫描信号端SCAN[2]提供的导通电平的开始时刻在第二扫描信号端SCAN1[0]提供的第二扫描信号的结束时刻之后，或者第一扫描信号端SCAN[2]提供的导通电平的开始时刻与第二扫描信号端SCAN1[0]提供的第二扫描信号的结束时刻相同。导通电平和截止电平是根据晶体管的类型划分的，导通电平是指能够控制晶体管导通的电平，截止电平是指能够控制晶体管截止的电平。例如，当晶体管为P型晶体管时，导通电平为低电平，截止电平为高电平；当晶体管为N型晶体管时，导通电平为高电平，截止电平为低电平。
如图5所示，第二扫描信号端SCAN1[0]与第四晶体管M4的栅极电连接，控制参考信号端VREF的参考电压Vref通过第四晶体管M4写入第一节点N1，以对驱动晶体管DT的栅极以及电容Cst进行初始化。本申请实施例中，第一扫描信号端SCAN[2]提供的导通电平的开始时刻在第二扫描信号端SCAN1[0]提供的第二扫描信号的结束时刻之后，或者与第二扫描信号端SCAN1[0]提供的第二扫描信号的结束时刻相同，能够保证充分对驱动晶体管DT的栅极以及电容Cst进行初始化。
仍以第一晶体管M1和第二晶体管M2中栅极与数据信号端VDATA电连接的晶体管为N型晶体管，其它各晶体管均为P型晶体管为例，P型晶体管的导通电平为低电平。以下结合参考图5和图13，说明本申请实施例提供的像素驱动电路的工作过程。
表2示出了第一节点N1、第二节点N2在第一阶段t1’至第四阶段t4’的电位以及发光元件D在第一阶段t1’至第四阶段t4’的状态。
表2
Figure BDA0002783097610000131
在第一阶段t1’，此阶段各信号端的电平与图6中的第一阶段t1的相同，因此，此阶段节点N1、N2的电位以及发光元件D的状态与表1中的第一阶段t1中的相同。
在第二阶段t2’，此阶段各信号端的电平与第一阶段t1’的相同，因此，此阶段节点N1、N2的电位以及发光元件D的状态与第一阶段t1’的相同。
在第三阶段t3’，此阶段各信号端的电平与图6中的第三阶段t3的相同，因此，此阶段节点N1、N2的电位以及发光元件D的状态与表1中的第三阶段t3中的相同。
在第四阶段t4，此阶段各信号端的电平与图6中的第四阶段t4的相同，因此，此阶段节点N1、N2的电位以及发光元件D的状态与表1中的第四阶段t4中的相同。
在一些可选的实施方式中，第一扫描信号端SCAN[2]不复用为第三扫描信号端SCAN1[2]的情况下，在一帧内，第一扫描信号端SCAN[2]提供的导通电平的时长大于第三扫描信号端SCAN1[2]提供的导通电平的时长，且第一扫描信号端SCAN[2]提供的导通电平的结束时刻与第三扫描信号端SCAN1[2]提供的导通电平的结束时刻相同。结合参考图5和图6，在第一扫描信号端SCAN[2]提供的导通电平的控制下，第二晶体管M2导通，另外第一晶体管M1也导通，数据信号端VDATA提供数据电压通过第一晶体管M1写入第二节点N2，将第一扫描信号端SCAN[2]提供的导通电平的时长设置为大于第三扫描信号端SCAN1[2]提供的导通电平的时长，且两者导通电平的结束时刻相同，能够保证数据信号端VDATA提供的数据电压充分写入第二节点N2。
本申请实施例还提供一种像素驱动电路的驱动方法，用于驱动如上述任一项实施例所述像素驱动电路。如图14所示，本申请实施例提供的像素驱动电路的驱动方法可以包括步骤801及步骤802。
步骤801，在数据写入阶段，第一扫描信号端提供导通电平，数据信号端提供的数据信号通过第一晶体管和第二晶体管中一者的栅极写入使能模块。
步骤802，在发光阶段，使能模块向发光元件提供驱动电流，以驱动发光元件发光。
示例性的，以图5所示的具体电路结构以及图6、图8、图10和图12中任意一个附图的时序图为例，数据写入阶段即为图6、图8、图10和图12中的第三阶段t3，发光阶段即为图6、图8、图10和图12中的第四阶段t4。
根据本申请实施例提供的像素驱动电路的驱动方法，由于晶体管的栅极漏电流小于晶体管的源极和漏极的漏电流，与数据信号端与晶体管的源极或漏极电连接相比，本申请实施例中数据信号端与晶体管的栅极电连接，能够降低晶体管的漏电流对数据信号写入的影响，进而降低晶体管的漏电流对显示效果的影响。另外，本申请实施例提供的像素驱动电路对于低刷新率的异形显示面板，能够更好的降低晶体管的漏电流对显示效果的影响。
本申请还提供一种显示面板。图15示出根据本申请实施例提供的一种显示面板的结构示意图。如图15所示，本申请实施例提供的显示面板100可以包括上述任一实施例所述的像素驱动电路。图15所示的显示面板可以为有机发光二极管(Organic Light-EmittingDiode，OLED)显示面板。
本领域内技术人员应该理解，在本申请的其他实现方式中，显示面板还可以微型发光二极管(Micro LED)显示面板，量子点显示面板等。
本申请实施例提供的显示面板，具有本申请实施例提供的像素驱动电路的有益效果，具体可以参考上述各实施例对于像素驱动电路的具体说明，本实施例在此不再赘述。
本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图16，图16是本申请实施例提供的一种显示装置的结构示意图。图16提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图16实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。
依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (13)

1.一种像素驱动电路，其特征在于，包括：发光元件、使能模块及数据写入模块；
所述使能模块和所述发光元件串联在电源电压端和公共电压端之间，所述使能模块与所述电源电压端电连接，所述发光元件与所述公共电压端电连接；
所述数据写入模块包括第一晶体管和第二晶体管；
所述第一晶体管的第一端与所述第二晶体管的第二端电连接，所述第一晶体管的第二端与所述使能模块电连接，所述第二晶体管的第一端与第一信号端电连接；
其中，所述第一晶体管和所述第二晶体管中，其中一者的栅极与第一扫描信号端电连接，另一者的栅极与数据信号端电连接。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一信号端为固定电压信号端。
3.根据权利要求1所述的像素驱动电路，其特征在于，所述使能模块包括驱动子模块、第一初始化子模块、阈值补偿子模块、发光控制子模块以及存储子模块；
所述第一初始化子模块与参考信号端、所述驱动子模块的控制端电连接，所述第一初始化子模块用于对所述驱动子模块的控制端进行初始化；
所述阈值补偿子模块与所述驱动子模块的控制端电连接，所述阈值补偿子模块用于检测和自补偿所述驱动子模块中的阈值电压偏差；
所述驱动子模块与所述数据写入模块电连接，用于产生驱动电流；
所述发光控制子模块串联在所述电源电压端和所述发光元件之间，所述发光控制子模块用于将所述驱动子模块产生的驱动电流传输至所述发光元件；
所述存储子模块与所述驱动子模块的控制端电连接，所述存储子模块用于维持所述驱动子模块的控制端的电位。
4.根据权利要求3所述的像素驱动电路，其特征在于，所述驱动子模块包括驱动晶体管，所述第一初始化子模块包括第四晶体管，所述阈值补偿子模块包括第五晶体管，所述发光控制子模块包括第三晶体管和第六晶体管，所述存储子模块包括电容；
所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的第一端与第二节点电连接，所述驱动晶体管的第二端与第三节点电连接；
所述第四晶体管的栅极与第二扫描信号端电连接，所述第四晶体管的第一端与所述参考信号端电连接，所述第四晶体管的第二端与所述第一节点电连接；
所述第五晶体管的栅极与第三扫描信号端电连接，所述第五晶体管的第一端与所述第三节点电连接，所述第五晶体管的第二端与所述第一节点电连接；
所述第三晶体管的栅极与发光控制信号端电连接，所述第三晶体管的第一端与所述电源电压端电连接，所述第三晶体管的第二端与所述第二节点电连接；
所述第六晶体管的栅极与所述发光控制信号端电连接，所述第六晶体管的第一端与所述第三节点电连接，所述第六晶体管的第二端与第四节点电连接；
所述电容的第一极与所述电源电压端电连接，所述电容的第二极与所述第一节点电连接；
其中，所述第一晶体管的第二端与所述第二节点电连接，所述发光元件的第一极与所述第四节点电连接，所述发光元件的第二极与所述公共电压端电连接。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述第一晶体管和所述第二晶体管中栅极与所述第一扫描信号端电连接的晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管均为P型晶体管。
6.根据权利要求5所述的像素驱动电路，其特征在于，所述第一信号端为固定电压信号端，或者，所述发光控制信号端和所述第二扫描信号端中的任意一者复用为所述第一信号端。
7.根据权利要求4所述的像素驱动电路，其特征在于，所述第一晶体管和所述第二晶体管中栅极与所述第一扫描信号端电连接的晶体管、所述第三晶体管和所述第六晶体管为P型晶体管，所述第四晶体管和所述第五晶体管为N型晶体管，且所述第四晶体管和所述第五晶体管为氧化物晶体管。
8.根据权利要求7所述的像素驱动电路，其特征在于，所述第一信号端为固定电压信号端，或者，所述发光控制信号端和所述第三扫描信号端中的任意一者复用为所述第一信号端。
9.根据权利要求4所述的像素驱动电路，其特征在于，所述第一扫描信号端复用为所述第三扫描信号端，所述第一扫描信号端提供的导通电平的开始时刻在所述第二扫描信号端提供的第二扫描信号的结束时刻之后，或者所述第一扫描信号端提供的导通电平的开始时刻与所述第二扫描信号端提供的第二扫描信号的结束时刻相同。
10.根据权利要求4所述的像素驱动电路，其特征在于，在一帧内，所述第一扫描信号端提供的导通电平的时长大于所述第三扫描信号端提供的导通电平的时长，且所述第一扫描信号端提供的导通电平的结束时刻与所述第三扫描信号端提供的导通电平的结束时刻相同。
11.一种像素电路的驱动方法，用于驱动如权利要求1-10任一项所述像素驱动电路，其特征在于，包括：
在数据写入阶段，所述第一扫描信号端提供导通电平，所述数据信号端提供的数据信号通过所述第一晶体管和所述第二晶体管中一者的栅极写入所述使能模块；
在发光阶段，所述使能模块向所述发光元件提供驱动电流，以驱动所述发光元件发光。
12.一种显示面板，其特征在于，包括如权利要求1-10任一项所述像素驱动电路。
13.一种显示装置，其特征在于，包括如权利要求12所述的显示面板。
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