KR20200087169A - 디스플레이용 led 유닛 및 이를 갖는 디스플레이 장치 - Google Patents
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Abstract
디스플레이용 발광 디바이스는 제1 기판, 제1 기판 상에 배치되는 제1 LED 서브-유닛, 제1 LED 서브-유닛 상에 배치되는 제2 LED 서브-유닛, 제2 LED 서브-유닛 상에 배치되는 제3 LED 서브-유닛, 제3 LED 서브-유닛 상에 배치되는 제2 기판, 제2 기판 상에 배치되는 제1 전극 패드, 제2 전극 패드, 제3 전극 패드 및 제4 전극 패드, 및 제2, 제3 및 제4 전극 패드를 제1, 제2 및 제3 LED 서브-유닛에 각각 전기적으로 연결하는 관통-홀 비아를 포함하고, 제1 전극 패드는 어느 관통-홀 비아와 중첩함이 없이 제1 LED 서브-유닛에 전기적으로 연결된다.
Description
본 발명의 예시적인 구현예는 일반적으로 디스플레이용 발광 디바이스 및 이를 포함하는 디스플레이 장치에 관한 것이고, 특히 디스플레이용 마이크로 발광 디바이스 및 이를 포함하는 디스플레이 장치에 관한 것이다.
무기 광원으로서, 발광 다이오드(light emitting diodes: LEDs)가 디스플레이, 차량 램프, 일반적인 조명 등을 포함하는 다양한 분야에서 사용되어 왔다. 긴 수명, 저 전력 소비 및 기존 광원보다 빠름과 같은 LED의 장점으로 인해, 발광 다이오드는 기존 광원을 빠르게 대체하고 있다.
오늘날까지, 통상적인 LED는 디스플레이 장치에서 백라이트 광원으로서 사용되어 왔다. 그러나, 최근, 발광 다이오드를 사용하여 이미지를 직접 생성하는 LED 디스플레이가 개발되었다.
일반적으로, 디스플레이 장치는 청색, 녹색 및 적색 광의 혼합을 통해 다양한 색상을 방출한다. 다양한 이미지를 생성하기 위해, 디스플레이 장치는 다수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색 광에 대응하는 서브픽셀을 포함한다. 이와 같이, 특정 픽셀의 색상은 서브픽셀의 색상에 기초해서 결정되며, 이미지는 그러한 픽셀의 조합에 의해 생성된다.
LED는 그 재료에 따라 다양한 색상을 방출할 수 있기 때문에, 청색, 녹색 및 적색 광을 방출하는 개별 LED 칩이 디스플레이 장치의 이차원 평면 내에 배열될 수 있다. 그러나, 하나의 LED 칩이 각 서브픽셀을 형성할 때, 디스플레이 장치를 형성하기 위해 필요한 LED 칩의 수는 수백만을 초과할 수 있으며, 그에 의해, 실장 공정을 위한 과도한 시간 소모를 유발한다.
또한, 서브픽셀이 디스플레이 장치 내에서 이차원 평면 내에 배열되기 때문에, 상대적으로 큰 면적이, 청색, 녹색 및 적색 광을 위한 서브픽셀을 포함하는, 하나의 픽셀에 의해 점유된다. 그러므로, 서브픽셀이 제한된 면적 내에 형성될 수 있도록 각 서브픽셀의 면적을 감소시킬 필요가 있다. 그러나, 이는 감소된 발광 면적으로 인한 밝기 저하를 야기할 수 있다.
본 배경 섹션에 개시된 상기 정보는 단지 본 발명의 개념의 배경을 이해하기 위한 것이며, 그러므로, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 이를 사용하는 디스플레이는 픽셀 면적을 증가시키지 않으면서 각 서브픽셀의 면적을 증가시킬 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는 실장 공정을 위한 시간을 감소시킬 수 있는 디스플레이용 발광 디바이스를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는 제1 내지 제3 LED 스택을 서로 적층함으로써 디스플레이용의 구조적으로 안정한 발광 디바이스 및 이를 포함하는 디스플레이 장치를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는 각 LED 스택이 두 개의 전극 패드에 연결되어 독립적으로 구동되는 독특한 구조에 의해 달성되는 간결한 구성을 갖는다. 예를 들어, 각 LED 스택 내의 n-형 또는 p-형 반도체 층 중 하나는 별도의 비아 구조에 또는 전극 패드 중 각 하나에 직접적으로 연결될 수 있고, 각 LED 스택 내의 n-형 또는 p-형 반도체 층 중 다른 하나는 공통 전극에 연결된다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는 GaAs 기판일 수 있는 제1 LED 스택용 성장 기판을 포함하여, 제1 LED 스택으로부터 성장 기판을 제거하는 공정을 없앨 수 있고 더욱 강건한 구조를 제공할 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는, 제1 내지 제3 LED 스택 각각을 위한 성장 기판을 포함하는 디스플레이용 발광 디바이스를 제공하고, 이는, LED 스택으로부터 성장 기판을 제거하는 공정이 제거될 수 있음에 따라 제조 공정을 단순화 한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는 절연 층 상부에 형성되는 오믹 전극의 일부분과 중첩하는 전극 패드를 포함하여, 제조 또는 사용 중 오믹 전극이 박리될 가능성을 없애거나 감소시킬 수 있다.
예시적인 실시예에 따른 발광 다이오드는 제1 기판, 제1 기판에 인접한 제1 LED 서브-유닛, 제1 LED 서브-유닛에 인접한 제2 LED 서브-유닛, 제2 LED 서브-유닛에 인접한 제3 LED 서브-유닛, 제1 기판 상에 배치되는 전극 패드, 및 각 전극 패드를 제1, 제2 및 제3 LED 서브-유닛 중 각각의 하나에 전기적으로 연결하기 위한 관통-홀 비아를 포함하고, 관통-홀 비아의 하나 이상은 제1 기판, 제1 LED 서브-유닛 및 제2 LED 서브-유닛을 통해 형성된다.
제1 LED 서브-유닛은 제1 기판 밑에 배치될 수 있고, 제2 LED 서브-유닛은 제1 LED 서브-유닛 아래에 배치될 수 있으며, 제3 LED 서브-유닛은 제2 LED 서브-유닛 아래에 배치될 수 있고, 제1, 제2 및 제3 LED 서브-유닛은 각각 적색 광, 녹색 광 및 청색 광을 방출하도록 구성될 수 있다.
발광 디바이스는 제1 기판과 제1 LED 서브-유닛 사이에 개재되는 분산 브래그 반사기를 추가로 포함할 수 있다.
제1 기판은 GaAs 재료를 포함할 수 있다.
발광 디바이스는 제3 LED 서브-유닛 아래에 배치되는 제2 기판을 추가로 포함할 수 있다.
제2 기판은 사파이어 기판 및 GaN 기판 중 적어도 하나를 포함할 수 있다.
제1 LED 서브-유닛, 제2 LED 서브-유닛 및 제3 LED 서브-유닛은 독립적으로 구동되도록 구성될 수 있고, 제1 LED 서브-유닛으로부터 발생되는 광은 제2 LED 서브-유닛, 제3 LED 서브-유닛 및 제2 기판을 관통하여 발광 디바이스의 외부로 방출되도록 구성될 수 있으며, 제2 LED 서브-유닛으로부터 발생되는 광은 제3 LED 서브-유닛 및 제2 기판을 관통하여 발광 디바이스의 외부로 방출되도록 구성될 수 있다.
전극 패드는 제1, 제2 및 제3 LED 서브-유닛의 각각에 전기적으로 연결되는 공통 전극 패드를 포함할 수 있고, 제1 전극 패드, 제2 전극 패드 및 제3 전극 패드가 제1 LED 서브-유닛, 제2 LED 서브-유닛 및 제3 LED 서브-유닛에 각각 전기적으로 연결될 수 있다.
공통 전극 패드는 관통-홀 비아의 적어도 두 개에 전기적으로 연결될 수 있다.
제2 전극 패드는 제1 기판 및 제1 LED 서브-유닛을 통해 형성되는 관통-홀 비아 중 제1 하나를 통해 제2 LED 서브-유닛에 전기적으로 연결될 수 있고, 제3 전극 패드는 제1 기판, 제1 LED 서브-유닛 및 제2 LED 서브-유닛을 통해 형성되는 관통-홀 비아 중 제2 하나를 통해 제3 LED 서브-유닛에 전기적으로 연결될 수 있다.
제1 전극 패드는 제1 기판에 전기적으로 연결될 수 있다.
제1 전극 패드는 제1 기판을 통해 형성되는 관통-홀 비아 중 제3 하나를 통해 제1 LED 서브-유닛에 전기적으로 연결될 수 있다.
발광 디바이스는, 제1 LED 서브-유닛과 제2 LED 서브-유닛 사이에 개재되고 제1 LED 서브-유닛의 하부 표면과 오믹 접촉을 형성하는 제1 투명 전극, 제2 LED 서브-유닛과 제3 LED 서브-유닛 사이에 개재되고 제2 LED 서브-유닛의 하부 표면과 오믹 접촉을 형성하는 제2 투명 전극, 및 제2 투명 전극과 제3 LED 서브-유닛 사이에 개재되고 제3 LED 서브-유닛의 상부 표면과 오믹 접촉을 형성하는 제3 투명 전극을 추가로 포함할 수 있다.
제1 기판 상에 배치되는 전극 패드 중 하나는 관통-홀 비아 중 세 개를 통해 제1 투명 전극, 제2 투명 전극 및 제3 투명 전극의 각각에 전기적으로 연결될 수 있다.
제1 기판 상에 배치되는 전극 패드 중 하나는 제1 기판에 연결될 수 있다.
발광 디바이스는, 제2 및 제3 투명 전극 사이에 개재되는 제1 컬러 필터, 및 제2 LED 서브-유닛과 제1 투명 전극 사이에 개재되는 제2 컬러 필터를 추가로 포함할 수 있으며, 제1 컬러 필터 및 제2 컬러 필터는 서로 다른 굴절률을 갖는 절연 층을 포함한다.
발광 디바이스는, 제1 기판과 전극 패드 사이에 개재되고 제1, 제2 및 제3 LED 서브-유닛의 측면 중 적어도 일부분을 덮는 절연 층을 추가로 포함할 수 있다.
제1, 제2 및 제3 LED 서브-유닛은 제1 LED 스택, 제2 LED 스택 및 제3 LED 스택을 각각 포함할 수 있다.
발광 디바이스는 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다.
제1 LED 서브-유닛은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성될 수 있고, 제2 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나의 광을 방출하도록 구성될 수 있으며, 제3 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나의 광을 방출하도록 구성될 수 있다.
디스플레이 장치는 회로 기판 및 회로 기판 상에 배열되는 다수의 발광 디바이스를 포함할 수 있고, 발광 디바이스 중 적어도 몇몇은 예시적인 실시예에 따른 발광 디바이스를 포함할 수 있다.
각 발광 디바이스는 제3 LED 서브-유닛에 결합되는 제2 기판을 추가로 포함할 수 있다.
예시적인 실시예에 따른 디스플레이용 발광 디바이스는 제1 발광 다이오드(LED) 서브-유닛, 제1 LED 서브-유닛 아래에 배치되는 제2 LED 서브-유닛, 제2 LED 서브-유닛 아래에 배치되는 제3 LED 서브-유닛, 제1 LED 서브-유닛이 그 위에서 성장되는 제1 기판, 제2 LED 서브-유닛이 그 위에서 성장되는 제2 기판, 및 제3 LED 서브-유닛이 그 위에서 성장되는 제3 기판을 포함한다.
제1, 제2 및 제3 LED 서브-유닛은 적색, 녹색 및 청색 광을 각각 방출하도록 구성될 수 있다.
발광 디바이스는 제1 기판과 제1 LED 서브-유닛 사이에 배치되는 분산 브래그 반사기를 추가로 포함할 수 있다.
제2 기판은 적색 광을 투과시키도록 구성될 수 있다.
제1 기판은 GaAs 재료를 포함할 수 있고, 제2 기판은 GaP 재료를 포함할 수 있으며, 제3 기판은 사파이어 기판 및 GaN 기판 중 하나 이상을 포함할 수 있다.
제1 LED 서브-유닛, 제2 LED 서브-유닛 및 제3 LED 서브-유닛은 독립적으로 구동되도록 구성될 수 있고, 제1 LED 서브-유닛에 의해 발생되는 광은 제2 기판, 제2 LED 서브-유닛, 제3 LED 서브-유닛 및 제3 기판을 관통하여 발광 디바이스의 외부로 방출되도록 구성될 수 있고, 제2 LED 서브-유닛에 의해 발생되는 광은 제3 LED 서브-유닛 및 제3 기판을 관통하여 발광 디바이스의 외부로 방출되도록 구성될 수 있다.
발광 디바이스는, 제1 기판 상에 배치되는 전극 패드 및 제1 기판을 관통하여 전극 패드를 제1, 제2 및 제3 LED 서브-유닛에 전기적으로 연결하는 관통-비아를 추가로 포함할 수 있고, 관통-비아 중 적어도 하나는 제1 기판, 제1 LED 서브-유닛, 제2 기판 및 제2 LED 서브-유닛을 관통한다.
전극 패드는 제1, 제2 및 제3 LED 서브-유닛의 각각에 전기적으로 연결되는 공통 전극 패드, 및 제1 LED 서브-유닛, 제2 LED 서브-유닛 및 제3 LED 서브-유닛에 각각 전기적으로 연결되는 제1 전극 패드, 제2 전극 패드 및 제3 전극 패드를 포함할 수 있다.
공통 전극 패드는 관통-비아의 적어도 두 개에 전기적으로 연결될 수 있다.
제2 전극 패드는 제1 기판 및 제1 LED 서브-유닛을 관통하는 관통-비아 중 제1 하나를 통해 제2 LED 서브-유닛에 전기적으로 연결될 수 있고, 제3 전극 패드는 제1 기판, 제1 LED 서브-유닛, 제2 기판 및 제2 LED 서브-유닛을 관통하는 관통-비아 중 제2 하나를 통해 제3 LED 서브-유닛에 전기적으로 연결될 수 있다.
제1 전극 패드는 제1 기판에 전기적으로 연결될 수 있다.
제1 전극 패드는 제1 기판을 관통하는 관통-비아 중 제3 하나를 통해 제1 LED 서브-유닛에 전기적으로 연결될 수 있다.
발광 디바이스는, 제1 LED 서브-유닛과 오믹 접촉하는 제1 투명 전극, 제2 LED 서브-유닛과 오믹 접촉하는 제2 투명 전극, 및 제3 LED 서브-유닛과 오믹 접촉하는 제3 투명 전극을 추가로 포함할 수 있다.
제1 기판 상에 배치되는 전극 패드 중 하나는 관통-비아를 통해 제1 투명 전극, 제2 투명 전극 및 제3 투명 전극에 전기적으로 연결될 수 있다.
제1 기판 상에 배치되는 전극 패드 중 하나는 제1 기판에 연결될 수 있다.
발광 디바이스는, 제1 기판과 전극 패드 사이에 배치되고 제1, 제2 및 제3 LED 서브-유닛의 측면 중 적어도 일부분을 덮는 절연 층, 제2 및 제3 LED 서브-유닛 사이에 배치되는 제1 컬러 필터, 및 제1 및 제2 LED 서브-유닛 사이에 배치되는 제2 컬러 필터를 추가로 포함할 수 있고, 제1 컬러 필터 및 제2 컬러 필터는 서로 다른 굴절률을 갖는 절연 층을 포함한다.
제1, 제2 및 제3 LED 서브-유닛은 제1 LED 스택, 제2 LED 스택 및 제3 LED 스택을 각각 포함할 수 있다.
발광 디바이스는 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다.
제1 LED 서브-유닛은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성될 수 있고, 제2 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나의 광을 방출하도록 구성될 수 있으며, 제3 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나의 광을 방출하도록 구성될 수 있다.
디스플레이 장치는 회로 기판 및 회로 기판 상에 배열되는 다수의 발광 디바이스를 포함하고, 발광 디바이스의 몇몇 이상이 예시적인 실시예에 따른 발광 디바이스, 제1 기판 상에 배치되는 전극 패드, 및 제1 기판을 관통하여 전극 패드를 제1, 제2 및 제3 LED 서브-유닛에 전기적으로 연결하는 관통-비아를 포함하고, 관통-비아 중 하나 이상이 제1 기판, 제1 LED 서브-유닛, 제2 기판 및 제2 LED 서브-유닛을 관통하며, 전극 패드는 회로 기판에 전기적으로 연결된다.
제2 기판은 다수의 제1 관통-비아를 포함할 수 있다.
발광 디바이스는, 제1 기판 상에 배치되는 전극 패드, 및 제1 기판을 관통하여 전극 패드를 제1, 제2 및 제3 LED 서브-유닛에 전기적으로 연결하는 제2 관통-비아를 추가로 포함할 수 있고, 제2 관통-비아는 제2 기판 상에 배치되며 제1 관통-비아에 전기적으로 연결된다.
발광 디바이스는, 제2 관통-비아와 제1 관통-비아 사이에 배치되고 제2 관통-비아와 제1 관통-비아를 전기적으로 연결하는 커넥터를 추가로 포함할 수 있다.
전극 패드는 제1, 제2 및 제3 LED 서브-유닛의 각각에 전기적으로 연결되는 공통 전극 패드, 및 제1 LED 서브-유닛, 제2 LED 서브-유닛 및 제3 LED 서브-유닛에 각각 전기적으로 연결되는 제1 전극 패드, 제2 전극 패드 및 제3 전극 패드를 포함할 수 있다.
발광 디바이스는, 제2 기판과 제3 기판 사이에 배치되고 제1 관통-비아 중 적어도 하나를 제3 LED 서브-유닛에 전기적으로 연결하는 커넥터를 추가로 포함할 수 있다.
제2 전극 패드는 제1 관통-비아 중 적어도 하나를 통해 제2 LED 서브-유닛에 전기적으로 연결될 수 있고, 제3 전극 패드는 제1 관통-비아 중 적어도 하나 및 커넥터를 통해 제3 LED 서브-유닛에 전기적으로 연결될 수 있다.
발광 디바이스는 제3 LED 서브-유닛의 n-형 반도체 층에 연결되는 오믹 전극을 추가로 포함할 수 있으며, 제3 전극 패드는 커넥터를 통해 오믹 전극에 전기적으로 연결된다.
제1 관통-비아 중 적어도 몇몇이 전도성 재료로 채워지지 않을 수 있다.
제1 관통-비아는 커넥터와 중첩하는 제1 그룹 및 커넥터와 중첩하지 않는 제2 그룹을 포함할 수 있고, 제1 관통-비아의 제1 그룹은 제1 관통-비아의 제2 그룹과 다른 재료로 채워질 수 있다.
제1 관통-비아의 제2 그룹은 공기를 포함하거나 진공 상태일 수 있다.
제3 기판은 제1 및 제2 기판의 종방향 폭과 다른 종방향 폭을 가질 수 있다.
제3 기판은 제1 및 제2 기판보다 큰 종방향 폭을 가질 수 있고, 제1 및 제2 기판은 실질적으로 동일한 종방향 폭을 가질 수 있다.
제1 관통-비아, 제2 관통-비아 및 제3 관통-비아는 서로 다른 폭을 가질 수 있다.
예시적인 실시예에 따른 디스플레이용 발광 디바이스는 제1 기판, 제1 기판 상에 배치되는 제1 LED 서브-유닛, 제1 LED 서브-유닛 상에 배치되는 제2 LED 서브-유닛, 제2 LED 서브-유닛 상에 배치되는 제3 LED 서브-유닛, 제3 LED 서브-유닛 상에 배치되는 제2 기판, 제2 기판 상에 배치되는 제1 전극 패드, 제2 전극 패드, 제3 전극 패드 및 제4 전극 패드, 및 제2, 제3 및 제4 전극 패드를 제1, 제2 및 제3 LED 서브-유닛에 각각 전기적으로 연결하는 관통-홀 비아를 포함하고, 제1 전극 패드는 어느 관통-홀 비아와 중첩함이 없이 제1 LED 서브-유닛에 전기적으로 연결된다.
제4 전극 패드는 제2 또는 제3 전극 패드보다 많은 개수의 관통-홀 비아와 중첩할 수 있고, 제1, 제2 및 제3 LED 서브-유닛의 각각과 전기적으로 연결될 수 있다.
제1, 제2 및 제3 LED 서브-유닛은 제1 LED 스택, 제2 LED 스택 및 제3 LED 스택을 각각 포함할 수 있고, 발광 디바이스는 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다.
제1 LED 스택은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성될 수 있고, 제2 LED 스택은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성될 수 있으며, 제3 LED 스택은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성될 수 있다.
발광 디바이스는 제2 기판 상에 배치되는 제1 절연 층을 추가로 포함할 수 있다.
발광 디바이스는 제2 기판 상에 배치되는 전극을 추가로 포함할 수 있고, 제1 절연 층이 하나 이상의 개구부를 갖고, 전극의 제1 부분은 제1 절연 층의 하나 이상의 개구부 내에 배치된다.
전극의 제2 부분이 제1 절연 층 상에 배치될 수 있다.
제1, 제2, 제3 및 제4 전극 패드 중 하나 이상이 전극의 제2 부분과 부분적으로 중첩할 수 있다.
발광 디바이스는 제1 절연 층 상에 배치되는 제2 절연 층을 추가로 포함할 수 있다.
제2 절연 층이 개구부를 가질 수 있고, 제1, 제2, 제3 및 제4 전극 패드의 부분들이 제2 절연 층의 개구부 내에 각각 배치될 수 있다.
제2 절연 층 내의 각 개구부는 실질적으로 동일한 크기를 가질 수 있다.
전극과 접촉하는 제1 전극 패드의 면적의 크기가 대응하는 관통-홀 비아와 접촉하는 제2, 제3 및 제4 전극 패드 중 하나의 면적의 크기와 다를 수 있다.
전극과 접촉하는 제1 전극 패드의 면적의 크기가 대응하는 관통-홀 비아와 접촉하는 제2, 제3 및 제4 전극 패드 중 하나의 면적의 크기와 실질적으로 동일할 수 있다.
제1 및 제2 절연 층의 하나 이상이 제2 기판의 측면을 덮을 수 있고 제1 기판의 측면을 노출시킬 수 있다.
제2 절연 층의 일부분이 제1 전극 패드와 전극 사이에 배치될 수 있다.
전극이 제1, 제2, 제3 및 제4 전극 패드의 각각과 적어도 부분적으로 중첩할 수 있다.
제1, 제2, 제3 및 제4 전극 패드 중 하나 이상이 제1, 제2, 제3 및 제4 전극 패드 중 남은 전극 패드의 하나 이상과 다른 평면 상에 배치될 수 있다.
관통-홀 비아가 제2 기판을 통하여 형성될 수 있다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것이며 청구범위에 기재된 본 발명에 대한 추가적인 설명을 제공하도록 의도된 것으로 이해되어야 한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 이를 사용하는 디스플레이는 픽셀 면적을 증가시키지 않으면서 각 서브픽셀의 면적을 증가시킬 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는 실장 공정을 위한 시간을 감소시킬 수 있는 디스플레이용 발광 디바이스를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는 제1 내지 제3 LED 스택을 서로 적층함으로써 디스플레이용의 구조적으로 안정한 발광 디바이스 및 이를 포함하는 디스플레이 장치를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는 각 LED 스택이 두 개의 전극 패드에 연결되어 독립적으로 구동되는 독특한 구조에 의해 달성되는 간결한 구성을 갖는다. 예를 들어, 각 LED 스택 내의 n-형 또는 p-형 반도체 층 중 하나는 별도의 비아 구조에 또는 전극 패드 중 각 하나에 직접적으로 연결될 수 있고, 각 LED 스택 내의 n-형 또는 p-형 반도체 층 중 다른 하나는 공통 전극에 연결된다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는 GaAs 기판일 수 있는 제1 LED 스택용 성장 기판을 포함하여, 제1 LED 스택으로부터 성장 기판을 제거하는 공정을 없앨 수 있고 더욱 강건한 구조를 제공할 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는, 제1 내지 제3 LED 스택 각각을 위한 성장 기판을 포함하는 디스플레이용 발광 디바이스를 제공하고, 이는, LED 스택으로부터 성장 기판을 제거하는 공정이 제거될 수 있음에 따라 제조 공정을 단순화 한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는 절연 층 상부에 형성되는 오믹 전극의 일부분과 중첩하는 전극 패드를 포함하여, 제조 또는 사용 중 오믹 전극이 박리될 가능성을 없애거나 감소시킬 수 있다.
본 발명의 개념의 부가적인 특징은 이하의 설명에서 제시될 것이며, 부분적으로 이러한 설명으로부터 명백화되거나 또는 본 발명의 개념을 실시하는 것에 의해 학습될 수 있다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 본 발명의 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2A는 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 단면도이다.
도 2B는 도 2A의 선 A-A를 따라 취한 개략적인 단면도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9A, 도 9B, 도 10A, 도 10B, 도 11A, 도 11B, 도 12A, 도 12B, 도 13A, 도 13B 및 도 13C는 예시적인 실시예에 따른 디스플레이용 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 14A 및 도 14B는 다른 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 평면도 및 단면도이다.
도 15는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 16A는 예시적인 실시예에 따른 발광 디바이스의 개략적인 평면도이다.
도 16B는 도 16A의 선 A-A를 따라 취한 단면도이다.
도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23A, 도 23B, 도 24A, 도 24B, 도 25A, 도 25B, 도 26A, 도 26B, 도 27A 및 도 27B는 예시적인 실시예에 따른 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 28A 및 도 28B는 다른 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 평면도 및 단면도이다.
도 29는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 30A는 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 평면도이다.
도 30B는 도 30A의 선 A-A를 따라 취한 단면도이다.
도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37A, 도 37B, 도 38A, 도 38B, 도 39A, 도 39B, 도 40A, 도 40B, 도 41A 및 도 41B는 예시적인 실시예에 따른 디스플레이용 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 42는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 43A, 도 43B, 도 43C, 도 43D 및 도 43E는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 44는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 45는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 46은 도 45의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 47은 도 46의 선 A-A를 따라 취한 개략적인 단면도이다.
도 48은 도 46의 선 B-B를 따라 취한 개략적인 단면도이다.
도 49A, 도 49B, 도 49C, 도 49D, 도 49E, 도 49F, 도 49G, 도 49H, 도 49I, 도 49J 및 도 49K는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 단면도이다.
도 50은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 51은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 52는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 53A, 도 53B, 도 53C, 도 53D 및 도 53E는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 54는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 55는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 56은 도 55의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 57은 도 56의 선 A-A를 따라 취한 개략적인 단면도이다.
도 58은 도 56의 선 B-B를 따라 취한 개략적인 단면도이다.
도 59A, 도 59B, 도 59C, 도 59D, 도 59E, 도 59F, 도 59G, 도 59H, 도 59I, 도 59J 및 도 59K는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 단면도이다.
도 60은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 61은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 62는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 63은 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 개략적인 단면도이다.
도 64는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 65A 및 도 65B는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 평면도 및 저면도이다.
도 66A는 도 65A의 선 A-A를 따라 취한 개략적인 단면도이다.
도 66B는 도 65A의 선 B-B를 따라 취한 개략적인 단면도이다.
도 66C는 도 65A의 선 C-C를 따라 취한 개략적인 단면도이다.
도 66D는 도 65A의 선 D-D를 따라 취한 개략적인 단면도이다.
도 67A, 도 67B, 도 68A, 도 68B, 도 69A, 도 69B, 도 70A, 도 70B, 도 71A, 도 71B, 도 72A, 도 72B, 도 73A, 도 73B, 도 74A 및 도 74B는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 75는 다른 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 개략적인 단면도이다.
도 76은 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 77A 및 도 77B는 각각 도 76의 선 G-G 및 H-H를 따라 취한 단면도이다.
도 78은 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 79A, 도 79B, 도 79C, 도 79D, 도 79E 및 도 79F는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하기 위한 방법을 나타내는 개략적인 단면도이다.
도 80은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 81은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 82는 도 81의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 83은 도 82의 선 A-A를 따라 취한 개략적인 단면도이다.
도 84는 도 82의 선 B-B를 따라 취한 개략적인 단면도이다.
도 85A, 도 85B, 도 85C, 도 85D, 도 85E, 도 85F, 도 85G 및 도 85H는 예시적인 실시예에 따른 디스플레이 장치를 제조하기 위한 방법을 나타내는 개략적인 평면도이다.
도 86은 예시적인 실시예에 따른 발광 적층 구조의 개략적인 단면도이다.
도 87A 및 도 87B는 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 88은 예시적인 실시예에 따른 배선부를 포함하는 발광 적층 구조의 단면도이다.
도 89는 예시적인 실시예에 따른 발광 적층 구조를 나타내는 단면도이다.
도 90은 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이다.
도 91은 도 90의 부분 P1의 확대 평면도이다.
도 92는 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 93은 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 94는 액티브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 95는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 96A 및 도 96B는 각각 도 95의 선 I-I’ 및 II-II’을 따라 취한 단면도이다.
도 97A, 도 97B 및 도 97C는, 제1 내지 제3 에피택셜 스택을 기판 상에 적층하는 공정을 나타내는, 도 95의 선 I-I'을 따라 취한 단면도이다.
도 98, 도 100, 도 102, 도 104, 도 106, 도 108 및 도 110은 예시적인 실시예에 따라 기판 상에서 픽셀을 제조하는 방법을 나타내는 평면도이다.
도 99A 및 도 99B는 각각 도 98의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 101A 및 도 101B는 각각 도 100의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 103A 및 도 103B는 각각 도 102의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 105A 및 도 105B는 각각 도 104의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 107A 및 도 107B는 각각 도 106의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 109A 및 도 109B는 각각 도 108의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 111A 및 도 111B는 각각 도 110의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 112는 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 113A는 도 112의 디스플레이 장치의 부분 단면도이다.
도 113B는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 114A, 도 114B, 도 114C, 도 114D, 도 114E, 도 115A, 도 115B, 도 115C, 도 115D, 도 115E, 도 116A, 도 116B, 도 116C, 도 116D, 도 117A, 도 117B, 도 117C, 도 117D, 도 118A, 도 118B, 도 118C, 도 118D, 도 119A, 도 119B 및 도 120은 예시적인 실시예에 따른 디스플레이 장치의 제조 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 121A, 도 121B 및 도 121C는 예시적인 실시예에 따른 금속 본딩 재료의 개략적인 단면도이다.
도 1은 본 발명의 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2A는 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 단면도이다.
도 2B는 도 2A의 선 A-A를 따라 취한 개략적인 단면도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9A, 도 9B, 도 10A, 도 10B, 도 11A, 도 11B, 도 12A, 도 12B, 도 13A, 도 13B 및 도 13C는 예시적인 실시예에 따른 디스플레이용 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 14A 및 도 14B는 다른 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 평면도 및 단면도이다.
도 15는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 16A는 예시적인 실시예에 따른 발광 디바이스의 개략적인 평면도이다.
도 16B는 도 16A의 선 A-A를 따라 취한 단면도이다.
도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23A, 도 23B, 도 24A, 도 24B, 도 25A, 도 25B, 도 26A, 도 26B, 도 27A 및 도 27B는 예시적인 실시예에 따른 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 28A 및 도 28B는 다른 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 평면도 및 단면도이다.
도 29는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 30A는 예시적인 실시예에 따른 디스플레이용 발광 디바이스의 개략적인 평면도이다.
도 30B는 도 30A의 선 A-A를 따라 취한 단면도이다.
도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37A, 도 37B, 도 38A, 도 38B, 도 39A, 도 39B, 도 40A, 도 40B, 도 41A 및 도 41B는 예시적인 실시예에 따른 디스플레이용 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 42는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 43A, 도 43B, 도 43C, 도 43D 및 도 43E는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 44는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 45는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 46은 도 45의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 47은 도 46의 선 A-A를 따라 취한 개략적인 단면도이다.
도 48은 도 46의 선 B-B를 따라 취한 개략적인 단면도이다.
도 49A, 도 49B, 도 49C, 도 49D, 도 49E, 도 49F, 도 49G, 도 49H, 도 49I, 도 49J 및 도 49K는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 단면도이다.
도 50은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 51은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 52는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 53A, 도 53B, 도 53C, 도 53D 및 도 53E는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 54는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 55는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 56은 도 55의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 57은 도 56의 선 A-A를 따라 취한 개략적인 단면도이다.
도 58은 도 56의 선 B-B를 따라 취한 개략적인 단면도이다.
도 59A, 도 59B, 도 59C, 도 59D, 도 59E, 도 59F, 도 59G, 도 59H, 도 59I, 도 59J 및 도 59K는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 단면도이다.
도 60은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 61은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 62는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 63은 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 개략적인 단면도이다.
도 64는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 65A 및 도 65B는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 평면도 및 저면도이다.
도 66A는 도 65A의 선 A-A를 따라 취한 개략적인 단면도이다.
도 66B는 도 65A의 선 B-B를 따라 취한 개략적인 단면도이다.
도 66C는 도 65A의 선 C-C를 따라 취한 개략적인 단면도이다.
도 66D는 도 65A의 선 D-D를 따라 취한 개략적인 단면도이다.
도 67A, 도 67B, 도 68A, 도 68B, 도 69A, 도 69B, 도 70A, 도 70B, 도 71A, 도 71B, 도 72A, 도 72B, 도 73A, 도 73B, 도 74A 및 도 74B는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 75는 다른 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 개략적인 단면도이다.
도 76은 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 77A 및 도 77B는 각각 도 76의 선 G-G 및 H-H를 따라 취한 단면도이다.
도 78은 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 79A, 도 79B, 도 79C, 도 79D, 도 79E 및 도 79F는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하기 위한 방법을 나타내는 개략적인 단면도이다.
도 80은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 81은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 82는 도 81의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 83은 도 82의 선 A-A를 따라 취한 개략적인 단면도이다.
도 84는 도 82의 선 B-B를 따라 취한 개략적인 단면도이다.
도 85A, 도 85B, 도 85C, 도 85D, 도 85E, 도 85F, 도 85G 및 도 85H는 예시적인 실시예에 따른 디스플레이 장치를 제조하기 위한 방법을 나타내는 개략적인 평면도이다.
도 86은 예시적인 실시예에 따른 발광 적층 구조의 개략적인 단면도이다.
도 87A 및 도 87B는 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 88은 예시적인 실시예에 따른 배선부를 포함하는 발광 적층 구조의 단면도이다.
도 89는 예시적인 실시예에 따른 발광 적층 구조를 나타내는 단면도이다.
도 90은 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이다.
도 91은 도 90의 부분 P1의 확대 평면도이다.
도 92는 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 93은 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 94는 액티브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 95는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 96A 및 도 96B는 각각 도 95의 선 I-I’ 및 II-II’을 따라 취한 단면도이다.
도 97A, 도 97B 및 도 97C는, 제1 내지 제3 에피택셜 스택을 기판 상에 적층하는 공정을 나타내는, 도 95의 선 I-I'을 따라 취한 단면도이다.
도 98, 도 100, 도 102, 도 104, 도 106, 도 108 및 도 110은 예시적인 실시예에 따라 기판 상에서 픽셀을 제조하는 방법을 나타내는 평면도이다.
도 99A 및 도 99B는 각각 도 98의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 101A 및 도 101B는 각각 도 100의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 103A 및 도 103B는 각각 도 102의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 105A 및 도 105B는 각각 도 104의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 107A 및 도 107B는 각각 도 106의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 109A 및 도 109B는 각각 도 108의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 111A 및 도 111B는 각각 도 110의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 112는 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 113A는 도 112의 디스플레이 장치의 부분 단면도이다.
도 113B는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 114A, 도 114B, 도 114C, 도 114D, 도 114E, 도 115A, 도 115B, 도 115C, 도 115D, 도 115E, 도 116A, 도 116B, 도 116C, 도 116D, 도 117A, 도 117B, 도 117C, 도 117D, 도 118A, 도 118B, 도 118C, 도 118D, 도 119A, 도 119B 및 도 120은 예시적인 실시예에 따른 디스플레이 장치의 제조 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 121A, 도 121B 및 도 121C는 예시적인 실시예에 따른 금속 본딩 재료의 개략적인 단면도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다. 본 명세서에 사용되는 “실시예” 및 “구현예”는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 등가 배열체를 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다. 그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은",(예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는(기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니된다.
본 명세서에서 사용되는, 예시적인 실시예들에 따른 발광 디바이스 또는 발광 다이오드는, 당 업계에 공지된 바와 같이 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다. 다른 예시적인 실시예에서, 마이크로 LED는 특정 응용예에 따라 약 4,000 ㎛2 미만 또는 약 2,500 ㎛2 미만의 표면적을 가질 수 있다.
도 1은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 1을 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 회로 기판(101) 및 다수의 발광 디바이스(100)를 포함한다.
회로 기판(101)은 패시브 매트릭스 구동 또는 액티브 매트릭스 구동을 위한 회로를 포함할 수 있다. 하나의 예시적인 실시예에서, 회로 기판(101)은 인터커넥션 라인 및 저항을 포함할 수 있다. 다른 예시적인 실시예에서, 회로 기판(101)은 인터커넥션 라인, 트랜지스터 및 커패시터를 포함할 수 있다. 부가하여, 회로 기판(101)은 그 상부 표면 상에 배치되는 전극 패드를 가져서 그 내부의 회로에의 전기적인 연결을 허용할 수 있다.
발광 디바이스(100)는 회로 기판(101) 상에 배열된다. 각 발광 디바이스(100)는 하나의 픽셀을 구성할 수 있다. 발광 디바이스(100)는 회로 기판(101)에 전기적으로 연결되는 전극 패드(73a, 73b, 73c 및 73d)를 포함한다. 또한, 발광 디바이스(100)는 그 상부 표면 상에 기판(41)을 포함한다. 발광 디바이스(100)가 서로 분리되므로, 발광 디바이스(100)의 상부 표면 상에 배치되는 기판(41)도 서로 분리된다.
발광 디바이스(100)의 세부는 도 2A 및 도 2B를 참조하여 설명하기로 한다. 도 2A는 예시적인 실시예에 따른 디스플레이용 발광 디바이스(100)의 개략적인 평면도이고, 도 2B는 도 2A의 선 A-A를 따라 취한 개략적인 단면도이다. 전극 패드(73a, 73b, 73c 및 73d)가 상 측에 배치되는 것으로 도시되지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 발광 디바이스(100)가 회로 기판(101)에 플립-본딩될 수 있으며, 그러므로, 전극 패드(73a, 73b, 73c 및 73d)는 하 측에 배치될 수 있다.
도 2A 및 도 2B를 참조하면, 발광 디바이스(100)는 제1 기판(21), 제2 기판(41), 분산 브래그 반사기(22), 제1 LED 스택(23), 제2 LED 스택(33), 제3 LED 스택(43), 제1 투명 전극(25), 제2 투명 전극(35), 제3 투명 전극(45), 제1 컬러 필터(47), 제2 컬러 필터(57), 제1 본딩 층(49), 제2 본딩 층(59), 하부 절연 층(61), 상부 절연 층(71), 오믹 전극(63a), 관통-홀 비아(63b, 65a, 65b, 67a 및 67b), 및 전극 패드(73a, 73b, 73c 및 73d)를 포함한다.
제1 기판(21)은 반도체 스택(23, 33 및 43)을 지지할 수 있다. 제1 기판(21)은 제1 LED 스택(23)의 성장을 위한 성장 기판, 예를 들어, GaAs 기판일 수 있다. 특히, 제1 기판(21)은 도전성을 가질 수 있다.
제2 기판(41)은 반도체 스택(23, 33 및 43)을 지지할 수 있다. 반도체 스택(23, 33 및 43)은 제1 기판(21)과 제2 기판(41) 사이에 배치된다. 제2 기판(41)은 제3 LED 스택(43)의 성장을 위한 성장 기판일 수 있다. 예를 들어, 제2 기판(41)은 사파이어 기판 또는 GaN 기판, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 제1 내지 제3 LED 스택은 제2 기판(41)으로부터 제3 LED 스택(43), 제2 LED 스택(33) 및 제1 LED 스택(23)의 순서로 제2 기판(41) 상에 배치된다. 하나의 예시적인 실시예에서, 하나의 제3 LED 스택(43)이 하나의 제2 기판(41) 상에 배치될 수 있다. 제2 LED 스택(33), 제1 LED 스택(23) 및 제1 기판(21)은 제3 LED 스택(43) 상에 배치될 수 있다. 따라서, 발광 디바이스(100)는 단일 픽셀의 단일 칩 구조를 가질 수 있다.
다른 예시적인 실시예에서, 다수의 제3 LED 스택(43)이 하나의 제2 기판(41) 상에 배치될 수 있다. 제2 LED 스택(33), 제1 LED 스택(23) 및 제1 기판(21)이 각 제3 LED 스택(43) 상에 배치될 수 있고, 이에 의해, 발광 디바이스(100)는 다수의 픽셀의 단일 칩 구조를 갖는다.
예시적인 실시예에 따라, 제2 기판(41)은 생략될 수 있으며, 제3 LED 스택(43)의 하부 표면이 노출될 수 있다. 이 경우, 조면화된 표면이 표면 텍스쳐링에 의해 제3 LED 스택(43)의 하부 표면 상에 형성될 수 있다.
제1 LED 스택(23), 제2 LED 스택(33) 및 제3 LED 스택(43)의 각각은 제1 도전형 반도체 층(23a, 33a 및 43a), 제2 도전형 반도체 층(23b, 33b 및 43b) 및 그 사이에 개재되는 활성 층을 각각 포함한다. 활성 층은 다중 양자 웰 구조를 가질 수 있다.
LED 스택은 제2 기판(41)에 더 가까이 배치될수록 더 짧은 파장을 갖는 광을 방출할 수 있다. 예를 들어, 제1 LED 스택(23)은 적색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있고, 제2 LED 스택(33)은 녹색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있으며, 제3 LED 스택(43)은 청색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있다. 제1 LED 스택(23)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(33)은 AlGaInP 또는 AlGaInN계 웰 층을 포함할 수 있으며, 제3 LED 스택(43)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 발광 디바이스(100)가 당 업계에 공지된 바와 같이 약 10,000 ㎛2 미만 또는 다른 예시적인 실시예들에서 약 4,000 ㎛2 또는 2,500 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 때, 마이크로 LED의 작은 폼 팩터(form factor)로 인해, 작동에 불리한 영향을 미치지 않으면서, 제1 LED 스택(23)은 적색, 녹색 및 청색 광 중 어느 하나를 방출할 수 있고, 제2 및 제3 LED 스택들(33 및 43)은 적색, 녹색 및 청색 광 중 서로 다른 하나를 방출할 수 있다.
각 LED 스택(23, 33 및 43)의 제1 도전형 반도체 층(23a, 33a 및 43a)은 n-형 반도체 층일 수 있고, 그 제2 도전형 반도체 층(23b, 33b 및 43b)은 p-형 반도체 층일 수 있다. 특히, 제1 LED 스택(23)의 상부 표면은 n-형 반도체 층(23a)일 수 있고, 제2 LED 스택(33)의 상부 표면은 n-형 반도체 층(33a)일 수 있으며, 제3 LED 스택(43)의 상부 표면은 p-형 반도체 층(43b)일 수 있다. 보다 구체적으로, 제3 LED 스택(43)의 반도체 층 만이 제1 및 제2 LED 스택(23 및 33)의 반도체 층과 상이한 순서로 적층될 수 있다. 제3 LED 스택(43)의 제1 도전형 반도체 층(43a)은 표면 텍스쳐링되어 광 추출 효율을 향상시킬 수 있다. 또한, 제2 LED 스택(33)의 제1 도전형 반도체 층(33a)도 표면 텍스쳐링에 처하여질 수 있다.
제1 LED 스택(23), 제2 LED 스택(33) 및 제3 LED 스택(43)은 서로 중첩되도록 적층될 수 있고, 실질적으로 동일한 발광 면적을 가질 수 있다. 또한, 각 LED 스택(23, 33 및 43)에서, 제1 도전형 반도체 층(23a, 33a 및 43a)은 제2 도전형 반도체 층(23b, 33b 및 43b)과 실질적으로 동일한 면적을 가질 수 있다. 특히, 제1 LED 스택(23) 및 제2 LED 스택(33)의 각각에서, 제1 도전형 반도체 층(23a 및 33a)은 제2 도전형 반도체 층(23b 및 33b)과 완전히 중첩될 수 있다. 제3 LED 스택(43)에서는, 홀(h5)이 제1 도전형 반도체 층(43a)을 노출시키도록 형성되어, 제1 도전형 반도체 층(43a)이 제2 도전형 반도체 층(43b)보다 약간 큰 면적을 갖는다.
제1 LED 스택(23)은 제2 기판(41)으로부터 이격되어 배치되고, 제2 LED 스택(33)은 제1 LED 스택(23) 밑에 배치되며, 제3 LED 스택(43)은 제2 LED 스택(33) 밑에 배치된다. 제1 LED 스택(23)이 제2 및 제3 LED 스택들(33 및 43)보다 긴 파장을 갖는 광을 방출할 수 있으므로, 제1 LED 스택(23)으로부터 발생되는 광은 제2 및 제3 LED 스택들(33 및 43) 및 제2 기판(41)을 관통한 후 방출될 수 있다. 또한, 제2 LED 스택(33)이 제3 LED 스택(43)보다 긴 파장을 갖는 광을 방출할 수 있으므로, 제2 LED 스택(33)으로부터 발생되는 광은 제3 LED 스택(43) 및 제2 기판(41)을 관통한 후 방출될 수 있다.
분산 브래그 반사기(22)는 제1 기판(21)과 제1 LED 스택(23) 사이에 개재될 수 있다. 분산 브래그 반사기(22)는 제1 LED 스택(23)으로부터 발생되는 광을 반사시켜, 광이 제1 기판(21)에 의한 흡수를 통해 손실되는 것을 방지한다. 예를 들어, 분산 브래그 반사기(22)는 AlAs 및 AlGaAs계 반도체 층을 서로 교대로 적층함으로써 형성될 수 있다.
제1 투명 전극(25)은 제1 LED 스택(23)과 제2 LED 스택(33) 사이에 개재될 수 있다. 제1 투명 전극(25)은 제1 LED 스택(23)의 제2 도전형 반도체 층(23b)과 오믹 접촉을 형성하고 제1 LED 스택(23)으로부터 발생되는 광을 투과시킨다. 제1 투명 전극(25)은 금속 층 또는 인듐 주석 산화물(indium tin oxide: ITO) 층과 같은 투명 산화물 층을 포함할 수 있다.
제2 투명 전극(35)은 제2 LED 스택(33)의 제2 도전형 반도체 층(33b)과 오믹 접촉을 형성한다. 도면에 도시된 바와 같이, 제2 투명 전극(35)은 제2 LED 스택(33)과 제3 LED 스택(43) 사이에 개재되며 제2 LED 스택(33)의 하부 표면에 인접한다. 제2 투명 전극(35)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층을 포함할 수 있다.
제3 투명 전극(45)은 제3 LED 스택(43)의 제2 도전형 반도체 층(43b)과 오믹 접촉을 형성한다. 제3 투명 전극(45)은 제2 LED 스택(33)과 제3 LED 스택(43) 사이에 개재될 수 있고 제3 LED 스택(43)의 상부 표면에 인접할 수 있다. 제3 투명 전극(45)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층을 포함할 수 있다. 제3 투명 전극(45)은 청색 광에 대해서도 투과성일 수 있다. 제2 투명 전극(35) 및 제3 투명 전극(45)의 각각은 각 LED 스택의 p-형 반도체 층과 오믹 접촉을 형성하여 전류 퍼짐(current spreading)을 돕는다. 제2 및 제3 투명 전극(35 및 45)을 위한 도전성 산화물의 예는 SnO2, InO2, ITO, ZnO, IZO 등을 포함할 수 있다.
제1 컬러 필터(47)는 제3 투명 전극(45)과 제2 LED 스택(33) 사이에 개재될 수 있고, 제2 컬러 필터(57)는 제2 LED 스택(33)과 제1 LED 스택(23) 사이에 개재될 수 있다. 제1 컬러 필터(47)는 제1 및 제2 LED 스택(23 및 33)으로부터 발생되는 광을 투과시키면서 제3 LED 스택(43)으로부터 발생되는 광을 반사시킨다. 제2 컬러 필터(57)는 제1 LED 스택(23)으로부터 발생되는 광을 투과시키면서 제2 LED 스택(33)으로부터 발생되는 광을 반사시킨다. 따라서, 제1 LED 스택(23)으로부터 발생되는 광은 제2 LED 스택(33) 및 제3 LED 스택(43)을 통해 외부로 방출될 수 있고, 제2 LED 스택(33)으로부터 발생되는 광은 제3 LED 스택(43)을 통해 외부로 방출될 수 있다. 이러한 방식으로, 예시적인 실시예에 따른 발광 디바이스는, 제2 LED 스택(33)으로부터 발생되는 광이 제1 LED 스택(23)으로 진입하는 것을 방지하거나 제3 LED 스택(43)으로부터 발생되는 광이 제2 LED 스택(33)으로 진입하는 것을 방지함으로써, 광 손실을 방지할 수 있다.
몇몇 예시적인 실시예에서, 제2 컬러 필터(57)는 제3 LED 스택(43)으로부터 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(47 및 57)는, 예를 들어, 저 주파수 대역에서, 즉, 장파장 대역에서, 광을 통과시키는 저역 통과 필터, 소정 파장 대역에서 광을 통과시키는 대역 통과 필터, 또는 소정 파장 대역에서 광의 통과를 방지하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(47 및 57)의 각각은 서로 다른 굴절률을 갖는 절연 층, 예를 들어, TiO2 및 SiO2를 서로 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(47 및 57)의 각각은 분산 브래그 반사기(DBR)를 포함할 수 있다. 아울러, 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2 층의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 본딩 층(49)은 제2 LED 스택(33)을 제3 LED 스택(43)에 결합한다. 제1 본딩 층(49)은 제1 컬러 필터(47)와 제2 투명 전극(35) 사이에 개재되어 제1 컬러 필터(47)를 제2 투명 전극(35)에 결합할 수 있다. 예를 들어, 제1 본딩 층(49)은 투명 유기 재료 또는 투명 무기 재료로 형성될 수 있다. 유기 재료의 예는 SU8, 폴리(메틸 메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 재료의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 특히, 제1 본딩 층(49)은 스핀-온-글래스(spin-on-glass: SOG)로 형성될 수 있다.
제2 본딩 층(59)은 제2 LED 스택(33)을 제1 LED 스택(23)에 결합한다. 도면에 도시된 바와 같이, 제2 본딩 층(59)은 제2 컬러 필터(57)와 제1 투명 전극(25) 사이에 개재될 수 있다. 제2 본딩 층(59)은 제1 본딩 층(49)을 형성하는 재료와 실질적으로 동일한 재료를 포함할 수 있다.
홀(h1, h2, h3, h4 및 h5)이 제1 기판(21)을 통해 형성된다. 홀(h1)은 제1 기판(21), 분산 브래그 반사기(22) 및 제1 LED 스택(23)을 통해 형성되어 제1 투명 전극(25)을 노출시킬 수 있다. 홀(h2)은 제1 기판(21), 분산 브래그 반사기(22), 제1 투명 전극(25), 제2 본딩 층(59) 및 제2 컬러 필터(57)를 통해 형성되어 제2 LED 스택(33)의 제1 도전형 반도체 층(33a)을 노출시킬 수 있다.
홀(h3)은 제1 기판(21), 분산 브래그 반사기(22), 제1 투명 전극(25), 제2 본딩 층(59), 제2 컬러 필터(57) 및 제2 LED 스택(33)을 통해 형성되어 제2 투명 전극(35)을 노출시킬 수 있다. 홀(h4)은 제1 기판(21), 분산 브래그 반사기(22), 제1 투명 전극(25), 제2 본딩 층(59), 제2 컬러 필터(57), 제2 LED 스택(33), 제2 투명 전극(35), 제1 본딩 층(49) 및 제1 컬러 필터(47)를 통해 형성되어 제3 투명 전극(45)을 노출시킬 수 있다. 홀(h5)은 제1 기판(21), 분산 브래그 반사기(22), 제1 투명 전극(25), 제2 본딩 층(59), 제2 컬러 필터(57), 제2 LED 스택(33), 제2 투명 전극(35), 제1 본딩 층(49), 제1 컬러 필터(47), 제3 투명 전극(45) 및 제2 도전형 반도체 층(43b)을 통해 형성되어 제3 LED 스택(43)의 제1 도전형 반도체 층(43a)을 노출시킬 수 있다.
홀(h1, h3 및 h4)이 서로 분리되어 제1 내지 제3 투명 전극(25, 35 및 45)을 각각 노출시키는 것으로 도시되어 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제3 투명 전극(25, 35 및 45)은 단일 홀을 통해 노출될 수 있다.
하부 절연 층(61)은 제1 기판(21) 및 제1 내지 제3 LED 스택(23, 33 및 43)의 측면을 덮으면서 제1 기판(21)의 상부 표면을 덮는다. 하부 절연 층(61)은 또한 홀(h1, h2, h3, h4 및 h5)의 측면을 덮을 수 있다. 하부 절연 층(61)은 홀(h1, h2, h3, h4 및 h5)의 각각의 바닥을 노출시키도록 패터닝에 처하여질 수 있다. 또한, 하부 절연 층(61)은 제1 기판(21)의 상부 표면을 노출시키도록 패터닝에 처하여질 수 있다.
오믹 전극(63a)은 제1 기판(21)의 상부 표면과 오믹 접촉을 형성한다. 오믹 전극(63a)은, 하부 절연 층(61)을 패터닝함으로써 노출되는 제1 기판(21)의 노출된 영역 내에 형성될 수 있다. 예를 들어, 오믹 전극(63a)은 Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다. 몇몇 예시적인 실시예에 따라, 오믹 전극(63a)의 일부분이 하부 절연 층(61)의 정부 표면 상에 형성될 수 있으며, 이에 대해서는 도 13C를 참조하여 더욱 상세히 설명하기로 한다.
관통-홀 비아(63b, 65a, 65b, 67a 및 67b)는 홀(h1, h2, h3, h4 및 h5)에 각각 배치된다. 관통-홀 비아(63b)는 홀(h1) 내에 배치될 수 있고 제1 투명 전극(25)에 연결될 수 있다. 관통-홀 비아(65a)는 홀(h2) 내에 배치될 수 있고 제1 도전형 반도체 층(33a)과 오믹 접촉을 형성할 수 있다. 관통-홀 비아(65b)는 홀(h3) 내에 배치될 수 있고 제2 투명 전극(35)에 연결될 수 있다. 관통-홀 비아(67a)는 홀(h5) 내에 배치될 수 있고 제1 도전형 반도체 층(43a)과 오믹 접촉을 형성할 수 있다. 관통-홀 비아(67b)는 홀(h4) 내에 배치될 수 있고 제3 투명 전극(45)에 연결될 수 있다.
상부 절연 층(71)은 하부 절연 층(61) 및 오믹 전극(63a)을 덮는다. 상부 절연 층(71)은 제1 기판(21) 및 제1 내지 제3 LED 스택(23, 33 및 43)의 측면에서 하부 절연 층(61)을 덮을 수 있고, 제1 기판(21)의 상 측에서 하부 절연 층(61)을 덮을 수 있다. 상부 절연 층(71)은 오믹 전극(63a)을 노출시키는 개구부(71a) 및 관통-홀 비아(63b, 65a, 65b, 67a 및 67b)를 노출시키는 개구부를 가질 수 있다.
하부 절연 층(61) 및 상부 절연 층(71)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 하부 절연 층(61) 및 상부 절연 층(71)은 서로 다른 굴절률을 갖는 절연 층을 적층함으로써 형성되는 분산 브래그 반사기일 수 있다. 특히, 상부 절연 층(71)은 광 반사 층 또는 광 차단 층일 수 있다.
전극 패드(73a, 73b, 73c 및 73d)는 상부 절연 층(71) 상에 배치되며, 제1 내지 제3 LED 스택(23, 33 및 43)에 전기적으로 연결된다. 예를 들어, 제1 전극 패드(73a)는 상부 절연 층(71)의 개구부(71a)를 통해 노출되는 오믹 전극(63a)에 전기적으로 연결되며, 제2 전극 패드(73b)는 상부 절연 층(71)의 개구부를 통해 노출되는 관통-홀 비아(65a)에 전기적으로 연결된다. 또한, 제3 전극 패드(73c)는 상부 절연 층(71)의 개구부를 통해 노출되는 관통-홀 비아(67a)에 전기적으로 연결된다. 공통 전극 패드(73d)는 관통-홀 비아(63b, 65b 및 67b)에 공통적으로 전기적으로 연결된다. 이와 같이, 제1 전극 패드(73a)는 평면도에서 관통-홀 비아와 중첩되지 않을 수 있다.
따라서, 공통 전극 패드(73d)는 제1 내지 제3 LED 스택(23, 33 및 43)의 제2 도전형 반도체 층(23b, 33b 및 43b)에 공통적으로 전기적으로 연결되고, 각 전극 패드(73a, 73b 및 73c)는 제1 내지 제3 LED 스택(23, 33 및 43)의 제1 도전형 반도체 층(23a, 33a 및 43a)에 각각 전기적으로 연결된다.
예시적인 실시예에 따라, 제1 LED 스택(23)은 전극 패드(73d 및 73a)에 전기적으로 연결되고, 제2 LED 스택(33)은 전극 패드(73d 및 73b)에 전기적으로 연결되며, 제3 LED 스택(43)은 전극 패드(73d 및 73c)에 전기적으로 연결된다. 이 경우, 제1 내지 제3 LED 스택(23, 33 및 43)의 애노드는 전극 패드(73d)에 공통적으로 전기적으로 연결되고, 그 캐소드는 제1 내지 제3 전극 패드(73a, 73b 및 73c)에 전기적으로 각각 연결된다. 따라서, 제1 내지 제3 LED 스택(23, 33 및 43)은 독립적으로 구동될 수 있다. 예시적인 실시예에 따라, 오믹 전극(63a)과 접촉하는 전극 패드(73a)의 면적의 크기는, 예를 들어, 관통-홀 비아(67a)와 접촉하는 전극 패드(73c)의 면적의 크기와 다를 수 있다. 다른 예시적인 실시예에 따라, 오믹 전극(63a)과 접촉하는 전극 패드(73a)의 면적의 크기는, 예를 들어, 관통-홀 비아(67a)와 접촉하는 전극 패드(73c)의 면적의 크기와 실질적으로 동일할 수 있다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9A, 도 9B, 도 10A, 도 10B, 도 11A, 도 11B, 도 12A, 도 12B, 도 13A 및 도 13B는 예시적인 실시예에 따른 디스플레이용 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 이들 도면에서, 각 평면도는 도 2A에 대응하며, 각 단면도는 도 2A의 선 A-A를 따라 취한 단면도에 대응한다.
도 3을 참조하면, 제1 LED 스택(23)이 제1 기판(21) 상에서 성장된다. 제1 기판(21)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(23)은 AlGaInP계 반도체 층들로 형성될 수 있으며, 제1 도전형 반도체 층(23a), 활성 층 및 제2 도전형 반도체 층(23b)을 포함한다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 한편, 분산 브래그 반사기(22)가 제1 LED 스택(23)의 성장 전에 형성될 수 있다. 분산 브래그 반사기(22)는 AlAs/AlGaAs 층을 반복적으로 적층함으로써 형성되는 적층 구조를 가질 수 있다.
제1 투명 전극(25)이 제2 도전형 반도체 층(23b) 상에 형성될 수 있다. 제1 투명 전극(25)은 인듐 주석 산화물(ITO)과 같은 투명한 산화물 또는 투명한 금속으로 형성될 수 있다.
도 4를 참조하면, 제2 LED 스택(33)이 기판(31) 상에서 성장되고, 제2 투명 전극(35)이 제2 LED 스택(33) 상에 형성된다. 제2 LED 스택(33)은 AlGaInP계 또는 AlGaInN계 반도체 층으로 형성될 수 있고, 제1 도전형 반도체 층(33a), 활성 층 및 제2 도전형 반도체 층(33b)을 포함할 수 있다. 기판(31)은 AlGaInP계 반도체 층이 그 위에서 성장하는 것을 허용하는 기판, 예를 들어, GaAs 기판 또는 GaP일 수 있고, 또는 AlGaInN계 반도체 층이 그 위에서 성장하는 것을 허용하는 기판, 예를 들어, 사파이어 기판일 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 제2 LED 스택(33)을 위한 Al, Ga 및 In의 조성비는 제2 LED 스택(33)이 녹색 광을 방출하도록 결정될 수 있다. 부가하여, GaP 기판이 사용될 때, 순수 GaP 층 또는 질소(N)-도핑된 GaP 층이 GaP 상에 형성되어 녹색 광을 방출한다. 제2 투명 전극(35)은 제2 도전형 반도체 층(33b)과 오믹 접촉을 형성한다. 제2 투명 전극(35)은 금속 또는 도전성 산화물, 예를 들어, SnO2, InO2, ITO, ZnO, IZO 등으로 형성될 수 있다.
도 5를 참조하면, 제3 LED 스택(43)이 제2 기판(41) 상에서 성장되고, 제3 투명 전극(45) 및 제1 컬러 필터(47)가 제3 LED 스택(43) 상에 형성된다. 제3 LED 스택(43)은 AlGaInN계 반도체 층으로 형성되고, 제1 도전형 반도체 층(43a), 활성 층 및 제2 도전형 반도체 층(43b)을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다.
제2 기판(41)은 GaN계 반도체 층이 그 위에서 성장되는 것을 허용하는 기판이며, 제1 기판(21)과 다르다. 제3 LED 스택(43)을 위한 AlGaInN의 조성비는 제3 LED 스택(43)이 청색 광을 방출하는 것을 허용하도록 결정된다. 제3 투명 전극(45)은 제2 도전형 반도체 층(43b)과 오믹 접촉을 형성한다. 제3 투명 전극(45)은 도전성 산화물, 예를 들어, SnO2, InO2, ITO, ZnO, IZO 등으로 형성될 수 있다.
제1 컬러 필터(47)는 도 2A 및 도 2B를 참조하여 설명한 것과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 도 4의 제2 LED 스택(33)이 도 5의 제3 LED 스택(43)의 상 측에 본딩되며, 기판(31)이 그로부터 제거된다.
제1 컬러 필터(47)는 제2 투명 전극(35)을 마주보도록 본딩된다. 예를 들어, 본딩 재료 층이 서로 본딩되는 제1 컬러 필터(47) 및 제2 투명 전극(35) 상에 형성되어, 제1 본딩 층(49)을 형성할 수 있다. 본딩 재료 층은, 예를 들어, 투명 유기 재료 층 또는 투명 무기 재료 층일 수 있다. 유기 재료의 예는 SU8, 폴리(메틸 메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 재료의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 더욱 구체적으로, 제1 본딩 층(49)은 스핀-온-글래스로 형성될 수 있다.
그 후, 기판(31)이 레이저 리프트-오프 또는 화학적 리프트-오프에 의해 제2 LED 스택(33)으로부터 제거될 수 있다. 이와 같이, 제2 LED 스택(33)의 제1 도전형 반도체 층(33a)의 상부 표면이 노출된다. 제1 도전형 반도체 층(33a)의 노출된 표면은 텍스쳐링에 처하여질 수 있다.
도 7을 참조하면, 제2 컬러 필터(57)가 제2 LED 스택(33) 상에 형성된다. 제2 컬러 필터(57)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 도 2A 및 도 2B를 참조하여 설명한 것과 실질적으로 동일하므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 도 3의 제1 LED 스택(23)이 제2 LED 스택(33)에 본딩된다. 제2 컬러 필터(57)는 제1 투명 전극(25)을 마주보도록 본딩될 수 있다. 예를 들어, 본딩 재료 층이 서로 본딩되는 제2 컬러 필터(57) 및 제1 투명 전극(25) 상에 형성되어, 제2 본딩 층(59)을 형성할 수 있다. 본딩 재료 층은 제1 본딩 층(49)의 그 것과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
도 9A 및 도 9B를 참조하면, 홀(h1, h2, h3, h4 및 h5)이 제1 기판(21)을 통해 형성되고, 디바이스 영역을 정의하는 분리 트렌치가 제1 기판(21)을 노출시키도록 형성된다.
홀(h1)은 제1 투명 전극(25)을 노출시키고, 홀(h2)은 제1 도전형 반도체 층(33a)을 노출시키며, 홀(h3)은 제2 투명 전극(35)을 노출시키고, 홀(h4)은 제3 투명 전극(45)을 노출시키며, 홀(h5)은 제1 도전형 반도체 층(43a)을 노출시킨다.
분리 트렌치는 제1 내지 제3 LED 스택(23, 33 및 43)의 각각의 주변부를 따라 제2 기판(41)을 노출시키도록 형성될 수 있다. 분리 트렌치가 제2 기판(41)을 노출시키도록 형성되는 것으로 도시되지만, 분리 트렌치는 제1 도전형 반도체 층(43a)을 노출시키도록 형성될 수 있다. 이 경우, 홀(h5)은 분리 트렌치와 함께 형성될 수 있다.
홀(h1, h2, h3, h4 및 h5) 및 분리 트렌치는 포토리소그래피 및 식각에 의해 형성될 수 있으며, 이는 특정 형성 순서에 제한되지 않는다. 예를 들어, 더 얕은 홀이 더 깊은 홀 이전에 형성될 수 있거나 또는 그 반대일 수 있다. 분리 트렌치는 홀(h1, h2, h3, h4 및 h5)의 형성 후에 또는 형성 전에 형성될 수 있다. 대안적으로, 분리 트렌치는 전술한 바와 같이 홀(h5)과 함께 형성될 수 있다.
도 10A 및 도 10B를 참조하면, 하부 절연 층(61)이 제1 기판(21) 상에 형성된다. 하부 절연 층(61)은 분리 트렌치를 통해 노출되는 제1 기판(21)의 측면 및 제1 내지 제3 LED 스택(23, 33 및 43)의 측면을 덮을 수 있다.
하부 절연 층(61)은 홀(h1, h2, h3, h4 및 h5)의 측면을 덮을 수 있다. 하부 절연 층(61)은 각 홀(h1, h2, h3, h4 및 h5)의 바닥을 노출시키도록 패터닝에 처하여질 수 있다.
하부 절연 층(61)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니다. 하부 절연 층(61)은 분산 브래그 반사기일 수 있다.
그 후, 관통-홀 비아(63b, 65a, 65b, 67a 및 67b)가 홀(h1, h2, h3, h4 및 h5) 내에 각각 형성된다. 관통-홀 비아(63b, 65a, 65b, 67a 및 67b)는 전기 도금 등에 의해 형성될 수 있다. 예를 들어, 시드 층이 홀(h1, h2, h3, h4 및 h5) 내부에 먼저 형성될 수 있고, 관통-홀 비아(63b, 65a, 65b, 67a 및 67b)가 시드 층을 사용하여 구리로 도금함으로써 형성될 수 있다. 시드 층은, 예를 들어, Ni/Al/Ti/Cu로 형성될 수 있다.
도 11A 및 도 11B를 참조하면, 제1 기판(21)의 상부 표면이 하부 절연 층(61)을 패터닝함으로써 노출될 수 있다. 제1 기판(21)의 상부 표면을 노출시키기 위해 하부 절연 층(61)을 패터닝하는 공정은 홀(h1, h2, h3, h4 및 h5)의 바닥을 노출시키기 위해 하부 절연 층(61)을 패터닝할 시 수행될 수 있다. 제1 기판(21)의 상부 표면은, 예를 들어, 발광 디바이스의 면적의 약 절반을 초과할 수 있는 넓은 면적에서 노출될 수 있다.
그리고 나서, 오믹 전극(63a)이 제1 기판(21)의 노출된 상부 표면 상에 형성된다. 오믹 전극(63a)은 제1 기판(21)과 오믹 접촉을 형성하는 도전 층일 수 있으며, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
도 11A를 참조하면, 오믹 전극(63a)이 관통-홀 비아(63b, 65a, 65b, 67a 및 67b)로부터 분리된다.
도 12A 및 도 12B를 참조하면, 상부 절연 층(71)이 하부 절연 층(61) 및 오믹 전극(63a)을 덮도록 형성된다. 상부 절연 층(71)은 제1 내지 제3 LED 스택(23, 33 및 43) 및 제1 기판(21)의 측면에서 하부 절연 층(61)을 덮을 수 있다. 상부 절연 층(71)은 패터닝에 처하여져서, 오믹 전극(63a)을 노출시키는 개구부(71a)와 함께 관통-홀 비아(63b, 65a, 65b, 67a 및 67b)를 노출시키는 개구부를 형성할 수 있다.
상부 절연 층(71)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상부 절연 층(71)은 광 반사 층, 예를 들어, 분산 브래그 반사기일 수 있고, 또는 광 흡수 층과 같은 광 차단 층일 수 있다.
도 13A 및 도 13B를 참조하면, 전극 패드(73a, 73b, 73c 및 73d)가 상부 절연 층(71) 상에 형성된다. 전극 패드(73a, 73b, 73c 및 73d)는 제1 내지 제3 전극 패드(73a, 73b 및 73c) 및 공통 전극 패드(73d)를 포함할 수 있다.
제1 전극 패드(73a)는 상부 절연 층(71)의 개구부(71a)를 통해 노출되는 오믹 전극(63a)에 연결될 수 있고, 제2 전극 패드(73b)는 관통-홀 비아(65a)에 연결될 수 있으며, 제3 전극 패드(73c)는 관통-홀 비아(67a)에 연결될 수 있다. 공통 전극 패드(73d)는 관통-홀 비아(63b, 65b 및 67b)에 공통적으로 연결될 수 있다.
전극 패드(73a, 73b, 73c 및 73d)는 서로 전기적으로 분리되며, 그러므로, 제1 내지 제3 LED 스택(23, 33 및 43)의 각각은 두 개의 전극 패드에 전기적으로 연결되어 독립적으로 구동될 수 있다.
그 후, 제2 기판(41)은 각 발광 디바이스용 영역으로 분할되어, 발광 디바이스(100)를 제공한다. 도 13A에 도시된 바와 같이, 전극 패드(73a, 73b, 73c 및 73d)는 각 발광 디바이스(100)의 네 개의 모서리에 배치될 수 있다. 또한, 전극 패드(73a, 73b, 73c 및 73d)는 실질적으로 직사각형 형상을 가질 수 있지만, 이에 한정되는 것은 아니다.
제2 기판(41)은 도시된 예시적인 실시예에서 분할되는 것으로 도시되지만, 몇몇 예시적인 실시예에서, 제2 기판(41)은 제거될 수 있다. 이 경우, 제1 도전형 반도체 층(43a)의 노출된 표면은 텍스쳐링에 처하여질 수 있다.
도 13C를 참조하면, 다른 예시적인 실시예에 따른 발광 디바이스는 도 12B의 것과 실질적으로 유사하며, 그러므로, 중복을 피하기 위해 실질적으로 유사한 요소들에 대한 상세한 설명은 생략하기로 한다. 도시된 예시적인 실시예에 따른 발광 디바이스에서, 하부 절연 층(61)과 중첩되는 오믹 전극(63a)의 각 부분은 전극 패드(73a, 73b, 73c 및 73d)에 의해 덮일 수 있다. 이러한 방식으로, 하부 절연 층(61)과 중첩되는 오믹 전극(63a)의 단부 부분과 중첩되는 전극 패드(73a, 73b, 73c 및 73d)는 오믹 전극(63a)이 제조 또는 사용 중 박리될 가능성을 배제하거나 감소시킬 수 있다.
몇몇 예시적인 실시예에 따라, 오믹 전극(63a)과 접촉하는 전극 패드(73a)의 면적의 크기는, 예를 들어, 관통-홀 비아(67a)와 접촉하는 전극 패드(73c)의 면적의 크기와 다를 수 있다. 이와 같이, 전류가 공급되는 면적이 각 LED 스택(23, 33 및 43) 마다 다를 수 있다. 이러한 방식으로, 서로 다른 극성을 갖는 도전체 사이의 거리가 각 LED 스택(23, 33 및 43)에 대해 제어될 수 있고, 그러므로, 각 LED 스택(23, 33 및 43)에서의 발광 효율이 서로 균형을 이루어 발광 디바이스로부터 균일한 광 패턴을 얻을 수 있다.
다른 예시적인 실시예에 따라, 오믹 전극(63a)과 접촉하는 전극 패드(73a)의 면적의 크기는, 예를 들어, 관통-홀 비아(67a)와 접촉하는 전극 패드(73c)의 면적의 크기와 실질적으로 동일할 수 있다. 이러한 방식으로, 각 LED 스택(23, 33 및 43) 내의 접촉 저항은 서로 실질적으로 동일할 수 있고, 이에 의해, LED 스택(23, 33 및 43) 내에서의 서로 다른 저항에 의해 유발되는 발광 디바이스의 신뢰성 저하를 방지할 수 있다.
몇몇 예시적인 실시예에 따라, 전극 패드(73a)와 같은 전극 패드 중 하나가 나머지 전극 패드보다 낮은 평면에 배치될 수 있다. 예를 들어, 제2 기판(41)으로부터 전극 패드(73a)의 하부 표면까지의 거리는 제2 기판(41)으로부터 전극 패드(73b, 73c 및 73d)의 하부 표면까지의 거리보다 작을 수 있다. 이러한 방식으로, 외부 디바이스 또는 회로에의 연결을 위해 범프가 각 전극 패드(73a, 73b, 73c 및 73d) 상에 형성될 때, 전극 패드(73a) 상에 형성된 범프는 전극 패드(73b, 73c 및 73d) 상에 형성된 범프보다 두껍게 형성될 수 있으며, 이는, 전극 패드(73a)로의 열 경로가 증가되어 열을 방출시키기 때문에, 발광 디바이스의 신뢰성을 향상시킬 수 있다.
도 14A 및 도 14B는 다른 예시적인 실시예에 따른 디스플레이용 발광 디바이스(200)의 개략적인 평면도 및 단면도이다.
도 14A 및 도 14B를 참조하면, 예시적인 실시예에 따른 발광 디바이스(200)는, 제1 내지 제3 LED 스택(23, 33 및 43)의 애노드가 제1 내지 제3 전극 패드(173a, 173b 및 173c)에 독립적으로 연결되고 그 캐소드가 공통 전극 패드(173d)에 전기적으로 연결된다는 점을 제외하고는, 도 2A 및 도 2B를 참조하여 설명한 발광 디바이스(100)와 대체로 유사하다.
더욱 구체적으로, 제1 전극 패드(173a)는 관통-홀 비아(163b)를 통해 제1 투명 전극(25)에 전기적으로 연결되고, 제2 전극 패드(173b)는 관통-홀 비아(165b)를 통해 제2 투명 전극(35)에 전기적으로 연결되며, 제3 전극 패드(173c)는 관통-홀 비아(167b)를 통해 제3 투명 전극(45)에 전기적으로 연결된다. 공통 전극 패드(173d)는 상부 절연 층(71)의 개구부(71a)를 통해 노출되는 오믹 전극(163a)에 전기적으로 연결되며, 또한, 관통-홀 비아(165a 및 167a)를 통해 제2 LED 스택(33) 및 제3 LED 스택(43)의 제1 도전형 반도체 층(33a 및 43a)에 전기적으로 연결된다.
예시적인 실시예에 따른 발광 디바이스(100 및 200)의 각각은 적색, 녹색 및 청색 광을 각각 방출할 수 있는 제1 내지 제3 LED 스택(23, 33 및 43)을 포함하며, 그러므로, 디스플레이 장치에서 하나의 픽셀로서 사용될 수 있다. 도 1에서 설명한 바와 같이, 디스플레이 장치는 회로 기판(101) 상에 다수의 발광 디바이스(100 또는 200)를 배열함으로써 제공될 수 있다. 발광 디바이스(100 및 200)의 각각이 제1 내지 제3 LED 스택(23, 33 및 43)을 포함하므로, 하나의 픽셀에서 서브픽셀의 면적을 증가시키는 것이 가능하다. 또한, 제1 내지 제3 LED 스택(23, 33 및 43)은 하나의 발광 디바이스를 실장함으로써 회로 기판 상에 실장될 수 있고, 그에 의해, 실장 공정의 수를 감소시킨다. 예시적인 실시예에 따라 회로 기판(101) 상에 실장되는 발광 디바이스는 패시브 매트릭스 또는 액티브 매트릭스 구동 방식으로 구동될 수 있다.
도 15는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 15를 참조하면, 디스플레이 장치는 회로 기판(301) 및 다수의 발광 디바이스(300)를 포함할 수 있다.
회로 기판(301)은 패시브 매트릭스 구동 또는 액티브 매트릭스 구동을 위한 회로를 포함할 수 있다. 예시적인 실시예에 따라, 회로 기판(301)은 인터커넥션 라인 및 저항을 그 내부에 포함할 수 있다. 다른 예시적인 실시예에 따라, 회로 기판(301)은 인터커넥션 라인, 트랜지스터 및 커패시터를 포함할 수 있다. 회로 기판(301)은 또한 그 상부 표면 상에 배치되는 패드를 포함하여, 회로 기판(301) 내에 배치되는 회로와의 전기적인 연결을 제공할 수 있다.
다수의 발광 디바이스(300)는 회로 기판(301) 상에 배열될 수 있다. 각 발광 디바이스(300)는 하나의 픽셀을 포함할 수 있다. 각 발광 디바이스(300)는 전극 패드(373a, 373b, 373c 및 373d)를 포함할 수 있으며, 전극 패드(373a, 373b, 373c 및 373d)는 회로 기판(301)에 전기적으로 연결될 수 있다. 발광 디바이스(300)는 그 상부 표면 상에 배치되는 기판(341)을 포함할 수 있다. 발광 디바이스(300)가 서로 이격됨에 따라, 발광 디바이스(300)의 상부 표면 상에 배치되는 기판(341)도 서로 이격될 수 있다.
예시적인 실시예에 따른 발광 디바이스(300)를 도 16A 및 도 16B를 참조하여 상세히 설명하기로 한다. 도 16A는 예시적인 실시예에 따른 발광 디바이스의 개략적인 평면도이다. 도 16B는 도 16A의 선 A-A를 따라 취한 단면도이다. 도 16A 및 도 16B는 전극 패드(373a, 373b, 373c 및 373d)가 상 측에 배열되는 것을 도시하지만, 몇몇 예시적인 실시예에 따라, 발광 디바이스는 도 15의 회로 기판(301) 상으로 플립-본딩될 수 있고, 전극 패드(373a, 373b, 373c 및 373d)는 하 측에 배열될 수 있다.
도 16A 및 도 16B를 참조하면, 발광 디바이스(300)는 제1 기판(321), 제2 기판(331), 제3 기판(341), 분산 브래그 반사기(322), 제1 LED 스택(323), 제2 LED 스택(333), 제3 LED 스택(343), 제1 투명 전극(325), 제2 투명 전극(335), 제3 투명 전극(345), 제1 컬러 필터(347), 제2 컬러 필터(357), 제1 본딩 층(349), 제2 본딩 층(359), 하부 절연 층(361), 상부 절연 층(371), 오믹 전극(363a), 관통-비아(363b, 365a, 365b, 367a 및 367b), 및 전극 패드(373a, 373b, 373c 및 373d)를 포함할 수 있다.
제1 기판(321)은 반도체 스택(323, 333 및 343)을 지지할 수 있다. 제1 기판(321)은 제1 LED 스택(323)을 성장시키기 위한 기판일 수 있으며, 예를 들어, GaAs 기판일 수 있다. 특히, 제1 기판(321)은 도전성을 가질 수 있다.
제2 기판(331)은 제2 LED 스택(333)을 성장시키기 위한 기판일 수 있으며, 예를 들어, GaP 기판일 수 있다. 제2 기판(331)은 도전성을 가질 수 있다.
제3 기판(341)은 반도체 스택(323, 333 및 343)을 지지할 수 있다. 제3 기판(341)은 제3 LED 스택(343)을 성장시키기 위한 성장 기판일 수 있다. 예를 들어, 제3 기판(341)은 사파이어 기판 또는 질화 갈륨 기판, 특히, 패터닝된 사파이어 기판일 수 있다. 제1 내지 제3 LED 스택은 제3 기판(341) 상에 제3 LED 스택(343), 제2 LED 스택(333) 및 제1 LED 스택(323)의 순서로 배열될 수 있다. 예시적인 실시예에 따라, 단일 제3 LED 스택이 단일 제3 기판(341) 상에 배치될 수 있다. 제2 LED 스택(333), 제2 기판(331), 제1 LED 스택(323) 및 제1 기판(321)은 제3 LED 스택 상에 배치될 수 있다. 따라서, 발광 디바이스(300)는 단일 픽셀의 단일 칩 구조를 가질 수 있다.
다른 예시적인 실시예에 따라, 다수의 제3 LED 스택(343)이 단일 제3 기판(341) 상에 배치될 수 있다. 제2 LED 스택(333), 제2 기판(331), 제1 LED 스택(323) 및 제1 기판(321)은 제3 LED 스택(343)의 각각 상에 배치될 수 있으며, 따라서, 발광 디바이스(300)는 다수의 픽셀의 단일 칩 구조를 가질 수 있다.
제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343)은 각각 제1 도전형 반도체 층(323a, 333a 및 343a), 제2 도전형 반도체 층(323b, 333b 및 343b) 및 그 사이에 개재되는 활성 층을 포함할 수 있다. 활성 층은, 특히, 다중 양자 웰 구조를 가질 수 있다.
LED 스택이 제3 기판(341)에 더 가깝게 배치됨에 따라, LED 스택은 더 짧은 파장을 갖는 광을 방출할 수 있다. 예를 들어, 제1 LED 스택(323)은 적색 광을 방출하기 위한 무기 발광 다이오드일 수 있고, 제2 LED 스택(333)은 녹색 광을 방출하기 위한 무기 발광 다이오드일 수 있으며, 제3 LED 스택(343)은 청색 광을 방출하기 위한 무기 발광 다이오드일 수 있다. 제1 LED 스택(323)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(333)은 AlGaP계 웰 층, 예를 들어, 질소(N)로 도핑된 GaP 웰 층을 포함할 수 있으며, 제3 LED 스택(343)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 발광 디바이스가 마이크로 LED를 포함하는 경우, 제1 LED 스택(323)은 적색, 녹색 및 청색 광 중 어느 하나를 방출할 수 있고, 제2 및 제3 LED 스택(333 및 343)은 마이크로 LED의 작은 폼 팩터로 인해 작동에 불리한 영향을 미치지 않으면서 적색, 녹색 및 청색 광 중 서로 다른 하나를 방출할 수 있다.
각 LED 스택(323, 333 및 343)의 제1 도전형 반도체 층(323a, 333a 및 343a)은 각각 n-형 반도체 층일 수 있고, 제2 도전형 반도체 층(323b, 333b 및 343b)은 각각 p-형 반도체 층일 수 있다. 예시적인 실시예에 따라, 제1 LED 스택(323)의 상부 표면은 n-형 반도체 층(323a)일 수 있고, 제2 LED 스택(333)의 상부 표면은 n-형 반도체 층(333a)일 수 있으며, 제3 LED 스택(343)의 상부 표면은 p-형 반도체 층(343b)일 수 있다. 특히, 제3 LED 스택(343)의 반도체 층만 역순으로 적층될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제2 LED 스택(333)은 제1 LED 스택(323)에 인접하도록 제2 기판(331)의 타 측 상에 배치될 수 있으며, 따라서, 제2 LED 스택(333)의 반도체 층도 역순으로 적층될 수 있다.
제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343)은 서로 중첩될 수 있으며, 실질적으로 동일한 크기를 갖는 발광 면적을 가질 수 있다. 각 LED 스택(323, 333 및 343)에서, 제1 도전형 반도체 층(323a, 333a 및 343a)은 제2 도전형 반도체 층(323b, 333b 및 343b)의 면적과 각각 실질적으로 동일한 면적을 가질 수 있다. 특히, 제1 LED 스택(323) 및 제2 LED 스택(333)의 경우에, 제1 도전형 반도체 층(323a 및 333a)은 제2 도전형 반도체 층(323b 및 333b)과 각각 완전히 중첩될 수 있다. 제3 LED 스택(343)의 경우에는, 홀(h5)이 그를 통해 제1 도전형 반도체 층(343a)을 노출시키도록 형성됨에 따라, 제1 도전형 반도체 층(343a)은 제2 도전형 반도체 층(343b)보다 약간 큰 면적을 가질 수 있다.
제1 LED 스택(323)은 제3 기판(341) 상에 배치될 수 있고, 제2 LED 스택(333)은 제1 LED 스택(323) 아래에 배치될 수 있으며, 제3 LED 스택(343)은 제2 LED 스택(333) 아래에 배치될 수 있다. 제1 LED 스택(323)은 제2 및 제3 LED 스택(333 및 343)보다 긴 파장을 갖는 광을 방출할 수 있으므로, 제1 LED 스택(323)에 의해 발생되는 광은 제2 기판(331), 제2 및 제3 LED 스택(333 및 343) 및 제3 기판(341)을 통해 투과될 수 있고, 그리고 나서, 외부로 방출될 수 있다. 제2 LED 스택(333)이 제3 LED 스택(343)보다 긴 파장을 갖는 광을 방출할 수 있으므로, 제2 LED 스택(333)에 의해 발생되는 광은 제3 LED 스택(343) 및 제3 기판(341)을 통해 투과될 수 있고, 그리고 나서, 외부로 방출될 수 있다. 제2 기판(331)은 제2 LED 스택(333) 아래에 배치될 수 있고, 이 경우, 제2 LED 스택(333)에 의해 발생되는 광은 제2 기판(331)을 통해 투과될 수 있다.
분산 브래그 반사기(322)는 제1 기판(321)과 제1 LED 스택(323) 사이에 배치될 수 있다. 분산 브래그 반사기(322)는 제1 LED 스택(323)에 의해 발생되는 광을 반사시켜, 광이 제1 기판(321)에 의해 흡수 및 손실되는 것을 방지할 수 있다. 예를 들어, 분산 브래그 반사기(322)는 AlAs 및 AlGaAs계 반도체 층을 교대로 적층함으로써 형성될 수 있다.
제1 투명 전극(325)은 제1 LED 스택(323)과 오믹 접촉할 수 있다. 도면에 도시된 바와 같이, 제1 투명 전극(325)은 제1 LED 스택(323)과 제2 LED 스택(333) 사이에 배치될 수 있다. 제1 투명 전극(325)은 제1 LED 스택(323)의 제2 도전형 반도체 층(323b)과 오믹 접촉할 수 있고, 제1 LED 스택(323)에 의해 발생되는 광을 투과시킬 수 있다. 제1 투명 전극(325)은 인듐-주석 산화물(ITO)과 같은 투명 산화물 층 또는 금속 층을 사용하여 형성될 수 있다.
제2 투명 전극(335)은 제2 LED 스택(333)의 제2 도전형 반도체 층(333b)과 오믹 접촉할 수 있다. 도면에 도시된 바와 같이, 제2 투명 전극(335)은 제2 LED 스택(333)과 제3 LED 스택(343) 사이에서 제2 LED 스택(333)의 하부 표면과 접촉할 수 있다. 제2 투명 전극(335)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
제3 투명 전극(345)은 제3 LED 스택(343)의 제2 도전형 반도체 층(343b)과 오믹 접촉할 수 있다. 제3 투명 전극(345)은 제2 LED 스택(333)과 제3 LED 스택(343) 사이에 배치될 수 있고, 제3 LED 스택(343)의 상부 표면과 접촉할 수 있다. 제3 투명 전극(345)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 제3 투명 전극(345)은 청색 광에 대해 투과성일 수 있다. 제2 투명 전극(335) 및 제3 투명 전극(345)은 각 LED 스택의 p-형 반도체 층과 오믹 접촉하여 전류 퍼짐을 도울 수 있다. 제2 및 제3 투명 전극(335 및 345)에서 사용되는 도전성 산화물 층은, 예를 들어, SnO2, InO2, ITO, ZnO, IZO 등일 수 있다.
제1 컬러 필터(347)는 제3 LED 스택(343)과 제2 LED 스택(333) 사이에 배치될 수 있고, 제2 컬러 필터(357)는 제2 LED 스택(333)과 제1 LED 스택(323) 사이에 배치될 수 있다. 제1 컬러 필터(347)는 제1 및 제2 LED 스택(323 및 333)에 의해 발생되는 광을 투과시킬 수 있고, 제3 LED 스택(343)에 의해 발생되는 광을 반사시킬 수 있다. 제2 컬러 필터(357)는 제1 LED 스택(323)에 의해 발생되는 광을 투과시킬 수 있고, 제2 LED 스택(333)에 의해 발생되는 광을 반사시킬 수 있다. 따라서, 제1 LED 스택(323)에 의해 발생되는 광은 제2 LED 스택(333) 및 제3 LED 스택(343)을 통해 외부로 방출될 수 있고, 제2 LED 스택(333)에 의해 발생되는 광은 제3 LED 스택(343)을 통해 외부로 방출될 수 있다. 부가하여, 제2 LED 스택(333)에 의해 발생되는 광은 제1 LED 스택(323) 상에 입사되어 손실되는 것이 방지될 수 있고, 제3 LED 스택(343)에 의해 발생되는 광은 제2 LED 스택(333) 상에 입사되어 손실되는 것이 방지될 수 있다.
몇몇 예시적인 실시예에서, 제2 컬러 필터(357)는 제3 LED 스택(343)에 의해 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(347 및 357)는, 예를 들어, 저주파 도메인(예컨대, 장파장 범위) 만을 통과시키기 위한 저역 통과 필터, 소정 파장 범위 만을 통과시키기 위한 대역 통과 필터, 또는 소정 파장 범위 만을 차단하기 위한 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(347 및 357)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 예를 들어, TiO2 및 SiO2를 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(347 및 357)는 분산 브래그 반사기(DBR)를 포함할 수 있다. DBR의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 본딩 층(349)은 제2 LED 스택(333)을 제3 LED 스택(343)에 결합할 수 있다. 제1 본딩 층(349)은 제1 컬러 필터(347)와 제2 투명 전극(335) 사이에 배치되어 제1 컬러 필터(347)와 제2 투명 전극(335)을 본딩할 수 있다. 다른 예시적인 실시예에 따라, 제1 본딩 층(349)은 제1 컬러 필터(347)와 제2 기판(331) 사이에 배치되어 제1 컬러 필터(347)와 제2 기판(331)을 본딩할 수 있다.
예를 들어, 제1 본딩 층(349)은 투명 유기 층 또는 투명 무기 층으로 형성될 수 있다. 유기 층의 재료의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 층의 재료의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 제1 본딩 층(349)은 또한 스핀-온-글래스(SOG)에 의해 형성될 수 있다.
제2 본딩 층(359)은 제2 LED 스택(333)을 제1 LED 스택(323)에 결합할 수 있다. 도면에 도시된 바와 같이, 제2 본딩 층(359)은 제2 컬러 필터(357)와 제1 투명 전극(325) 사이에 배치될 수 있다. 제2 본딩 층(359)은 제1 본딩 층(349)을 형성하는 재료와 실질적으로 동일한 재료로 형성될 수 있다.
홀(h1, h2, h3, h4 및 h5)이 제1 기판(321)을 관통할 수 있다. 홀(h1)은 제1 기판(321), 분산 브래그 반사기(322) 및 제1 LED 스택(323)을 관통하여 그를 통해 제1 투명 전극(325)을 노출시킬 수 있다. 홀(h2)은 제1 기판(321), 분산 브래그 반사기(322), 제1 투명 전극(325), 제2 본딩 층(359) 및 제2 컬러 필터(357)를 관통하여 그를 통해 제2 기판(331)을 노출시킬 수 있다. 다른 예시적인 실시예에 따라, 홀(h2)은 제2 기판(331)을 관통하여 그를 통해 제1 도전형 반도체 층(333a)을 노출시킬 수 있다.
홀(h3)은 제1 기판(321), 분산 브래그 반사기(322), 제1 투명 전극(325), 제2 본딩 층(359), 제2 컬러 필터(357), 제2 기판(331) 및 제2 LED 스택(333)을 관통하여 그를 통해 제2 투명 전극(335)을 노출시킬 수 있다. 홀(h4)은 제1 기판(321), 분산 브래그 반사기(322), 제1 투명 전극(325), 제2 본딩 층(359), 제2 컬러 필터(357), 제2 기판(331), 제2 LED 스택(333), 제2 투명 전극(335), 제1 본딩 층(349) 및 제1 컬러 필터(347)를 관통하여 그를 통해 제3 투명 전극(345)을 노출시킬 수 있다. 홀(h5)은 제1 기판(321), 분산 브래그 반사기(322), 제1 투명 전극(325), 제2 본딩 층(359), 제2 컬러 필터(357), 제2 기판(331), 제2 LED 스택(333), 제2 투명 전극(335), 제1 본딩 층(349), 제1 컬러 필터(347), 제3 투명 전극(345) 및 제2 도전형 반도체 층(343b)을 관통하여 그를 통해 제3 LED 스택(343)의 제1 도전형 반도체 층(343a)을 노출시킬 수 있다.
도 16A는 홀(h1, h3 및 h4)이 서로 이격되어 그를 통해 제1 내지 제3 투명 전극(325, 335 및 345)을 각각 노출시키는 것으로 도시하지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 내지 제3 투명 전극(325, 335 및 345)은 단일 홀을 통해 노출될 수 있다.
하부 절연 층(361)은 제1 기판(321) 및 제1 내지 제3 LED 스택(323, 333 및 343)의 측면을 덮을 수 있고, 제1 기판(321)의 상부 표면을 덮을 수 있다. 하부 절연 층(361)은 또한 홀(h1, h2, h3, h4 및 h5)의 측벽을 덮을 수 있다. 그러나, 하부 절연 층(361)은 홀(h1, h2, h3, h4 및 h5)의 바닥을 각각 노출시키도록 패터닝될 수 있다. 또한, 하부 절연 층(361)은 제1 기판(321)의 상부 표면을 노출시키도록 패터닝될 수도 있다.
오믹 전극(363a)은 제1 기판(321)의 상부 표면과 오믹 접촉할 수 있다. 오믹 전극(363a)은, 하부 절연 층(361)을 패터닝함으로써 노출되는 제1 기판(321)의 일부분 상에 형성될 수 있다. 오믹 전극(363a)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
관통-비아(363b, 365a, 365b, 367a 및 367b)는 홀(h1, h2, h3, h4 및 h5) 내에 각각 배치될 수 있다. 관통-비아(363b)는 홀(h1) 내에 배치될 수 있고 제1 투명 전극(325)에 연결될 수 있다. 관통-비아(365a)는 홀(h2) 내에 배치될 수 있고 제2 기판(331)과 오믹 접촉할 수 있다. 다른 예시적인 실시예에 따라, 관통-비아(365a)는 제1 도전형 반도체 층(333a)과 오믹 접촉할 수 있다. 관통-비아(365b)는 홀(h3) 내에 배치될 수 있고 제2 투명 전극(335)에 연결될 수 있다. 관통-비아(367a)는 홀(h5) 내에 배치될 수 있고 제1 도전형 반도체 층(343a)과 오믹 접촉할 수 있다. 관통-비아(367b)는 홀(h4) 내에 배치될 수 있고 제3 투명 전극(345)에 연결될 수 있다.
상부 절연 층(371)은 하부 절연 층(361)을 덮을 수 있고 오믹 전극(363a)을 덮을 수 있다. 상부 절연 층(371)은 제1 기판(321) 및 제1 내지 제3 LED 스택(323, 333 및 343)의 측면으로부터 하부 절연 층(361)을 덮을 수 있고, 제1 기판(321)의 상부 부분으로부터 하부 절연 층(361)을 덮을 수 있다. 상부 절연 층(371)은 오믹 전극(363a)을 그를 통해 노출시키기 위한 개구부(371a)를 가질 수 있으며, 또한, 관통-비아(363b, 365a, 365b, 367a 및 367b)를 그를 통해 노출시키기 위한 개구부를 가질 수 있다.
하부 절연 층(361) 또는 상부 절연 층(371)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 하부 절연 층(361) 또는 상부 절연 층(371)은 서로 다른 굴절률을 갖는 절연 층을 사용하는 분산 브래그 반사기로 형성될 수 있다. 특히, 상부 절연 층(371)은 광 반사 층 또는 광 차단 층으로서 형성될 수 있다.
전극 패드(373a, 373b, 373c 및 373d)는 상부 절연 층(371) 상에 배치될 수 있으며, 제1 내지 제3 LED 스택(323, 333 및 343)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 패드(373a)는, 상부 절연 층(371)의 개구부(371a)를 통해 노출되는 오믹 전극(363a)의 일부분에 전기적으로 연결될 수 있다. 제2 전극 패드(373b)는 상부 절연 층(371)의 개구부를 통해 노출되는 관통-비아(365a)의 일부분에 전기적으로 연결될 수 있다. 제3 전극 패드(373c)는 상부 절연 층(371)의 개구부를 통해 노출되는 관통-비아(367a)의 일부분에 전기적으로 연결될 수 있다. 공통 전극 패드(373d)는 관통-비아(363b, 365b 및 367b)에 공통적으로 전기적으로 연결될 수 있다.
따라서, 공통 전극 패드(373d)는 제1 내지 제3 LED 스택(323, 333 및 343)의 제2 도전형 반도체 층(323b, 333b 및 343b)에 공통적으로 전기적으로 연결될 수 있고, 전극 패드(373a, 373b 및 373c)는 제1 내지 제3 LED 스택(323, 333 및 343)의 제1 도전형 반도체 층(323a, 333a 및 343a)에 각각 전기적으로 연결될 수 있다.
예시적인 실시예에 따라, 제1 LED 스택(323)은 전극 패드(373d 및 373a)에 전기적으로 연결될 수 있고, 제2 LED 스택(333)은 전극 패드(373d 및 373b)에 전기적으로 연결될 수 있으며, 제3 LED 스택(343)은 전극 패드(373d 및 373c)에 전기적으로 연결될 수 있다. 따라서, 제1 LED 스택(323), 제2 LED 스택(333) 및 제3 LED 스택(343)의 애노드는 전극 패드(373d)에 공통적으로 전기적으로 연결될 수 있고, 캐소드는 제1 내지 제3 전극 패드(373a, 373b 및 373c)에 각각 전기적으로 연결될 수 있다. 따라서, 제1 내지 제3 LED 스택(323, 333 및 343)은 독립적으로 구동될 수 있다.
도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23A, 도 23B, 도 24A, 도 24B, 도 25A, 도 25B, 도 26A, 도 26B, 도 27A 및 도 27B는 예시적인 실시예에 따른 발광 디바이스(300)를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 도면에서, 각 평면도는 도 16A의 평면도에 대응하며, 각 단면도는 도 16A의 선 A-A를 따라 취한 단면도에 대응한다.
먼저, 도 17을 참조하면, 제1 LED 스택(323)이 제1 기판(321) 상에서 성장될 수 있다. 제1 기판(321)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(323)은 AlGaInP계 반도체 층들로 형성될 수 있으며, 제1 도전형 반도체 층(323a), 활성 층 및 제2 도전형 반도체 층(323b)을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 제1 LED 스택(323)의 성장 전에, 분산 브래그 반사기(322)가 먼저 형성될 수 있다. 분산 브래그 반사기(322)는, 예를 들어, AlAs/AlGaAs가 반복적으로 적층되는 적층 구조를 가질 수 있다.
제1 투명 전극(325)이 제2 도전형 반도체 층(323b) 상에 형성될 수 있다. 제1 투명 전극(325)은 투명 산화물 층, 예를 들어, 인듐-주석 산화물(ITO), 또는 투명 금속 층으로 형성될 수 있다.
도 18을 참조하면, 제2 LED 스택(333)이 제2 기판(331) 상에서 성장될 수 있고, 제2 투명 전극(335)이 제2 LED 스택(333) 상에 형성될 수 있다. 제2 LED 스택(333)은 AlGaP계 반도체 층으로 형성될 수 있으며, 제1 도전형 반도체 층(333a), 활성 층 및 제2 도전형 반도체 층(333b)을 포함할 수 있다. 제2 기판(331)은 GaP 또는 AlGaP 반도체 층을 성장시키기 위한 기판, 예를 들어, GaP 기판일 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 제2 LED 스택(333)은 녹색 광을 방출할 수 있다. 예를 들어, 순수 GaP 층 또는 질소(N)로 도핑된 GaP 층이 GaP 기판 상에 형성되어 녹색 광을 방출할 수 있다. 제2 투명 전극(335)은 제2 도전형 반도체 층(333b)과 오믹 접촉할 수 있다. 제2 투명 전극(335)은 도전성 산화물 층, 예를 들어, SnO2, InO2, ITO, ZnO 또는 IZO 또는 금속 층으로 형성될 수 있다.
도 19를 참조하면, 제3 LED 스택(343)이 제3 기판(341) 상에서 성장될 수 있고, 제3 투명 전극(345) 및 제1 컬러 필터(347)가 제3 LED 스택(343) 상에 형성될 수 있다. 제3 LED 스택(343)은 AlGaInN계 반도체 층들로 형성될 수 있으며, 제1 도전형 반도체 층(343a), 활성 층 및 제2 도전형 반도체 층(343b)을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다.
제3 기판(341)은 질화 갈륨계 반도체 층을 성장시키기 위한 기판일 수 있으며, 제1 기판(321)과 다를 수 있다. AlGaInN의 조성비는 제3 LED 스택(343)이 청색 광을 방출하도록 결정될 수 있다. 제3 투명 전극(345)은 제2 도전형 반도체 층(343b)과 오믹 접촉할 수 있다. 제3 투명 전극(345)은 도전성 산화물 층, 예를 들어, SnO2, InO2, ITO, ZnO 또는 IZO로 형성될 수 있다.
제1 컬러 필터(347)는 도 16A 및 도 16B를 참조하여 설명한 것과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 그 상세한 설명은 생략한다.
도 20을 참조하면, 도 18의 제2 LED 스택(333)이 도 19의 제3 LED 스택(343) 상으로 본딩될 수 있다.
예시적인 실시예에 따라, 제1 컬러 필터(347) 및 제2 투명 전극(335)이 서로를 향하도록 서로 본딩될 수 있다. 예를 들어, 본딩 재료 층이 제1 컬러 필터(347) 및 제2 투명 전극(335) 상에 각각 형성될 수 있고, 제1 컬러 필터(347) 및 제2 투명 전극(335)을 본딩하여 제1 본딩 층(349)을 형성할 수 있다. 다른 예시적인 실시예에 따라, 제1 컬러 필터(347) 및 제2 기판(331)이 서로를 향하도록 서로 본딩될 수 있다. 본딩 재료 층은, 예를 들어, 투명 유기 층 또는 투명 무기 층일 수 있다. 유기 층의 재료의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 층의 재료의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 제1 본딩 층(349)도 스핀-온-글래스(SOG)에 의해 형성될 수 있다.
도 21을 참조하면, 제2 컬러 필터(357)가 제2 기판(331) 상에 형성될 수 있다. 제2 컬러 필터(357)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 도 16A 및 도 16B를 참조하여 설명한 것과 실질적으로 동일하므로, 중복을 피하기 위해 그 상세한 설명은 생략한다.
제2 LED 스택이 본딩된 후 제2 컬러 필터(357)가 제2 기판(331) 상에 형성되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제1 컬러 필터(347) 및 제2 기판(331)이 서로를 향하도록 서로 본딩될 때, 제2 컬러 필터(357)가 본딩 전에 제2 투명 전극(335) 상에 먼저 형성될 수 있다.
그리고 나서, 도 22를 참조하면, 도 17에 도시한 제1 LED 스택(323)이 제2 LED 스택(333) 상으로 본딩된다. 제2 컬러 필터(357) 및 제1 투명 전극(325)은 서로를 향하도록 서로 본딩될 수 있다. 예를 들어, 본딩 재료 층이 제2 컬러 필터(357) 및 제1 투명 전극(325) 상에 각각 형성될 수 있고, 제2 컬러 필터(357) 및 제1 투명 전극(325)을 본딩하여 제2 본딩 층(359)을 형성할 수 있다. 본딩 재료 층은 제1 본딩 층(349)과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 그 상세한 설명은 생략한다.
도 23A 및 도 23B를 참조하면, 제1 기판(321)을 관통하는 홀(h1, h2, h3, h4 및 h5)이 형성될 수 있으며, 제1 기판(321)을 노출시키기 위한 분리 홈이 형성되어 디바이스 영역을 정의할 수 있다.
홀(h1)은 제1 투명 전극(325)을 그를 통해 노출시킬 수 있고, 홀(h2)은 제2 기판(331)을 그를 통해 노출시킬 수 있으며, 홀(h3)은 제2 투명 전극(335)을 그를 통해 노출시킬 수 있고, 홀(h4)은 제3 투명 전극(345)을 그를 통해 노출시킬 수 있으며, 홀(h5)은 제1 도전형 반도체 층(343a)을 그를 통해 노출시킬 수 있다. 몇몇 예시적인 실시예에서, 홀(h2)은 제1 도전형 반도체 층(333a)을 그를 통해 노출시킬 수 있다.
분리 홈은 제1 내지 제3 LED 스택(323, 333 및 343)의 둘레를 따라 제3 기판(341)을 그를 통해 노출시킬 수 있다. 도 23A 및 도 23B는 분리 홈이 제3 기판(341)을 그를 통해 노출시키도록 형성되는 것을 도시하지만, 몇몇 예시적인 실시예에서, 분리 홈은 제1 도전형 반도체 층(343a)을 그를 통해 노출시킬 수 있다. 이 경우, 홀(h5)과 분리 홈이 동시에 형성될 수 있다.
홀(h1, h2, h3, h4 및 h5) 및 분리 홈은 사진 공정 및 식각 공정을 이용하여 각각 형성될 수 있으며, 이들을 형성하기 위한 순서는 특별히 제한되지 않는다. 예를 들어, 낮은 깊이를 갖는 홀이 먼저 형성될 수 있고 순차적으로 깊은 깊이를 갖는 홀들이 형성될 수 있으며, 또는 홀들이 반대 순서로 형성될 수 있다. 분리 홈은 모든 홀(h1, h2, h3, h4 및 h5)이 형성된 후에 또는 형성되기 전에 형성될 수 있다. 전기한 바와 같이, 홀(h5)은 또한 분리 홈과 함께 형성될 수 있다.
도 24A 및 도 24B를 참조하면, 하부 절연 층(361)이 제1 기판(321) 상에 형성될 수 있다. 하부 절연 층(361)은 분리 홈을 통해 노출되는 제1 기판(321)의 측면 및 제1 내지 제3 LED 스택(323, 333 및 343)의 측면을 덮을 수 있다.
하부 절연 층(361)은 또한 홀(h1, h2, h3, h4 및 h5)의 측벽을 덮을 수 있다. 하부 절연 층(361)은 홀(h1, h2, h3, h4 및 h5)의 바닥 부분을 노출시키도록 패터닝될 수 있다.
하부 절연 층(361)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 하부 절연 층(361)은, 예를 들어, 분산 브래그 반사기로서 형성될 수 있다.
그리고 나서, 관통-비아(363b, 365a, 365b, 367a 및 367b)가 홀(h1, h2, h3, h4 및 h5) 내에 형성된다. 관통-비아(363b, 365a, 365b, 367a 및 367b)는 전기 도금을 이용하여 형성될 수 있다. 예를 들어, 시드 층이 홀(h1, h2, h3, h4 및 h5) 내에 형성될 수 있고, 그리고 나서, 홀(h1, h2, h3, h4 및 h5)이 시드 층을 이용하여 구리로 도금되어 관통-비아(363b, 365a, 365b, 367a 및 367b)를 형성할 수 있다. 시드 층은, 예를 들어, Ni/Al/Ti/Cu로 형성될 수 있다.
도 25A 및 도 25B를 참조하면, 하부 절연 층(361)이 제1 기판(321)의 상부 표면을 노출시키도록 패터닝될 수 있다. 제1 기판(321)의 상부 표면을 노출시키도록 하부 절연 층(361)을 패터닝하는 공정은 홀(h1, h2, h3, h4 및 h5)의 바닥 부분을 노출시키도록 하부 절연 층(361)을 패터닝하는 공정과 실질적으로 동시에 수행될 수 있다.
제1 기판(321)의 상부 표면의 노출되는 영역은 넓은 영역에 걸쳐서 형성될 수 있으며, 예를 들어, 발광 디바이스 영역의 1/2보다 클 수 있다.
그리고 나서, 오믹 전극(363a)이 제1 기판(321)의 노출된 부분 상에 형성될 수 있다. 오믹 전극(363a)은 제1 기판(321)과 오믹 접촉하는 도전 층으로서 형성될 수 있으며, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
도 26A에 도시된 바와 같이, 오믹 전극(363a)은 관통-비아(363b, 365a, 365b, 367a 및 367b)로부터 이격될 수 있다.
도 26A 및 도 26B를 참조하면, 하부 절연 층(361) 및 오믹 전극(363a)을 덮는 상부 절연 층(371)이 형성될 수 있다. 상부 절연 층(371)은 또한 제1 내지 제3 LED 스택(323, 333 및 343) 및 제1 기판(321)의 측면에서 하부 절연 층(361)을 덮을 수 있다. 상부 절연 층(371)은, 오믹 전극(363a)을 그를 통해 노출시키는 개구부(371a)를 포함하는, 관통-비아(363b, 365a, 365b, 367a 및 367b)를 그를 통해 노출시키기 위한 개구부를 갖도록 패터닝될 수 있다.
상부 절연 층(371)은 실리콘 산화물 또는 실리콘 질화물과 같은 재료로 형성되는 투명 산화물 층으로서 형성될 수 있지만, 이에 한정되는 것은 아니다. 상부 절연 층(371)은, 예를 들어, 분산 브래그 반사기와 같은 광 반사 절연 층 또는 광 흡수 층과 같은 광 차단 층으로 형성될 수 있다.
도 27A 및 도 27B를 참조하면, 전극 패드(373a, 373b, 373c 및 373d)가 상부 절연 층(371) 상에 형성될 수 있다. 전극 패드(373a, 373b, 373c 및 373d)는 제1 내지 제3 전극 패드(373a, 373b 및 373c) 및 공통 전극 패드(373d)를 포함할 수 있다.
제1 전극 패드(373a)는 상부 절연 층(371)의 개구부(371a)를 통해 노출되는 오믹 전극(363a)에 연결될 수 있고, 제2 전극 패드(373b)는 관통-비아(365a)에 연결될 수 있으며, 제3 전극 패드(373c)는 관통-비아(367a)에 연결될 수 있다. 공통 전극 패드(373d)는 관통-비아(363b, 365b 및 367b)에 공통적으로 연결될 수 있다.
전극 패드(373a, 373b, 373c 및 373d)는 서로 전기적으로 분리되며, 그러므로, 제1 내지 제3 LED 스택(323, 333 및 343)의 각각은 두 개의 전극 패드에 전기적으로 연결되며 독립적으로 구동될 수 있다.
그리고 나서, 제3 기판(341)이 발광 디바이스 영역의 단위로 분할되어 발광 디바이스(300)를 제공할 수 있다. 도 27A에 도시된 바와 같이, 전극 패드(373a, 373b, 373c 및 373d)는 발광 디바이스(300)의 네 개의 가장자리에 각각 배치될 수 있다. 전극 패드(373a, 373b, 373c 및 373d)는 실질적으로 직사각형 형상을 가질 수 있지만, 이에 한정되는 것은 아니다.
도 28A 및 도 28B는 다른 예시적인 실시예에 따른 디스플레이용 발광 디바이스(302)의 개략적인 평면도 및 단면도이다.
도 28A 및 도 28B를 참조하면, 예시적인 실시예에 따른 발광 디바이스(302)는, 제1 내지 제3 LED 스택(323, 333 및 343)의 애노드가 제1 내지 제3 전극 패드(374a, 374b 및 374c)에 독립적으로 연결되고 캐소드가 공통 전극 패드(374d)에 전기적으로 연결된다는 점을 제외하고는, 도 16A 및 도 16B를 참조하여 설명한 발광 디바이스(300)와 실질적으로 유사하다.
더욱 구체적으로, 제1 전극 패드(374a)는 관통-비아(364b)를 통해 제1 투명 전극(325)에 전기적으로 연결될 수 있고, 제2 전극 패드(374b)는 관통-비아(366b)를 통해 제2 투명 전극(335)에 전기적으로 연결될 수 있으며, 제3 전극 패드(374c)는 관통-비아(368b)를 통해 제3 투명 전극(345)에 전기적으로 연결될 수 있다. 공통 전극 패드(374d)는 상부 절연 층(371)의 개구부(371a)를 통해 노출되는 오믹 전극(364a)에 전기적으로 연결될 수 있으며, 관통-비아(366a 및 368a)를 통해 제2 LED 스택(333) 및 제3 LED 스택(343)의 제1 도전형 반도체 층(333a 및 343a)에 전기적으로 연결될 수 있다. 예를 들어, 관통-비아(366a)는 제2 기판(331) 또는 제1 도전형 반도체 층(333a)에 연결될 수 있고, 관통-비아(368a)는 제1 도전형 반도체 층(333a)에 연결될 수 있다.
예시적인 실시예에 따른 발광 디바이스(300 및 302)는 제1 내지 제3 LED 스택(323, 333 및 343)을 포함하여 적색, 녹색 및 청색 광 중 하나를 방출할 수 있으며, 그러므로, 디스플레이 장치에서 하나의 픽셀로서 사용될 수 있다. 도 15를 참조하여 설명한 바와 같이, 다수의 발광 디바이스(300 또는 302)는 회로 기판(301) 상에 배열되어 디스플레이 장치를 제공할 수 있다. 발광 디바이스(300 및 302)는 제1 내지 제3 LED 스택(323, 333 및 343)을 포함하며, 그러므로, 하나의 픽셀 내에서 서브픽셀의 면적이 증가될 수 있다. 부가하여, 하나의 발광 디바이스가 실장될 수 있으며, 그러므로, 제1 내지 제3 LED 스택(323, 333 및 343)이 실장될 수 있어서, 실장 공정의 수를 줄일 수 있다.
전기한 바와 같이, 예시적인 실시예에 따라 회로 기판(301) 상에 실장되는 발광 디바이스는 패시브 매트릭스 방식 또는 액티브 매트릭스 방식으로 구동될 수 있다.
도 29는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 29를 참조하면, 디스플레이 장치는 회로 기판(401) 및 다수의 발광 디바이스(400)를 포함할 수 있다.
회로 기판(401)은 패시브 매트릭스 구동 또는 액티브 매트릭스 구동을 위한 회로를 포함할 수 있다. 예시적인 실시예에 따라, 회로 기판(401)은 인터커넥션 라인 및 저항을 그 내부에 포함할 수 있다. 다른 예시적인 실시예에 따라, 회로 기판(401)은 인터커넥션 라인, 트랜지스터 및 커패시터를 포함할 수 있다. 회로 기판(401)은 또한 그 상부 표면 상에 배치되는 패드를 포함하여, 회로 기판(401) 내에 배치되는 회로와의 전기적인 연결을 제공할 수 있다.
다수의 발광 디바이스(400)는 회로 기판(401) 상에 배열될 수 있다. 각 발광 디바이스(400)는 하나의 픽셀을 포함할 수 있다. 각 발광 디바이스(400)는 전극 패드(473a, 473b, 473c 및 473d)를 포함할 수 있으며, 전극 패드(473a, 473b, 473c 및 473d)는 회로 기판(401)에 전기적으로 연결될 수 있다. 발광 디바이스(400)는 그 상부 표면 상에 배치되는 기판(441)을 포함할 수 있다. 발광 디바이스(400)가 서로 이격됨에 따라, 발광 디바이스(400)의 상부 표면 상에 배치되는 기판(441)도 서로 이격될 수 있다.
발광 디바이스(400)의 구체적인 구성 요소를 도 30A 및 도 30B를 참조하여 상세하게 설명한다. 도 30A는 예시적인 실시예에 따른 발광 디바이스(400)의 개략적인 평면도이다. 도 30B는 도 30A의 선 A-A를 따라 취한 단면도이다. 전극 패드(473a, 473b, 473c 및 473d)가 상 측에 배열되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 발광 디바이스(400)가 도 29의 회로 기판(401) 상으로 플립-본딩될 수 있으며, 이 경우, 전극 패드(473a, 473b, 473c 및 473d)는 하 측에 배열될 수 있다.
도 30A 및 도 30B를 참조하면, 발광 디바이스(400)는 제1 기판(421), 제2 기판(431), 제3 기판(441), 분산 브래그 반사기(422), 제1 LED 스택(423), 제2 LED 스택(433), 제3 LED 스택(443), 제1 투명 전극(425), 제2 투명 전극(435), 제3 투명 전극(445), 제1 컬러 필터(447), 제2 컬러 필터(457), 제1 본딩 층(429), 제2 본딩 층(449), 제1 절연 층(426), 제2 절연 층(436), 제3 절연 층(446), 하부 절연 층(461), 상부 절연 층(471), 하부 오믹 전극(444), 상부 오믹 전극(465), 제1 커넥터(427a, 427b 및 427c), 제2 커넥터(437a 및 437b), 제3 커넥터(453a 및 453b), 제4 커넥터(459a, 459b 및 459c), 제1 관통-비아(431v), 제2 관통-비아(463a, 463b 및 463c), 및 전극 패드(473a, 473b, 473c 및 473d)를 포함할 수 있다.
제1 기판(421)은 제1 LED 스택(423)을 성장시키기 위한 기판, 예를 들어, GaAs 기판일 수 있다. 특히, 제1 기판(421)은 도전성을 가질 수 있다.
제2 기판(431)은 제2 LED 스택(433)을 성장시키기 위한 기판, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 제2 기판(431)은 절연 재료로 형성된 기판일 수 있으며, 전기적인 연결을 위해 제1 관통-비아(431v)를 포함할 수 있다.
예를 들어, 제2 기판(431)은 다수의 관통 홀(431h)을 포함할 수 있다. 관통 홀(431h)은 제2 기판(431)을 관통할 수 있다. 관통 홀(431h)은 그 상부 표면으로부터 제2 기판(431)의 하부 표면에 연결될 수 있다. 관통 홀(431h)의 적어도 일부분이 도전성 재료로 채워져 제1 관통-비아(431v)를 형성할 수 있다. 관통 홀(431h)의 일부분은 절연 재료로 채워지거나 비어있을 수 있다. 특히, 관통 홀(431h)의 내부 부분은 제2 기판(431)보다 낮은 굴절률을 갖는 재료 또는 공기로 채워지거나, 진공 상태일 수 있다.
제1 관통-비아(431v)는 절연 재료로 형성되는 제2 기판(431)에 도전성을 제공하여 그 상부 표면으로부터 제2 기판(431)의 하부 표면으로 전기적인 경로를 제공할 수 있다. 제1 관통-비아(431v)는 제2 기판(431)의 특정 영역 내에 배치될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 관통-비아(431v)는 제2 기판(431)의 넓은 면적에 걸쳐서 분포될 수 있다.
제3 기판(441)은 반도체 스택(423, 433 및 443)을 지지할 수 있다. 제3 기판(441)은 제3 LED 스택(443)을 성장시키기 위한 성장 기판일 수 있다. 예를 들어, 제3 기판(441)은 사파이어 기판 또는 질화 갈륨 기판, 특히, 패터닝된 사파이어 기판일 수 있다. 제1 내지 제3 LED 스택은 제3 기판(441) 상에 제3 LED 스택(443), 제2 LED 스택(433) 및 제1 LED 스택(423)의 순서로 배열될 수 있다. 예시적인 실시예에 따라, 단일 제3 LED 스택이 단일 제3 기판(441) 상에 배치될 수 있다. 제2 LED 스택(433), 제2 기판(431), 제1 LED 스택(423) 및 제1 기판(421)은 제3 LED 스택(443) 상에 배치될 수 있다. 따라서, 발광 디바이스(400)는 단일 픽셀의 단일 칩 구조를 가질 수 있다.
제1 LED 스택(423), 제2 LED 스택(433) 및 제3 LED 스택(443)은 각각 제1 도전형 반도체 층(423a, 433a 및 443a), 제2 도전형 반도체 층(423b, 433b 및 443b) 및 그 사이에 개재되는 활성 층(도시안됨)을 각각 포함할 수 있다. 활성 층은, 특히, 다중 양자 웰 구조를 가질 수 있다.
LED 스택이 제3 기판(441)에 더 가깝게 위치됨에 따라, LED 스택은 더 짧은 파장을 갖는 광을 방출할 수 있다. 예를 들어, 제1 LED 스택(423)은 적색 광을 방출하기 위한 무기 발광 다이오드일 수 있고, 제2 LED 스택(433)은 녹색 광을 방출하기 위한 무기 발광 다이오드일 수 있으며, 제3 LED 스택(443)은 청색 광을 방출하기 위한 무기 발광 다이오드일 수 있다. 제1 LED 스택(423)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(433)은 AlGaInN계 웰 층을 포함할 수 있으며, 제3 LED 스택(443)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 예시적인 실시예에 따른 발광 디바이스(400)가 마이크로 LED를 포함하는 경우, 제1 LED 스택(423)은 적색, 녹색 및 청색 광 중 어느 하나를 방출할 수 있고, 제2 및 제3 LED 스택(433 및 443)은 마이크로 LED의 작은 폼 팩터로 인해 작동에 불리한 영향을 미치지 않으면서 적색, 녹색 및 청색 광 중 서로 다른 하나들을 방출할 수 있다.
각 LED 스택(423, 433 및 443)의 제1 도전형 반도체 층(423a, 433a 및 443a)은 각각 n-형 반도체 층일 수 있고, 제2 도전형 반도체 층(423b, 433b 및 443b)은 각각 p-형 반도체 층일 수 있다. 예시적인 실시예에 따라, 제1 LED 스택(423)의 상부 표면은 n-형 반도체 층(423a)일 수 있고, 제2 LED 스택(433)의 상부 표면은 n-형 반도체 층(433a)일 수 있으며, 제3 LED 스택(443)의 상부 표면은 p-형 반도체 층(443b)일 수 있다. 특히, 제3 LED 스택(443)의 반도체 층만 역순으로 적층될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제2 LED 스택(433)이 제2 기판(431) 상에 배치될 수 있으며, 따라서, 제2 LED 스택(433)의 반도체 층들도 역순으로 적층될 수 있다.
하부 오믹 전극(444)은 제3 LED 스택(443)의 제1 도전형 반도체 층(443a) 상에 배치될 수 있다. 하부 오믹 전극(444)은, 예를 들어, 제2 도전형 반도체 층(443b) 및 활성 층을 식각함으로써 노출되는, 제1 도전형 반도체 층(443a)의 일부분 상에 형성될 수 있다. 하부 오믹 전극(444)은 제1 도전형 반도체 층(443a)과 오믹 접촉할 수 있다.
예시적인 실시예에 따라, 제1 LED 스택(423), 제2 LED 스택(433) 및 제3 LED 스택(443)은 서로 중첩될 수 있다. 도 30B에 도시된 바와 같이, 제2 LED 스택(433) 및 제3 LED 스택(443)의 외부 크기는 제1 LED 스택(423)의 외부 크기보다 클 수 있다. 제2 커넥터(437a 및 437b)가 형성됨에 따라, 제2 LED 스택(433)의 발광 면적이 감소될 수 있고, 하부 오믹 전극(444)이 형성됨에 따라, 제3 LED 스택(443)의 발광 면적이 감소될 수 있다. 제1 내지 제3 LED 스택(423, 433 및 443)의 상대적인 발광 면적은 가시성에 기초해서 광도를 제어하기 위해 조절될 수 있다. 예를 들어, 높은 가시성을 갖는 녹색 광을 방출하는 제2 LED 스택(433)의 발광 면적은 제1 LED 스택(423) 또는 제3 LED 스택(443)의 발광 면적보다 작을 수 있다.
제1 LED 스택(423)은 제3 기판(441)으로부터 멀리 떨어져 배치될 수 있고, 제2 LED 스택(433)은 제1 LED 스택(423) 아래에 배치될 수 있으며, 제3 LED 스택(443)은 제2 LED 스택(433) 아래에 배치될 수 있다. 제1 LED 스택(423)은 제2 및 제3 LED 스택(433 및 443)보다 긴 파장을 갖는 광을 방출할 수 있으므로, 제1 LED 스택(423)에 의해 발생되는 광은 제2 기판(431), 제2 및 제3 LED 스택(433 및 443) 및 제3 기판(441)을 통해 투과될 수 있고, 그리고 나서, 외부로 방출될 수 있다. 제2 LED 스택(433)은 제3 LED 스택(443)보다 긴 파장을 갖는 광을 방출할 수 있으므로, 제2 LED 스택(433)에 의해 발생되는 광은 제3 LED 스택(443) 및 제3 기판(441)을 통해 투과될 수 있고, 그리고 나서, 외부로 방출될 수 있다. 제2 기판(431)은 제2 LED 스택(433) 아래에 배치될 수 있고, 이 경우, 제2 LED 스택(433)에 의해 발생되는 광은 제2 기판(431)을 통해 투과될 수 있다.
분산 브래그 반사기(422)는 제1 기판(421)과 제1 LED 스택(423) 사이에 배치될 수 있다. 분산 브래그 반사기(422)는 제1 LED 스택(423)에 의해 발생되는 광을 반사시켜, 광이 제1 기판(421)에 의해 흡수 및 손실되는 것을 방지할 수 있다. 예를 들어, 분산 브래그 반사기(422)는 AlAs 및 AlGaAs계 반도체 층을 교대로 적층함으로써 형성될 수 있다.
제1 투명 전극(425)은 제1 LED 스택(423)과 오믹 접촉할 수 있다. 도면에 도시된 바와 같이, 제1 투명 전극(425)은 제1 LED 스택(423)과 제2 LED 스택(433) 사이에 배치될 수 있다. 제1 투명 전극(425)은 제1 LED 스택(423)의 제2 도전형 반도체 층(423b)과 오믹 접촉할 수 있고, 제1 LED 스택(423)에 의해 발생되는 광을 투과시킬 수 있다. 제1 투명 전극(425)은 인듐-주석 산화물(ITO)과 같은 투명 산화물 층 또는 금속 층을 사용하여 형성될 수 있다.
제2 투명 전극(435)은 제2 LED 스택(433)의 제2 도전형 반도체 층(433b)과 오믹 접촉할 수 있다. 도면에 도시된 바와 같이, 제2 투명 전극(435)은 제2 LED 스택(433)과 제3 LED 스택(443) 사이에서 제2 LED 스택(433)의 하부 표면과 접촉할 수 있다. 제2 투명 전극(435)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
제3 투명 전극(445)은 제3 LED 스택(443)의 제2 도전형 반도체 층(443b)과 오믹 접촉할 수 있다. 제3 투명 전극(445)은 제2 LED 스택(433)과 제3 LED 스택(443) 사이에 배치될 수 있고, 제3 LED 스택(443)의 상부 표면과 접촉할 수 있다. 제3 투명 전극(445)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 제3 투명 전극(445)은 청색 광에 대해서도 투과성일 수 있다. 제2 투명 전극(435) 및 제3 투명 전극(445)은 각 LED 스택의 p-형 반도체 층과 오믹 접촉하여 전류 퍼짐을 도울 수 있다. 제2 및 제3 투명 전극(435 및 445)에서 사용되는 도전성 산화물 층은, 예를 들어, SnO2, InO2, ITO, ZnO, IZO 등일 수 있다.
제1 컬러 필터(447)는 제3 LED 스택(443)과 제2 LED 스택(433) 사이에 배치될 수 있고, 제2 컬러 필터(457)는 제2 LED 스택(433)과 제1 LED 스택(423) 사이에 배치될 수 있다. 제1 컬러 필터(447)는 제1 및 제2 LED 스택(423 및 433)에 의해 발생되는 광을 투과시킬 수 있고, 제3 LED 스택(443)에 의해 발생되는 광을 반사시킬 수 있다. 제2 컬러 필터(457)는 제1 LED 스택(423)에 의해 발생되는 광을 투과시킬 수 있고, 제2 LED 스택(433)에 의해 발생되는 광을 반사시킬 수 있다. 따라서, 제1 LED 스택(423)에 의해 발생되는 광은 제2 LED 스택(433) 및 제3 LED 스택(443)을 통해 외부로 방출될 수 있고, 제2 LED 스택(433)에 의해 발생되는 광은 제3 LED 스택(443)을 통해 외부로 방출될 수 있다. 부가하여, 제2 LED 스택(433)에 의해 발생되는 광은 제1 LED 스택(423) 상에 입사되어 손실되는 것이 방지될 수 있고, 제3 LED 스택(443)에 의해 발생되는 광은 제2 LED 스택(433) 상에 입사되어 손실되는 것이 방지될 수 있다.
몇몇 예시적인 실시예에서, 제2 컬러 필터(457)는 제3 LED 스택(443)에 의해 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(447 및 457)는, 예를 들어, 저주파 도메인, 예컨대, 장파장 범위 만을 통과시키기 위한 저역 통과 필터, 소정 파장 범위 만을 통과시키기 위한 대역 통과 필터, 또는 소정 파장 범위 만을 차단하기 위한 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(447 및 457)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 예를 들어, TiO2 및 SiO2를 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(447 및 457)는 분산 브래그 반사기(DBR)를 포함할 수 있다. DBR의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터도 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 본딩 층(429)은 제1 LED 스택(423)을 제2 LED 스택(433)에 결합할 수 있다. 제1 본딩 층(429)은 제2 컬러 필터(457)와 제1 투명 전극(425) 사이에 배치되어 제2 컬러 필터(457) 및 제1 투명 전극(425)을 본딩할 수 있다. 제1 본딩 층(429)의 접합력을 향상시키기 위해, SiO2와 같은 재료로 형성되는 제1 절연 층(426)이 제1 투명 전극(425) 상에 배치될 수 있다.
예를 들어, 제1 본딩 층(429)은 투명 유기 층 또는 투명 무기 층으로 형성될 수 있다. 유기 층의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 층의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 제1 본딩 층(429)은 스핀-온-글래스(SOG)에 의해 형성될 수 있다.
제2 본딩 층(449)은 제3 LED 스택(443)을 제2 LED 스택(433)에 결합할 수 있다. 도면에 도시된 바와 같이, 제2 본딩 층(449)은 제1 컬러 필터(447)와 제2 투명 전극(435) 사이에 배치될 수 있다. 제2 본딩 층(449)의 접합력을 향상시키기 위해, 제2 절연 층(436)이 제2 투명 전극(435) 상에 배치될 수 있다. 제2 본딩 층(449)은 제1 본딩 층(429)과 실질적으로 동일한 재료로 형성될 수 있다.
홀(h1, h2 및 h3)이 제1 기판(421)을 관통할 수 있다. 홀(h1)은 제1 기판(421), 분산 브래그 반사기(422), 제1 LED 스택(423) 및 제1 투명 전극(425)을 관통할 수 있다. 홀(h1)은 제1 절연 층(426)을 관통하여 그를 통해 제1 커넥터(427a)를 노출시킬 수 있다. 홀(h2)은 제1 기판(421), 분산 브래그 반사기(422), 제1 LED 스택(423) 및 제1 투명 전극(425)을 관통하여 그를 통해 제1 커넥터(427b)를 노출시킬 수 있다. 홀(h3)은 제1 기판(421), 분산 브래그 반사기(422), 제1 LED 스택(423), 제1 투명 전극(425) 및 제1 절연 층(426)을 관통하여 그를 통해 제1 커넥터(427c)를 노출시킬 수 있다.
제2 관통-비아(463a, 463b 및 463c)는 홀(h1, h2 및 h3) 내에 배치될 수 있다. 제2 관통-비아(463a)는 홀(h1) 내에 배치될 수 있고 제1 커넥터(427a)에 연결될 수 있다. 제2 관통-비아(463b)는 홀(h2) 내에 배치될 수 있고 제1 커넥터(427b)에 연결될 수 있으며, 제2 관통-비아(463c)는 홀(h3) 내에 배치될 수 있고 제1 커넥터(427c)에 연결될 수 있다. 제2 관통-비아(463a, 463b 및 463c)는 전극 패드(473b, 473d 및 473c)와 제1 커넥터(427a, 427b 및 427c)를 서로 전기적으로 연결할 수 있다.
제1 커넥터(427a, 427b 및 427c)는 제1 LED 스택(423)과 제2 기판(431) 사이에 배치될 수 있다. 제1 커넥터(427a, 427b 및 427c)는 제1 본딩 층(429)을 관통할 수 있다. 제1 커넥터(427a 및 427c)는 제1 LED 스택(423)으로부터 전기적으로 절연될 수 있고, 제1 커넥터(427b)는 제1 LED 스택(423)의 제2 도전형 반도체 층(423b)에 전기적으로 연결될 수 있다. 예를 들어, 도 30B에 도시된 바와 같이, 제1 커넥터(427a 및 427c)는 제1 절연 층(426)에 의해 제1 투명 전극(425)으로부터 이격될 수 있고, 제1 커넥터(427b)는 제1 투명 전극(425)에 연결될 수 있다.
제2 커넥터(437a 및 437b)는 제2 기판(431)의 하부 표면 상에 배치될 수 있고, 제1 관통-비아(431v)에 연결될 수 있다. 제2 커넥터(437a 및 437b)는 제2 LED 스택(433)을 관통할 수 있다. 제2 커넥터(437a)는, 예를 들어, 제2 절연 층(436)에 의해 제2 LED 스택(433)으로부터 절연될 수 있다. 제2 커넥터(437b)는 제2 투명 전극(435)에 전기적으로 연결될 수 있다. 제2 커넥터(437b)는, 예를 들어, 제2 절연 층(436)에 의해 제1 도전형 반도체 층(433a)으로부터 절연될 수 있다.
제3 커넥터(453a 및 453b)는 제3 LED 스택(443)과 제2 LED 스택(433) 사이에 배치될 수 있고, 제2 커넥터(437a 및 437b)에 각각 연결될 수 있다. 도 30B에 도시된 바와 같이, 제3 커넥터(453a 및 453b)는 제1 컬러 필터(447) 및 제2 본딩 층(449)을 관통하도록 형성될 수 있다. 제3 커넥터(453a)는 제3 LED 스택(443)의 제1 도전형 반도체 층(443a)에 전기적으로 연결될 수 있고, 제3 커넥터(453b)는 제2 도전형 반도체 층(443b)에 전기적으로 연결될 수 있다. 예를 들어, 오믹 전극(444)은 제1 도전형 반도체 층(443a) 상에 배치될 수 있고, 제3 커넥터(453a)는 오믹 전극(444)에 연결될 수 있다. 제3 커넥터(453b)는 제3 투명 전극(445)에 연결될 수 있다.
제4 커넥터(459a, 459b 및 459c)는 제2 기판(431)의 상부 표면 상에 배치될 수 있으며, 제1 관통-비아(431v)에 연결될 수 있다. 제4 커넥터(459a, 459b 및 459c)는 제2 컬러 필터(457)를 관통할 수 있다. 제4 커넥터(459a, 459b 및 459c)는 제1 관통-비아(431v)와 제1 커넥터(427a, 427b 및 427c)를 서로 전기적으로 연결할 수 있다.
하부 절연 층(461)은 제1 기판(421) 및 제1 LED 스택(423)의 측면을 덮을 수 있고, 제1 기판(421)의 상부 표면을 덮을 수 있다. 하부 절연 층(461)은 또한 홀(h1, h2 및 h3)의 측벽을 덮을 수 있다. 그러나, 하부 절연 층(461)은 홀(h1, h2 및 h3)의 각각의 바닥 부분을 노출시키도록 패터닝될 수 있다. 하부 절연 층(461)은 또한 제1 기판(421)의 상부 표면을 노출시키도록 패터닝될 수 있다.
상부 오믹 전극(465)은 제1 기판(421)의 상부 표면과 오믹 접촉할 수 있다. 상부 오믹 전극(465)은, 하부 절연 층(461)을 패터닝함으로써 노출되는 제1 기판(421)의 일부분 상에 형성될 수 있다. 상부 오믹 전극(465)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
상부 절연 층(471)은 하부 절연 층(461)을 덮을 수 있고 상부 오믹 전극(465)을 덮을 수 있다. 상부 절연 층(471)은 제1 기판(421) 및 제1 내지 제3 LED 스택(423, 433 및 443)의 측면에서 하부 절연 층(461)을 덮을 수 있고, 제1 기판(421)의 상부 부분에서 하부 절연 층(461)을 덮을 수 있다. 상부 절연 층(471)은 상부 오믹 전극(465)을 그를 통해 노출시키기 위한 개구부(471a)를 포함할 수 있고, 제2 관통-비아(463a, 463b 및 463c)를 그를 통해 노출시키기 위한 개구부를 가질 수 있다.
하부 절연 층(461) 또는 상부 절연 층(471)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 하부 절연 층(461) 또는 상부 절연 층(471)은 서로 다른 굴절률을 갖는 절연 층을 사용하여 분산 브래그 반사기로서 형성될 수 있다. 특히, 상부 절연 층(471)은 광 반사 층 또는 광 차단 층으로서 형성될 수 있다. 도 30B에 도시된 바와 같이, 하부 절연 층(461) 및 상부 절연 층(471)은 제2 기판(431)의 상부 표면을 덮을 수 있다.
전극 패드(473a, 473b, 473c 및 473d)는 상부 절연 층(471) 상에 배치될 수 있으며, 제1 내지 제3 LED 스택(423, 433 및 443)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 패드(473a)는 상부 절연 층(471)의 개구부(471a)를 통해 노출되는 상부 오믹 전극(465)의 일부분에 전기적으로 연결될 수 있고, 제2 전극 패드(473b)는 상부 절연 층(471)의 개구부를 통해 노출되는 제2 관통-비아(463a)의 일부분에 전기적으로 연결될 수 있다. 제3 전극 패드(373c)는 상부 절연 층(471)의 개구부를 통해 노출되는 제2 관통-비아(463c)의 일부분에 전기적으로 연결될 수 있다. 공통 전극 패드(473d)는 제2 관통-비아(463b)에 전기적으로 연결될 수 있다.
따라서, 공통 전극 패드(473d)는 제1 내지 제3 LED 스택(423, 433 및 443)의 제2 도전형 반도체 층(423b, 433b 및 443b)에 공통적으로 전기적으로 연결될 수 있고, 전극 패드(473a, 473b 및 473c)는 제1 내지 제3 LED 스택(423, 433 및 443)의 제1 도전형 반도체 층(423a, 433a 및 443a)에 각각 전기적으로 연결될 수 있다.
예시적인 실시예에 따라, 제1 LED 스택(423)은 전극 패드(473d 및 473a)에 전기적으로 연결될 수 있고, 제2 LED 스택(433)은 전극 패드(473d 및 473b)에 전기적으로 연결될 수 있으며, 제3 LED 스택(443)은 전극 패드(473d 및 473c)에 전기적으로 연결될 수 있다. 따라서, 제1 LED 스택(423), 제2 LED 스택(433) 및 제3 LED 스택(443)의 애노드는 전극 패드(473d)에 공통적으로 전기적으로 연결될 수 있고, 캐소드는 제1 내지 제3 전극 패드(473a, 473b 및 473c)에 각각 전기적으로 연결될 수 있다. 따라서, 제1 내지 제3 LED 스택(423, 433 및 443)은 독립적으로 구동될 수 있다.
도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37A, 도 37B, 도 38A, 도 38B, 도 39A, 도 39B, 도 40A, 도 40B, 도 41A 및 도 41B는 예시적인 실시예에 따른 발광 디바이스(400)를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 도면에서, 각 평면도는 도 30A의 평면도에 대응하도록 주어지며, 각 단면도는 도 30A의 선 A-A를 따라 취한 단면도에 대응하도록 주어진다.
먼저, 도 31을 참조하면, 제1 LED 스택(423)이 제1 기판(421) 상에서 성장될 수 있다. 제1 기판(421)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(423)은 AlGaInP계 반도체 층들로 형성될 수 있으며, 제1 도전형 반도체 층(423a), 활성 층 및 제2 도전형 반도체 층(423b)을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 제1 LED 스택(423)의 성장 전에, 분산 브래그 반사기(422)가 먼저 형성될 수 있다. 분산 브래그 반사기(422)는, 예를 들어, AlAs/AlGaAs가 반복적으로 적층되는 적층 구조를 가질 수 있다.
제1 투명 전극(425)은 제2 도전형 반도체 층(423b) 상에 형성될 수 있다. 제1 투명 전극(425)은 투명 산화물 층, 예를 들어, ZnO 또는 투명 금속 층으로 형성될 수 있다.
그리고 나서, 제1 절연 층(426) 및 제1 본딩 층(429)이 순차적으로 형성된다. 제1 절연 층(426) 및 제1 본딩 층(429)은 패터닝될 수 있고, 그리고 나서, 제1 커넥터(427a, 427b 및 427c)가 형성될 수 있다. 제1 커넥터(427b)는 제1 투명 전극(425)에 연결되도록 형성될 수 있고, 제1 커넥터(427a 및 427c)는 제1 절연 층(426) 상에 형성될 수 있다. 제1 커넥터(427a, 427b 및 427c)의 상부 표면은 제1 본딩 층(429)의 상부 표면과 실질적으로 동일 평면일 수 있다. 제1 커넥터(427a, 427b 및 427c)는 예를 들어 AuSn, AuIn 등으로 형성될 수 있다. 제1 본딩 층(429)은 도 30A 및 도 30B를 참조하여 설명한 것과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 반복적인 설명은 생략한다.
도 32를 참조하면, 제2 기판(431)이 준비될 수 있다. 제2 기판(431)은 다수의 관통 홀(431h)을 가질 수 있다. 도 32는 관통 홀(431h)이 제2 기판(431)을 관통하는 것으로 도시하고 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제2 기판(431)의 준비 동작에서 관통 홀(431h)이 제2 기판(431)의 부분적인 깊이로 형성될 수 있으며, 후속 동작에서 관통 홀(431h)이 형성되지 않은 제2 기판(431)의 일부분이 제거되어, 관통 홀(431h)이 제2 기판(431)을 관통할 수 있다.
제2 LED 스택(433)이 관통 홀(431h)을 갖는 제2 기판(431) 상에서 성장될 수 있고, 제2 투명 전극(435)이 제2 LED 스택(433) 상에 형성될 수 있다. 제2 LED 스택(433)은 AlGaInN계 반도체 층으로 형성될 수 있으며, 제1 도전형 반도체 층(433a), 활성 층 및 제2 도전형 반도체 층(433b)을 포함할 수 있다. 제2 기판(431)은 제2 LED 스택(433)을 성장시키기 위한 기판, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 제2 LED 스택(433)은 녹색 광을 방출할 수 있다. 제2 투명 전극(435)은 제2 도전형 반도체 층(433b)과 오믹 접촉할 수 있다. 제2 투명 전극(435)은 도전성 산화물 층, 예를 들어, SnO2, InO2, ITO, ZnO 또는 IZO 또는 금속성 층으로 형성될 수 있다.
그리고 나서, 제2 투명 전극(435) 및 제2 LED 스택(433)이 패터닝되어 제2 기판(431)을 그를 통해 노출시키기 위한 개구부를 형성할 수 있다. 관통 홀(431h)의 일부분이 개구 홀을 통해 노출될 수 있다. 그리고 나서, 제2 투명 전극(435) 및 개구부를 덮는 제2 절연 층(436)이 형성될 수 있다. 그리고 나서, 제2 절연 층(436)이 패터닝되어 개구부의 바닥 부분을 통해 제2 기판(431)을 노출시킬 수 있다. 이 경우, 제2 절연 층(436)은 패터닝되어 제2 투명 전극(435)의 상부 표면을 부분적으로 노출시킬 수 있다.
제2 커넥터(437a 및 437b)가 개구부 내에 형성될 수 있다. 제2 커넥터(437a)는 제2 LED 스택(433)으로부터 전기적으로 절연될 수 있다. 제2 커넥터(437b)는 제2 투명 전극(435)에 연결될 수 있고, 제1 도전형 반도체 층(433a)으로부터 절연될 수 있다. 제2 커넥터(437a 및 437b)는 제2 기판(431)의 관통 홀(431h)과 접촉하도록 형성될 수 있으며, 관통 홀(431h)의 적어도 일부분을 채울 수 있다. 제2 커넥터(437a 및 437b)는 AuSn, AuIn 등으로 형성될 수 있다.
도 33을 참조하면, 제3 LED 스택(443)이 제3 기판(441) 상에서 성장될 수 있고, 제3 투명 전극(435)이 제3 LED 스택(443) 상에 형성될 수 있다. 제3 LED 스택(443)은 AlGaInN계 반도체 층들로 형성될 수 있으며, 제1 도전형 반도체 층(443a), 활성 층 및 제2 도전형 반도체 층(443b)을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다.
제3 기판(441)은 질화 갈륨계 반도체 층을 성장시키기 위한 기판일 수 있으며, 제1 기판(421)과 다를 수 있다. AlGaInN의 조성비는 제3 LED 스택(443)이 청색 광을 방출하도록 결정될 수 있다. 제3 투명 전극(445)은 제2 도전형 반도체 층(443b)과 오믹 접촉할 수 있다. 제3 투명 전극(445)은 도전성 산화물 층, 예를 들어, SnO2, InO2, ITO, ZnO 또는 IZO로 형성될 수 있다.
제3 투명 전극(445) 및 제2 도전형 반도체 층(443b)이 패터닝되어 제1 도전형 반도체 층(443a)을 노출시킬 수 있다. 이어서, 제3 절연 층(446)이 형성될 수 있고, 제1 도전형 반도체 층(443a)을 노출시키도록 패터닝될 수 있다. 오믹 전극(444)이 제1 도전형 반도체 층(443a)의 노출된 부분 상에 형성될 수 있다.
이어서, 제1 컬러 필터(447) 및 제2 본딩 층(449)이 형성될 수 있다. 제1 컬러 필터(447) 및 제2 본딩 층(449)은 도 30A 및 도 30B를 참조하여 설명한 것들과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 반복되는 설명은 생략한다.
그리고 나서, 제2 본딩 층(449) 및 제2 컬러 필터(447)가 패터닝되어 오믹 전극(444) 및 제3 투명 전극(445)을 그를 통해 노출시키기 위한 개구부를 형성할 수 있고, 제3 커넥터(453a 및 453b)가 개구부 내에 형성될 수 있다. 제3 커넥터(453a 및 453b)는 AuSn, AuIn 등으로 형성될 수 있다. 제3 커넥터(453a 및 453b)의 상부 표면은 제2 본딩 층(449)의 상부 표면과 실질적으로 동일 평면일 수 있다.
도 34를 참조하면, 도 32에 도시된 제2 LED 스택(433)이 도 33에 도시된 제3 LED 스택(443) 상으로 본딩될 수 있다.
도면에 도시된 바와 같이, 제2 절연 층(436)은 제2 본딩 층(449)에 연결될 수 있고, 제2 커넥터(437a 및 437b)는 제3 커넥터(453a 및 453b)와 접촉하도록 배치될 수 있으며, 그리고 나서, 열이 인가되어 이들 요소를 본딩할 수 있다.
도 35를 참조하면, 금속성 재료가 제2 기판(431)의 관통 홀(431h) 내에 채워져서 제1 관통-비아(431v)를 형성할 수 있다. 제1 관통-비아(431v)는, 예를 들어, 도금 기술을 이용하여 형성될 수 있다. 제1 관통-비아(431v)는 제2 커넥터(437a 및 437b)에 연결될 수 있으며, 제1 도전형 반도체 층(433a)에도 연결될 수 있다. 관통 홀(431h)의 일부분은 절연 재료로 도금되거나 채워지지 않고 빈 상태로 남을 수 있다.
이어서, 제2 컬러 필터(457)가 제2 기판(431) 상에 형성될 수 있다. 제2 컬러 필터(457)는 도 30A 및 도 30B를 참조하여 설명한 바와 같이 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
그리고 나서, 제2 컬러 필터(457)가 패터닝되어 제1 관통-비아(431v)를 노출시킬 수 있고, 제4 커넥터(459a, 459b 및 459c)가 형성될 수 있다. 제4 커넥터(459a, 459b 및 459c)는 AuSn, AuIn 등으로 형성될 수 있다. 제4 커넥터(459a, 459b 및 459c)의 상부 표면은 제2 컬러 필터(457)의 상부 표면과 실질적으로 동일 평면일 수 있다.
예시적인 실시예에 따라, 제2 컬러 필터(457)가 제1 관통-비아(431v)가 형성된 후에 형성되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제2 컬러 필터(457)는 제1 관통-비아(431v)를 형성하기 위한 영역을 노출시키면서 먼저 형성될 수 있고, 그리고 나서, 관통-비아(431v) 및 제4 커넥터(459a, 459b 및 459c)가 도금 기술을 이용하여 형성될 수 있다.
도 36을 참조하면, 그리고 나서, 도 31에 도시한 제1 LED 스택(423)이 제2 기판(431) 상으로 본딩될 수 있다. 제1 기판(421) 및 제2 기판(431)은, 제1 본딩 층(429)과 제2 컬러 필터(457)가 서로 접촉하고 제1 커넥터(427a, 427b 및 427c)와 제4 커넥터(459a, 459b 및 459c)가 서로 접촉하도록, 배치될 수 있고, 열이 인가되어 이들 요소를 본딩할 수 있다.
도 37A 및 도 37B를 참조하면, 제1 기판(421)을 관통하는 홀(h1, h2 및 h3)이 형성될 수 있으며, 제2 기판(431)을 그를 통해 노출시키기 위한 분리 홈이 형성되어 디바이스 영역을 정의할 수 있다.
홀(h1 및 h3)은 제1 LED 스택(423), 제1 투명 전극(425) 및 제1 절연 층(426)을 관통할 수 있다. 예시적인 실시예에 따라, 홀(h2)은 제1 LED 스택(423) 및 제1 투명 전극(425)을 관통할 수 있다. 그러므로, 홀(h1)은 제1 커넥터(427a)를 노출시킬 수 있고, 홀(h2)은 제1 커넥터(427b)를 노출시킬 수 있으며, 홀(h3)은 제1 커넥터(427c)를 노출시킬 수 있다. 다른 예시적인 실시예에 따라, 홀(h2)은 제1 LED 스택(423)을 관통하여 제1 투명 전극(425)의 상부 표면을 노출시킬 수 있다. 따라서, 제1 커넥터(427b)는 홀(h2)에 의해 노출되지 않을 수 있다.
분리 홈은 제1 LED 스택(423)의 둘레를 따라 제2 기판(431)을 노출시킬 수 있다. 도 37은 분리 홈이 제2 기판(431)을 노출시키는 것으로 도시하고 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 분리 홈은 그를 통해 제2 컬러 필터(457)를 노출시킬 수 있고, 그를 통해 제1 도전형 반도체 층(423a)을 노출시킬 수 있다. 대안적으로, 분리 홈은 생략될 수 있다.
홀(h1, h2 및 h3) 및 분리 홈은 사진 및 식각 공정을 이용하여 각각 형성될 수 있으며, 이들을 형성하기 위한 순서는 특별히 제한되지 않을 수 있다. 예를 들어, 낮은 깊이를 갖는 홀(h1, h2 및 h3)이 먼저 형성될 수 있고 분리 홈이 그 후 형성될 수 있으며, 그 반대일 수도 있다. 분리 홈에는 홀(h1, h2 및 h3)이 형성될 수 있다. 홀(h1, h2 및 h3)은 실질적으로 동일한 공정에서 함께 형성될 수 있거나 상이한 공정에서 형성될 수 있다.
도 38A 및 도 38B를 참조하면, 하부 절연 층(461)이 제1 기판(421) 상에 형성될 수 있다. 하부 절연 층(461)은 분리 홈을 통해 노출되는 제1 기판(421)의 측면 및 제1 LED 스택(323)의 측면을 덮을 수 있다.
하부 절연 층(461)은 또한 홀(h1, h2 및 h3)의 측벽을 덮을 수 있다. 하부 절연 층(461)은 제1 커넥터들(427a, 427b 및 427c)을 노출시키도록 패터닝될 수 있다.
하부 절연 층(461)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니며, 분산 브래그 반사기로서 형성될 수도 있다.
그리고 나서, 제2 관통-비아(463a, 463b 및 463c)가 홀(h1, h2 및 h3) 내에 형성될 수 있다. 제2 관통-비아(463a, 463b 및 463c)는 전기 도금을 이용하여 형성될 수 있다. 예를 들어, 시드 층이 홀(h1, h2 및 h3) 내에 먼저 형성될 수 있고, 그리고 나서, 홀(h1, h2 및 h3)이 시드 층을 이용하여 구리로 도금되어 제2 관통-비아(463a, 463b 및 463c)를 형성할 수 있다. 시드 층은, 예를 들어, Ni/Al/Ti/Cu로 형성될 수 있다. 제1 커넥터(427a, 427b 및 427c)가 시드(seed)로서 기능할 수 있고, 그러므로, 시드 층은 생략될 수 있다.
도 39A 및 도 39B를 참조하면, 하부 절연 층(461)이 제1 기판(421)의 상부 표면을 노출시키도록 패터닝될 수 있다. 제1 기판(421)의 상부 표면을 노출시키도록 하부 절연 층(461)을 패터닝하는 공정은 홀(h1, h2 및 h3)의 바닥 부분을 노출시키도록 하부 절연 층(461)을 패터닝하는 공정과 함께 수행될 수 있다.
제1 기판(421)의 상부 표면의 노출되는 영역은 넓은 영역에 걸쳐서 형성될 수 있으며, 예를 들어, 발광 디바이스 영역의 1/2보다 클 수 있다.
그리고 나서, 오믹 전극(465)이 제1 기판(421)의 노출된 부분 상에 형성될 수 있다. 오믹 전극(465)은 제1 기판(421)과 오믹 접촉하는 도전 층으로 형성될 수 있으며, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
도 39A에 도시된 바와 같이, 오믹 전극(465)은 제2 관통-비아(463a, 463b 및 463c)로부터 이격될 수 있다.
도 40A 및 도 40B를 참조하면, 하부 절연 층(461) 및 오믹 전극(465)을 덮는 상부 절연 층(471)이 형성될 수 있다. 상부 절연 층(471)은 또한 제1 LED 스택(423) 및 제1 기판(421)의 측면에서 하부 절연 층(461)을 덮을 수 있다. 상부 절연 층(471)은, 오믹 전극(465)을 그를 통해 노출시키기 위한 개구부(471a)를 포함하는, 제2 관통-비아(463a, 463b 및 463c)를 그를 통해 노출시키기 위한 개구부를 갖도록 패터닝될 수 있다.
상부 절연 층(471)은 실리콘 산화물 또는 실리콘 질화물과 같은 재료로 형성되는 투명 산화물 층으로서 형성될 수 있지만, 이에 한정되는 것은 아니다. 상부 절연 층(471)은, 예를 들어, 분산 브래그 반사기와 같은 광 반사 절연 층 또는 광 흡수 층과 같은 광 차단 층으로 형성될 수 있다.
도 41A 및 도 41B를 참조하면, 전극 패드(473a, 473b, 473c 및 473d)가 상부 절연 층(471) 상에 형성될 수 있다. 전극 패드(473a, 473b, 473c 및 473d)는 제1 내지 제3 전극 패드(473a, 473b 및 473c) 및 공통 전극 패드(473d)를 포함할 수 있다.
제1 전극 패드(473a)는 상부 절연 층(471)의 개구부(471a)를 통해 노출되는 오믹 전극(465)의 일부분에 연결될 수 있고, 제2 전극 패드(473b)는 제2 관통-비아(463a)에 연결될 수 있으며, 제3 전극 패드(473c)는 제2 관통-비아(463c)에 연결될 수 있다. 공통 전극 패드(473d)는 제2 관통-비아(463b)에 연결될 수 있다.
전극 패드(473a, 473b, 473c 및 473d)는 서로 전기적으로 분리되며, 그러므로, 제1 내지 제3 LED 스택(423, 433 및 343)의 각각은 두 개의 전극 패드에 전기적으로 연결되며 독립적으로 구동될 수 있다.
그리고 나서, 제2 기판(431) 및 제3 기판(441)이 발광 디바이스 영역의 단위로 분할되어 발광 디바이스(400)를 제공할 수 있다. 도 41A에 도시된 바와 같이, 전극 패드(473a, 473b, 473c 및 473d)는 발광 디바이스(400)의 네 개의 가장자리에 배치될 수 있다. 전극 패드(473a, 473b, 473c 및 473d)는 실질적으로 직사각형 형상을 가질 수 있지만, 이에 한정되는 것은 아니다.
예시적인 실시예에 따른 발광 디바이스(400)는 제1 내지 제3 LED 스택(423, 433 및 443)을 포함하여 적색, 녹색 및 청색 광을 방출할 수 있으며, 그러므로, 디스플레이 장치에서 하나의 픽셀로서 사용될 수 있다. 도 29를 참조하여 설명한 바와 같이, 다수의 발광 디바이스(400)는 회로 기판(401) 상에 배열되어 디스플레이 장치를 제공할 수 있다. 발광 디바이스(400)는 제1 내지 제3 LED 스택(423, 433 및 443)을 포함하며, 그러므로, 하나의 픽셀 내에서 서브픽셀의 면적이 증가될 수 있다. 부가하여, 하나의 발광 디바이스를 실장하는 것은 본질적으로 제1 내지 제3 LED 스택(423, 433 및 443)을 개별적으로 실장할 필요성을 제거하여, 실장 공정의 수를 줄일 수 있다.
도 29를 참조하여 설명한 바와 같이, 회로 기판(401) 상에 실장된 발광 디바이스는 패시브 매트릭스 방식 또는 액티브 매트릭스 방식으로 구동될 수 있다.
도 42는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 42를 참조하면, 발광 다이오드 스택(1000)은 지지 기판(1510), 제1 LED 스택(1230), 제2 LED 스택(1330), 제3 LED 스택(1430), 반사 전극(1250), 오믹 전극(ohmic electrode)(1290), 제2-p 투명 전극(1350), 제3-p 투명 전극(1450), 절연 층(1270), 제1 컬러 필터(1370), 제2 컬러 필터(1470), 제1 본딩 층(1530), 제2 본딩 층(1550), 및 제3 본딩 층(1570)을 포함한다. 또한, 제1 LED 스택(1230)은 오믹 접촉(ohmic contact)을 위한 오믹 접촉 부분(1230a)을 포함할 수 있다.
지지 기판(1510)은 반도체 스택(1230, 1330 및 1430)을 지지한다. 지지 기판(1510)은 그 표면 상에 또는 그 내부에 회로를 포함할 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 지지 기판(1510)은, 예를 들어, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 LED 스택(1230), 제2 LED 스택(1330) 및 제3 LED 스택(1430)의 각각은 n-형 반도체 층, p-형 반도체 층 및 그 사이에 개재되는 활성 층을 포함한다. 활성 층은 다중 양자 웰 구조(multi-quantum well structure)를 가질 수 있다.
예를 들어, 제1 LED 스택(1230)은 적색 광을 방출하도록 구성된 무기 발광 다이오드일 수 있고, 제2 LED 스택(1330)은 녹색 광을 방출하도록 구성된 무기 발광 다이오드일 수 있으며, 제3 LED 스택(1430)은 청색 광을 방출하도록 구성된 무기 발광 다이오드일 수 있다. 제1 LED 스택(1230)은 GaInP계 웰 층(GaInP-based well layer)을 포함할 수 있고, 제2 LED 스택(1330) 및 제3 LED 스택(1430)의 각각은 GaInN계 웰 층(GaInN-based well layer)을 포함할 수 있다.
아울러, 제1 내지 제3 LED 스택(1230, 1330 및 1430)의 각각의 양면은 각각 n-형 반도체 층 및 p-형 반도체 층이다. 도시된 예시적인 실시예에서, 제1 내지 제3 LED 스택(1230, 1330 및 1430)의 각각은 n-형 상부 표면 및 p-형 하부 표면을 갖는다. 제3 LED 스택(1430)이 n-형 상부 표면을 가지기 때문에, 조면화된 표면(roughened surface)이 제3 LED 스택(1430)의 상부 표면 상에 화학적 식각을 통해 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 각각의 LED 스택의 상부 및 하부 표면의 반도체 유형은 대안적으로 배열될 수 있다.
제1 LED 스택(1230)은 지지 기판(1510) 근처에 배치되고, 제2 LED 스택(1330)은 제1 LED 스택(1230) 상에 배치되며, 제3 LED 스택(1430)은 제2 LED 스택(1330) 상에 배치된다. 제1 LED 스택(1230)이 제2 및 제3 LED 스택(1330 및 1430)보다 긴 파장을 갖는 광을 방출하기 때문에, 제1 LED 스택(1230)으로부터 발생되는 광은 제2 및 제3 LED 스택(1330 및 1430)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(1330)이 제3 LED 스택(1430)보다 긴 파장을 갖는 광을 방출하기 때문에, 제2 LED 스택(1330)으로부터 발생되는 광은 제3 LED 스택(1430)을 통해 외부로 방출될 수 있다.
반사 전극(1250)은 제1 LED 스택(1230)의 p-형 반도체 층과 오믹 접촉을 형성하고, 제1 LED 스택(1230)으로부터 발생되는 광을 반사시킨다. 예를 들어, 반사 전극(1250)은 오믹 접촉 층(1250a) 및 반사 층(1250b)을 포함할 수 있다.
오믹 접촉 층(1250a)은 제1 LED 스택(1230)의 p-형 반도체 층과 부분적으로 접촉한다. 오믹 접촉 층(1250a)에 의한 광의 흡수를 방지하기 위해, 오믹 접촉 층(1250a)이 p-형 반도체 층과 접촉하는 영역은 p-형 반도체 층의 전체 면적의 50%를 초과하지 않을 수 있다. 반사 층(1250b)은 오믹 접촉 층(1250a) 및 절연 층(1270)을 덮는다. 도 42에 도시된 바와 같이, 반사 층(1250b)은 실질적으로 전체 오믹 접촉 층(1250a)을 덮을 수 있지만, 이에 한정되는 것은 아니다. 대안적으로, 반사 층(1250b)은 오믹 접촉 층(1250a)의 일부분을 덮을 수 있다.
반사 층(1250b)이 절연 층(1270)을 덮기 때문에, 비교적 높은 굴절률을 갖는 제1 LED 스택(1230)과 비교적 낮은 굴절률을 갖는 절연 층(1270) 및 반사 층(1250b)의 적층 구조에 의해 전방향성 반사기(omnidirectional reflector)가 형성될 수 있다. 반사 층(1250b)은 제1 LED 스택(1230)의 면적의 50% 이상 또는 제1 LED 스택(1230)의 대부분을 덮고, 그에 의해 발광 효율을 향상시킬 수 있다.
오믹 접촉 층(1250a) 및 반사 층(1250b)은 금(Au)를 포함할 수 있는 금속 층일 수 있다. 반사 층(1250b)은 제1 LED 스택(1230)으로부터 발생되는 광, 예를 들어, 적색 광에 대해 비교적 높은 반사율을 갖는 금속으로 형성될 수 있다. 다른 한편으로, 반사 층(1250b)은 제2 LED 스택(1330) 및 제3 LED 스택(1430)으로부터 발생되는 광, 예를 들어, 녹색 광 또는 청색 광에 대해 비교적 낮은 반사율을 갖는 금속으로 형성되어, 제2 및 제3 LED 스택(1330 및 1430)으로부터 발생되어 지지 기판(1510)을 향해 진행하는 광의 간섭을 감소시킬 수 있다.
절연 층(1270)은 지지 기판(1510)과 제1 LED 스택(1230) 사이에 개재되며, 제1 LED 스택(1230)을 노출시키는 개구부를 갖는다. 오믹 접촉 층(1250a)은 절연 층(1270)의 개구부 내에서 제1 LED 스택(1230)에 연결된다.
오믹 전극(1290)은 제1 LED 스택(1230)의 상부 표면 상에 배치된다. 오믹 전극(1290)의 오믹 접촉 저항을 감소시키기 위해, 오믹 접촉 부분(1230a)은 제1 LED 스택(1230)의 상부 표면으로부터 돌출될 수 있다. 오믹 전극(1290)은 오믹 접촉 부분(1230a) 상에 배치될 수 있다.
제2-p 투명 전극(1350)은 제2 LED 스택(1330)의 p-형 반도체 층과 오믹 접촉을 형성한다. 제2-p 투명 전극(1350)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층을 포함할 수 있다.
제3-p 투명 전극(1450)은 제3 LED 스택(1430)의 p-형 반도체 층과 오믹 접촉을 형성한다. 제3-p 투명 전극(1450)은 적색 광, 녹색 광 및 청색 광에 투과성인 금속 층 또는 도전성 산화물 층을 포함할 수 있다.
반사 전극(1250), 제2-p 투명 전극(1350) 및 제3-p 투명 전극(1450)은 대응하는 LED 스택의 p-형 반도체 층과의 오믹 접촉을 통한 전류 퍼짐을 도울 수 있다.
제1 컬러 필터(1370)는 제1 LED 스택(1230)과 제2 LED 스택(1330) 사이에 개재될 수 있다. 제2 컬러 필터(1470)는 제2 LED 스택(1330)과 제3 LED 스택(1430) 사이에 개재될 수 있다. 제1 컬러 필터(1370)는 제2 LED 스택(1330)으로부터 발생되는 광을 반사시키면서 제1 LED 스택(1230)으로부터 발생되는 광을 투과시킨다. 제2 컬러 필터(1470)는 제3 LED 스택(1430)으로부터 발생되는 광을 반사시키면서 제1 및 제2 LED 스택(1230 및 1330)으로부터 발생되는 광을 투과시킨다. 이와 같이, 제1 LED 스택(1230)으로부터 발생되는 광은 제2 LED 스택(1330) 및 제3 LED 스택(1430)을 통해 외부로 방출될 수 있고, 제2 LED 스택(1330)으로부터 발생되는 광은 제3 LED 스택(1430)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(1330)으로부터 발생되는 광은 제1 LED 스택(1230)으로 유입되는 것이 방지될 수 있고, 제3 LED 스택(1430)으로부터 발생되는 광은 제2 LED 스택(1330)으로 유입되는 것이 방지될 수 있으며, 그에 의해, 광 손실을 방지한다.
몇몇 예시적인 실시예에서, 제1 컬러 필터(1370)는 제3 LED 스택(1430)으로부터 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(1370 및 1470)는, 예를 들어, 저 주파수 대역에서, 즉 장파장 대역에서, 광을 투과시키는 저역 통과 필터, 소정 파장 대역에서 광을 투과시키는 대역 통과 필터, 또는 소정 파장 대역에서 광의 통과를 방지하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(1370 및 1470)의 각각은 분산 브래그 반사기(DBR)를 포함할 수 있다. 분산 브래그 반사기는 서로 다른 굴절률을 갖는 절연 층, 예를 들어, TiO2 및 SiO2를 교대로 적층함으로써 형성될 수 있다. 아울러, 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2 층의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터도 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 본딩 층(1530)은 제1 LED 스택(1230)을 지지 기판(1510)에 결합한다. 도 42에 도시된 바와 같이, 반사 전극(1250)은 제1 본딩 층(1530)에 인접할 수 있다. 제1 본딩 층(1530)은 광 투과성 또는 불투명 층일 수 있다.
제2 본딩 층(1550)은 제2 LED 스택(1330)을 제1 LED 스택(1230)에 결합한다. 도 42에 도시된 바와 같이, 제2 본딩 층(1550)은 제1 LED 스택(1230) 및 제1 컬러 필터(1370)에 인접할 수 있다. 오믹 전극(1290)은 제2 본딩 층(1550)에 의해 덮일 수 있다. 제2 본딩 층(1550)은 제1 LED 스택(1230)으로부터 발생되는 광을 투과시킨다. 제2 본딩 층(1550)은, 예를 들어, 광 투과성 스핀-온-글래스(light transmissive spin-on-glass)로 형성될 수 있다.
제3 본딩 층(1570)은 제3 LED 스택(1430)을 제2 LED 스택(1330)에 결합한다. 도 42에 도시된 바와 같이, 제3 본딩 층(1570)은 제2 LED 스택(1330) 및 제2 컬러 필터(1470)에 인접할 수 있다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 투명 도전 층이 제2 LED 스택(1330) 상에 배치될 수 있다. 제3 본딩 층(1570)은 제1 LED 스택(1230) 및 제2 LED 스택(1330)으로부터 발생되는 광을 투과시킨다. 제3 본딩 층(1570)은, 예를 들어, 광 투과성 스핀-온-글래스로 형성될 수 있다.
도 43A, 도 43B, 도 43C, 도 43D 및 도 43E는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 43A를 참조하면, 제1 LED 스택(1230)이 제1 기판(1210) 상에서 성장된다. 제1 기판(1210)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(1230)은 AlGaInP계 반도체 층으로 형성될 수 있으며, n-형 반도체 층, 활성 층 및 p-형 반도체 층을 포함한다.
절연 층(1270)이 제1 LED 스택(1230) 상에 형성되고, 개구부(들)를 형성하도록 패터닝된다. 예를 들어, SiO2 층이 제1 LED 스택(1230) 상에 형성되고, 포토레지스트가 SiO2 층 상에 증착되며, 포토레지스트 패턴을 형성하도록 포토리소그래피 및 현상(development)이 이어진다. 그리고 나서, SiO2 층이 식각 마스크로서 사용되는 포토레지스트 패턴을 통해 패터닝되고, 그에 의해, 절연 층(1270)을 형성한다.
그리고 나서, 오믹 접촉 층(1250a)이 절연 층(1270)의 개구부(들) 내에 형성된다. 오믹 접촉 층(1250a)은 리프트-오프 공정 등에 의해 형성될 수 있다. 오믹 접촉 층(1250a)이 형성된 후에, 반사 층(1250b)이 오믹 접촉 층(1250a) 및 절연 층(1270)을 덮도록 형성된다. 반사 층(1250b)은 리프트-오프 공정 등에 의해 형성될 수 있다. 반사 층(1250b)은, 도 43A에 도시된 바와 같이, 오믹 접촉 층(1250a)의 일부분 또는 그 전체를 덮을 수 있다. 오믹 접촉 층(1250a) 및 반사 층(1250b)은 반사 전극(1250)을 형성한다.
반사 전극(1250)은 제1 LED 스택(1230)의 p-형 반도체 층과 오믹 접촉을 형성하고, 그러므로, 이하에서 제1-p 반사 전극(1250)으로서 지칭될 것이다.
도 43B를 참조하면, 제2 LED 스택(1330)이 제2 기판(1310) 상에서 성장되고, 제2-p 투명 전극(1350) 및 제1 컬러 필터(1370)가 제2 LED 스택(1330) 상에 형성된다. 제2 LED 스택(1330)은 GaN계 반도체 층으로 형성될 수 있으며, GaInN 웰 층을 포함할 수 있다. 제2 기판(1310)은 GaN계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(1210)과 다르다. 제2 LED 스택(1330)을 위한 GaInN의 조성비는 제2 LED 스택(1330)이 녹색 광을 방출하도록 결정될 수 있다. 제2-p 투명 전극(1350)은 제2 LED 스택(1330)의 p-형 반도체 층과 오믹 접촉을 형성한다.
도 43C를 참조하면, 제3 LED 스택(1430)이 제3 기판(1410) 상에서 성장되고, 제3-p 투명 전극(1450) 및 제2 컬러 필터(1470)가 제3 LED 스택(1430) 상에 형성된다. 제3 LED 스택(1430)은 GaN계 반도체 층으로 형성될 수 있으며, GaInN 웰 층을 포함할 수 있다. 제3 기판(1410)은 GaN계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(1210)과 다르다. 제3 LED 스택(1430)을 위한 GaInN의 조성비는 제3 LED 스택(1430)이 청색 광을 방출하도록 결정될 수 있다. 제3-p 투명 전극(1450)은 제3 LED 스택(1430)의 p-형 반도체 층과 오믹 접촉을 형성한다.
제1 컬러 필터(1370) 및 제2 컬러 필터(1470)는 도 42를 참조하여 설명한 것들과 실질적으로 동일하며, 그러므로, 중복을 피하기 위해 반복되는 설명은 생략될 것이다.
이와 같이, 제1 LED 스택(1230), 제2 LED 스택(1330) 및 제3 LED 스택(1430)은 서로 다른 기판 상에서 성장될 수 있으며, 그 형성 순서는 특정 순서로 제한되지 않는다.
도 43D를 참조하면, 제1 LED 스택(1230)이 제1 본딩 층(1530)을 경유하여 지지 기판(1510)에 결합된다. 제1 본딩 층(1530)은 지지 기판(1510) 상에 사전에 형성될 수 있고, 반사 전극(1250)은 지지 기판(1510)을 향하도록 제1 본딩 층(1530)에 본딩될 수 있다. 제1 기판(1210)은 화학적 식각 등에 의해 제1 LED 스택(1230)으로부터 제거된다. 따라서, 제1 LED 스택(1230)의 n-형 반도체 층의 상부 표면이 노출된다.
그리고 나서, 오믹 전극(1290)이 제1 LED 스택(1230)의 노출되는 영역에 형성된다. 오믹 전극(1290)의 오믹 접촉 저항을 감소시키기 위해, 오믹 전극(1290)이 열처리에 처하여질 수 있다. 오믹 전극(1290)은 픽셀 영역에 대응하도록 각각의 픽셀 영역에 형성될 수 있다.
도 43E를 참조하면, 제2 LED 스택(1330)은, 제2 본딩 층(1550)을 경유하여, 오믹 전극(1290)이 그 상부에 형성되는 제1 LED 스택(1230)에 결합된다. 제1 컬러 필터(1370)는 제1 LED 스택(1230)을 향하도록 제2 본딩 층(1550)에 본딩된다. 제2 본딩 층(1550)은, 제1 컬러 필터(1370)가 제2 본딩 층(1550)을 향하고 제2 본딩 층(1550)에 본딩될 수 있도록, 제1 LED 스택(1230) 상에 사전에 형성될 수 있다. 제2 기판(1310)은 레이저 리프트-오프 또는 화학적 리프트-오프 공정에 의해 제2 LED 스택(1330)으로부터 분리될 수 있다.
그리고 나서, 도 42 및 도 43C를 참조하면, 제3 LED 스택(1430)은 제3 본딩 층(1570)을 경유하여 제2 LED 스택(1330)에 결합된다. 제2 컬러 필터(1470)는 제2 LED 스택(1330)을 향하도록 제3 본딩 층(1570)에 본딩된다. 제3 본딩 층(1570)은, 제2 컬러 필터(1470)가 제3 본딩 층(1570)을 향하고 제3 본딩 층(1570)에 본딩될 수 있도록, 제2 LED 스택(1330) 상에 사전에 배치될 수 있다. 제3 기판(1410)은 레이저 리프트-오프 또는 화학적 리프트-오프 공정에 의해 제3 LED 스택(1430)으로부터 분리될 수 있다. 이와 같이, 디스플레이용 발광 다이오드 스택이 도 42에 도시된 바와 같이 형성될 수 있으며, 외부로 노출되는 제3 LED 스택(1430)의 n-형 반도체 층을 갖는다.
예시적인 실시예에 따른 디스플레이 장치는, 픽셀 유닛들 내에서 지지 기판(1510) 상의 제1 내지 제3 LED 스택(1230, 1330 및 1430)의 스택을 패터닝함에 의해 제공될 수 있고, 이어서, 제1 내지 제3 LED 스택이 인터커넥션을 통해 서로 연결된다. 이하, 예시적인 실시예에 따른 디스플레이 장치를 설명하기로 한다.
도 44는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이며, 도 45는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 44 및 도 45를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 패시브 매트릭스 방식(passive matrix manner)으로 동작될 수 있다.
예를 들어, 도 42의 디스플레이용 발광 다이오드 스택이 수직 방향으로 적층된 제1 내지 제3 LED 스택(1230, 1330 및 1430)을 포함하기 때문에, 하나의 픽셀은 세 개의 발광 다이오드(R, G 및 B)를 포함할 수 있다. 제1 발광 다이오드(R)는 제1 LED 스택(1230)에 해당할 수 있고, 제2 발광 다이오드(G)는 제2 LED 스택(1330)에 해당할 수 있으며, 제3 발광 다이오드(B)는 제3 LED 스택(1430)에 해당할 수 있다.
도 42 및 도 45에서, 하나의 픽셀은 제1 내지 제3 발광 다이오드(R, G 및 B)를 포함하고, 그 각각은 서브픽셀에 대응한다. 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 공통 라인, 예를 들어, 데이터 라인에 연결되고, 그 캐소드는 다른 라인, 예를 들어, 스캔 라인에 연결된다. 보다 구체적으로, 제1 픽셀에서, 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 데이터 라인(Vdata1)에 공통적으로 연결되고, 그 캐소드는 스캔 라인(Vscan1-1, Vscan1-2 및 Vscan1-3)에 각각 연결된다. 이와 같이, 각 픽셀에서 발광 다이오드(R, G 및 B)는 독립적으로 구동될 수 있다.
또한, 발광 다이오드(R, G 및 B)의 각각은 펄스 폭 변조에 의해 또는 전류의 크기를 변경하는 것에 의해 구동될 수 있고, 그에 의해, 각 서브픽셀의 밝기를 제어한다.
도 45를 참조하면, 다수의 픽셀이 도 42의 발광 다이오드 스택(1000)을 패터닝함으로써 형성되고, 각 픽셀은 반사 전극(1250) 및 인터커넥션 라인(1710, 1730 및 1750)에 연결된다. 도 44에 도시된 바와 같이, 반사 전극(1250)은 데이터 라인(Vdata)으로서 이용될 수 있고, 인터커넥션 라인(1710, 1730 및 1750)은 스캔 라인으로서 형성될 수 있다.
픽셀은, 각 픽셀의 발광 다이오드(R, G 및 B)의 애노드가 반사 전극(1250)에 공통적으로 연결되고 그 캐소드가 서로 분리된 인터커넥션 라인(1710, 1730 및 1750)에 연결되는, 매트릭스 형태로 배열될 수 있다. 여기서, 인터커넥션 라인(1710, 1730 및 1750)은 스캔 라인(Vscan)으로서 사용될 수 있다.
도 46은 도 45의 디스플레이 장치의 하나의 픽셀의 확대 평면도이며, 도 47은 도 46의 선 A-A를 따라 취한 개략적인 단면도이며, 도 48는 도 46의 선 B-B를 따라 취한 개략적인 단면도이다.
도 45, 도 46, 도 47 및 도 48을 참조하면, 각 픽셀에서, 반사 전극(1250)의 일부분, 제1 LED 스택(1230)의 상부 표면 상에 형성되는 오믹 전극(1290)(도 49H 참조), 제2-p 투명 전극(1350)의 일부분(또한 도 49H 참조), 제2 LED 스택(1330)의 상부 표면의 일부분(도 49J 참조), 제3-p 투명 전극(1450)의 일부분(도 49H 참조), 및 제3 LED 스택(1430)의 상부 표면이 외부로 노출된다.
제3 LED 스택(1430)은 그 상부 표면 상에서 조면화된 표면(1430a)을 가질 수 있다. 조면화된 표면(1430a)은, 도 47에 도시된 바와 같이, 제3 LED 스택(1430)의 상부 표면의 전체 상부에 형성되거나 또는 그 몇몇 영역에 형성될 수 있다.
하부 절연 층(1610)은 각 픽셀의 측면을 덮을 수 있다. 하부 절연 층(1610)은 SiO2와 같은 광 투과성 재료로 형성될 수 있다. 이 경우, 하부 절연 층(1610)은 제3 LED 스택(1430)의 전체 상부 표면을 덮을 수 있다. 대안적으로, 하부 절연 층(1610)은 분산 브래그 반사기를 포함하여 제1 내지 제3 LED 스택(1230, 1330 및 1430)의 측면을 향하여 진행하는 광을 반사시킬 수 있다. 이 경우, 하부 절연 층(1610)은 제3 LED 스택(1430)의 상부 표면을 부분적으로 노출시킨다.
하부 절연 층(1610)은 제3 LED 스택(1430)의 상부 표면을 노출시키는 개구부(1610a), 제2 LED 스택(1330)의 상부 표면을 노출시키는 개구부(1610b), 제1 LED 스택(1230)의 오믹 전극(1290)을 노출시키는 개구부(1610c)(도 49H 참조), 제3-p 투명 전극(1450)을 노출시키는 개구부(1610d), 제2-p 투명 전극(1350)을 노출시키는 개구부(1610e), 및 제1-p 반사 전극(1250)을 노출시키는 개구부(1610f)를 포함할 수 있다.
인터커넥션 라인(1710 및 1750)은 지지 기판(1510) 상에서 제1 내지 제3 LED 스택(1230, 1330 및 1430) 근처에 형성될 수 있고, 제1-p 반사 전극(1250)으로부터 절연되도록 하부 절연 층(1610) 상에 배치될 수 있다. 연결 부분(1770a)은 제3-p 투명 전극(1450)을 반사 전극(1250)에 연결하고 연결 부분(1770b)은 제2-p 투명 전극(1350)을 반사 전극(1250)에 연결하여, 제1 LED 스택(1230), 제2 LED 스택(1330) 및 제3 LED 스택(1430)의 애노드가 반사 전극(1250)에 공통적으로 연결된다.
연결 부분(1710a)은 제3 LED 스택(1430)의 상부 표면을 인터커넥션 라인(1710)에 연결하고, 연결 부분(1750a)은 제1 LED 스택(1230)의 오믹 전극(1290)을 인터커넥션 라인(1750)에 연결한다.
상부 절연 층(1810)은 제3 LED 스택(1430)의 상부 표면을 덮도록 인터커넥션 라인(1710 및 1730) 및 하부 절연 층(1610) 상에 배치될 수 있다. 상부 절연 층(1810)은 제2 LED 스택(1330)의 상부 표면을 부분적으로 노출하는 개구부(1810a)를 가질 수 있다.
인터커넥션 라인(1730)은 상부 절연 층(1810) 상에 배치될 수 있고, 연결 부분(1730a)은 제2 LED 스택(1330)의 상부 표면을 인터커넥션 라인(1730)에 연결할 수 있다. 연결 부분(1730a)은 인터커넥션 라인(1750)의 상부 부분을 관통할 수 있으며, 상부 절연 층(1810)에 의해 인터커넥션 라인(1750)으로부터 절연된다.
도시된 예시적인 실시예에 따른 각 픽셀의 전극이 데이터 라인 및 스캔 라인에 연결되는 것으로 설명되지만, 다양한 구현예가 가능하다. 아울러, 인터커넥션 라인(1710 및 1750)이 하부 절연 층(1610) 상에 형성되고 인터커넥션 라인(1730)이 상부 절연 층(1810) 상에 형성되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 인터커넥션 라인(1710, 1730 및 1750)의 각각은 하부 절연 층(1610) 상에 형성될 수 있고, 인터커넥션 라인(1730)을 노출시키기 위한 개구부를 가질 수 있는 상부 절연 층(1810)에 의해 덮일 수 있다. 이러한 구조에서, 연결 부분(1730a)은 제2 LED 스택(1330)의 상부 표면을 상부 절연 층(1810)의 개구부를 통해 인터커넥션 라인(1730)에 연결할 수 있다.
대안적으로, 인터커넥션 라인(1710, 1730 및 1750)은 지지 기판(1510) 내부에 형성될 수 있고, 하부 절연 층(1610) 상의 연결 부분(1710a, 1730a 및 1750a)은 오믹 전극(1290), 제2 LED 스택(1330)의 상부 표면 및 제3 LED 스택(1430)의 상부 표면을 인터커넥션 라인(1710, 1730 및 1750)에 연결할 수 있다.
도 49A 내지 도 49K는 예시적인 실시예에 따른 도 46의 픽셀을 포함하는 디스플레이 장치를 제조하는 방법을 나타내는 개략 평면도이다.
먼저, 도 42를 참조하여 설명한 발광 다이오드 스택(1000)이 준비된다.
그리고 나서, 도 49A를 참조하면, 조면화된 표면(1430a)이 제3 LED 스택(1430)의 상부 표면 상에 형성될 수 있다. 조면화된 표면(1430a)은 제3 LED 스택(1430)의 상부 표면 상에 형성되어 각 픽셀 영역에 대응할 수 있다. 조면화된 표면(1430a)은 화학적 식각, 예를 들어, 광-증강 화학적 식각(photo-enhanced chemical etching: PEC) 등에 의해 형성될 수 있다.
조면화된 표면(1430a)은 후속 공정에서 식각될 제3 LED 스택(1430)의 영역을 고려하여 각 픽셀 영역 내에 부분적으로 형성될 수 있지만, 이에 한정되는 것은 아니다. 대안적으로, 조면화된 표면(1430a)은 제3 LED 스택(1430)의 전체 상부 표면 상부에 형성될 수 있다.
도 49B를 참조하면, 각 픽셀에서 제3 LED 스택(1430)의 주변 영역이 식각에 의해 제거되어 제3-p 투명 전극(1450)을 노출시킨다. 도 49B에 도시된 바와 같이, 제3 LED 스택(1430)은 직사각형 형상 또는 정사각형 형상을 갖도록 잔류될 수 있다. 제3 LED 스택(1430)은 그 가장자리를 따라 다수의 함몰부를 가질 수 있다.
도 49C를 참조하면, 제2 LED 스택(1330)의 상부 표면은 제3 LED 스택(1430)의 하나의 함몰부 이외의 구역에서 노출된 제3-p 투명 전극(1450)을 제거하는 것에 의해 노출된다. 따라서, 제2 LED 스택(1330)의 상부 표면은, 제3 LED 스택(1430) 주위에서 그리고 제3-p 투명 전극(1450)이 내부에 부분적으로 잔류하는 함몰부를 제외한 다른 함몰부에서, 노출된다.
도 49D를 참조하면, 제2-p 투명 전극(1350)이 제3 LED 스택(1430)의 다른 하나의 함몰부 이외의 구역에서 노출된 제2 LED 스택(1330)을 제거하는 것에 의해 노출된다.
도 49E를 참조하면, 오믹 전극(1290)은 제3 LED 스택(1430)의 또 다른 하나의 함몰부 이외의 구역에서 노출된 제2-p 투명 전극(1350)을 제거하는 것에 의해 제1 LED 스택(1230)의 상부 표면과 함께 노출된다. 이 경우, 오믹 전극(1290)은 하나의 함몰부에서 노출될 수 있다. 따라서, 제1 LED 스택(1230)의 상부 표면은 제3 LED 스택(1430) 주위에서 노출되고, 오믹 전극(1290)의 상부 표면은 제3 LED 스택(1430) 내에 형성된 함몰부 중 하나 이상 내에서 노출된다.
도 49F를 참조하면, 반사 전극(1250)은 하나의 함몰부 내에서 노출된 오믹 전극(1290) 이외의 제1 LED 스택(1230)의 노출된 부분을 제거하는 것에 의해 노출된다. 반사 전극(1250)은 제3 LED 스택(1430) 주위에서 노출된다.
도 49G를 참조하면, 선형 인터커넥션 라인들이 반사 전극(1250)을 패터닝함으로써 형성된다. 여기서, 지지 기판(1510)이 노출될 수 있다. 반사 전극(1250)은 매트릭스로 배열된 픽셀들 중 하나의 행(row) 내에 배열된 픽셀을 서로 연결할 수 있다(도 45 참조).
도 49H를 참조하면, 하부 절연 층(1610)(도 47 및 도 48 참조)은 픽셀을 덮도록 형성된다. 하부 절연 층(1610)은 반사 전극(1250) 및 제1 내지 제3 LED 스택(1230, 1330 및 1430)의 측면을 덮는다. 또한, 하부 절연 층(1610)은 제3 LED 스택(1430)의 상부 표면을 적어도 부분적으로 덮을 수 있다. 하부 절연 층(1610)이 SiO2 층과 같은 투명한 층이면, 하부 절연 층(1610)은 제3 LED 스택(1430)의 전체 상부 표면을 덮을 수 있다. 대안적으로, 하부 절연 층(1610)이 분산 브래그 반사기를 포함할 때, 하부 절연 층(1610)은 광이 외부로 방출될 수 있도록 제3 LED 스택(1430)의 상부 표면을 적어도 부분적으로 노출시킬 수 있다.
하부 절연 층(1610)은 제3 LED 스택(1430)을 노출시키는 개구부(1610a), 제2 LED 스택(1330)을 노출시키는 개구부(1610b), 오믹 전극(1290)을 노출시키는 개구부(1610c), 제3-p 투명 전극(1450)을 노출시키는 개구부(1610d), 제2-p 투명 전극(1350)을 노출시키는 개구부(1610e), 및 반사 전극(1250)을 노출시키는 개구부(1610f)를 포함할 수 있다. 하나 이상의 개구부(1610f)가 반사 전극(1250)을 노출시키도록 형성될 수 있다.
도 49I를 참조하면, 인터커넥션 라인(1710 및 1750) 및 연결 부분(1710a, 1750a, 1770a 및 1770b)이 형성된다. 이들은 리프트-오프 공정 등에 의해 형성될 수 있다. 인터커넥션 라인(1710 및 1750)은 하부 절연 층(1610)에 의해 반사 전극(1250)으로부터 절연된다. 연결 부분(1710a)은 제3 LED 스택(1430)을 인터커넥션 라인(1710)에 전기적으로 연결하고, 연결 부분(1750a)은, 제1 LED 스택(1230)이 인터커넥션 라인(1750)에 전기적으로 연결되도록, 오믹 전극(1290)을 인터커넥션 라인(1750)에 전기적으로 연결한다. 연결 부분(1770a)은 제3-p 투명 전극(1450)을 제1-p 반사 전극(1250)에 전기적으로 연결하고, 연결 부분(1770b)은 제2-p 투명 전극(1350)을 제1-p 반사 전극(1250)에 전기적으로 연결한다.
도 49J를 참조하면, 상부 절연 층(1810)(도 47 및 도 48 참조)은 인터커넥션 라인(1710 및 1750) 및 연결 부분(1710a, 1750a, 1770a 및 1770b)을 덮는다. 상부 절연 층(1810)은 또한 제3 LED 스택(1430)의 전체 상부 표면을 덮을 수 있다. 상부 절연 층(1810)은 제2 LED 스택(1330)의 상부 표면을 노출시키는 개구부(1810a)를 갖는다. 상부 절연 층(1810)은, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있으며, 분산 브래그 반사기를 포함할 수 있다. 상부 절연 층(1810)이 분산 브래그 반사기를 포함할 때, 상부 절연 층(1810)은, 광이 외부로 방출될 수 있도록, 제3 LED 스택(1430)의 상부 표면의 적어도 일부를 노출시킬 수 있다.
도 49K를 참조하면, 인터커넥션 라인(1730) 및 연결 부분(1730a)이 형성된다. 인터커넥션 라인(1750) 및 연결 부분(1750a)이 리프트-오프 공정 등에 의해 형성될 수 있다. 인터커넥션 라인(1730)은 상부 절연 층(1810) 상에 배치되며, 반사 전극(1250) 및 인터커넥션 라인(1710 및 1750)으로부터 절연된다. 연결 부분(1730a)은 제2 LED 스택(1330)을 인터커넥션 라인(1730)에 전기적으로 연결한다. 연결 부분(1730a)은 인터커넥션 라인(1750)의 상부 부분을 관통할 수 있고, 상부 절연 층(1810)에 의해 인터커넥션 라인(1750)으로부터 절연된다.
이와 같이, 도 46에 도시된 바와 같은 픽셀 영역이 형성될 수 있다. 또한, 도 45에 도시된 바와 같이, 다수의 픽셀이 지지 기판(1510) 상에 형성될 수 있으며, 패시브 매트릭스 방식으로 동작되도록 반사 전극(1250)과 인터커넥션 라인(1710, 1730 및 1750)에 의해 서로 연결될 수 있다.
상기한 디스플레이 장치가 패시브 매트릭스 방식으로 동작되도록 구성되는 것으로 설명되었지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 보다 구체적으로, 몇몇 예시적인 실시예에 따른 디스플레이 장치는 도 42에 도시된 발광 다이오드 스택을 사용하여 패시브 매트릭스 방식으로 동작되도록 다양한 방식으로 제조될 수 있다.
예를 들어, 인터커넥션 라인(1730)이 상부 절연 층(1810) 상에 형성되는 것으로 도시되지만, 인터커넥션 라인(1730)은 하부 절연 층(1610) 상에서 인터커넥션 라인(1710 및 1750)과 함께 형성될 수 있으며, 연결 부분(1730a)은 제2 LED 스택(1330)을 인터커넥션 라인(1730)에 연결하도록 상부 절연 층(1810) 상에 형성될 수 있다. 대안적으로, 인터커넥션 라인(1710, 1730 및 1750)은 지지 기판(1510) 내부에 배치될 수 있다.
도 50은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다. 도시된 예시적인 실시예에 따른 디스플레이 장치는 액티브 매트릭스 방식으로 구동될 수 있다.
도 50을 참조하면, 예시적인 실시예에 따른 구동 회로는 두 개 이상의 트랜지스터(Tr1 및 Tr2) 및 커패시터를 포함한다.전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가될 때, 전압은 해당하는 발광 다이오드에 인가된다. 또한, 해당하는 커패시터는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 충전된다. 트랜지스터(Tr2)의 턴온 상태가 커패시터의 충전된 전압에 의해 유지될 수 있기 때문에, 커패시터의 전압은 선택 라인(Vrow1)에 공급되는 전원이 차단될 때에도 유지되어 발광 다이오드(LED1 내지 LED3)에 인가될 수 있다. 덧붙여, 발광 다이오드(LED1 내지 LED3) 내에서 흐르는 전류는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 변화될 수 있다. 전류는, 광이 연속적으로 방출될 수 있도록, 전류 공급원(Vdd)을 통해 연속적으로 공급될 수 있다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 지지 기판(1510) 내부에 형성될 수 있다. 예를 들어, 실리콘 기판 상에 형성된 박막 트랜지스터는 액티브 매트릭스 구동을 위해 사용될 수 있다.
발광 다이오드(LED1 내지 LED3)는 하나의 픽셀 내에 적층된 제1 내지 제3 LED 스택(1230, 1330 및 1430)에 각각 대응할 수 있다. 제1 내지 제3 LED 스택의 애노드는 트랜지스터(Tr2)에 연결되고, 그 캐소드는 접지에 연결된다.
도 50이 예시적인 실시예에 따른 액티브 매트릭스 구동을 위한 회로를 도시하지만, 다른 다양한 유형의 회로가 사용될 수 있다. 아울러, 발광 다이오드(LED1 내지 LED3)의 애노드가 서로 다른 트랜지스터(Tr2)에 연결되는 것으로서 설명되고 그 캐소드가 접지에 연결되는 것으로서 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 발광 다이오드의 애노드는 전류 공급원(Vdd)에 연결될 수 있고, 그 캐소드는 서로 다른 트랜지스터에 연결될 수 있다.
도 51은 다른 예시적인 실시예에 따른 디스플레이 장치의 픽셀의 개략적인 평면도이다. 본 명세서에서 설명되는 픽셀은 지지 기판(1511) 상에 배열된 다수의 픽셀 중 하나일 수 있다.
도 51을 참조하면, 도시된 예시적인 실시예에 따른 픽셀은, 지지 기판(1511)이 트랜지스터 및 커패시터를 포함하는 박막 트랜지스터 패널이고 반사 전극이 제1 LED 스택의 하부 영역에 배치되는 것을 제외하면, 도 45 내지 도48을 참조하여 설명한 픽셀과 실질적으로 유사하다.
제3 LED 스택의 캐소드는 연결 부분(1711a)을 통해 지지 기판(1511)에 연결된다. 예를 들어, 도 51에 도시된 바와 같이, 제3 LED 스택의 캐소드는 지지 기판(1511)에의 전기적인 연결을 통해 접지에 연결될 수 있다. 제2 LED 스택 및 제1 LED 스택의 캐소드도 연결 부분(1731a 및 1751a)을 경유한 지지 기판(1511)에의 전기적인 연결을 통해 접지에 연결될 수 있다.
반사 전극은 지지 기판(1511) 내부의 트랜지스터(Tr2)(도 50 참조)에 연결된다. 제3-p 투명 전극 및 제2-p 투명 전극은 또한 연결 부분(1771a 및 1731b)을 통해 지지 기판(1511) 내부의 트랜지스터(Tr2)(도 50 참조)에 연결된다.
이러한 방식으로, 제1 내지 제3 LED 스택은 서로 연결되고, 그에 의해, 도 50에 도시된 바와 같이, 액티브 매트릭스 구동을 위한 회로를 구성한다.
도 51이 예시적인 실시예에 따른 액티브 매트릭스 구동을 위한 픽셀의 전기적인 연결을 도시하지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 디스플레이 장치용 회로는 다양한 방식으로의 액티브 매트릭스 구동을 위한 다양한 회로로 변형될 수 있다.
아울러, 도 42의 반사 전극(1250), 제2-p 투명 전극(1350) 및 제3-p 투명 전극(1450)이 제1 LED 스택(1230), 제2 LED 스택(1330) 및 제3 LED 스택(1430)의 각각의 대응하는 p-형 반도체 층과 오믹 접촉을 형성하는 것으로 설명되고 오믹 전극(1290)이 제1 LED 스택(1230)의 n-형 반도체 층과 오믹 접촉을 형성하지만, 제2 LED 스택(1330) 및 제3 LED 스택(1430)의 각각의 n-형 반도체 층은 별도의 오믹 접촉 층이 제공되지 않는다. 픽셀이 200 ㎛ 이하의 작은 크기를 가질 때, n-형 반도체 층에서 별도의 오믹 접촉 층의 형성없이도 전류 퍼짐(curent spreading)에 있어서 어려움이 적다. 그러나, 몇몇 실시예에 따르면, 전류 퍼짐을 확보하기 위해 LED 스택의 각각의 n-형 반도체 층 상에 투명 전극 층이 배치될 수 있다.
또한, 제1 내지 제3 LED 스택(1230, 1330 및 1430)이 본딩 층(1530, 1550 및 1570)을 통해 서로 결합되지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 내지 제3 LED 스택(1230, 1330 및 1430)은 다양한 순서로 그리고 다양한 구조를 사용하여 서로 연결될 수 있다.
예시적인 실시예에 따르면, 디스플레이용 발광 다이오드 스택(1000)을 사용하여 웨이퍼 레벨에서 다수의 픽셀을 형성하는 것이 가능하기 때문에, 발광 다이오드의 개별적인 실장에 대한 필요성이 제거될 수 있다. 부가하여, 예시적인 실시예에 따른 발광 다이오드 스택은, 제1 내지 제3 LED 스택(1230, 1330 및 1430)이 수직 방향으로 적층되어 제한된 픽셀 면적 내에서 서브픽셀용 면적을 확보하는, 구조를 갖는다. 더욱이, 예시적인 실시예에 따른 발광 다이오드 스택은 제1 LED 스택(1230), 제2 LED 스택(1330) 및 제3 LED 스택(1430)으로부터 발생되는 광이 그 것을 통하여 외부로 방출되는 것을 허용하고, 그에 의해, 광 손실을 감소시킨다.
도 52는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택의 개략적인 단면도이다.
도 52를 참조하면, 발광 다이오드 스택(2000)은 지지 기판(2510), 제1 LED 스택(2230), 제2 LED 스택(2330), 제3 LED 스택(2430), 반사 전극(2250), 오믹 전극(2290), 제2-p 투명 전극(2350), 제3-p 투명 전극(2450), 절연 층(2270), 제1 본딩 층(2530), 제2 본딩 층(2550), 및 제3 본딩 층(2570)을 포함한다. 또한, 제1 LED 스택(2230)은 오믹 접촉을 위한 오믹 접촉 부분(2230a)을 포함할 수 있다.
일반적으로, 제2 LED 스택으로부터 방출되는 광에 의해 제1 LED 스택으로부터 광이 발생될 수 있고, 제3 LED 스택으로부터 방출되는 광에 의해 제2 LED 스택으로부터 광이 발생될 수 있다. 이와 같이, 컬러 필터가 제2 LED 스택과 제1 LED 스택 사이 및 제3 LED 스택과 제2 LED 스택 사이에 개재될 수 있다.
그러나, 컬러 필터가 광의 간섭을 방지할 수 있지만, 컬러 필터를 형성하는 것은 제조 복잡성을 증가시킨다. 예시적인 실시예에 따른 디스플레이 장치는 LED 스택 사이에 컬러 필터를 배열하지 않고 LED 스택 사이에서의 이차 광의 발생을 억제할 수 있다.
따라서, 몇몇 예시적인 실시예에서, LED 스택 사이의 광의 간섭은 LED 스택 각각의 밴드갭을 제어함으로써 감소될 수 있으며, 이는 아래에서 더욱 상세히 설명될 것이다.
지지 기판(2510)은 반도체 스택(2230, 2330 및 2430)을 지지한다. 지지 기판(2510)은 그 표면 상에 또는 그 내부에 회로를 포함할 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 지지 기판(2510)은, 예를 들어, Si 기판, Ge 기판, 사파이어 기판, 패터닝된 사파이어 기판, 유리 기판, 또는 패터닝된 유리 기판을 포함할 수 있다.
제1 LED 스택(2230), 제2 LED 스택(2330) 및 제3 LED 스택(2430)의 각각은 n-형 반도체 층, p-형 반도체 층 및 그 사이에 개재되는 활성 층을 포함한다. 활성 층은 다중 양자 웰 구조를 가질 수 있다.
제1 LED 스택(2230)으로부터 발생되는 광(L1)은 제2 LED 스택(2330)으로부터 발생되는 광(L2)보다 긴 파장을 가지며, 제2 LED 스택(2330)으로부터 발생되는 광(L2)은 제3 LED 스택(2430)으로부터 발생되는 광(L3)보다 긴 파장을 갖는다.
제1 LED 스택(2230)은 적색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있고, 제2 LED 스택(2330)은 녹색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있으며, 제3 LED 스택(2430)은 청색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있다. 제1 LED 스택(2230)은 GaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(2330) 및 제3 LED 스택(2430)의 각각은 GaInN계 웰 층을 포함할 수 있다.
도 52의 발광 다이오드 스택(2000)이 세 개의 LED 스택(2230, 2330 및 2430)을 포함하는 것으로 도시되지만, 본 발명의 개념은 적층된 특정 개수의 LED 스택에 한정되지 않는다. 예를 들어, 노란색 광을 방출하기 위한 LED 스택이 제1 LED 스택(2230)과 제2 LED 스택(2330) 사이에 더 추가될 수 있다.
제1 내지 제3 LED 스택(2230, 2330 및 2430)의 각각의 양면은 각각 n-형 반도체 층 및 p-형 반도체 층이다. 도 52에서, 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 각각은 n-형 상부 표면 및 p-형 하부 표면을 갖는 것으로 설명된다. 제3 LED 스택(2430)이 n-형 상부 표면을 갖기 때문에, 조면화된 표면이 화학적 식각 등을 통해 제3 LED 스택(2430)의 상부 표면 상에 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 각각의 LED 스택의 상부 및 하부 표면의 반도체 유형은 대안적으로 형성될 수 있다.
제1 LED 스택(2230)은 지지 기판(2510) 근처에 배치되고, 제2 LED 스택(2330)은 제1 LED 스택(2230) 상에 배치되며, 제3 LED 스택(2430)은 제2 LED 스택 상에 배치된다. 제1 LED 스택(2230)이 제2 및 제3 LED 스택(2330 및 2430)보다 긴 파장을 갖는 광을 방출하기 때문에, 제1 LED 스택(2230)으로부터 발생되는 광(L1)은 제2 및 제3 LED 스택(2330 및 2430)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(2330)이 제3 LED 스택(2430)보다 긴 파장을 갖는 광을 방출하기 때문에, 제2 LED 스택(2330)으로부터 발생되는 광(L2)은 제3 LED 스택(2430)을 통해 외부로 방출될 수 있다. 제3 LED 스택(2430) 내에서 발생되는 광(L3)은 제3 LED 스택(2430)으로부터 직접 외부로 방출된다.
예시적인 실시예에서, 제1 LED 스택(2230)의 n-형 반도체 층은 제1 LED 스택(2230)의 활성 층의 밴드갭보다 넓고 제2 LED 스택(2330)의 활성 층의 밴드갭보다 좁은 밴드갭을 가질 수 있다. 따라서, 제2 LED 스택(2330)으로부터 발생되는 광의 일부분은 제1 LED 스택(2230)의 활성 층에 도달하기 전에 제1 LED 스택(2230)의 n-형 반도체 층에 의해 흡수될 수 있다. 이와 같이, 제1 LED 스택(2230)의 활성 층 내에서 발생되는 광의 광도는 제2 LED 스택(2330)으로부터 발생되는 광에 의해 감소될 수 있다.
아울러, 제2 LED 스택(2330)의 n-형 반도체 층은 제1 LED 스택(2230) 및 제2 LED 스택(2330)의 각각의 활성 층의 밴드갭보다 넓고 제3 LED 스택(2430)의 활성 층의 밴드갭보다 좁은 밴드갭을 갖는다. 따라서, 제3 LED 스택(2430)으로부터 발생되는 광의 일부분은 제2 LED 스택(2330)의 활성 층에 도달하기 전에 제2 LED 스택(2330)의 n-형 반도체 층에 의해 흡수될 수 있다. 이와 같이, 제2 LED 스택(2330) 또는 제1 LED 스택(2230)에서 발생되는 광의 광도는 제3 LED 스택(2430)으로부터 발생되는 광에 의해 감소될 수 있다.
제3 LED 스택(2430)의 p-형 반도체 층 및 n-형 반도체 층은 제1 LED 스택(2230) 및 제2 LED 스택(2330)의 활성 층보다 넓은 밴드갭을 가지며, 그에 의해, 제1 및 제2 LED 스택(2230 및 2330)으로부터 발생되는 광을 그를 통해 투과시킨다.
예시적인 실시예에 따르면, 제1 및 제2 LED 스택(2230 및 2330)의 n-형 반도체 층 또는 p-형 반도체 층의 밴드갭을 조절함으로써 LED 스택(2230, 2330 및 2430) 사이의 광의 간섭을 감소시키는 것이 가능하며, 이는 컬러 필터와 같은 다른 구성 요소에 대한 필요성을 제거할 수 있다. 예를 들어, 제2 LED 스택(2330)으로부터 발생되어 외부로 방출되는 광의 광도는, 제2 LED 스택(2330)으로부터 발생되는 광에 의해 제1 LED 스택(2230)으로부터 발생되는 광의 광도의 약 10배 이상일 수 있다. 마찬가지로, 제3 LED 스택(2430)으로부터 발생되어 외부로 방출되는 광의 광도는, 제3 LED 스택(2430)으로부터 발생되는 광에 의해 유발되는 제2 LED 스택(2330)으로부터 발생되는 광의 광도의 약 10배 이상일 수 있다. 이 경우, 제3 LED 스택(2430)으로부터 발생되어 외부로 방출되는 광의 광도는 제3 LED 스택(2430)으로부터 발생되는 광에 의해 유발되는 제1 LED 스택(2230)으로부터 발생되는 광의 광도의 약 10배 이상일 수 있다. 따라서, 광의 간섭에 의해 유발되는 색 불순성(color contamination)이 없는 디스플레이 장치를 실현하는 것이 가능하다.
반사 전극(2250)은 제1 LED 스택(2230)의 p-형 반도체 층과 오믹 접촉을 형성하고, 제1 LED 스택(2230)으로부터 발생되는 광을 반사시킨다. 예를 들어, 반사 전극(2250)은 오믹 접촉 층(2250a) 및 반사 층(2250b)을 포함할 수 있다.
오믹 접촉 층(2250a)은 제1 LED 스택(2230)의 p-형 반도체 층과 부분적으로 접촉한다. 오믹 접촉 층(2250a)에 의한 광의 흡수를 방지하기 위해, 오믹 접촉 층(2250a)이 p-형 반도체 층과 접촉하는 영역은 p-형 반도체 층의 전체 면적의 약 50%를 초과하지 않을 수 있다. 반사 층(2250b)은 오믹 접촉 층(2250a) 및 절연 층(2270)을 덮는다. 도 52에 도시된 바와 같이, 반사 층(2250b)은 실질적으로 전체 오믹 접촉 층(2250a)을 덮을 수 있지만, 이에 한정되는 것은 아니다. 대안적으로, 반사 층(2250b)은 오믹 접촉 층(2250a)의 일부분을 덮을 수 있다.
반사 층(2250b)이 절연 층(2270)을 덮기 때문에, 전방향 반사기는 비교적 높은 굴절률을 갖는 제1 LED 스택(2230)과 비교적 낮은 굴절률을 갖는 절연 층(2270)의 적층 구조, 및 반사 층(2250b)에 의해 형성될 수 있다. 반사 층(2250b)은 제1 LED 스택(2230)의 면적의 약 50% 이상 또는 제1 LED 스택(2230)의 대부분을 덮을 수 있고, 그에 의해, 발광 효율을 향상시킬 수 있다.
오믹 접촉 층(2250a) 및 반사 층(2250b)은 금(Au)을 포함할 수 있는 금속 층으로 형성될 수 있다. 반사 층(2250b)은 제1 LED 스택(2230)으로부터 발생되는 광, 예를 들어, 적색 광에 대해 비교적 높은 반사율을 갖는 금속을 포함할 수 있다. 다른 한편, 반사 층(2250b)은 제2 LED 스택(2330) 및 제3 LED 스택(2430)으로부터 발생되는 광, 예를 들어, 녹색 광 또는 청색 광에 대해 비교적 낮은 반사율을 갖는 금속을 포함하여, 제2 및 제3 LED 스택(2330 및 2430)으로부터 발생되어 지지 기판(2510)을 향해 진행하는 광의 간섭을 감소시킬 수 있다.
절연 층(2270)은 지지 기판(2510)과 제1 LED 스택(2230) 사이에 개재되며, 제1 LED 스택(2230)을 노출시키는 개구부를 갖는다. 오믹 접촉 층(2250a)은 절연 층(2270)의 개구부 내에서 제1 LED 스택(2230)에 연결된다.
오믹 전극(2290)은 제1 LED 스택(2230)의 상부 표면 상에 배치된다. 오믹 전극(2290)의 오믹 접촉 저항을 감소시키기 위해, 오믹 접촉 부분(2230a)이 제1 LED 스택(2230)의 상부 표면으로부터 돌출될 수 있다. 오믹 전극(2290)은 오믹 접촉 부분(2230a) 상에 배치될 수 있다.
제2-p 투명 전극(2350)은 제2 LED 스택(2330)의 p-형 반도체 층과 오믹 접촉을 형성한다. 제2-p 투명 전극(2350)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
제3-p 투명 전극(2450)은 제3 LED 스택(2430)의 p-형 반도체 층과 오믹 접촉을 형성한다. 제3-p 투명 전극(2450)은 적색 광, 녹색 광 및 청색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
반사 전극(2250), 제2-p 투명 전극(2350) 및 제3-p 투명 전극(2450)은 대응하는 LED 스택의 p-형 반도체 층과의 오믹 접촉을 통해 전류 퍼짐을 도울 수 있다.
제1 본딩 층(2530)은 제1 LED 스택(2230)을 지지 기판(2510)에 결합한다. 도 52에 도시된 바와 같이, 반사 전극(2250)은 제1 본딩 층(2530)에 인접할 수 있다. 제1 본딩 층(2530)은 광 투과성 또는 불투명 층일 수 있다.
제2 본딩 층(2550)은 제2 LED 스택(2330)을 제1 LED 스택(2230)에 결합한다. 도 52에 도시된 바와 같이, 제2 본딩 층(2550)은 제1 LED 스택(2230) 및 제2-p 투명 전극(2350)에 인접할 수 있다. 오믹 전극(2290)은 제2 본딩 층(2550)에 의해 덮일 수 있다. 제2 본딩 층(2550)은 제1 LED 스택(2230)으로부터 발생되는 광을 투과시킨다. 제2 본딩 층(2550)은 광 투과성 본딩 재료, 예를 들어, 광 투과성 유기 본딩제, 또는 광 투과성 스핀-온-글래스로 형성될 수 있다. 광 투과성 유기 본딩제의 예는 SU8, 폴리(메틸 메타크릴레이트)(PMMA), 폴리이미드, 파릴렌(Parylene), 벤조사이클로부텐(BCB) 등을 포함할 수 있다. 아울러, 제2 LED 스택(2330)은 플라즈마 본딩 등에 의해 제1 LED 스택(2230)에 본딩될 수 있다.
제3 본딩 층(2570)은 제3 LED 스택(2430)을 제2 LED 스택(2330)에 결합한다. 도 52에 도시된 바와 같이, 제3 본딩 층(2570)은 제2 LED 스택(2330) 및 제3-p 투명 전극(2450)에 인접할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 투명 도전 층이 제2 LED 스택(2330) 상에 배치될 수 있다. 제3 본딩 층(2570)은 제1 LED 스택(2230) 및 제2 LED 스택(2330)으로부터 발생되는 광을 투과시키며, 예를 들어, 광 투과성 스핀-온-글래스로 형성될 수 있다.
제2 본딩 층(2550) 및 제3 본딩 층(2570)의 각각은 제3 LED 스택(2430)으로부터 발생되는 광과 제2 LED 스택(2330)으로부터 발생되는 광을 투과시킬 수 있다.
도 53A 내지 도 53E는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 53A를 참조하면, 제1 LED 스택(2230)이 제1 기판(2210) 상에서 성장된다. 제1 기판(2210)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(2230)은 AlGaInP계 반도체 층으로 형성되며, n-형 반도체 층, 활성 층 및 p-형 반도체 층을 포함한다. 몇몇 예시적인 실시예에서, n-형 반도체 층은 제2 LED 스택(2330)으로부터 발생되는 광을 흡수할 수 있는 에너지 밴드갭을 가질 수 있고, p-형 반도체 층은 제2 LED 스택(2330)으로부터 발생되는 광을 흡수할 수 있는 에너지 밴드갭을 가질 수 있다.
절연 층(2270)은 제1 LED 스택(2230) 상에 형성되고, 그 내부에 개구부(들)를 형성하도록 패터닝된다. 예를 들어, SiO2 층이 제1 LED 스택(2230) 상에 형성되고, 포토레지스트가 SiO2 층 상에 증착되며, 포토레지스트 패턴을 형성하도록 포토리소그래피 및 현상이 이어진다. 그리고 나서, SiO2 층이 식각 마스크로서 사용된 포토레지스트 패턴을 통해 패터닝되고, 그에 의해, 개구부(들)를 갖는 절연 층(2270)을 형성한다.
그리고 나서, 오믹 접촉 층(2250a)이 절연 층(2270)의 개구부(들) 내에 형성된다. 오믹 접촉 층(2250a)은 리프트-오프 공정 등에 의해 형성될 수 있다. 오믹 접촉 층(2250a)이 형성된 후에, 반사 층(2250b)이 오믹 접촉 층(2250a) 및 절연 층(2270)을 덮도록 형성된다. 반사 층(2250b)은 리프트-오프 공정 등에 의해 형성될 수 있다. 반사 층(2250b)은 오믹 접촉 층(2250a)의 일부분 또는 그 전체를 덮을 수 있다. 오믹 접촉 층(2250a) 및 반사 층(2250b)은 반사 전극(2250)을 형성한다.
반사 전극(2250)은 제1 LED 스택(2230)의 p-형 반도체 층과 오믹 접촉을 형성하고, 그러므로, 이하 제1-p 반사 전극(2250)으로 지칭될 것이다.
도 53B를 참조하면, 제2 LED 스택(2330)이 제2 기판(2310) 상에서 성장되고, 제2-p 투명 전극(2350)이 제2 LED 스택(2330) 상에 형성된다. 제2 LED 스택(2330)은 GaN계 반도체 층으로 형성될 수 있고, GaInN 웰 층을 포함할 수 있다. 제2 기판(2310)은 GaN계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(2210)과 다르다. 제2 LED 스택(2330)을 위한 GaInN의 조성비는 제2 LED 스택(2330)이 녹색 광을 방출하도록 결정될 수 있다. 제2-p 투명 전극(2350)은 제2 LED 스택(2330)의 p-형 반도체 층과 오믹 접촉을 형성한다. 제2 LED 스택(2330)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 포함할 수 있다. 몇몇 예시적인 실시예에서, 제2 LED 스택(2330)의 n-형 반도체 층은 제3 LED 스택(2430)으로부터 발생되는 광을 흡수할 수 있는 에너지 밴드갭을 가질 수 있고, 제2 LED 스택(2330)의 p-형 반도체 층은 제3 LED 스택(2430)으로부터 발생되는 광을 흡수할 수 있는 에너지 밴드갭을 가질 수 있다.
도 53C를 참조하면, 제3 LED 스택(2430)이 제3 기판(2410) 상에서 성장되고, 제3-p 투명 전극(2450)이 제3 LED 스택(2430) 상에 형성된다. 제3 LED 스택(2430)은 GaN계 반도체 층으로 형성될 수 있고, GaInN 웰 층을 포함할 수 있다. 제3 기판(2410)은 GaN계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(2210)과 다르다. 제3 LED 스택(2430)을 위한 GaInN의 조성비는 제3 LED 스택(2430)이 청색 광을 방출하도록 결정될 수 있다. 제3-p 투명 전극(2450)은 제3 LED 스택(2430)의 p-형 반도체 층과 오믹 접촉을 형성한다.
이와 같이, 제1 LED 스택(2230), 제2 LED 스택(2330) 및 제3 LED 스택(2430)은 서로 다른 기판 상에서 성장되며, 그 형성 순서는 특정 순서로 한정되지 않는다.
도 53D를 참조하면, 제1 LED 스택(2230)이 제1 본딩 층(2530)을 경유하여 지지 기판(2510)에 결합된다. 제1 본딩 층(2530)은 지지 기판(2510) 상에 사전에 형성될 수 있고, 반사 전극(2250)은 지지 기판(2510)을 향하도록 제1 본딩 층(2530)에 본딩될 수 있다. 제1 기판(2210)은 화학적 식각 등에 의해 제1 LED 스택(2230)으로부터 제거된다. 따라서, 제1 LED 스택(2230)의 n-형 반도체 층의 상부 표면이 노출된다.
그리고 나서, 오믹 전극(2290)이 제1 LED 스택(2230)의 노출된 영역 내에 형성된다. 오믹 전극(2290)의 오믹 접촉 저항을 감소시키기 위해, 오믹 전극(2290)은 열처리에 처하여 질 수 있다. 오믹 전극(2290)은 픽셀 영역에 대응하도록 각 픽셀 영역 내에 형성될 수 있다.
도 53E를 참조하면, 제2 LED 스택(2330)은, 오믹 전극(2290)이 그 위에 형성되는 제1 LED 스택(2230)에 제2 본딩 층(2550)을 경유하여 결합된다. 제2-p 투명 전극(2350)은 제1 LED 스택(2230)을 향하도록 제2 본딩 층(2550)에 본딩된다. 제2 본딩 층(2550)은, 제2-p 투명 전극(2350)이 제2 본딩 층(2550)을 향하고 제2 본딩 층(2550)에 본딩될 수 있도록, 제1 LED 스택(2230) 상에 사전에 형성될 수 있다. 제2 기판(2310)은 레이저 리프트-오프 또는 화학적 리프트-오프 공정에 의해 제2 LED 스택(2330)으로부터 분리될 수 있다.
그리고 나서, 도 52 및 도 53C를 참조하면, 제3 LED 스택(2430)이 제3 본딩 층(2570)을 경유하여 제2 LED 스택(2330)에 결합된다. 제3-p 투명 전극(2450)은 제2 LED 스택(2330)을 향하도록 제3 본딩 층(2570)에 본딩된다. 제3 본딩 층(2570)은, 제3-p 투명 전극(2450)이 제3 본딩 층(2570)을 향하고 제3 본딩 층(2570)에 본딩될 수 있도록, 제2 LED 스택(2330) 상에 사전에 형성될 수 있다. 제3 기판(2410)은 레이저 리프트-오프 또는 화학적 리프트-오프 공정에 의해 제3 LED 스택(2430)으로부터 분리될 수 있다. 이와 같이, 외부로 노출된 제3 LED 스택(2430)의 n-형 반도체 층을 갖는, 도 52에 도시된 바와 같은, 디스플레이용 발광 다이오드 스택이 형성될 수 있다.
디스플레이 장치는 픽셀 유닛들 내에서 지지 기판(2510) 상에 배치되는 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 스택을 패터닝함으로써 형성될 수 있고, 이어서 제1 내지 제3 LED 스택(2230, 2330 및 2430)이 인터커넥션을 통해 서로 연결된다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 디스플레이 장치는, 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 스택을 개별 유닛으로 분할하고 제1 내지 제3 LED 스택(2230, 2330 및 2430)을 인쇄 회로 기판과 같은 다른 지지 기판으로 전달함으로써, 제조될 수 있다.
도 54는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다. 도 55는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 54 및 도 55를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 패시브 매트릭스 방식으로 구동되도록 구현될 수 있다.
도 52에 도시된 디스플레이용 발광 다이오드 스택은 수직으로 적층된 제1 내지 제3 LED 스택(2230, 2330 및 2430)을 포함하는 구조를 갖는다. 하나의 픽셀이 세 개의 발광 다이오드(R, G 및 B)를 포함하기 때문에, 제1 발광 다이오드(R)는 제1 LED 스택(2230)에 해당할 수 있고, 제2 발광 다이오드(G)는 제2 LED 스택(2330)에 해당할 수 있으며, 제3 발광 다이오드(B)는 제3 LED 스택(2430)에 해당할 수 있다.
도 54 및 도 55를 참조하면, 하나의 픽셀은 제1 내지 제3 발광 다이오드(R, G 및 B)를 포함하며, 그 각각은 서브픽셀에 대응할 수 있다. 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 공통 라인, 예를 들어, 데이터 라인에 연결되고, 그 캐소드는 다른 라인, 예를 들어, 스캔 라인에 연결된다. 예를 들어, 제1 픽셀에서, 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 데이터 라인(Vdata1)에 공통적으로 연결되고, 그 캐소드는 스캔 라인(Vscan1-1, Vscan1-2 및 Vscan1-3)에 각각 연결된다. 이와 같이, 각 픽셀 내의 발광 다이오드(R, G 및 B)는 독립적으로 구동될 수 있다.
아울러, 발광 다이오드(R, G 및 B)의 각각은 펄스 폭 변조에 의해 또는 전류의 크기를 변경함으로써 구동되어 각 서브픽셀의 밝기를 제어할 수 있다.
도 55를 참조하면, 다수의 픽셀이 도 52의 스택을 패터닝함으로써 형성되며, 픽셀의 각각은 반사 전극(2250) 및 인터커넥션 라인(2710, 2730 및 2750)에 연결된다. 도 54에 도시된 바와 같이, 반사 전극(2250)은 데이터 라인(Vdata)으로서 사용될 수 있고, 인터커넥션 라인(2710, 2730 및 2750)은 스캔 라인으로서 형성될 수 있다.
픽셀은, 각 픽셀의 발광 다이오드(R, G 및 B)의 애노드가 반사 전극(2250)에 공통적으로 연결되고 그 캐소드가 서로 분리된 인터커넥션 라인(2710, 2730 및 2750)에 연결되는, 매트릭스 형태로 배열될 수 있다. 여기에서, 인터커넥션 라인(2710, 2730 및 2750)은 스캔 라인(Vscan)으로서 사용될 수 있다.
도 56은 도 55의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다. 도 57은 도 56의 선 A-A를 따라 취한 개략적인 단면도이며, 도 58은 도 56의 선 B-B를 따라 취한 개략적인 단면도이다.
도 55 내지 도 58을 참조하면, 각 픽셀에서, 반사 전극(2250)의 일부분, 제1 LED 스택(2230)의 상부 표면 상에 형성된 오믹 전극(2290)(도 59H 참조), 제2-p 투명 전극(2350)의 일부분(도 59H 참조), 제2 LED 스택(2330)의 상부 표면의 일부분(도 59J 참조), 제3-p 투명 전극(2450)의 일부분(도 59H 참조), 및 제3 LED 스택(2430)의 상부 표면이 외부에 노출된다.
제3 LED 스택(2430)은 그 상부 표면 상에 조면화된 표면(2430a)을 가질 수 있다. 조면화된 표면(2430a)은 제3 LED 스택(2430)의 상부 표면의 전체의 상부에 형성될 수 있거나, 또는 그 몇몇 영역에 형성될 수 있다.
하부 절연 층(2610)은 각 픽셀의 측면을 덮을 수 있다. 하부 절연 층(2610)은 SiO2와 같은 광 투과성 재료로 형성될 수 있다. 이 경우, 하부 절연 층(2610)은 제3 LED 스택(2430)의 실질적으로 전체 상부 표면을 덮을 수 있다. 대안적으로, 하부 절연 층(2610)은 분산 브래그 반사기를 포함하여 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 측면을 향하여 진행하는 광을 반사시킬 수 있다. 이 경우, 하부 절연 층(2610)은 제3 LED 스택(2430)의 상부 표면을 부분적으로 노출시킬 수 있다. 또한 대안적으로, 하부 절연 층(2610)은 광을 흡수하는 흑색계 절연 층(black-based insulation layer)일 수 있다. 또한, 전기적으로 플로팅된 금속 반사 층이 하부 절연 층(2610) 상에 더 형성되어 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 측면을 통하여 방출되는 광을 반사시킬 수 있다.
하부 절연 층(2610)은 제3 LED 스택(2430)의 상부 표면을 노출시키는 개구부(2610a), 제2 LED 스택(2330)의 상부 표면을 노출시키는 개구부(2610b), 제1 LED 스택(2230)의 오믹 전극(2290)을 노출시키는 개구부(2610c)(도 59H 참조), 제3-p 투명 전극(2450)을 노출시키는 개구부(2610d), 제2-p 투명 전극(2350)을 노출시키는 개구부(2610e), 및 제1-p 반사 전극(2250)을 노출시키는 개구부(2610f)를 포함할 수 있다.
인터커넥션 라인(2710 및 2750)은 지지 기판(2510) 상에서 제1 내지 제3 LED 스택(2230, 2330 및 2430) 근처에 형성될 수 있고, 제1-p 반사 전극(2250)으로부터 절연되도록 하부 절연 층(2610) 상에 배치될 수 있다. 연결 부분(2770a)은 제3-p 투명 전극(2450)을 반사 전극(2250)에 연결하고 연결 부분(2770b)은 제2-p 투명 전극(2350)을 반사 전극(2250)에 연결하여, 제1 LED 스택(2230), 제2 LED 스택(2330) 및 제3 LED 스택(2430)의 애노드가 반사 전극(2250)에 공통적으로 연결된다.
연결 부분(2710a)은 제3 LED 스택(2430)의 상부 표면을 인터커넥션 라인(2710)에 연결하고, 연결 부분(2750a)은 제1 LED 스택(2230) 상의 오믹 전극(2290)을 인터커넥션 라인(2750)에 연결한다.
상부 절연 층(2810)이 인터커넥션 라인(2710 및 2730) 및 하부 절연 층(2610) 상에 배치되어 제3 LED 스택(2430)의 상부 표면을 덮을 수 있다. 상부 절연 층(2810)은 제2 LED 스택(2330)의 상부 표면을 부분적으로 노출시키는 개구부(2810a)를 가질 수 있다.
인터커넥션 라인(2730)은 상부 절연 층(2810) 상에 배치될 수 있고, 연결 부분(2730a)은 제2 LED 스택(2330)의 상부 표면을 인터커넥션 라인(2730)에 연결할 수 있다. 연결 부분(2730a)은 인터커넥션 라인(2750)의 상부 부분을 관통할 수 있으며, 상부 절연 층(2810)에 의해 인터커넥션 라인(2750)으로부터 절연된다.
각 픽셀의 전극이 데이터 라인 및 스캔 라인에 연결되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 또한, 인터커넥션 라인(2710 및 2750)이 하부 절연 층(2610) 상에 형성되는 것으로 설명되고 인터커넥션 라인(2730)이 상부 절연 층(2810) 상에 형성되는 것으로 설명되었지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 모든 인터커넥션 라인(2710, 2730 및 2750)이 하부 절연 층(2610) 상에 형성될 수 있으며, 인터커넥션 라인(2730)을 노출시키는 개구부를 가질 수 있는 상부 절연 층(2810)에 의해 덮일 수 있다. 이러한 방식으로, 연결 부분(2730a)이 제2 LED 스택(2330)의 상부 표면을 상부 절연 층(2810)의 개구부를 통해 인터커넥션 라인(2730)에 연결할 수 있다.
대안적으로, 인터커넥션 라인(2710, 2730 및 2750)이 지지 기판(2510) 내부에 형성될 수 있고, 하부 절연 층(2610) 상의 연결 부분(2710a, 2730a 및 2750a)은 오믹 전극(2290), 제1 LED 스택(2230)의 상부 표면 및 제3 LED 스택(2430)의 상부 표면을 인터커넥션 라인(2710, 2730 및 2750)에 연결할 수 있다.
예시적인 실시예에 따르면, 제1 LED 스택(2230)으로부터 발생되는 광(L1)은 제2 및 제3 LED 스택(2330 및 2430)을 통해 외부로 방출되고, 제2 LED 스택(2330)으로부터 발생되는 광(L2)은 제3 LED 스택(2430)을 통해 외부로 방출된다. 또한, 제3 LED 스택(2430)으로부터 발생되는 광(L3)의 일부분은 제2 LED 스택(2330)으로 진입할 수 있고, 제2 LED 스택(2330)으로부터 발생되는 광(L2)의 일부분은 제1 LED 스택(2230)으로 진입할 수 있다. 또한, 광(L3)에 의해 제2 LED 스택(2330)으로부터 이차 광이 발생될 수 있고, 광(L2)에 의해 제1 LED 스택(2230)으로부터 이차 광이 발생될 수 있다. 그러나, 이러한 이차 광은 낮은 광도를 가질 수 있다.
도 59A 내지 도 59K는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도이다. 이하의 설명은 도 56의 픽셀을 참조하여 주어질 것이다.
먼저, 도 52에 도시된 발광 다이오드 스택(2000)이 준비된다.
도 59A를 참조하면, 조면화된 표면(2430a)이 제3 LED 스택(2430)의 상부 표면 상에 형성될 수 있다. 조면화된 표면(2430a)은 각 픽셀 영역에 대응하도록 제3 LED 스택(2430)의 상부 표면 상에 형성될 수 있다. 조면화된 표면(2430a)은 화학적 식각, 예를 들어, 광-증강 화학적 식각(PEC) 등에 의해 형성될 수 있다.
조면화된 표면(2430a)은 후속 공정에서 식각될 제3 LED 스택(2430)의 영역을 고려하여 각 픽셀 영역에서 부분적으로 형성될 수 있지만, 이에 한정되는 것은 아니다. 대안적으로, 조면화된 표면(2430a)은 제3 LED 스택(2430)의 전체 상부 표면 상부에 형성될 수 있다.
도 59B를 참조하면, 각 픽셀에서 제3 LED 스택(2430)의 주위 영역은 식각에 의해 제거되어 제3-p 투명 전극(2450)을 노출시킨다. 도 59B에 도시된 바와 같이, 제3 LED 스택(2430)은 직사각형 형상 또는 정사각형 형상을 갖도록 잔류될 수 있다. 제3 LED 스택(2430)은 그 가장자리를 따라 형성된 다수의 함몰부를 가질 수 있다.
도 59C를 참조하면, 제2 LED 스택(2330)의 상부 표면은 하나의 함몰부 이외의 다른 구역에서 노출된 제3-p 투명 전극(2450)을 제거함으로써 노출된다. 따라서, 제2 LED 스택(2330)의 상부 표면은 제3 LED 스택(2430) 주위에서 그리고 제3-p 투명 전극(2450)이 부분적으로 잔류하는 함몰부 이외의 다른 함몰부에서 노출된다.
도 59D를 참조하면, 제2-p 투명 전극(2350)은 하나의 함몰부 이외의 구역에서 노출되는 제2 LED 스택(2330)을 제거함으로써 노출된다.
도 59E를 참조하면, 오믹 전극(2290)은, 하나의 함몰부 이외의 구역에서 노출되는 제2-p 투명 전극(2350)을 제거함으로써 제1 LED 스택(2230)의 상부 표면과 함께 노출된다. 여기서, 오믹 전극(2290)은 하나의 함몰부에서 노출될 수 있다. 따라서, 제1 LED 스택(2230)의 상부 표면이 제3 LED 스택(2430) 주위에서 노출되고, 오믹 전극(2290)의 상부 표면은 제3 LED 스택(2430)에 형성되는 함몰부 중 하나 이상에서 노출된다.
도 59F를 참조하면, 반사 전극(2250)은 하나의 함몰부 이외의 영역에서 제1 LED 스택(2230)의 노출되는 부분을 제거함으로써 노출된다. 이와 같이, 반사 전극(2250)은 제3 LED 스택(2430) 주위에서 노출된다.
도 59G를 참조하면, 선형 인터커넥션 라인이 반사 전극(2250)을 패터닝함으로써 형성된다. 여기서, 지지 기판(2510)이 노출될 수 있다. 반사 전극(2250)은 매트릭스로 배열되는 픽셀들 중 하나의 행에 배열되는 픽셀을 서로 연결할 수 있다(도 55 참조).
도 59H를 참조하면, 하부 절연 층(2610)(도 57 및 도 58 참조)이 픽셀을 덮도록 형성된다. 하부 절연 층(2610)은 반사 전극(2250), 및 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 측면을 덮는다. 부가하여, 하부 절연 층(2610)은 제3 LED 스택(2430)의 상부 표면을 부분적으로 덮을 수 있다. 하부 절연 층(2610)이 SiO2 층과 같은 투명 층이면, 하부 절연 층(2610)은 제3 LED 스택(2430)의 실질적으로 전체 상부 표면을 덮을 수 있다. 대안적으로, 하부 절연 층(2610)은 분산 브래그 반사기를 포함할 수 있다. 이 경우, 하부 절연 층(2610)은 제3 LED 스택(2430)의 상부 표면을 부분적으로 노출시켜 광이 외부로 방출될 수 있도록 한다.
하부 절연 층(2610)은 제3 LED 스택(2430)을 노출시키는 개구부(2610a), 제2 LED 스택(2330)을 노출시키는 개구부(2610b), 오믹 전극(2290)을 노출시키는 개구부(2610c), 제3-p 투명 전극(2450)을 노출시키는 개구부(2610d), 제2-p 투명 전극(2350)을 노출시키는 개구부(2610e), 및 반사 전극(2250)을 노출시키는 개구부(2610f)를 포함할 수 있다. 반사 전극(2250)을 노출시키는 개구부(2610f)는 단수로 또는 복수로 형성될 수 있다.
도 59I를 참조하면, 인터커넥션 라인(2710 및 2750) 및 연결 부분(2710a, 2750a, 2770a 및 2770b)이 리프트-오프 공정 등에 의해 형성된다. 인터커넥션 라인(2710 및 2750)은 하부 절연 층(2610)에 의해 반사 전극(2250)으로부터 절연된다. 연결 부분(2710a)은 제3 LED 스택(2430)을 인터커넥션 라인(2710)에 전기적으로 연결하고 연결 부분(2750a)은 오믹 전극(2290)을 인터커넥션 라인(2750)에 전기적으로 연결하여, 제1 LED 스택(2230)이 인터커넥션 라인(2750)에 전기적으로 연결된다. 연결 부분(2770a)은 제3-p 투명 전극(2450)을 제1-p 반사 전극(2250)에 전기적으로 연결하고, 연결 부분(2770b)은 제2-p 투명 전극(2350)을 제1-p 반사 전극(2250)에 전기적으로 연결한다.
도 59J를 참조하면, 상부 절연 층(2810)(도 57 및 도 58 참조)이 인터커넥션 라인(2710 및 2750) 및 연결 부분(2710a, 2750a, 2770a 및 2770b)을 덮는다. 상부 절연 층(2810)은 또한 제3 LED 스택(2430)의 실질적으로 전체 상부 표면을 덮을 수 있다. 상부 절연 층(2810)은 제2 LED 스택(2330)의 상부 표면을 노출시키는 개구부(2810a)를 갖는다. 상부 절연 층(2810)은, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있고, 분산 브래그 반사기를 포함할 수 있다. 상부 절연 층(2810)이 분산 브래그 반사기를 포함할 때, 상부 절연 층(2810)은 제3 LED 스택(2430)의 상부 표면의 적어도 일부를 노출시켜 광이 외부로 방출될 수 있도록 한다.
도 59K를 참조하면, 인터커넥션 라인(2730) 및 연결 부분(2730a)이 형성된다. 인터커넥션 라인(2750) 및 연결 부분(2750a)은 리프트-오프 공정 등에 의해 형성될 수 있다. 인터커넥션 라인(2730)은 상부 절연 층(2810) 상에 배치되며, 반사 전극(2250) 및 인터커넥션 라인(2710 및 2750)으로부터 절연된다. 연결 부분(2730a)은 제2 LED 스택(2330)을 인터커넥션 라인(2730)에 전기적으로 연결한다. 연결 부분(2730a)은 인터커넥션 라인(2750)의 상부 부분을 관통할 수 있고, 상부 절연 층(2810)에 의해 인터커넥션 라인(2750)으로부터 절연된다.
이와 같이, 도 56에 도시된 픽셀 영역이 형성될 수 있다. 아울러, 도 55에 도시된 바와 같이, 다수의 픽셀이 지지 기판(2510) 상에 형성될 수 있으며 반사 전극(2250) 및 인터커넥션 라인(2710, 2730 및 2750)에 의해 서로 연결되어 패시브 매트릭스 방식으로 작동될 수 있다.
상기 설명이 패시브 매트릭스 방식으로 동작될 수 있는 디스플레이 장치를 제조하는 방법을 설명하였지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 보다 구체적으로, 예시적인 실시예에 따른 디스플레이 장치는 도 52에 도시된 발광 다이오드 스택을 사용하여 패시브 매트릭스 방식으로 동작되도록 다양한 방식으로 제조될 수 있다.
예를 들어, 인터커넥션 라인(2730)이 상부 절연 층(2810) 상에 형성되는 것으로 설명되지만, 인터커넥션 라인(2730)은 하부 절연 층(2610) 상에 인터커넥션 라인(2710 및 2750)과 함께 형성될 수 있으며, 연결 부분(2730a)은 상부 절연 층(2810) 상에 형성되어 제2 LED 스택(2330)을 인터커넥션 라인(2730)에 연결할 수 있다. 대안적으로, 인터커넥션 라인(2710, 2730 및 2750)은 지지 기판(2510) 내부에 배치될 수 있다.
도 60은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다. 도 60의 회로도는 액티브 매트릭스 방식으로 구동되는 디스플레이 장치에 관한 것이다.
도 60을 참조하면, 예시적인 실시예에 따른 구동 회로는 두 개 이상의 트랜지스터(Tr1 및 Tr2) 및 커패시터를 포함한다. 전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가될 때, 전압은 해당하는 발광 다이오드에 인가된다. 아울러, 해당하는 커패시터는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 충전된다. 트랜지스터(Tr2)의 턴-온 상태가 커패시터의 충전된 전압에 의해 유지될 수 있기 때문에, 커패시터의 전압은, 선택 라인(Vrow1)에 공급되는 전원이 차단되더라도, 유지되어 발광 다이오드(LED1 내지 LED3)에 인가될 수 있다. 아울러, 발광 다이오드(LED1 내지 LED3) 내에서 흐르는 전류는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 변경될 수 있다. 전류는 전류 공급원(Vdd)을 통해 연속적으로 공급될 수 있고, 그러므로, 광이 연속적으로 방출될 수 있다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 지지 기판(2510) 내부에 형성될 수 있다. 예를 들어, 실리콘 기판 상에 형성된 박막 트랜지스터가 액티브 매트릭스 구동을 위해 사용될 수 있다.
여기서, 발광 다이오드(LED1 내지 LED3)는 하나의 픽셀 내에 적층된 제1 내지 제3 LED 스택(2230, 2330 및 2430)에 각각 대응할 수 있다. 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 애노드는 트랜지스터(Tr2)에 연결되고, 그 캐소드는 접지에 연결된다.
비록 도 60이 예시적인 실시예에 따른 액티브 매트릭스 구동을 위한 회로를 도시하지만, 다른 유형의 회로가 다양하게 사용될 수 있다. 부가하여, 발광 다이오드(LED1 내지 LED3)의 애노드는 서로 다른 트랜지스터(Tr2)에 연결되는 것으로 설명되고 그 캐소드가 접지에 연결되는 것으로 설명되지만, 몇몇 예시적인 실시예에서 발광 다이오드의 애노드는 전류 공급원(Vdd)에 연결될 수 있고, 그 캐소드는 서로 다른 트랜지스터에 연결될 수 있다.
도 61은 다른 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 이하의 설명은 지지 기판(2511) 상에 배열되는 다수의 픽셀 중 하나의 픽셀을 참조하여 주어질 것이다.
도 61을 참조하면, 예시적인 실시예에 따른 픽셀은, 지지 기판(2511)이 트랜지스터 및 커패시터를 포함하는 박막 트랜지스터 패널이고 반사 전극(2250)이 제1 LED 스택(2230)의 하부 영역에 배치되는 것을 제외하고는, 도 55 내지 도 58을 참조하여 설명된 픽셀과 실질적으로 유사하다.
제3 LED 스택(2430)의 캐소드는 연결 부분(2711a)을 통해 지지 기판(2511)에 연결된다. 예를 들어, 도 60에 도시된 바와 같이, 제3 LED 스택(2430)의 캐소드는 지지 기판(2511)에의 전기적인 연결을 통해 접지에 연결될 수 있다. 제2 LED 스택(2330) 및 제1 LED 스택(2230)의 캐소드는 또한 연결 부분(2731a 및 2751a)을 경유한 지지 기판(2511)에의 전기적인 연결을 통해 접지에 연결될 수 있다.
반사 전극은 지지 기판(2511) 내부에서 트랜지스터(Tr2)(도 60 참조)에 연결된다. 제3-p 투명 전극 및 제2-p 투명 전극은 또한 연결 부분(2711b 및 2731b)을 통해 지지 기판(2511) 내부에서 트랜지스터(Tr2)(도 60 참조)에 연결된다.
이러한 방식으로, 제1 내지 제3 LED 스택은 서로 연결되고, 그에 의해, 도 60에 도시된 바와 같이, 액티브 매트릭스 구동을 위한 회로를 형성한다.
비록 도 61이 예시적인 실시예에 따른 액티브 매트릭스 구동을 위한 전기 연결부를 갖는 픽셀을 도시하지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 디스플레이 장치용 회로는 액티브 매트릭스 구동을 위한 다양한 회로로 다양한 방식으로 변형될 수 있다.
아울러, 도 52의 반사 전극(2250), 제2-p 투명 전극(2350) 및 제3-p 투명 전극(2450)은 제1 LED 스택(2230), 제2 LED 스택(2330) 및 제3 LED 스택(2430)의 각각의 p-형 반도체 층과 오믹 접촉을 형성하는 것으로서 설명되고, 오믹 전극(2290)은 제1 LED 스택(2230)의 n-형 반도체 층과 오믹 접촉을 형성하는 것으로 설명되며, 제2 LED 스택(2330) 및 제3 LED 스택(2430)의 각각의 n-형 반도체 층은 별도의 오믹 접촉 층이 제공되지 않는다. 픽셀이 200 ㎛ 이하의 작은 크기를 가질 때 n-형 반도체 층 내에 별도의 오믹 접촉 층을 형성하지 않고도 전류 퍼짐에 있어서의 어려움이 적지만, 그러나, 몇몇 실시예에 따라 전류 퍼짐을 확보하기 위해 투명 전극 층이 LED 스택의 각각의 n-형 반도체 층 상에 배치될 수 있다.
아울러, 도 52가 제1 내지 제3 LED 스택(2230, 2330 및 2430)의 본딩 층을 경유한 서로에의 결합을 도시하지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 내지 제3 LED 스택(2230, 2330 및 2430)은 다양한 순서로 다양한 구조를 사용하여 서로 연결될 수 있다.
예시적인 실시예에 따르면, 디스플레이용 발광 다이오드 스택(2000)을 사용하여 웨이퍼 레벨에서 다수의 픽셀을 형성하는 것이 가능하기 때문에, 발광 다이오드의 개별적인 실장에 대한 필요성이 제거될 수 있다. 또한, 예시적인 실시예에 따른 발광 다이오드 스택은 제1 내지 제3 LED 스택(2230, 2330 및 2430)이 수직 방향으로 적층된 구조를 가지며, 그러므로, 서브픽셀을 위한 면적이 제한된 픽셀 구역 내에서 확보될 수 있다. 또한, 예시적인 실시예에 따른 발광 다이오드 스택은, 제1 LED 스택(2230), 제2 LED 스택(2330) 및 제3 LED 스택(2430)으로부터 발생되는 광이 그를 통해 외부로 방출되는 것을, 허용하며, 그에 의해 광 손실을 감소시킨다.
도 62는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이며, 도 63은 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 개략적인 단면도이다.
도 62 및 도 63을 참조하면, 디스플레이 장치는 회로 기판(3510) 및 다수의 픽셀(3000)을 포함한다. 픽셀(3000)의 각각은 기판(3210), 및 기판(3210) 상에 배치된 제1 내지 제3 서브픽셀(R, G 및 B)을 포함한다.
회로 기판(3510)은 패시브 회로 또는 액티브 회로를 포함할 수 있다. 패시브 회로는, 예를 들어, 데이터 라인 및 스캔 라인을 포함할 수 있다. 액티브 회로는, 예를 들어, 트랜지스터 및 커패시터를 포함할 수 있다. 회로 기판(3510)은 그 표면 상에 또는 그 내부에 회로를 가질 수 있다. 회로 기판(3510)은, 예를 들어, 유리 기판, 사파이어 기판, Si 기판, 또는 Ge 기판을 포함할 수 있다.
기판(3210)은 제1 내지 제3 서브픽셀(R, G 및 B)을 지지한다. 기판(3210)은 다수의 픽셀(3000) 상부에서 연속적이며, 서브픽셀(R, G 및 B)을 회로 기판(3510)에 전기적으로 연결한다. 예를 들어, 기판(3210)은 GaAs 기판일 수 있다.
제1 서브픽셀(R)은 제1 LED 스택(3230)을 포함하고, 제2 서브픽셀(G)은 제2 LED 스택(3330)을 포함하며, 제3 서브픽셀(B)은 제3 LED 스택(3430)을 포함한다. 제1 서브픽셀(R)은 제1 LED 스택(3230)이 광을 방출하는 것을 허용하도록 구성되며, 제2 서브픽셀(G)은 제2 LED 스택(3330)이 광을 방출하는 것을 허용하도록 구성되고, 제3 서브픽셀(B)은 제3 LED 스택(3430)이 광을 방출하는 것을 허용하도록 구성된다. 제1 내지 제3 LED 스택(3230, 3330 및 3430)은 독립적으로 구동될 수 있다.
제1 LED 스택(3230), 제2 LED 스택(3330) 및 제3 LED 스택(3430)은 수직 방향으로 서로 중첩되도록 적층된다. 여기서, 도 63에 도시된 바와 같이, 제2 LED 스택(3330)은 제1 LED 스택(3230)의 일부분 내에 배치될 수 있다. 예를 들어, 제2 LED 스택(3330)은 제1 LED 스택(3230) 상에서 일 측을 향해 배치될 수 있다. 제3 LED 스택(3430)은 제2 LED 스택(3330)의 일부분 내에 배치될 수 있다. 예를 들어, 제3 LED 스택(3430)은 제2 LED 스택(3330) 상에서 일 측을 향해 배치될 수 있다. 비록 도 63이 제3 LED 스택(3430)이 우측을 향해 배치된 것을 도시하고 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 대안적으로, 제3 LED 스택(3430)은 제2 LED 스택(3330)의 좌측을 향해 배치될 수 있다.
제1 LED 스택(3230)으로부터 발생되는 광(R)은 제2 LED 스택(3330)에 의해 덮이지 않은 영역을 통해 방출될 수 있고, 제2 LED 스택(3330)으로부터 발생되는 광(G)은 제3 LED 스택(3430)에 의해 덮이지 않은 영역을 통해 방출될 수 있다. 보다 구체적으로, 제1 LED 스택(3230)으로부터 발생되는 광은 제2 LED 스택(3330) 및 제3 LED 스택(3430)을 관통하지 않고 외부로 방출될 수 있고, 제2 LED 스택(3330)으로부터 발생되는 광은 제3 LED 스택(3430)을 관통하지 않고 외부로 방출될 수 있다.
광(R)이 통과하여 방출되는 제1 LED 스택(3230)의 영역, 광(G)이 통과하여 방출되는 제2 LED 스택(3330)의 영역, 및 제3 LED 스택(3340)의 영역은 서로 다른 면적을 가질 수 있으며, LED 스택(3230, 3330 및 3430)의 각각으로부터 방출되는 광의 광도는 그 면적을 조절함으로써 조절될 수 있다.
그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 대안적으로, 제1 LED 스택(3230)으로부터 발생되는 광은 제2 LED 스택(3330)을 관통한 후에 또는 제2 LED 스택(3330) 및 제3 LED 스택(3430)을 관통한 후에 외부로 방출될 수 있고, 제2 LED 스택(3330)으로부터 발생되는 광은 제3 LED 스택(3430)을 관통한 후에 외부로 방출될 수 있다.
제1 LED 스택(3230), 제2 LED 스택(3330) 및 제3 LED 스택(3430)의 각각은 제1 도전형(예를 들어, n-형) 반도체 층, 제2 도전형(예를 들어, p-형) 반도체 층, 및 그 사이에 개재되는 활성 층을 포함할 수 있다. 활성 층은 다중 양자 웰 구조를 가질 수 있다. 제1 내지 제3 LED 스택(3230, 3330 및 3430)은 서로 다른 파장을 갖는 광을 방출하기 위해 서로 다른 활성 층을 포함할 수 있다. 예를 들어, 제1 LED 스택(3230)은 적색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있고, 제2 LED 스택(3330)은 녹색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있으며, 제3 LED 스택(3430)은 청색 광을 방출하도록 구성되는 무기 발광 다이오드일 수 있다. 이를 위해, 제1 LED 스택(3230)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(3330)은 AlGaInP 또는 AlGaInN계 웰 층을 포함할 수 있으며, 제3 LED 스택(3430)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 제1 LED 스택(3230), 제2 LED 스택(3330) 및 제3 LED 스택(3430)으로부터 발생되는 광의 파장은 변화될 수 있다. 예를 들어, 제1 LED 스택(3230), 제2 LED 스택(3330) 및 제3 LED 스택(3430)은 녹색 광, 적색 광 및 청색 광을 각각 방출할 수 있거나, 또는 녹색 광, 청색 광 및 적색 광을 각각 방출할 수 있다.
아울러, 분산 브래그 반사기가 기판(3210)과 제1 LED 스택(3230) 사이에 개재되어 기판(3210)에 의한 흡수를 통한 제1 LED 스택(3230)으로부터 발생되는 광의 손실을 방지할 수 있다. 예를 들어, AlAs 및 AlGaAs 반도체 층을 서로 교대로 적층함으로써 형성되는 분산 브래그 반사기가 그 들 사이에 개재될 수 있다.
도 64는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 64를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 액티브 매트릭스 방식으로 구동될 수 있다. 이와 같이, 회로 기판은 액티브 회로를 포함할 수 있다.
예를 들어, 구동 회로는 두 개 이상의 트랜지스터(Tr1 및 Tr2) 및 커패시터를 포함할 수 있다. 전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가될 때, 전압은 해당하는 발광 다이오드에 인가된다. 덧붙여, 해당하는 커패시터는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 충전된다. 트랜지스터(Tr2)의 턴-온 상태가 커패시터의 충전된 전압에 의해 유지될 수 있기 때문에, 커패시터의 전압은 선택 라인(Vrow1)에 공급되는 전원이 차단될 때에도 유지되어 발광 다이오드(LED1 내지 LED3)에 인가될 수 있다. 또한, 발광 다이오드(LED1 내지 LED3) 내에서 흐르는 전류는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 변경될 수 있다. 전류는 전류 공급원(Vdd)을 통해 연속적으로 공급될 수 있고, 그러므로, 광이 연속적으로 방출될 수 있다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 지지 기판(3510) 내부에서 형성될 수 있다. 여기서, 발광 다이오드(LED1 내지 LED3)는 하나의 픽셀 내에 적층된 제1 내지 제3 LED 스택(3230, 3330 및 3430)에 각각 대응할 수 있다. 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 애노드는 트랜지스터(Tr2)에 연결되고, 그 캐소드는 접지에 연결된다. 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 캐소드는, 예를 들어, 접지에 공통적으로 연결될 수 있다.
비록 도 64가 예시적인 실시예에 따른 액티브 매트릭스 구동을 위한 회로를 도시하지만, 다른 유형의 회로가 또한 사용될 수 있다. 또한, 발광 다이오드(LED1 내지 LED3)의 애노드가 상이한 트랜지스터(Tr2)에 연결되는 것으로 설명되고 그 캐소드가 접지에 연결되는 것으로 설명되지만, 몇몇 예시적인 실시예에서, 발광 다이오드의 애노드는 공통적으로 연결될 수 있고 그 캐소드는 서로 다른 트랜지스터에 연결될 수 있다.
비록 액티브 매트릭스 구동을 위한 액티브 회로가 설명되었지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 예시적인 실시예에 따른 픽셀은 패시브 매트릭스 방식으로 구동될 수 있다. 이와 같이, 회로 기판(3510)은 그 위에 배열된 데이터 라인 및 스캔 라인을 포함할 수 있고, 서브픽셀의 각각은 데이터 라인 및 스캔 라인에 연결될 수 있다. 예시적인 실시예에서, 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 애노드는 서로 다른 데이터 라인에 연결될 수 있고, 그 캐소드는 스캔 라인에 공통적으로 연결될 수 있다. 다른 예시적인 실시예에서, 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 애노드는 서로 다른 스캔 라인에 연결될 수 있고, 그 캐소드는 공통적으로 데이터 라인에 연결될 수 있다.
아울러, LED 스택(3230, 3330 및 3430)의 각각은 펄스 폭 변조에 의해 또는 전류의 크기를 변경함으로써 구동될 수 있으며, 그에 의해, 각 서브픽셀의 밝기를 제어할 수 있다. 또한, 밝기는, 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 면적과 광(R, G 및 B)이 통과하여 방출되는 LED 스택(3230, 3330 및 3430)의 영역의 면적을 조절하는 것에 의해, 조절될 수 있다. 예를 들어, 낮은 가시도(visibility)를 갖는 광을 방출하는 LED 스택, 예를 들어, 제1 LED 스택(3230)은 제2 LED 스택(3330) 또는 제3 LED 스택(3430)보다 큰 면적을 가지며, 그러므로, 동일한 전류 밀도 하에서 보다 높은 광도를 갖는 광을 방출할 수 있다. 아울러, 제2 LED 스택(3330)의 면적이 제3 LED 스택(3430)의 면적보다 크기 때문에, 제2 LED 스택(3330)은 동일한 전류 밀도 하에서 제3 LED 스택(3430)보다 더 높은 광도를 갖는 광을 방출할 수 있다. 이러한 방식으로, 광 출력은, 제1 LED 스택(3230), 제2 LED 스택(3330) 및 제3 LED 스택(3430)의 면적을 조절함으로써, 제1 내지 제3 LED 스택(3230, 3330 및 3430)으로부터 방출된 광의 가시도에 기초해서 조절될 수 있다.
도 65A 및 도 65B는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 평면도 및 저면도이며, 도 66A, 도 66B, 도 66C 및 도 66D는 각각 도 65A의 선 A-A, B-B, C-C 및 D-D를 따라 취한 개략적인 단면도이다.
디스플레이 장치에서, 픽셀은 회로 기판(3510) 상에 배열되고(도 62 참조), 픽셀의 각각은 기판(3210) 및 서브픽셀(R, G 및 B)을 포함한다. 기판(3210)은 다수의 픽셀 상부에서 연속적일 수 있다. 이하, 예시적인 실시예에 따른 픽셀의 구성이 설명될 것이다.
도 65A, 도 65B, 도 66A, 도 66B, 도 66C 및 도 66D를 참조하면, 픽셀은 기판(3210), 분산 브래그 반사기(3220), 절연 층(3250), 관통-홀 비아(3270a, 3270b 및 3270c), 제1 LED 스택(3230), 제2 LED 스택(3330), 제3 LED 스택(3430), 제1-1 오믹 전극(3290a), 제1-2 오믹 전극(3290b), 제2-1 오믹 전극(3390), 제2-2 오믹 전극(3350), 제3-1 오믹 전극(3490), 제3-2 오믹 전극(3450), 제1 본딩 층(3530), 제2 본딩 층(3550), 상부 절연 층(3610), 커넥터(3710, 3720 및 3730), 하부 절연 층(3750), 및 전극 패드(3770a, 3770b, 3770c 및 3770d)를 포함한다.
서브픽셀(R, G 및 B)의 각각은 LED 스택(3230, 3330 및 3430) 및 오믹 전극을 포함한다. 아울러, 제1 내지 제3 서브픽셀(R, G 및 B)의 애노드는 전극 패드(3770a, 3770b 및 3770c)에 각각 전기적으로 연결될 수 있고, 그 캐소드는 전극 패드(3770d)에 전기적으로 연결될 수 있으며, 그에 의해, 제1 내지 제3 서브픽셀(R, G 및 B)이 독립적으로 구동되는 것을 허용한다.
기판(3210)은 LED 스택(3230, 3330 및 3430)을 지지한다. 기판(3210)은 AlGaInP계 반도체 층이 그 위에서 성장될 수 있는 성장 기판(growth substrate), 예를 들어, GaAs 기판일 수 있다. 특히, 기판(3210)은 n-형 도전성을 나타내는 반도체 기판일 수 있다.
제1 LED 스택(3230)은 제1 도전형 반도체 층(3230a) 및 제2 도전형 반도체 층(3230b)을 포함하고, 제2 LED 스택(3330)은 제1 도전형 반도체 층(3330a) 및 제2 도전형 반도체 층(3330b)을 포함하고, 제3 LED 스택(3430)은 제1 도전형 반도체 층(3430a) 및 제2 도전형 반도체 층(3430b)을 포함한다. 활성 층이 제1 도전형 반도체 층(3230a, 3330a 또는 3430a)과 제2 도전형 반도체 층(3230b, 3330b 또는 3430b) 사이에 개재될 수 있다.
예시적인 실시예에 따르면, 제1 도전형 반도체 층(3230a, 3330a 및 3430a)의 각각은 n-형 반도체 층일 수 있고, 제2 도전형 반도체 층(3230b, 3330b 및 3430b)의 각각은 p-형 반도체 층일 수 있다. 조면화된 표면이 표면 텍스쳐링(surface texturing)에 의해 제1 도전형 반도체 층(3230a, 3330a 및 3430a)의 각각의 상부 표면 상에 형성될 수 있다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 및 제2 도전형은 반대로 변경될 수 있다.
제1 LED 스택(3230)은 지지 기판(3510) 근처에 배치되고, 제2 LED 스택(3330)은 제1 LED 스택(3230) 상에 배치되며, 제3 LED 스택(3430)은 제2 LED 스택(3330) 상에 배치된다. 제2 LED 스택(3330)이 제1 LED 스택(3230) 상의 일부 영역에 배치되어, 제1 LED 스택(3230)이 제2 LED 스택(3330)과 부분적으로 중첩된다. 제3 LED 스택(3430)이 제2 LED 스택(3330) 상의 일부 영역에 배치되어, 제2 LED 스택(3330)이 제3 LED 스택(3430)과 부분적으로 중첩된다. 따라서, 제1 LED 스택(3230)으로부터 발생되는 광은 제2 및 제3 LED 스택(3330 및 3430)을 관통하지 않고 외부로 방출될 수 있다. 또한, 제2 LED 스택(3330)으로부터 발생되는 광은 제3 LED 스택(3430)을 관통하지 않고 외부로 방출될 수 있다.
제1 LED 스택(3230), 제2 LED 스택(3330) 및 제3 LED 스택(3430)의 재료는 도 63을 참조하여 설명된 것과 실질적으로 동일하며, 그러므로, 그 상세한 설명은 중복을 피하기 위해 생략될 것이다.
분산 브래그 반사기(3220)가 기판(3210)과 제1 LED 스택(3230) 사이에 개재된다. 분산 브래그 반사기(3220)는 기판(3210) 상에서 성장된 반도체 층을 포함할 수 있다. 예를 들어, 분산 브래그 반사기(3220)는 AlAs 층 및 AlGaAs 층을 교대로 적층하는 것에 의해 형성될 수 있다. 분산 브래그 반사기(3220)는 기판(3210)을 제1 LED 스택(3230)의 제1 도전형 반도체 층(3230a)에 전기적으로 연결하는 반도체 층을 포함할 수 있다.
관통-홀 비아(3270a, 3270b 및 3270c)가 기판(3210)을 통해 형성된다. 관통-홀 비아(3270a, 3270b 및 3270c)는 제1 LED 스택(3230)을 관통하도록 형성될 수 있다. 관통-홀 비아(3270a, 3270b 및 3270c)는 도전성 페이스트로 또는 도금에 의해 형성될 수 있다.
절연 층(3250)은 관통-홀 비아(3270a, 3270b 및 3270c)와 기판(3210) 및 제1 LED 스택(3230)을 통해 형성된 관통-홀의 내벽 사이에 배치되어 제1 LED 스택(3230)과 기판(3210) 사이의 단락(short circuit)을 방지한다.
제1-1 오믹 전극(3390a)은 제1 LED 스택(3230)의 제1 도전형 반도체 층(3230a)과 오믹 접촉을 형성한다. 제1-1 오믹 전극(3290a)은, 예를 들어, Au-Te 또는 Au-Ge 합금으로 형성될 수 있다.
제1-1 오믹 전극(3290a)을 형성하기 위해, 제2 도전형 반도체 층(3230b) 및 활성 층이 제1 도전형 반도체 층(3230a)을 노출시키도록 부분적으로 제거될 수 있다. 제1-1 오믹 전극(3290a)은 제2 LED 스택(3330)이 배치된 영역으로부터 이격되어 배치될 수 있다. 또한, 제1-1 오믹 전극(3290)은 패드 영역 및 연장부를 포함할 수 있으며, 커넥터(3710)는 도 65A에 도시된 바와 같이 제1-1 오믹 전극(3290)의 패드 영역에 연결될 수 있다.
제1-2 오믹 전극(3390b)은 제1 LED 스택(3230)의 제2 도전형 반도체 층(3230b)과 오믹 접촉을 형성한다. 도 65A에 도시된 바와 같이, 제1-2 오믹 전극(3290b)은 전류 퍼짐을 돕기 위해 제1-1 오믹 전극(3290a)을 부분적으로 둘러싸도록 형성될 수 있다. 제1-2 오믹 전극(3290b)은 연장부를 포함하지 않을 수 있다. 제1-2 오믹 전극(3290b)은, 예를 들어, Au-Zn 또는 Au-Be 합금으로 형성될 수 있다. 또한, 제1-2 오믹 전극(3290b)은 단일 층 또는 다중 층 구조를 가질 수 있다.
제1-2 오믹 전극(3290b)은 관통-홀 비아(3270a)가 제2 도전형 반도체 층(3230b)에 전기적으로 연결될 수 있도록 관통-홀 비아(3270a)에 연결될 수 있다.
제2-1 오믹 전극(3390)은 제2 LED 스택(3330)의 제1 도전형 반도체 층(3330a)과 오믹 접촉을 형성한다. 제2-1 오믹 전극(3390)은 또한 패드 영역 및 연장부를 포함할 수 있다. 도 65A에 도시된 바와 같이, 커넥터(3710)는 제2-1 오믹 전극(3390)을 제1-1 오믹 전극(3290a)에 전기적으로 연결할 수 있다. 제2-1 오믹 전극(3390)은 제3 LED 스택(3430)이 배치되는 영역으로부터 이격되어 배치될 수 있다.
제2-2 오믹 전극(3350)은 제2 LED 스택(3330)의 제2 도전형 반도체 층(3330b)과 오믹 접촉을 형성한다. 제2-2 오믹 전극(3350)은 반사 층(3350a) 및 배리어 층(3350b)을 포함할 수 있다. 반사 층(3350a)은 제2 LED 스택(3330)으로부터 발생되는 광을 반사시켜 제2 LED 스택(3330)의 발광 효율을 향상시킨다. 배리어 층(3350b)은 반사 층(3350a)을 제공하는 연결 패드로서 작용할 수 있고, 커넥터(3720)에 연결된다. 제2-2 오믹 전극(3350)이 본 예시적인 실시예에서 금속 층을 포함하는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제2-2 오믹 전극(3350)은 도전성 산화물 반도체 층과 같은 투명한 도전성 산화물로 형성될 수 있다.
제3-1 오믹 전극(3490)은 제3 LED 스택(3430)의 제1 도전형 반도체 층(3430a)과 오믹 접촉을 형성한다. 제3-1 오믹 전극(3490)은 또한 패드 영역 및 연장부를 포함할 수 있으며, 커넥터(3710)는 도 65A에 도시된 바와 같이 제3-1 오믹 전극(3490)을 제1-1 오믹 전극(3290a)에 연결한다.
제3-2 오믹 전극(3450)은 제3 LED 스택(3430)의 제2 도전형 반도체 층(3430b)과 오믹 접촉을 형성할 수 있다. 제3-2 오믹 전극(3450)은 반사 층(3450a) 및 배리어 층(3450b)을 포함할 수 있다. 반사 층(3450a)은 제3 LED 스택(3430)으로부터 발생되는 광을 반사시켜 제3 LED 스택(3430)의 발광 효율을 향상시킨다. 배리어 층(3450b)은 반사 층(3450a)을 제공하는 연결 패드로서 작용할 수 있고, 커넥터(3730)에 연결될 수 있다. 제3-2 오믹 전극(3450)이 금속 층을 포함하는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 대안적으로, 제3-2 오믹 전극(3450)은 도전성 산화물 반도체 층과 같은 투명한 도전성 산화물로 형성될 수 있다.
제1-2 오믹 전극(3290b), 제2-2 오믹 전극(3350) 및 제3-2 오믹 전극(3450)은 대응하는 LED 스택의 p-형 반도체 층과 오믹 접촉을 형성하여 전류 퍼짐을 도울 수 있으며, 제1-1 오믹 전극(3290a), 제2-1 오믹 전극(3390) 및 제3-1 오믹 전극(3490)은 대응하는 LED 스택의 n-형 반도체 층과 오믹 접촉을 형성하여 전류 퍼짐을 도울 수 있다.
제1 본딩 층(3530)은 제2 LED 스택(3330)을 제1 LED 스택(3230)에 결합한다. 도면에 도시된 바와 같이, 제2-2 오믹 전극(3350)은 제1 본딩 층(3530)에 인접할 수 있다. 제1 본딩 층(3530)은 광 투과성 층 또는 불투명 층일 수 있다. 제1 본딩 층(3530)은 유기 재료 또는 무기 재료로 형성될 수 있다. 유기 재료의 예는 SU8, 폴리(메틸 메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 재료의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 유기 재료 층은 고진공 하에서 본딩될 수 있고, 무기 재료 층은, 예를 들어, 화학적 기계적 연마에 의해 제1 본딩 층의 표면을 평탄화하고 이어서 플라즈마 처리를 통해 표면 에너지를 조정한 후 고진공 하에서 본딩될 수 있다. 제1 본딩 층(3530)은 스핀-온-글래스로 형성될 수 있거나, 또는 AuSn 등으로 형성된 금속 본딩 층일 수 있다. 금속 본딩 층을 위해, 절연 층이 제1 LED 스택(3230) 상에 배치되어 제1 LED 스택(3230)과 금속 본딩 층 사이에 전기적인 절연을 확보할 수 있다. 또한, 반사 층이 제1 본딩 층(3530)과 제1 LED 스택(3230) 사이에 추가로 배치되어 제1 LED 스택(3230)으로부터 발생되는 광이 제2 LED 스택(3330)으로 진입하는 것을 방지할 수 있다.
제2 본딩 층(3550)은 제2 LED 스택(3330)을 제3 LED 스택(3430)에 결합한다. 제2 본딩 층(3550)은 제2 LED 스택(3330)과 제3-2 오믹 전극(3450) 사이에 개재되어 제2 LED 스택(3330)을 제3-2 오믹 전극(3450)에 본딩할 수 있다. 제2 본딩 층(3550)은 제1 본딩 층(3530)과 실질적으로 동일한 본딩 재료로 형성될 수 있다. 또한, 절연 층 및/또는 반사 층이 제2 LED 스택(3330)과 제2 본딩 층(3550) 사이에 추가로 배치될 수 있다.
제1 본딩 층(3530) 및 제2 본딩 층(3550)이 광 투과성 재료로 형성되고 제2-2 오믹 전극(3350) 및 제3-2 오믹 전극(3450)이 투명한 산화물 재료로 형성될 때, 제1 LED 스택(3230)으로부터 발생되는 광의 일부는 제1 본딩 층(3530) 및 제2-2 오믹 전극(3350)을 관통한 후에 제2 LED 스택(3330)을 통해 방출될 수 있고, 제2 본딩 층(3550) 및 제3-2 오믹 전극(3450)을 관통한 후에 제3 LED 스택(3430)을 통해 또한 방출될 수 있다. 아울러, 제2 LED 스택(3330)으로부터 발생되는 광의 일부는 제2 본딩 층(3550) 및 제3-2 오믹 전극(3450)을 관통한 후에 제3 LED 스택(3430)을 통해 방출될 수 있다.
이 경우, 제1 LED 스택(3230)으로부터 발생되는 광은 제2 LED 스택(3330)을 관통하는 동안 제2 LED 스택(3330)에 흡수되는 것이 방지되어야 한다. 이와 같이, 제1 LED 스택(3230)으로부터 발생되는 광은 제2 LED 스택(3330)보다 작은 밴드갭을 가질 수 있으며, 그러므로, 제2 LED 스택(3330)으로부터 발생되는 광보다 긴 파장을 가질 수 있다.
아울러, 제2 LED 스택(3330)으로부터 발생되는 광이 제3 LED 스택(3430)을 관통하는 동안 제3 LED 스택(3430)에 의해 흡수되는 것을 방지하기 위해, 제2 LED 스택(3330)으로부터 발생되는 광은 제3 LED 스택(3430)으로부터 발생되는 광보다 긴 파장을 가질 수 있다.
제1 본딩 층(3530)과 제2 본딩 층(3550)이 불투명 재료로 형성될 때, 반사 층은 제1 LED 스택(3230)과 제1 본딩 층(3530) 사이 및 제2 LED 스택(3330)과 제2 본딩 층(3550) 사이에 각각 개재되어, 제1 LED 스택(3230)으로부터 발생되어 제1 본딩 층(3530)으로 진입하는 광 및 제2 LED 스택(3330)으로부터 발생되어 제2 본딩 층(3550)으로 진입하는 광을 반사시킨다. 반사된 광은 제1 LED 스택(3230) 및 제2 LED 스택(3330)을 통해 방출될 수 있다.
상부 절연 층(3610)은 제1 내지 제3 LED 스택(3230, 3330 및 3430)을 덮을 수 있다. 특히, 상부 절연 층(3610)은 제2 LED 스택(3330) 및 제3 LED 스택(3430)의 측면을 덮을 수 있으며, 또한 제1 LED 스택(3230)의 측면을 덮을 수 있다.
상부 절연 층(3610)은 제1 내지 제3 관통-홀 비아(3270a, 3270b 및 3270c)를 노출시키는 개구부, 및 제2 LED 스택(3330)의 제1 도전형 반도체 층(3330a), 제3 LED 스택(3430)의 제1 도전형 반도체 층(3430a), 제2-2 오믹 전극(3350) 및 제3-2 오믹 전극(3450)을 노출시키는 개구부를 갖는다.
상부 절연 층(3610)은 임의의 절연 재료, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, 이에 한정되는 것은 아니다.
커넥터(3710)는 제1-1 오믹 전극(3290a), 제2-1 오믹 전극(3390) 및 제3-1 오믹 전극(3490)을 서로 전기적으로 연결한다. 커넥터(3710)는 상부 절연 층(3610) 상에 형성되며, 제3 LED 스택(3430)의 제2 도전형 반도체 층(3430b), 제2 LED 스택(3330)의 제2 도전형 반도체 층(3330b) 및 제1 LED 스택(3230)의 제2 도전형 반도체 층(3230b)으로부터 절연된다.
커넥터(3710)는 제2-1 오믹 전극(3390) 및 제3-1 오믹 전극(3490)과 실질적으로 동일한 재료로 형성될 수 있으며, 그러므로, 제2-1 오믹 전극(3390) 및 제3-1 오믹 전극(3390)과 함께 형성될 수 있다. 대안적으로, 커넥터(3710)는 제2-1 오믹 전극(3390) 또는 제3-1 오믹 전극(3490)과 다른 도전성 재료로 형성될 수 있고, 그러므로, 제2-1 오믹 전극(3390) 및/또는 제3-1 오믹 전극(3490)과 다른 공정에서 별개로 형성될 수 있다.
커넥터(3720)는 제2-1 오믹 전극(3350), 예를 들어, 배리어 층(3350b)을 제2 관통-홀 비아(3270b)에 전기적으로 연결할 수 있다. 커넥터(3730)는 제3-1 오믹 전극, 예를 들어, 배리어 층(3450b)을 제3 관통-홀 비아(3270c)에 전기적으로 연결한다. 커넥터(3720)는 상부 절연 층(3610)에 의해 제1 LED 스택(3230)으로부터 전기적으로 절연될 수 있다. 커넥터(3730)는 상부 절연 층(3610)에 의해 제2 LED 스택(3330) 및 제1 LED 스택(3230)으로부터 전기적으로 절연될 수 있다.
커넥터(3720 및 3730)는 동일한 공정에 의해 함께 형성될 수 있다. 커넥터(3720 및 3730)는 또한 커넥터(3710)와 함께 형성될 수 있다. 또한, 커넥터(3720 및 3730)는 제2-1 오믹 전극(3390) 및 제3-1 오믹 전극(3490)과 실질적으로 동일한 재료로 형성될 수 있고 함께 형성될 수 있다. 대안적으로, 커넥터(3720 및 3730)는 제2-1 오믹 전극(3390) 또는 제3-1 오믹 전극(3490)과 다른 도전성 재료로 형성될 수 있고, 그러므로, 제2-1 오믹 전극(3390) 및/또는 제3-1 오믹 전극(3490)과 다른 공정에 의해 별개로 형성될 수 있다.
하부 절연 층(3750)은 기판(3210)의 하부 표면을 덮는다. 하부 절연 층(3750)은 기판(3210)의 하부 측에서 제1 내지 제3 관통-홀 비아(3270a, 3270b 및 3270c)를 노출시키는 개구부를 포함할 수 있으며, 또한 기판(3210)의 하부 표면을 노출시키는 개구부를 포함할 수 있다.
전극 패드(3770a, 3770b, 3770c 및 3770d)는 기판(3210)의 하부 표면 상에 배치된다. 전극 패드(3770a, 3770b 및 3770c)는 절연 층(3750)의 개구부를 통해 관통-홀 비아(3270a, 3270b 및 3270c)에 연결되며, 전극 패드(3770d)는 기판(3210)에 연결된다.
전극 패드(3770a, 3770b 및 3770c)는, 각 픽셀의 제1 내지 제3 LED 스택(3230, 3330 및 3430)에 각각 전기적으로 연결되도록, 각 픽셀에 제공된다. 전극 패드(3770d)가 또한 각 픽셀에 제공될 수 있지만, 기판(3210)은 다수의 픽셀 상부에 연속적으로 배치되며, 이는 각 픽셀에 전극 패드(3770d)를 제공할 필요성을 제거할 수 있다.
전극 패드(3770a, 3770b, 3770c 및 3770d)는 회로 기판(3510)에 본딩되고, 그에 의해, 디스플레이 장치를 제공한다.
다음으로, 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법이 설명될 것이다.
도 67A 내지 도 74B는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 각각의 단면도는 대응하는 각각의 평면도에 도시된 선을 따라 취해진 것이다.
도 67A 및 도 67B를 참조하면, 제1 LED 스택(3230)이 기판(3210) 상에서 성장된다. 기판(3210)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(3230)은 AlGaInP계 반도체 층으로 형성되며, 제1 도전형 반도체 층(3230a), 활성 층 및 제2 도전형 반도체 층(3230b)을 포함한다. 분산 브래그 반사기(3220)는 제1 LED 스택(3230)의 성장 전에 형성될 수 있다. 분산 브래그 반사기(3220)는, 예를 들어, AlAs/AlGaAs 층을 반복적으로 적층하는 것에 의해 형성되는 적층 구조를 가질 수 있다.
그런 다음, 홈이 포토리소그래피 및 식각을 통해 제1 LED 스택(3230) 및 기판(3210) 상에 형성된다. 홈은, 도 67B에 도시된 바와 같이, 기판(3210)을 관통하도록 형성되거나, 또는 기판(3210) 내에서 소정 깊이로 형성될 수 있다.
그리고 나서, 절연 층(3250)이 홈의 측벽을 덮도록 형성되고, 관통-홀 비아(3270a, 3270b 및 3270c)가 홈을 채우도록 형성된다. 관통-홀 비아(3270a, 3270b 및 3270c)는, 예를 들어, 홈의 측벽을 덮는 절연 층을 형성하고, 도금을 통해 홈을 도전성 재료 층 또는 도전성 페이스트로 채우고, 화학 기계적 연마를 통해 제1 LED 스택(3230)의 상부 표면으로부터 절연 층 및 도전성 재료 층을 제거함으로써, 형성될 수 있다.
도 68A 및 도 68B를 참조하면, 제2 LED 스택(3330) 및 제2-2 오믹 전극(3350)이 제1 본딩 층(3530)을 경유하여 제1 LED 스택(3230)에 결합될 수 있다.
제2 LED 스택(3330)이 제2 기판 상에서 성장되고, 제2-2 오믹 전극(3350)이 제2 LED 스택(3330) 상에 형성된다. 제2 LED 스택(3330)은 AlGaInP계 또는 AlGaInN계 반도체 층으로 형성되고, 제1 도전형 반도체 층(3330a), 활성 층 및 제2 도전형 반도체 층(3330b)을 포함할 수 있다. 제2 기판은 AlGaInP계 반도체 층이 그 위에서 성장될 수 있는 기판, 예를 들어, GaAs 기판, 또는 AlGaInN계 반도체 층이 그 위에서 성장될 수 있는 기판, 예를 들어, 사파이어 기판일 수 있다. 제2 LED 스택(3330)을 위한 Al, Ga 및 In의 조성비는 제2 LED 스택(3330)이 녹색 광을 방출할 수 있도록 결정될 수 있다. 제2-2 오믹 전극(3350)은 제2 도전형 반도체 층(3330b), 예를 들어, p-형 반도체 층과 오믹 접촉을 형성한다. 제2-2 오믹 전극(3350)은 제2 LED 스택(3330)으로부터 발생되는 광을 반사시키는 반사 층(3350a), 및 배리어 층(3350b)을 포함할 수 있다.
제2-2 오믹 전극(3350)은 제1 LED 스택(3230)을 향하도록 배치되며, 제1 본딩 층(3530)에 의해 제1 LED 스택(3230)에 결합된다. 그 후, 제2 기판은, 화학적 식각 또는 레이저 리프트-오프에 의해, 제1 도전형 반도체 층(3330a)을 노출시키도록 제2 LED 스택(3330)으로부터 제거된다. 조면화된 표면이 노출된 제1 도전형 반도체 층(3330a) 상에 표면 텍스쳐링에 의해 형성될 수 있다.
예시적인 실시예에 따라, 절연 층 및 반사 층은 제1 본딩 층(3530)의 형성 전에 제1 LED 스택(3230) 상에 추가로 형성될 수 있다.
도 69A 및 도 69B를 참조하면, 제3 LED 스택(3430) 및 제3-2 오믹 전극(3450)은 제2 본딩 층(3550)을 경유하여 제2 LED 스택(3330)에 결합될 수 있다.
제3 LED 스택(3430)은 제3 기판 상에서 성장되고, 제3-2 오믹 전극(3450)은 제3 LED 스택(3430) 상에서 형성된다. 제3 LED 스택(3430)은 AlGaInN계 반도체 층으로 형성되고, 제1 도전형 반도체 층(3430a), 활성 층 및 제2 도전형 반도체 층(3430b)을 포함할 수 있다. 제3 기판은 GaN계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(3210)과 다르다. 제3 LED 스택(3430)을 위한 AlGaInN의 조성비는 제3 LED 스택(3430)이 청색 광을 방출할 수 있도록 결정될 수 있다. 제3-2 오믹 전극(3450)은 제2 도전형 반도체 층(3430b), 예를 들어, p-형 반도체 층과 오믹 접촉을 형성한다. 제3-2 오믹 전극(3450)은 제3 LED 스택(3430)으로부터 발생되는 광을 반사시키는 반사 층(3450a), 및 배리어 층(3450b)을 포함할 수 있다.
제3-2 오믹 전극(3450)은 제2 LED 스택(3330)을 향하도록 배치되고, 제2 본딩 층(3550)에 의해 제2 LED 스택(3330)에 결합된다. 그 후, 제3 기판은 화학적 식각 또는 레이저 리프트-오프에 의해 제1 도전형 반도체 층(3430a)을 노출시키도록 제3 LED 스택(3430)으로부터 제거된다. 조면화된 표면이 노출된 제1 도전형 반도체 층(3430a) 상에 표면 텍스쳐링에 의해 형성될 수 있다.
예시적인 실시예에 따라, 절연 층 및 반사 층이 제2 본딩 층(3550)의 형성 전에 제2 LED 스택(3330) 상에 추가로 형성될 수 있다.
도 70A 및 도 70B를 참조하면, 각각의 픽셀 영역에서, 제3 LED 스택(3430)은 제3 서브픽셀(B) 이외의 제3 LED 스택(3430)을 제거하도록 패터닝된다. 제3 서브픽셀(B)의 영역에서, 만입부(indentation)를 통해 배리어 층(3450b)을 노출시키도록 제3 LED 스택(3430) 상에 만입부가 형성된다.
그런 다음, 제3 서브픽셀(B) 이외의 영역에서, 제3-2 오믹 전극(3450) 및 제2 본딩 층(3550)이 제거되어 제2 LED 스택(3330)을 노출시킨다. 이와 같이, 제3-2 오믹 전극(3450)은 제3 서브픽셀(B)의 영역 근처에 제한적으로 배치된다.
각 픽셀 영역에서, 제2 LED 스택(3330)이 패터닝되어 제2 서브픽셀(G) 이외의 영역에서 제2 LED 스택(3330)을 제거한다. 제2 서브픽셀(G)의 영역에서, 제2 LED 스택(3330)은 제3 LED 스택(3430)과 부분적으로 중첩된다.
제2 LED 스택(3330)을 패터닝하는 것에 의해, 제2-2 오믹 전극(3350)이 노출된다. 제2 LED 스택(3330)은 만입부를 포함할 수 있고, 제2-2 오믹 전극(3350), 예를 들어, 배리어 층(3350b)이 만입부를 통해 노출될 수 있다.
그 후, 제2-2 오믹 전극(3350) 및 제1 본딩 층(3530)이 제거되어 제1 LED 스택(3230)을 노출시킨다. 이와 같이, 제2-2 오믹 전극(3350)은 제2 서브픽셀(G)의 영역 근처에 배치된다. 다른 한편으로, 제1 내지 제3 관통-홀 비아(3270a, 3270b 및 3270c)는 또한 제1 LED 스택(3230)과 함께 노출된다.
각 픽셀 영역에서, 제1 LED 스택(3230)의 제2 도전형 반도체 층(3230b)을 패터닝함으로써 제1 도전형 반도체 층(3230a)이 노출된다. 도 70A에 도시된 바와 같이, 제1 도전형 반도체 층(3230a)은 연신된 형상으로 노출될 수 있으며, 이에 한정되는 것은 아니다.
또한, 픽셀 영역들은 제1 LED 스택(3230)을 패터닝함으로써 서로 분할된다. 이와 같이, 제1 서브픽셀(R)의 영역이 형성된다. 여기서, 분산 브래그 반사기(3220)가 또한 분할될 수 있다. 대안적으로, 분산 브래그 반사기(3220)는 분할되지 않고 다수의 픽셀 상부에 연속적으로 배치될 수 있다. 또한, 제1 도전형 반도체 층(3230a)도 다수의 픽셀 상부에 연속적으로 배치될 수 있다.
도 71A 및 도 71B를 참조하면, 제1-1 오믹 전극(3290a) 및 제2-2 오믹 전극(3290b)이 제1 LED 스택(3230) 상에 형성된다. 제1-1 오믹 전극(3290a)은, 예를 들어, 노출된 제1 도전형 반도체 층(3230a) 상에서 Au-Te 또는 Au-Ge 합금으로 형성될 수 있다. 제1-2 오믹 전극(3290b)은, 예를 들어, 제2 도전형 반도체 층(3230b) 상에서 Au-Be 또는 Au-Zn 합금으로 형성될 수 있다. 제1-2 오믹 전극(3290b)은 제1-1 오믹 전극(3290a) 전에 형성되거나, 또는 그 반대일 수 있다. 제1-2 오믹 전극(3290b)은 제1 관통-홀 비아(3270a)에 연결될 수 있다. 다른 한편으로, 제1-1 오믹 전극(3290a)은 패드 영역, 및 패드 영역으로부터 제1 관통-홀 비아(3270a)를 향하여 연장될 수 있는 연장부를 포함할 수 있다.
전류 퍼짐을 위해, 제1-2 오믹 전극(3290b)이 제1-1 오믹 전극(3290a)을 적어도 부분적으로 둘러싸도록 배치될 수 있다. 비록 제1-1 오믹 전극(3290a) 및 제1-2 오믹 전극(3290b)의 각각이 도 71A에서 연신된 형상을 갖는 것으로 도시되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 대안적으로, 제1-1 오믹 전극(3290a) 및 제1-2 오믹 전극(3290b)의 각각은, 예를 들어, 원형 형상을 가질 수 있다.
도 72A 및 도 72B를 참조하면, 상부 절연 층(3610)이 제1 내지 제3 LED 스택(3230, 3330 및 3430)을 덮도록 형성된다. 상부 절연 층(3610)은 제1-1 오믹 전극(3390a) 및 제1-2 오믹 전극(3290b)을 덮을 수 있다. 상부 절연 층(3610)은 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 측면 및 분산 브래그 반사기(3220)의 측면을 또한 덮을 수 있다.
상부 절연 층(3610)은 제1-1 오믹 전극(3290a)을 노출시키는 개구부(3610a), 배리어 층(3350b 및 3450b)을 노출시키는 개구부(3610b 및 3610c), 제2 및 제3 관통-홀 비아(3270b 및 3270c)를 노출시키는 개구부(3610d 및 3610e), 및 제2 LED 스택(3330) 및 제3 LED 스택(3430)의 제1 도전형 반도체 층(3330a 및 3430a)을 노출시키는 개구부(3610f 및 3610g)를 가질 수 있다.
도 73A 및 도 73B를 참조하면, 제2-1 오믹 전극(3390), 제3-1 오믹 전극(3490) 및 커넥터(3710, 3720 및 3730)가 형성된다. 제2-1 오믹 전극(3390)은 제1 도전형 반도체 층(3330a)과 오믹 접촉을 형성하도록 개구부(3610f) 내에 형성되고, 제3-1 오믹 전극(3490)은 제1 도전형 반도체 층(3430a)과 오믹 접촉을 형성하도록 개구부(3610g) 내에 형성된다.
커넥터(3710)는 제2-1 오믹 전극(3390) 및 제3-1 오믹 전극(3490)을 제1-1 오믹 전극(3290a)에 전기적으로 연결한다. 커넥터(3710)는, 예를 들어, 개구부(3610a) 내에서 노출되는 제1-1 오믹 전극(3290a)에 연결될 수 있다. 커넥터(3710)는 제2 도전형 반도체 층(3230b, 3330b 및 3430b)으로부터 절연되도록 상부 절연 층(3610) 상에 형성된다.
커넥터(3720)는 제2-2 오믹 전극(3350)을 제2 관통-홀 비아(3270b)에 전기적으로 연결하고, 커넥터(3730)는 제3-2 오믹 전극(3450)을 제3 관통-홀 비아(3270c)에 전기적으로 연결한다. 커넥터(3720 및 3730)는 상부 절연 층(3610) 상에 배치되어 제1 내지 제3 LED 스택(3230, 3330 및 3430)에 대한 단락을 방지한다.
제2-1 오믹 전극(3390), 제3-1 오믹 전극(3490) 및 커넥터(3710, 3720 및 3730)는 동일한 공정에 의해 실질적으로 동일한 재료로 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 대안적으로, 제2-1 오믹 전극(3390), 제3-1 오믹 전극(3490) 및 커넥터(3710, 3720 및 3730)는 서로 다른 공정에 의해 서로 다른 재료로 형성될 수 있다.
그 후, 도 74A 및 도 74B를 참조하면, 하부 절연 층(3750)이 기판(3210)의 하부 표면 상에 형성된다. 하부 절연 층(3750)은 제1 내지 제3 관통-홀 비아(3270a, 3270b 및 3270c)를 노출시키는 개구부를 가지며, 또한 기판(3210)의 하부 표면을 노출시키는 개구부(들)를 가질 수 있다.
전극 패드(3770a, 3770b, 3770c 및 3770d)는 하부 절연 층(3750) 상에 형성된다. 전극 패드(3770a, 3770b 및 3770c)는 제1 내지 제3 관통-홀 비아(3270a, 3270b 및 3270c)에 각각 연결되고, 전극 패드(3770d)는 기판(3210)에 연결된다.
따라서, 전극 패드(3770a)는 제1 관통-홀 비아(3270a)를 통해 제1 LED 스택(3230)의 제2 도전형 반도체 층(3230b)에 전기적으로 연결되고, 전극 패드(3770b)는 제2 관통-홀 비아(3270b)를 통해 제2 LED 스택(3330)의 제2 도전형 반도체 층(3330b)에 전기적으로 연결되며, 전극 패드(3770c)는 제3 관통-홀 비아(3270c)를 통해 제3 LED 스택(3430)의 제2 도전형 반도체 층(3430b)에 전기적으로 연결된다. 제1 내지 제3 LED 스택(3230, 3330 및 3430)의 제1 도전형 반도체 층(3230a, 3330a 및 3430a)은 공통적으로 전극 패드(3770d)에 전기적으로 연결된다.
이러한 방식으로, 예시적인 실시예에 따른 디스플레이 장치는 기판(3210)의 전극 패드(3770a, 3770b, 3770c 및 3770d)를 도 62에 도시된 회로 기판(3510)에 본딩함으로써 형성될 수 있다. 전술한 바와 같이, 회로 기판(3510)은 액티브 회로 또는 패시브 회로를 포함할 수 있으며, 이에 의해, 디스플레이 장치는 액티브 매트릭스 방식 또는 패시브 매트릭스 방식으로 구동될 수 있다.
도 75는 다른 예시적인 실시예에 따른 디스플레이용 발광 다이오드 픽셀의 단면도이다.
도 75를 참조하면, 예시적인 실시예에 따른 디스플레이 장치의 발광 다이오드 픽셀(3001)은, 제2 LED 스택(3330)이 제1 LED 스택(3230)의 대부분을 덮고 제3 LED 스택(3430)이 제2 LED 스택(3330)의 대부분을 덮는 것을 제외하면, 도 63의 디스플레이 장치의 발광 다이오드 픽셀(3000)과 대체로 유사하다. 이러한 방식으로, 제1 서브픽셀(R)로부터 발생되는 광은 제2 LED 스택(3330) 및 제3 LED 스택(3430)을 실질적으로 관통한 후에 외부로 방출되고, 제2 LED 스택(3330)으로부터 발생되는 광은 제3 LED 스택(3430)을 실질적으로 관통한 후에 외부로 방출된다.
제1 LED 스택(3230)은 제2 LED 스택(3330) 및 제3 LED 스택(3430)보다 긴 파장을 갖는 광을 방출하도록 제2 LED 스택(3330) 및 제3 LED 스택(3430)보다 좁은 밴드갭을 갖는 활성 층을 포함할 수 있고, 제2 LED 스택(3330)은 제3 LED 스택(3430)보다 긴 파장을 갖는 광을 방출하도록 제3 LED 스택(3430)보다 좁은 밴드갭을 갖는 활성 층을 포함할 수 있다.
도 76은 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도이며, 도 77A 및 도 77B는 각각 도 70의 선 G-G 및 H-H를 따라 취한 단면도이다.
도 76, 도 77A 및 도 77B를 참조하면, 예시적인 실시예에 따른 픽셀은, 제2 LED 스택(3330)이 제1 LED 스택(3230)의 대부분을 덮고 제3 LED 스택(3430)이 제2 LED 스택(3330)의 대부분을 덮는 것을 제외하면, 도 65, 도 66A, 도 66B 및 도 66C의 픽셀과 대체로 유사하다. 제1 내지 제3 관통-홀 비아(3270a, 3270b 및 3270c)는 제2 LED 스택(3330) 및 제3 LED 스택(3430) 외부에 배치될 수 있다.
아울러, 제1-1 오믹 전극(3290a)의 일부분과 제2-1 오믹 전극(3390)의 일부분은 제3 LED 스택(3430) 아래에 배치될 수 있다. 이와 같이, 제1-1 오믹 전극(3290a)은 제2 LED 스택(3330)이 제1 LED 스택(3230)에 결합되기 전에 형성될 수 있으며, 제2-1 오믹 전극(3390)은 또한 제3 LED 스택(3430)이 제2 LED 스택(3330)에 결합되기 전에 형성될 수 있다.
또한, 제1 LED 스택(3230)으로부터 발생되는 광은 제2 LED 스택(3330) 및 제3 LED 스택(3430)을 실질적으로 관통한 후에 외부로 방출되고, 제2 LED 스택(3330)으로부터 발생되는 광은 제3 LED 스택(3430)을 실질적으로 관통한 후에 외부로 방출된다. 따라서, 제1 본딩 층(3530) 및 제2 본딩 층(3550)은 광 투과성 재료로 형성되고, 제2-2 오믹 전극(3350) 및 제3-2 오믹 전극(3450)은 투명한 도전 층으로 구성된다.
다른 한편으로, 도 77A 및 도 77B에 도시된 바와 같이, 만입부가 제3-2 오믹 전극(3450)을 노출시키도록 제3 LED 스택(3430) 상에 형성될 수 있고, 만입부가 제2-2 오믹 전극(3350)을 노출시키도록 제3 LED 스택(3430) 및 제2 LED 스택(3330) 상에 연속적으로 형성될 수 있다. 제2-2 오믹 전극(3350) 및 제3-2 오믹 전극(3450)은 커넥터(3720 및 3730)를 통해 제2 관통-홀 비아(3270b) 및 제3 관통-홀 비아(3270c)에 각각 전기적으로 연결된다.
또한, 만입부는 제2 LED 스택(3330)의 제1 도전형 반도체 층(3330a) 상에 형성된 제2-1 오믹 전극(3390)을 노출시키도록 제3 LED 스택(3430) 상에 형성될 수 있으며, 만입부는 제1 LED 스택(3230)의 제1 도전형 반도체 층(3230a) 상에 형성된 제1-1 오믹 전극(3290a)을 노출시키도록 제3 LED 스택(3430) 및 제2 LED 스택(3330) 상에 연속적으로 형성될 수 있다. 커넥터(3710)는 제1-1 오믹 전극(3290a) 및 제2-1 오믹 전극(3390)을 제3-1 오믹 전극(3490)에 연결할 수 있다. 제3-1 오믹 전극(3490)은 커넥터(3710)와 함께 형성될 수 있고, 제1-1 오믹 전극(3290a) 및 제2-1 오믹 전극(3390)의 패드 영역에 연결될 수 있다.
제1-1 오믹 전극(3290a) 및 제2-1 오믹 전극(3390)은 제3 LED 스택(3430) 아래에 부분적으로 배치되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제3 LED 스택(3430) 아래에 배치된 제1-1 오믹 전극(3290a) 및 제2-1 오믹 전극(3390)의 부분은 생략될 수 있다. 또한, 제2-1 오믹 전극(3390)은 생략될 수 있고, 커넥터(3710)는 제1 도전형 반도체 층(3330a)과 오믹 접촉을 형성할 수 있다.
예시적인 실시예에 따르면, 다수의 픽셀이 웨이퍼 본딩을 통해 웨이퍼 레벨에서 형성될 수 있으며, 그러므로, 발광 다이오드를 개별적으로 실장하는 공정이 제거될 수 있거나 또는 실질적으로 감소될 수 있다.
또한, 관통-홀 비아(3270a, 3270b 및 3270c)가 기판(3210) 내에 형성되고 전류 경로로서 사용되기 때문에, 기판(3210)은 제거될 필요가 없을 수 있다. 따라서, 제1 LED 스택(3230)의 성장을 위해 사용되는 성장 기판은 제1 LED 스택(3230)으로부터 제거되지 않고 기판(3210)으로서 사용될 수 있다.
도 78은 예시적인 실시예에 따른 디스플레이용 발광 다이오드(LED) 스택의 개략적인 단면도이다.
도 78을 참조하면, 디스플레이용 발광 다이오드 스택(4000)은 지지 기판(4051), 제1 LED 스택(4023), 제2 LED 스택(4033), 제3 LED 스택(4043), 반사 전극(4025), 오믹 전극(4026), 제1 절연 층(4027), 제2 절연 층(4028), 인터커넥션 라인(4029), 제2-p 투명 전극(4035), 제3-p 투명 전극(4045), 제1 컬러 필터(4037), 제2 컬러 필터(4047), 친수성 재료 층(4052, 4054 및 4056), 제1 본딩 층(하부 본딩 층)(4053), 제2 본딩 층(중간 본딩 층)(4055), 및 제3 본딩 층(상부 본딩 층)(4057)을 포함할 수 있다.
지지 기판(4051)은 반도체 스택(4023, 4033 및 4043)을 지지한다. 지지 기판(4051)은 그 표면 상에 또는 그 내부에 회로를 가질 수 있지만, 이에 한정되는 것은 아니다. 지지 기판(4051)은, 예를 들어, 유리, 사파이어 기판, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)은 각각 제1 도전형 반도체 층(4023a, 4033a 및 4043a), 제2 도전형 반도체 층(4023b, 4033b 및 4043b) 및 제1 도전형 반도체 층과 제2 도전형 반도체 층 사이에 개재되는 활성 층을 포함한다. 활성 층은 다중 양자 웰 구조를 가질 수 있다.
제1 LED 스택(4023)은 적색 광을 방출하는 무기 LED일 수 있고, 제2 LED 스택(4033)은 녹색 광을 방출하는 무기 LED일 수 있으며, 제3 LED 스택(4043)은 청색 광을 방출하는 무기 LED일 수 있다. 제1 LED 스택(4023)은 GaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(4033) 및 제3 LED 스택(4043)은 GaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, LED 스택이 마이크로 LED를 포함하는 경우, 제1 LED 스택(4023)은 적색, 녹색 및 청색 광 중 어느 하나를 방출할 수 있고, 제2 및 제3 LED 스택(4033 및 4043)은 그 작은 폼 팩터로 인해 작동에 불리한 영향을 미치거나 컬러 필터를 필요로 하지 않으면서 적색, 녹색 및 청색 광 중 다른 하나를 방출할 수 있다.
각 LED 스택(4023, 4033 또는 4043)의 대향하는 표면은 각각 n-형 반도체 층 및 p-형 반도체 층이다. 도시된 예시적인 실시예는 제1 내지 제3 LED 스택(4023, 4033 및 4043) 각각의 제1 도전형 반도체 층(4023a, 4033a 및 4043a)이 n-형이고 그 제2 도전형 반도체 층(4023b, 4033b 및 4043b)이 p-형인 경우를 나타낸다. 조면화된 표면이 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 상부 표면 상에 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, LED 스택의 각각의 상부 표면 및 하부 표면의 반도체 유형은 반전될 수 있다.
제1 LED 스택(4023)은 지지 기판(4051) 근접하여 배치되고, 제2 LED 스택(4033)은 제1 LED 스택(4023) 상에 배치되며, 제3 LED 스택(4043)은 제2 LED 스택(4033) 상에 배치된다. 제1 LED 스택(4023)이 제2 및 제3 LED 스택(4033 및 4043)의 파장보다 긴 파장의 광을 방출하므로, 제1 LED 스택(4023)에서 발생되는 광은 제2 및 제3 LED 스택(4033 및 4043)을 통하여 투과될 수 있고 외부로 방출될 수 있다. 부가하여, 제2 LED 스택(4033)이 제3 LED 스택(4043)의 파장보다 긴 파장의 광을 방출하므로, 제2 LED 스택(4033)에서 발생되는 광은 제3 LED 스택(4043)을 통하여 투과될 수 있고 외부로 방출될 수 있다.
반사 전극(4025)은 제1 LED 스택(4023)의 제2 도전형 반도체 층과 오믹 접촉하고, 제1 LED 스택(4023)에서 발생되는 광을 반사시킨다. 예를 들어, 반사 전극(4025)은 오믹 접촉 층(4025a) 및 반사 층(4025b)을 포함할 수 있다.
오믹 접촉 층(4025a)은 제2 도전형 반도체 층, 즉, p-형 반도체 층과 부분적으로 접촉한다. 오믹 접촉 층(4025a)에 의한 광 흡수를 방지하기 위해, 오믹 접촉 층(4025a)이 p-형 반도체 층과 접촉하는 면적은 p-형 반도체 층의 전체 면적의 약 50%를 초과하지 않을 수 있다. 반사 층(4025b)은 오믹 접촉 층(4025a)을 덮으며 또한 제1 절연 층(4027)을 덮는다. 도시한 바와 같이, 반사 층(4025b)은 오믹 접촉 층(4025a)의 전체 또는 오믹 접촉 층(4025a)의 일부분을 실질적으로 덮을 수 있다.
반사 층(4025b)은 제1 절연 층(4027)을 덮어서, 전방향 반사기가 상대적으로 높은 굴절률을 갖는 제1 LED 스택(4023)과 상대적으로 낮은 굴절률을 갖는 제1 절연 층(4027) 및 반사 층(4025b)의 스택에 의해 형성될 수 있다. 반사 층(4025b)은 제1 LED 스택(4023)의 면적의 50% 이상 또는 제1 LED 스택(4023)의 영역의 대부분을 덮고, 그에 의해, 광 효율을 향상시킨다.
오믹 접촉 층(4025a) 및 반사 층(4025b)은 금(Au)을 포함하는 금속 층으로 형성될 수 있다. 오믹 접촉 층(4025a)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다. 반사 층(4025b)은 제1 LED 스택(4023)에서 발생되는 광, 예를 들어, 적색 광에 대해 높은 반사율을 갖는, 알루미늄(Al), 은(Ag) 또는 금(Au)과 같은, 금속 층으로 형성될 수 있다. 특히, 금(Au)은 제2 LED 스택(4033) 및 제3 LED 스택(4043)에서 발생되는 광, 예를 들어, 녹색 광 또는 청색 광에 대해 상대적으로 낮은 반사율을 가질 수 있고, 그러므로, 제2 및 제3 LED 스택(4033 및 4043)에서 발생되어 지지 기판(4051)을 향해 진행하는 광을 흡수함으로써 광 간섭을 감소시킬 수 있다.
제1 절연 층(4027)은 지지 기판(4051)과 제1 LED 스택(4023) 사이에 배치되며, 제1 LED 스택(4023)을 노출시키는 개구부를 갖는다. 오믹 접촉 층(4025a)은 제1 절연 층(4023)의 개구부 내에서 제1 LED 스택(4023)에 연결된다.
오믹 전극(4026)은 제1 LED 스택(4023)의 제1 도전형 반도체 층(4023a)과 오믹 접촉한다. 오믹 전극(4026)은 제2 도전형 반도체 층(4023b)을 부분적으로 제거함으로써 노출되는 제1 도전형 반도체 층(4023a) 상에 배치될 수 있다. 도 78이 하나의 오믹 전극(4026)을 예시하지만, 다수의 오믹 전극(4026)이 지지 기판(4051) 상의 다수의 영역 상에 정렬된다. 오믹 전극(4026)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
제2 절연 층(4028)은 지지 기판(4051)과 반사 전극(4025) 사이에 배치되어 반사 전극(4025)을 덮는다. 제2 절연 층(4028)은 오믹 전극(4026)을 노출시키는 개구부를 갖는다. 제2 절연 층(4028)은 SiO2 또는 SOG로 형성될 수 있다.
인터커넥션 라인(4029)은 제2 절연 층(4028)과 지지 기판(4051) 사이에 배치되며, 제2 절연 층(4028)의 개구부를 통해 오믹 전극(4026)에 연결된다. 인터커넥션 라인(4026)은 지지 기판(4051) 상에서 다수의 오믹 전극(4026)을 서로 연결할 수 있다.
제2-p 투명 전극(4035)은 제2 LED 스택(4033)의 제2 도전형 반도체 층(4033b), 즉, p-형 반도체 층과 오믹 접촉한다. 제2-p 투명 전극(4035)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
제3-p 투명 전극(4045)은 제3 LED 스택(4043)의 제2 도전형 반도체 층(4043b), 즉, p-형 반도체 층과 오믹 접촉한다. 제3-p 투명 전극(4045)은 적색 광, 녹색 광 및 청색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
반사 전극(4025), 제2-p 투명 전극(4035) 및 제3-p 투명 전극(4045)은 각 LED 스택의 p-형 반도체 층과 오믹 접촉하여 전류 퍼짐을 도울 수 있다.
제1 컬러 필터(4037)는 제1 LED 스택(4023)과 제2 LED 스택(4033) 사이에 배치될 수 있다. 부가하여, 제2 컬러 필터(4047)는 제2 LED 스택(4033)과 제3 LED 스택(4043) 사이에 배치될 수 있다. 제1 컬러 필터(4037)는 제1 LED 스택(4023)에서 발생되는 광을 투과시키고, 제2 LED 스택(4033)에서 발생되는 광을 반사시킨다. 제2 컬러 필터(4047)는 제1 및 제2 LED 스택(4023 및 4033)에서 발생되는 광을 투과시키고, 제3 LED 스택(4043)에서 발생되는 광을 반사시킨다. 따라서, 제1 LED 스택(4023)에서 발생되는 광은 제2 LED 스택(4033) 및 제3 LED 스택(4043)을 통해 외부로 방출될 수 있고, 제2 LED 스택(4033)에서 발생되는 광은 제3 LED 스택(4043)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(4033)에서 발생되는 광이 제1 LED 스택(4023) 상에 입사되어 손실되거나 제3 LED 스택(4043)에서 발생되는 광이 제2 LED 스택(4033) 상에 입사되어 손실되는 것을 방지하는 것이 가능하다.
몇몇 예시적인 실시예에 따라, 제1 컬러 필터(4037)는 또한 제3 LED 스택(4043)에서 발생되는 광을 반사시킬 수 있다. 몇몇 예시적인 실시예에 따라, LED 스택이 마이크로 LED를 포함하는 경우, 컬러 필터가 마이크로 LED의 작은 폼 팩터로 인해 생략될 수 있다.
제1 및 제2 컬러 필터(4037 및 4047)은, 예를 들어, 저주파 영역, 즉, 장파장 영역 만을 통과시키는 저역 통과 필터, 소정 파장 대역 만을 통과시키는 대역 통과 필터, 또는 소정 파장 대역 만을 차단하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(4037 및 4047)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 예를 들어, TiO2와 SiO2, Ta2O5와 SiO2, Nb2O5와 SiO2, HfO2와 SiO2, 또는 ZrO2와 SiO2를 교대로 적층함으로써 형성될 수 있다. 또한, 제1 및/또는 제2 컬러 필터(4037 및/또는 4047)는 분산 브래그 반사기(DBR)를 포함할 수 있다. 분산 브래그 반사기는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다. 또한, 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다.
제1 본딩 층(4053)은 제1 LED 스택(4023)을 지지 기판(4051)에 결합한다. 도시된 바와 같이, 인터커넥션 라인(4029)은 제1 본딩 층(4053)과 접촉할 수 있다. 또한, 인터커넥션 라인(4029)은 제2 절연 층(4028)의 몇몇 영역 하부에 배치되며, 인터커넥션 라인(4029)을 갖지 않는 제2 절연 층(4028)의 영역은 제1 본딩 층(4053)과 접촉할 수 있다. 제1 본딩 층(4053)은 광 투과성이거나 광 불투과성일 수 있다. 특히, 디스플레이 장치의 콘트라스트는, 블랙 에폭시와 같은 광을 흡수하는 접착 층을 제1 본딩 층(4053)으로서 사용함으로써, 향상될 수 있다.
제1 본딩 층(4053)은 지지 기판(4051)과 직접적으로 접촉할 수 있지만, 도시된 바와 같이, 친수성 재료 층(4052)이 지지 기판(4051)과 제1 본딩 층(4053) 사이의 계면에 배치될 수 있다. 친수성 재료 층(4052)은 지지 기판(4051)의 표면을 친수성으로 변화시켜 제1 본딩 층(4053)의 접착력을 개선할 수 있다. 본 명세서에서 사용되는, 본딩 층 및 친수성 재료 층은 집합적으로 버퍼 층으로서 지칭될 수 있다.
제1 본딩 층(4053)은 친수성 재료 층에 대해 강한 접착력을 갖지만, 소수성 재료 층에 대해서는 약한 접착력을 갖는다. 그러므로, 접착력이 약한 부분에서 박리가 발생할 수 있다. 예시직인 실시예에 따른 친수성 재료 층(4052)은 소수성 표면을 친수성으로 변화시켜 제1 본딩 층(4053)의 접착력을 향상시켜 박리의 발생을 방지할 수 있다.
친수성 재료 층(4052)은 또한, 예를 들어, SiO2 등을 지지 기판(4051)의 표면 상에 증착함으로써 형성될 수 있고, 또한 표면을 개질하기 위해 지지 기판(4051)의 표면을 플라즈마로 처리함으로써 형성될 수 있다. 표면 개질된 층은 표면 에너지를 증가시켜 소수성 특성을 친수성 특성으로 변화시킨다. 제2 절연 층(4028)이 소수성 특성을 갖는 경우, 친수성 재료 층은 제2 절연 층(4028) 상에도 배치될 수 있고, 제1 본딩 층(4052)은 제2 절연 층(4028) 상의 친수성 재료 층과 접촉할 수 있다.
제2 본딩 층(4055)은 제2 LED 스택(4033)을 제1 LED 스택(4023)에 결합한다. 제2 본딩 층(4055)은 제1 LED 스택(4023)과 제1 컬러 필터(4037) 사이에 배치될 수 있고 제1 컬러 필터(4037)와 접촉할 수 있다. 제2 본딩 층(4055)은 제1 LED 스택(4023)에서 발생되는 광을 투과시킬 수 있다. 친수성 재료 층(4054)은 제1 LED 스택(4023)과 제2 본딩 층(4055) 사이의 계면에 배치될 수 있다. 제1 LED 스택(4023)의 제1 도전형 반도체 층(4023a)은 일반적으로 소수성 특성을 나타낸다. 그러므로, 제2 본딩 층(4055)이 제1 도전형 반도체 층(4023a)과 직접 접촉하는 경우, 제2 본딩 층(4055)과 제1 도전형 반도체 층(4023a) 사이의 계면에서 박리가 발생하기 쉽다.
예시적인 실시예에 따른 친수성 재료 층(4054)은 제1 LED 스택(4023)의 표면을 소수성 특성을 갖는 것으로부터 친수성 특성을 갖는 것으로 변경시키고, 그러므로, 제2 본딩 층(4055)의 접착력을 향상시켜 박리의 발생을 줄이거나 방지한다. 친수성 재료 층(4054)은 SiO2를 증착하거나 또는 전술한 바와 같이 제1 LED 스택(4023)의 표면을 플라즈마로 개질함으로써 형성될 수 있다.
제2 본딩 층(4055)과 접촉하는 제1 컬러 필터(4037)의 표면 층은 친수성 재료 층, 예를 들어, SiO2일 수 있다. 제1 컬러 필터(4037)의 표면 층이 친수성이 아닌 경우, 친수성 재료 층이 제1 컬러 필터(4037) 상에 형성될 수 있고, 제2 본딩 층(4055)은 친수성 재료 층과 접촉할 수 있다.
제3 본딩 층(4057)은 제3 LED 스택(4043)을 제2 LED 스택(4033)에 결합한다. 제3 본딩 층(4057)은 제2 LED 스택(4033)과 제2 컬러 필터(4047) 사이에 배치될 수 있고 제2 컬러 필터(4047)와 접촉할 수 있다. 제3 본딩 층(4057)은 제1 LED 스택(4023) 및 제2 LED 스택(4033)에서 발생되는 광을 투과시킨다. 친수성 재료 층(4056)이 제2 LED 스택(4033)과 제3 본딩 층(4057) 사이의 계면에 배치될 수 있다. 제2 LED 스택(4033)은 소수성 특성을 나타낼 수 있고, 결과적으로, 제3 본딩 층(4057)이 제2 LED 스택(4033)에 직접 접촉하는 경우, 제3 본딩 층(4057)과 제2 LED 스택(4033) 사이의 계면에서 박리가 발생하기 쉽다.
예시적인 실시예에 따른 친수성 재료 층(4056)은 제2 LED 스택(4033)의 표면을 소수성 특성으로부터 친수성 특성으로 변경시키고, 그러므로, 제3 본딩 층(4057)의 접착력을 향상시켜 박리의 발생을 방지한다. 친수성 재료 층(4056)은 SiO2를 증착하거나 또는 전술한 바와 같이 제2 LED 스택(4033)의 표면을 플라즈마로 개질함으로써 형성될 수 있다.
제3 본딩 층(4057)과 접촉하는 제2 컬러 필터(4047)의 표면 층은 친수성 재료 층, 예를 들어, SiO2일 수 있다. 제2 컬러 필터(4047)의 표면 층이 친수성이 아닌 경우, 친수성 재료 층이 제2 컬러 필터(4047) 상에 형성될 수 있고, 제3 본딩 층(4057)은 친수성 재료 층과 접촉할 수 있다.
제1 내지 제3 본딩 층(4053, 4055 및 4057)은 광 투과성 SOC로 형성될 수 있지만, 이에 한정되는 것은 아니며, 다른 투명한 유기 재료 층 또는 투명한 무기 재료 층이 사용될 수 있다. 유기 재료 층의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 재료 층의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 유기 재료 층은 고진공 및 고압에서 본딩될 수 있고, 무기 재료 층은, 예를 들어, 화학 기계적 연마 공정으로 표면을 평탄화하고 플라즈마 등을 사용하여 표면 에너지를 변화시킨 후 변화된 표면 에너지를 사용함으로써, 본딩될 수 있다.
도 79A 내지 도 79F는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택(4000)을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 79A를 참조하면, 제1 LED 스택(4023)이 제1 기판(4021) 상에서 먼저 성장된다. 제1 기판(4021)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(4023)은 AlGaInP계 반도체 층으로 형성되며, 제1 도전형 반도체 층(4023a), 활성 층 및 제2 도전형 반도체 층(4023b)을 포함한다.
다음으로, 제2 도전형 반도체 층(4023b)이 부분적으로 제거되어 제1 도전형 반도체 층(4023a)을 노출시킨다. 도 79A가 단지 하나의 픽셀 영역을 도시하지만, 제1 도전형 반도체 층(4023a)은 픽셀 영역의 각각에 대해 부분적으로 노출된다.
제1 절연 층(4027)이 제1 LED 스택(4023) 상에 형성되고, 개구부를 형성하도록 패터닝된다. 예를 들어, SiO2가 제1 LED 스택(4023) 상에 형성되고, 포토레지스트가 도포되며, 포토레지스트 패턴이 포토리소그래피 및 현상을 통해 형성된다. 다음으로, 내부에 개구부가 형성되는 제1 절연 층(4027)이 포토레지스트 패턴을 식각 마스크로 사용하여 SiO2를 패터닝함으로써 형성될 수 있다. 제1 절연 층(4027)의 개구부 중 하나는 제1 도전형 반도체 층(4023a) 상에 배치될 수 있고, 다른 개구부는 제2 도전형 반도체 층(4023b) 상에 배치될 수 있다.
그 후, 오믹 접촉 층(4025a) 및 오믹 전극(4026)이 제1 절연 층(4027)의 개구부 내에 형성된다. 오믹 접촉 층(4025a) 및 오믹 전극(4026)은 리프트-오프 기법을 이용하여 형성될 수 있다. 오믹 접촉 층(4025a)이 먼저 형성되고 나서 오믹 전극(4026)이 형성될 수 있고 또는 그 반대일 수 있다. 부가하여, 예시적인 실시예에 따라, 오믹 전극(4026) 및 오믹 접촉 층(4025a)이 동일한 재료 층으로 동시에 형성될 수 있다.
오믹 접촉 층(4025a)이 형성된 후, 오믹 접촉 층(4025a) 및 제1 절연 층(4027)을 덮는 반사 층(4025b)이 형성된다. 반사 층(4025b)은 리프트-오프 기법을 이용하여 형성될 수 있다. 반사 층(4025b)은 또한 오믹 접촉 층(4025a)의 일 부분을 덮을 수 있고, 또한 도시된 바와 같이 오믹 접촉 층(4025a)의 실질적으로 전체를 덮을 수도 있다. 반사 전극(4025)이 오믹 접촉 층(4025a) 및 반사 층(4025b)에 의해 형성된다.
반사 전극(4025)은 제1 LED 스택(4023)의 p-형 반도체 층과 오믹 접촉할 수 있고, 그러므로, 이하 제1 p-형 반사 전극(4025)으로서 지칭될 수 있다. 반사 전극(4025)은 오믹 전극(4026)으로부터 이격되며, 그러므로, 제1 도전형 반도체 층(4023a)으로부터 전기적으로 절연된다.
반사 전극(4025)을 덮고 오믹 전극(4026)을 노출시키는 개구부를 갖는 제2 절연 층(4028)이 형성된다. 제2 절연 층(4028)은, 예를 들어, SiO2 또는 SOG로 형성될 수 있다.
그리고 나서, 인터커넥션 라인(4029)이 제2 절연 층(4028) 상에 형성된다. 인터커넥션 라인(4029)은 제2 절연 층(4028)의 개구부를 통해 오믹 전극(4026)에 연결되며, 그러므로, 제1 도전형 반도체 층(4023a)에 전기적으로 연결된다.
인터커넥션 라인(4029)이 제2 절연 층(4028)의 전체 표면을 덮는 것으로 도 79A에 도시되지만, 인터커넥션 라인(4029)은 제2 절연 층(4028) 상에 부분적으로 배치될 수 있고, 제2 절연 층(4028)의 상부 표면은 인터커넥션 라인(4029) 주위에서 노출될 수 있다.
도시된 예시적인 실시예가 하나의 픽셀 영역을 나타내지만, 기판(4021) 상에 배치되는 제1 LED 스택(4023)은 다수의 픽셀 영역을 덮을 수 있으며, 인터커넥션 라인(4029)은 다수의 영역 상에 형성되는 오믹 전극(4026)에 공통적으로 연결될 수 있다. 또한, 다수의 인터커넥션 라인(4029)이 기판(4021) 상에 형성될 수 있다.
도 79B를 참조하면, 제2 LED 스택(4033)이 제2 기판(4031) 상에서 성장되고, 제2-p 투명 전극(4035) 및 제1 컬러 필터(4037)가 제2 LED 스택(4033) 상에 형성된다. 제2 LED 스택(4033)은 질화 갈륨계 제1 도전형 반도체 층(4033a), 제2 도전형 반도체 층(4033b) 및 그 사이에 배치되는 활성 층을 포함할 수 있고, 활성 층은 GaInN 웰 층을 포함할 수 있다. 제2 기판(4031)은 질화 갈륨계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(4021)과 다르다. GaInN의 조성비는 제2 LED 스택(4033)이 녹색 광을 방출할 수 있도록 결정될 수 있다. 제2-p 투명 전극(4035)은 제2 도전형 반도체 층(4033b)과 오믹 접촉한다.
제1 컬러 필터(4037)는 제2-p 투명 전극(4035) 상에 형성될 수 있으며, 그 세부는 도 78을 참조하여 설명한 것과 실질적으로 동일하므로, 그 상세한 설명은 중복을 피하기 위해 생략하기로 한다.
도 79C를 참조하면, 제3 LED 스택(4043)이 제3 기판(4041) 상에서 성장되고, 제3-p 투명 전극(4045) 및 제2 컬러 필터(4047)가 제3 LED 스택(4043) 상에 형성된다. 제3 LED 스택(4043)은 질화 갈륨계 제1 도전형 반도체 층(4043a), 제2 도전형 반도체 층(4043b) 및 그 사이에 배치되는 활성 층을 포함할 수 있고, 활성 층은 GaInN 웰 층을 포함할 수 있다. 제3 기판(4041)은 질화 갈륨계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(4021)과 다르다. GaInN의 조성비는 제3 LED 스택(4043)이 청색 광을 방출하도록 결정될 수 있다. 제3-p 투명 전극(4045)은 제2 도전형 반도체 층(4043b)과 오믹 접촉한다.
제2 컬러 필터(4047)는 도 78을 참조하여 설명한 그 것과 실질적으로 동일하므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
한편, 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)이 서로 다른 기판 상에서 성장되므로, 그 형성 순서는 특별히 제한되지 않는다.
도 79D를 참조하면, 다음으로, 제1 LED 스택(4023)이 제1 본딩 층(4053)을 통해 지지 기판(4051) 상에 결합된다. 본딩 재료 층은 지지 기판(4051) 및 제2 절연 층(4028) 상에 배치될 수 있고, 서로 본딩되어 제1 본딩 층(4053)을 형성할 수 있다. 인터커넥션 라인(4029)은 지지 기판(4051)을 향하도록 배치된다.
한편, 지지 기판(4051)의 표면이 소수성 특성을 갖는 경우, 친수성 재료 층(4052)이 지지 기판(4051) 상에 먼저 형성될 수 있다. 친수성 재료 층(4052)은, 또한 SiO2와 같은 재료 층을 지지 기판(4051)의 표면 상에 증착함으로써 또는 표면 에너지를 증가시키기 위해 지지 기판(4051)의 표면을 플라즈마 등으로 처리함으로써, 형성될 수 있다. 지지 기판(4051)의 표면은 플라즈마 처리에 의해 개질되고, 높은 표면 에너지를 갖는 표면 개질 층이 지지 기판(4051)의 표면 상에 형성될 수 있다. 제1 본딩 층(4053)은 친수성 재료 층(4052)에 본딩될 수 있고, 제1 본딩 층(4053)의 접착력은 그러므로 향상된다.
제1 기판(4021)이 화학적 식각 기법을 이용하여 제1 LED 스택(4023)으로부터 제거된다. 따라서, 제1 LED 스택(4023)의 제1 도전형 반도체 층이 정부 표면 상에서 노출된다. 제1 도전형 반도체 층(4023a)의 노출된 표면은 광 추출 효율을 증가시키기 위해 텍스쳐링될 수 있고, 그러므로, 조면화된 표면 등과 같은 광 추출 구조가 제1 도전형 반도체 층(4023a)의 표면 상에 형성될 수 있다.
도 79E를 참조하면, 제2 LED 스택(4033)이 제2 본딩 층(4055)을 통해 제1 LED 스택(4023)에 결합된다. 제1 컬러 필터(4037)는 제1 LED 스택(4023)을 향하도록 배치되며 제2 본딩 층(4055)에 본딩된다. 본딩 재료 층은 제1 LED 스택(4023) 및 제1 컬러 필터(4037) 상에 배치되고 서로 본딩되어 제2 본딩 층(4055)을 형성한다.
한편, 제2 본딩 층(4055)이 형성되기 전에, 친수성 재료 층(4054)이 제1 LED 스택(4023) 상에 먼저 형성될 수 있다. 친수성 재료 층(4054)은 제1 LED 스택(4023)의 표면을 소수성 특성을 갖는 것으로부터 친수성 특성으로 변화시켜 제2 본딩 층(4055)의 접착력을 향상시킨다. 친수성 재료 층(4054)은 또한 SiO2와 같은 재료 층을 증착함으로써 또는 표면 에너지를 증가시키기 위해 제1 LED 스택(4023)의 표면을 플라즈마 등으로 처리함으로써 형성될 수 있다. 제1 LED 스택(4023)의 표면은 플라즈마 처리에 의해 개질되고, 높은 표면 에너지를 갖는 표면 개질 층이 제1 LED 스택(4023)의 표면 상에 형성될 수 있다. 제2 본딩 층(4055)은 친수성 재료 층(4054)에 본딩될 수 있고, 제2 본딩 층(4055)의 접착력은 그러므로 향상된다.
제2 기판(4031)은 레이저 리프트-오프 또는 화학적 리프트-오프와 같은 기법을 이용하여 제2 LED 스택(4033)으로부터 분리될 수 있다. 부가하여, 광 추출을 향상시키기 위해, 조면화된 표면이 표면 텍스쳐링을 이용하여 제1 도전형 반도체 층(4033a)의 노출된 표면 상에 형성될 수 있다.
도 79F를 참조하면, 친수성 재료 층(4056)이 그리고 나서 제2 LED 스택(4033) 상에 형성될 수 있다. 친수성 재료 층(4056)은 제2 LED 스택(4033)의 표면을 친수성 특성으로 변화시켜 제3 본딩 층(4057)의 접착력을 향상시킨다. 친수성 재료 층(4056)은 또한, SiO2와 같은 재료 층을 증착함으로써 또는 표면 에너지를 증가시키기 위해 제2 LED 스택(4033)의 표면을 플라즈마 등으로 처리함으로써, 형성될 수 있다. 그러나, 제2 LED 스택(4033)의 표면이 친수성 특성을 갖는 경우, 친수성 재료 층(4056)은 생략될 수 있다.
다음으로, 도 78 및 도 79C를 참조하면, 제3 LED 스택(4043)이 제3 본딩 층(4057)을 통해 제2 LED 스택(4033)에 결합된다. 제2 컬러 필터(4047)는 제2 LED 스택(4033)을 향하도록 배치되며 제3 본딩 층(4057)에 본딩된다. 본딩 재료 층은 제2 LED 스택(4033)(또는 친수성 재료 층(4056)) 및 제3 컬러 필터(4047) 상에 배치되며 서로 본딩되어 제3 본딩 층(4057)을 형성한다.
제3 기판(4041)은 레이저 리프트-오프 또는 화학적 리프트-오프와 같은 기법을 이용하여 제3 LED 스택(4043)으로부터 분리될 수 있다. 따라서, 도 78에 도시된 바와 같이, 제3 LED 스택(4043)의 제1 도전형 반도체 층(4043a)이 노출되는 디스플레이용 LED 스택이 제공된다. 부가하여, 조면화된 표면이 표면 텍스쳐링에 의해 제1 도전형 반도체 층(4043a)의 노출된 표면 상에 형성될 수 있다.
지지 기판(4051) 상에 배치되는 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 스택은 픽셀 단위로 패터닝되고, 패터닝된 스택은 인터커넥션 라인을 사용하여 서로 연결되어, 디스플레이 장치를 제공하는 것을 가능하게 한다. 이하, 예시적인 실시예에 따른 디스플레이 장치를 설명하기로 한다.
도 80은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이며, 도 81은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 80 및 도 81을 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 패시브 매트릭스 방식으로 구동되도록 구현될 수 있다.
예를 들어, 도 78을 참조하여 설명한 디스플레이용 LED 스택은, 제1 내지 제3 LED 스택(4023, 4033 및 4043)이 수직방향으로 적층되는 구조를 가지므로, 하나의 픽셀이 세 개의 발광 다이오드(R, G 및 B)를 포함한다. 여기서, 제1 발광 다이오드(R)는 제1 LED 스택(4023)에 해당할 수 있고, 제2 발광 다이오드(G)는 제2 LED 스택(4033)에 해당할 수 있으며, 제3 발광 다이오드(B)는 제3 LED 스택(4043)에 해당할 수 있다.
도 80 및 도 81에서, 하나의 픽셀은 제1 내지 제3 발광 다이오드(R, G 및 B)를 포함하고, 각 발광 다이오드는 서브픽셀에 대응한다. 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 공통 라인, 예를 들어, 데이터 라인에 연결되고, 그 캐소드는 다른 라인, 예를 들어, 스캔 라인에 연결된다. 제1 픽셀에 대해, 예를 들어, 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 데이터 라인(Vdata1)에 공통적으로 연결되고, 그 캐소드는 스캔 라인(Vscan1-1, Vscan1-2 및 Vscan1-3)에 각각 연결된다. 따라서, 동일한 픽셀 내의 발광 다이오드(R, G 및 B)는 개별적으로 구동될 수 있다.
부가하여, 발광 다이오드(R, G 및 B)의 각각은 펄스 폭 변조를 이용함으로써 또는 전류 강도를 변경함으로써 구동되어, 각 서브픽셀의 밝기를 조절하는 것을 가능하게 할 수 있다.
도 81을 다시 참조하면, 다수의 픽셀이 도 78을 참조하여 설명한 스택을 패터닝함으로써 형성되며, 각각의 픽셀은 반사 전극(4025) 및 인터커넥션 라인(4071, 4073 및 4075)에 연결된다. 도 80에 도시된 바와 같이, 반사 전극(4025)은 데이터 라인(Vdata)으로서 사용될 수 있고, 인터커넥션 라인(4071, 4073 및 4075)은 스캔 라인으로서 형성될 수 있다. 여기서, 인터커넥션 라인(4075)은 인터커넥션 라인(4029)에 의해 형성될 수 있다. 반사 전극(4025)은 다수의 픽셀의 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 제1 도전형 반도체 층(4023a, 4033a 및 4043a)을 서로 전기적으로 연결할 수 있으며, 인터커넥션 라인(4029)은 반사 전극(4025)에 실질적으로 수직하게 배치되어 다수의 픽셀의 제1 도전형 반도체 층(4023a)을 서로 전기적으로 연결할 수 있다.
픽셀은 매트릭스 형태로 배열될 수 있으며, 각 픽셀의 발광 다이오드(R, G 및 B)의 애노드는 반사 전극(4025)에 공통적으로 연결되고 그 캐소드는 서로 이격된 인터커넥션 라인(4071, 4073 및 4075)에 각각 연결된다. 여기서, 인터커넥션 라인(4071, 4073 및 4075)은 스캔 라인(Vscan)으로서 사용될 수 있다.
도 82는 도 81의 디스플레이 장치의 하나의 픽셀의 확대 평면도이며, 도 83은 도 82의 선 A-A를 따라 취한 개략적인 단면도이며, 도 84는 도 82의 선 B-B를 따라 취한 개략적인 단면도이다.
도 81 내지 도 84를 다시 참조하면, 각 픽셀에서, 반사 전극(4025)의 일부분, 제2-p 투명 전극(4035)의 일부분, 제2 LED 스택(4033)의 상부 표면의 일부분, 제3-p 투명 전극(4045)의 일부분 및 제3 LED 스택(4043)의 상부 표면이 외부에 노출된다.
제3 LED 스택(4043)은 그 상부 표면 상에 형성되는 조면화된 표면(4043r)을 가질 수 있다. 조면화된 표면(4043r)은 또한 제3 LED 스택(4043)의 상부 표면의 전체 또는 제3 LED 스택(4043)의 상부 표면의 일부분 상에 형성될 수 있다.
하부 절연 층(4061)이 각 픽셀의 측면을 덮을 수 있다. 하부 절연 층(4061)은 SiO2와 같은 광 투과성 재료로 형성될 수 있으며, 이 경우, 하부 절연 층(4061)은 또한 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체를 덮을 수 있다. 대안적으로, 예시적인 실시예에 따른 하부 절연 층(4061)은 광 반사 층 또는 광 흡수 층을 포함하여 광이 제1 내지 제3 LED 스택(4023, 4033 및 4043)으로부터 측면으로 진행하는 것을 방지할 수 있으며, 이 경우, 하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 최소한 부분적으로 노출시킨다. 하부 절연 층(4061)은, 예를 들어, 분산 브래그 반사기 또는 금속성 반사 층이나 투명 절연 층 상의 유기 반사 층을 포함할 수 있고, 또한 블랙 에폭시와 같은 광 흡수 층을 포함할 수 있다. 블랙 에폭시와 같은 광 흡수 층은 광이 픽셀의 외부로 방출되는 것을 방지하여 디스플레이 장치에서 픽셀 간의 콘트라스트 비를 향상시킬 수 있다.
하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 노출시키는 개구부(4061a), 제2 LED 스택(4033)의 상부 표면을 노출시키는 개구부(4061b), 제3-p 투명 전극(4045)을 노출시키는 개구부(4061c), 제2-p 투명 전극(4035)을 노출시키는 개구부(4061d), 및 제1 p-형 반사 전극(4025)을 노출시키는 개구부(4061e)를 가질 수 있다. 제1 LED 스택(4023)의 상부 표면은 외부에 노출되지 않을 수 있다.
인터커넥션 라인(4071) 및 인터커넥션 라인(4073)은 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 부근에서 지지 기판(4051) 상에 형성될 수 있고, 하부 절연 층(4061) 상에 배치되어 제1 p-형 반사 전극(4025)으로부터 절연될 수 있다. 커넥터(4077ab)는 제2-p 투명 전극(4035) 및 제3-p 투명 전극(4045)을 반사 전극(4025)에 연결한다. 따라서, 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)의 애노드는 반사 전극(4025)에 공통적으로 연결된다.
인터커넥션 라인(4075 또는 4029)은 반사 전극(4025) 아래에서 반사 전극(4025)에 실질적으로 수직하게 배치될 수 있으며, 오믹 전극(4026)에 연결되어, 제1 도전형 반도체 층(4023a)에 전기적으로 연결된다. 오믹 전극(4026)은 제1 LED 스택(4023) 아래에서 제1 도전형 반도체 층(4023a)에 연결된다. 오믹 전극(4026)은 도 82에 도시된 바와 같이 제3 LED 스택(4043)의 조면화된 표면(4043r)의 하부 영역 외부에 배치될 수 있으며, 그러므로, 광 손실이 감소될 수 있다.
커넥터(4071a)는 제3 LED 스택(4043)의 상부 표면을 인터커넥션 라인(4071)에 연결하고, 커넥터(4073a)는 제2 LED 스택(4033)의 상부 표면을 인터커넥션 라인(4073)에 연결한다.
상부 절연 층(4081)은 인터커넥션 라인(4071 및 4073) 및 하부 절연 층(4061) 상에 배치되어 인터커넥션 라인(4071, 4073 및 4075)을 보호할 수 있다. 상부 절연 층(4081)은 인터커넥션 라인(4071, 4073 및 4075)을 노출시키는 개구부를 가질 수 있으며, 본딩 와이어 등이 개구부를 통해 그에 연결될 수 있다.
예시적인 실시예에 따라, 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 애노드는 반사 전극(4025)에 공통적으로 전기적으로 연결되고, 그 캐소드는 인터커넥션 라인(4071, 4073 및 4075)에 각각 전기적으로 연결된다. 따라서, 제1 내지 제3 LED 스택(4023, 4033 및 4043)은 독립적으로 구동될 수 있다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 전극과 배선의 연결은 다양하게 변형될 수 있다.
도 85A 내지 도 85H는 예시적인 실시예에 따른 디스플레이 장치를 제조하기 위한 방법을 나타내는 개략적인 평면도이다. 이하, 도 82의 픽셀을 제조하기 위한 방법을 설명하기로 한다.
먼저, 도 78을 참조하여 설명한 발광 다이오드 스택(4000)이 준비된다.
다음으로, 도 85A를 참조하면, 조면화된 표면(4043r)이 제3 LED 스택(4043)의 상부 표면 상에 형성될 수 있다. 조면화된 표면(4043r)은 제3 LED 스택(4043)의 상부 표면 상에서 각 픽셀 영역에 대응하도록 형성될 수 있다. 조면화된 표면(4043r)은 화학적 식각 기법, 예를 들어, 광-증강 화학적 식각(PEC) 기법을 이용하여 형성될 수 있다.
조면화된 표면(4043r)은, 제3 LED 스택(4043)이 향후 식각될 영역을 고려하여 각 픽셀 영역 내에 부분적으로 형성될 수 있다. 특히, 조면화된 표면(4043r)은, 오믹 전극(4026)이 조면화된 표면(4043r) 외부에 배치되도록, 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 조면화된 표면(4043r)은 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체에 걸쳐서 형성될 수도 있다.
도 85B를 참조하면, 그리고 나서 제3 LED 스택(4043)의 주변 영역이 각 픽셀 영역에서 식각되어 제3-p 투명 전극(4045)을 노출시킨다. 제3 LED 스택(4043)은 도시된 바와 같이 실질적으로 직사각형 또는 정사각형 형상을 갖도록 남겨질 수 있지만, 두 개 이상의 함몰부가 가장자리를 따라 형성될 수 있다. 부가하여, 도시된 바와 같이, 하나의 함몰부는 다른 하나의 함몰부보다 크게 형성될 수 있다.
도 85C를 참조하면, 그리고 나서, 노출된 제3-p 투명 전극(4045)은 상대적으로 큰 함몰부 내에서 노출된 제3-p 투명 전극(4045)의 일부분을 제외하고 제거되어, 제2 LED 스택(4033)의 상부 표면을 노출시킨다. 제2 LED 스택(4033)의 상부 표면은 제3 LED 스택(4043) 주위에서 노출되고 또한 다른 하나의 함몰부 내에서 노출된다. 제3-p 투명 전극(4045)이 노출되는 영역 및 제2 LED 스택(4033)이 노출되는 영역은 상대적으로 큰 함몰부 내에 형성된다.
도 85D를 참조하면, 상대적으로 작은 함몰부 내에 형성되는 제2 LED 스택(4033)을 제외하고 나머지 영역에서 노출되는 제2 LED 스택(4033)이 제거되어 제2-p 투명 전극(4035)을 노출시킨다. 제2-p 투명 전극(4035)은 제3 LED 스택(4043) 주위에서 노출되며, 제2-p 투명 전극(4035)은 또한 상대적으로 큰 함몰부 내에서 노출된다.
도 85E를 참조하면, 그리고 나서, 상대적으로 큰 함몰부 내에서 노출되는 제2-p 투명 전극(4035)을 제외하고, 제3 LED 스택(4043) 주위에서 노출되는 제2-p 투명 전극(4035)이 제거되어, 제1 LED 스택(4023)의 상부 표면을 노출시킨다.
도 85F를 참조하면, 제3 LED 스택(4043) 주위에서 노출된 제1 LED 스택(4023)이 연속 제거되고, 제1 절연 층(4027)은 제거되어 반사 전극(4025)을 노출시킨다. 따라서, 반사 전극(4025)은 제3 LED 스택(4043) 주위에서 노출된다. 노출된 반사 전극(4025)은 수직 방향에서 실질적으로 연신된 형상을 갖도록 패터닝되어 선형 인터커넥션 라인을 형성한다. 패터닝된 반사 전극(4025)은 수직 방향에서 다수의 픽셀 영역 상부에 배치되며, 수평 방향에서 이웃하는 픽셀로부터 이격된다.
도시된 예시적인 실시예에서, 반사 전극(4025)이 제1 LED 스택(4023)을 제거한 후 패터닝되는 것으로 설명되지만, 반사 전극(4025)은, 반사 전극(4025)이 기판(4021) 상에 형성될 때 패터닝된 형상을 갖도록, 미리 형성될 수도 있다. 이 경우, 제1 LED 스택(4023)을 제거한 후에 반사 전극(4025)을 패터닝할 필요가 없다.
반사 전극(4025)을 패터닝함으로써, 제2 절연 층(4028)이 노출될 수 있다. 인터커넥션 라인(4029)은 반사 전극(4025)에 수직하게 배치되며, 제2 절연 층(4028)에 의해 반사 전극(4025)으로부터 절연된다.
도 85G를 참조하면, 그리고 나서, 픽셀을 덮는 하부 절연 층(4061)(도 83 및 도 84 참조)이 형성된다. 하부 절연 층(4061)은 반사 전극(4025)을 덮고, 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 측면을 덮는다. 부가하여, 하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 적어도 부분적으로 덮을 수 있다. 하부 절연 층(4061)이 SiO2와 같은 투명 층인 경우, 하부 절연 층(4061)은 또한 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체를 덮을 수 있다. 대안적으로, 하부 절연 층(4061)은 또한 반사 층 또는 광 흡수 층을 포함할 수 있으며, 이 경우, 하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 적어도 부분적으로 노출시켜 광이 외부로 방출되도록 한다.
하부 절연 층(4061)은 제3 LED 스택(4043)을 노출시키는 개구부(4061a), 제2 LED 스택(4033)을 노출시키는 개구부(4061b), 제3-p 투명 전극(4045)을 노출시키는 개구부(4061c), 제2-p 투명 전극(4035)을 노출시키는 개구부(4061d), 및 반사 전극(4025)을 노출시키는 개구부(4061e)를 가질 수 있다. 반사 전극(4025)을 노출시키는 하나 또는 다수의 개구부(4061e)가 형성될 수 있다.
도 85H를 참조하면, 그리고 나서, 인터커넥션 라인(4071 및 4073) 및 커넥터(4071a, 4073a 및 4077ab)가 리프트-오프 기법에 의해 형성된다. 인터커넥션 라인(4071 및 4073)은 하부 절연 층(4061)에 의해 반사 전극(4025)으로부터 절연된다. 커넥터(4071a)는 제3 LED 스택(4043)을 인터커넥션 라인(4071)에 전기적으로 연결하고, 커넥터(4073a)는 제2 LED 스택(4033)을 인터커넥션 라인(4073)에 연결한다. 커넥터(4077ab)는 제3-p 투명 전극(4045) 및 제2-p 투명 전극(4035)을 제1 p-형 반사 전극(4025)에 전기적으로 연결한다.
인터커넥션 라인(4701 및 4073)은 반사 전극(4025)에 실질적으로 수직하게 배치될 수 있으며, 다수의 픽셀을 서로 연결할 수 있다.
다음, 상부 절연 층(4081)(도 83 및 도 84 참조)이 인터커넥션 라인(4071 및 4073) 및 커넥터(4071a, 4073a 및 4077ab)를 덮는다. 상부 절연 층(4081)은 또한 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체를 덮을 수 있다. 상부 절연 층(4081)은, 예를 들어, 실리콘 산화물 막 또는 실리콘 질화물 막으로 형성될 수 있으며, 또한 분산 브래그 반사기를 포함할 수 있다. 부가하여, 상부 절연 층(4081)은 그 위에 투명 절연 막 및 반사성 금속 층 또는 다층 구조의 유기 반사 층을 포함하여 광을 반사시킬 수 있거나, 또는 블랙계 에폭시와 같은 광 흡수 층을 포함하여 광을 차단할 수 있다.
상부 절연 층(4081)이 광을 반사시키거나 차단하는 경우, 광을 외부로 방출하기 위해, 제3 LED 스택(4043)의 상부 표면을 적어도 부분적으로 노출시키는 것이 필요하다. 한편, 외부로부터의 전기적인 연결을 허용하기 위해, 상부 절연 층(4081)이 부분적으로 제거되어 인터커넥션 라인(4071, 4073 및 4075)을 부분적으로 노출시킨다. 또한, 상부 절연 층(4081)도 생략될 수 있다.
상부 절연 층(4081)이 형성됨에 따라, 도 82에 도시된 픽셀 영역이 완성된다. 또한, 도 81에 도시된 바와 같이, 다수의 픽셀이 지지 기판(4051) 상에 형성될 수 있으며, 이들 픽셀은 제1 p-형 반사 전극(4025) 및 인터커넥션 라인(4071, 4073 및 4075)에 의해 서로 연결될 수 있고 패시브 매트릭스 방식으로 구동될 수 있다.
도시된 예시적인 실시예에서는, 패시브 매트릭스 방식으로 구동될 수 있는 디스플레이 장치를 제조하기 위한 방법이 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 도 78에 도시된 발광 다이오드 스택을 포함하는 디스플레이 장치는 다양한 방식으로 구동되도록 구성될 수 있다.
예를 들어, 인터커넥션 라인(4071 및 4073)이 하부 절연 층(4061) 상에 함께 형성되는 것으로 설명되지만, 인터커넥션 라인(4071)이 하부 절연 층(4061) 상에 형성될 수 있고 인터커넥션 라인(4073)은 상부 절연 층(4081) 상에 형성될 수도 있다.
한편, 도 78에서는, 반사 전극(4025), 제2-p 투명 전극(4035) 및 제3-p 투명 전극(4045)이 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)의 제2 도전형 반도체 층(4023b, 4033b 및 4043b)과 각각 오믹 접촉하는 것으로 설명되고 오믹 전극(4026)이 제1 LED 스택(4023)의 제1 도전형 반도체 층(4023a)과 오믹 접촉하는 것으로 설명되지만, 오믹 접촉 층은 제2 LED 스택(4033) 및 제3 LED 스택(4043)의 제1 도전형 반도체 층(4033a 및 4043a)에 별도로 제공되지 않는다. 픽셀의 크기가 200 마이크로 미터 이하로 작은 경우, 몇몇 예시적인 실시예에 따라, n-형인 제1 도전형 반도체 층(4033a 및 4043a)에 별도의 오믹 접촉 층이 형성되지 않은 경우에도, 전류 퍼짐에 있어서 어려움은 없다. 그러나, 전류 퍼짐을 위해, 투명 전극 층이 제2 및 제3 LED 스택(4033 및 4043)의 n-형 반도체 층 상에 배치될 수 있다.
예시적인 실시예에 따라, 다수의 픽셀이 디스플레이용 발광 다이오드 스택(4000)을 사용함으로써 웨이퍼 레벨에서 형성될 수 있으며, 그러므로, 발광 다이오드를 개별적으로 실장하는 공정이 제거될 수 있다. 또한, 발광 다이오드 스택은 제1 내지 제3 LED 스택(4023, 4033 및 4043)이 수직으로 적층되는 구조를 가지므로, 서브픽셀의 면적이 제한된 픽셀 면적 내에서 확보될 수 있다. 부가하여, 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)에서 발생되는 광이 이들 LED 스택을 통해 투과되고 외부로 방출되므로, 광 손실을 줄이는 것이 가능하다.
그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 각각의 픽셀이 서로 분리된 발광 디바이스도 제공될 수 있으며, 이들 발광 디바이스는 회로 기판 상에 개별적으로 실장되어 디스플레이 장치를 제공하는 것을 가능하게 한다.
부가하여, 오믹 전극(4026)이 제2 도전형 반도체 층(4023b)에 인접하여 제1 도전형 반도체 층(4023a) 상에 형성되는 것으로 설명되지만, 오믹 전극(4026)은 제2 도전형 반도체 층(4023b)에 대향하여 제1 도전형 반도체 층(4023a)의 표면 상에 형성될 수도 있다. 이 경우, 제3 LED 스택(4043) 및 제2 LED 스택(4033)은 오믹 전극(4026)을 노출시키도록 패터닝되고, 인터커넥션 라인(4029)을 대신하여, 오믹 전극(4026)을 회로 기판에 연결하는 별도의 인터커넥션 라인이 제공된다.
도 86은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 86을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 다수의 순차적으로 적층되는 에피택셜 스택을 포함한다. 다수의 에피택셜 스택은 기판(5010) 상에 제공된다.
기판(5010)은 실질적으로 상부 표면 및 하부 표면을 갖는 판 형상을 갖는다.
다수의 에피택셜 스택이 기판(5010)의 상부 표면 상에 실장될 수 있으며, 기판(5010)은 다양한 형태로 제공될 수 있다. 기판(5010)은 절연 재료로 형성될 수 있다. 기판(5010)의 재료의 예는 유리, 석영, 실리콘, 유기 폴리머, 유기/무기 복합체 등을 포함한다. 그러나, 기판(5010)의 재료는 이에 한정되지 않으며, 절연 특성을 갖는 한 특별히 제한되지 않는다. 예시적인 실시예에서, 기판(5010)은 각각의 에피택셜 스택에 발광 신호 및 공통 전압을 제공할 수 있는 배선부를 추가로 포함할 수 있다. 예시적인 실시예에서, 배선부에 부가하여, 기판(5010)은 박막 트랜지스터를 포함하는 구동 소자를 더 포함할 수 있으며, 이 경우, 각각의 에피택셜 스택은 액티브 매트릭스 방식으로 구동될 수 있다. 이를 위해, 기판(5010)은, 인쇄 회로 기판(5010)으로서, 또는 유리, 실리콘, 석영, 유기 폴리머 또는 유기/무기 복합체 상에 형성되는 배선부 및/또는 구동 소자를 갖는 복합 기판으로서, 제공될 수 있다.
다수의 에피택셜 스택이 기판(5010)의 상부 표면 상에 순차적으로 적층되며, 각각 발광한다.
예시적인 실시예에서, 각각 서로 다른 파장 대역의 광을 방출하는 두 개 이상의 에피택셜 스택이 제공될 수 있다. 즉, 서로 다른 에너지 밴드를 각각 갖는 다수의 에피택셜 스택이 제공될 수 있다. 예시적인 실시예에서, 기판(5010) 상의 에피택셜 스택은, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 포함하는 세 개의 순차적으로 적층되는 층이 제공되는 것으로 도시된다.
각 에피택셜 스택은 다양한 파장 대역 중 가시광 대역의 색광(color light)을 방출할 수 있다. 최하부 에피택셜 스택으로부터 방출되는 광은 가장 낮은 에너지 밴드를 갖는 가장 긴 파장의 색광이고, 방출되는 색광의 파장은 하 측에서 상 측을 향하는 순서로 짧아진다. 정부(top)에 배치되는 에피택셜 스택으로부터 방출되는 광은 가장 높은 에너지 밴드를 갖는 가장 짧은 파장의 색광이다. 예를 들어, 제1 에피택셜 스택(5020)은 제1 색광(L1)을 방출할 수 있고, 제2 에피택셜 스택(5030)은 제2 색광(L2)을 방출할 수 있으며, 제3 에피택셜 스택(5040)은 제3 색광(L3)을 방출할 수 있다. 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 색광에 대응한다. 제1 내지 제3 색광(L1, L2 및 L3)은 순차적으로 감소하는 파장을 갖는 서로 다른 파장 대역의 색광일 수 있다. 즉, 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 파장 대역을 가질 수 있으며, 색광은 제1 색광(L1) 내지 제3 색광(L3)의 순서로 더 높은 에너지의 더 짧은 파장 대역일 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 발광 적층 구조가 마이크로 LED를 포함하는 경우, 최하부 에피택셜 스택은 임의의 에너지 밴드를 갖는 광의 색상을 방출할 수 있으며, 그 위에 배치되는 에피택셜 스택은 마이크로 LED의 작은 폼 팩터로 인해 최하부 에피택셜 스택의 에너지 밴드와 다른 에너지 밴드를 갖는 광의 색상을 방출할 수 있다.
예시적인 실시예에서, 제1 색광(L1)은 적색 광일 수 있고, 제2 색광(L2)은 녹색 광일 수 있으며, 제3 색광(L3)은 청색 광일 수 있다.
각 에피택셜 스택은 기판(5010)의 전방 방향으로 광을 방출한다. 특히, 하나의 에피택셜 스택으로부터 방출되는 광은 광로(light path) 내에 위치되는 다른 에피택셜 스택을 관통하며 전방 방향으로 진행한다. 전방 방향은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)이 적층되는 방향에 해당할 수 있다.
이하, 전술한 전방 방향 및 후방 방향에 부가하여, 기판(5010)의 "전방" 방향을 "상부" 방향으로 지칭하기로 하고, 기판(5010)의 "후방" 방향을 "하부" 방향으로 지칭하기로 한다. 물론, "상부" 또는 "하부"라는 용어는 상대적인 방향을 나타내며, 발광 적층 구조의 배치 및 방향에 따라 변할 수 있다.
각 에피택셜 스택은 상부 방향으로 광을 방출하고, 각 에피택셜 스택은 하부에 있는 에피택셜 스택으로부터 방출되는 광의 대부분을 투과시킨다. 특히, 제1 에피택셜 스택(5020)으로부터 방출되는 광은 제2 에피택셜 스택(5030) 및 제3 에피택셜 스택(5040)을 관통하여 전방 방향으로 진행하고, 제2 에피택셜 스택(5030)으로부터 방출되는 광은 제3 에피택셜 스택(5040)을 관통하여 전방 방향으로 진행한다. 이를 위해, 최하부 에피택셜 스택 이외의 에피택셜 스택 중 적어도 몇몇 또는 바람직하게는 모두는 광학적으로 투과성인 재료를 포함할 수 있다. 본 명세서에서 사용되는 "광학적으로 투과성인" 재료는 전체 광을 투과시키는 투명 재료 뿐만아니라 소정 파장의 광을 투과시키거나 소정 파장의 광의 일부를 투과시키는 재료도 포함한다. 예시적인 실시예에서, 각 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 약 60% 이상, 다른 예시적인 실시예에서 약 80% 이상 또는 또 다른 예시적인 실시예에서 약 90% 이상을 투과시킬 수 있다.
예시적인 실시예에 따른 발광 적층 구조에서, 각각의 에피택셜 스택에 발광 신호를 인가하기 위한 신호 라인은 독립적으로 연결되며, 따라서, 각각의 에피택셜 스택은 독립적으로 구동될 수 있고, 발광 적층 구조는 각 에피택셜 스택으로부터 광이 방출되는지에 따라 다양한 색상을 구현할 수 있다. 부가하여, 서로 다른 파장의 광을 방출하기 위한 에피택셜 스택은 서로 상에 수직하게 중첩되며, 그러므로, 좁은 면적 내에 형성될 수 있다.
도 87A 및 도 87B는 예시적인 실시예에 따른 발광 적층 구조를 나타내는 단면도이다.
도 87A를 참조하면, 예시적인 실시예에 따른 발광 적층 구조에서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 사이에 개재되는 접착 층 또는 버퍼 층을 경유하여 기판(5010) 상에 제공될 수 있다.
접착 층(5061)은 기판(5010) 및 제1 에피택셜 스택(5020)을 기판(5010) 상에 접착시킨다. 접착 층(5061)은 도전성 또는 비도전성 재료를 포함할 수 있다. 접착 층(5061)은 그 하부에 제공되는 기판(5010)에 전기적으로 연결될 필요가 있을 때 몇몇 구역에서 도전성을 가질 수 있다. 접착 층(5061)은 투명 또는 불투명 재료를 포함할 수 있다. 예시적인 실시예에서, 불투명 재료가 기판(5010)에 제공되고 기판(5010)이 그 위에 형성되는 배선부 등을 가질 때, 접착 층(5061)은 불투명 재료, 예를 들어, 광 흡수 재료를 포함할 수 있다. 접착 층(5061)을 형성하는 광 흡수 재료로는, 예를 들어, 에폭시계 폴리머 접착제를 포함하는 다양한 폴리머 접착제가 사용될 수 있다.
버퍼 층은 두 개의 인접한 층을 서로 접착시키는 구성 요소로서 작용하는 동시에 두 개의 인접한 층 사이의 스트레스 또는 충격을 완화시키는 역할도 한다. 버퍼 층은 두 개의 인접한 에피택셜 스택 사이에 제공되어 두 개의 인접한 에피택셜 스택을 서로 접착시키는 동시에 두 개의 인접한 에피택셜 스택에 영향을 미칠 수 있는 스트레스 또는 충격을 완화시키는 역할도 한다.
버퍼 층은 제1 및 제2 버퍼 층(5063 및 5065)을 포함한다. 제1 버퍼 층(5063)은 제1 및 제2 에피택셜 스택(5020 및 5030) 사이에 제공될 수 있고, 제2 버퍼 층(5065)은 제2 및 제3 에피택셜 스택(5030 및 5040) 사이에 제공될 수 있다.
버퍼 층은 스트레스 또는 충격을 완화시킬 수 있는 재료, 예컨대, 외부로부터의 스트레스 또는 충격이 있을 때 스트레스 또는 충격을 흡수할 수 있는 재료를 포함한다. 버퍼 층은 이러한 목적을 위해 특정의 탄성을 가질 수 있다. 버퍼 층은 또한 접착력을 갖는 재료를 포함할 수 있다. 부가하여, 제1 및 제2 버퍼 층(5063 및 5065)은 비도전성 재료 및 광학적으로 투과성인 재료를 포함할 수 있다. 예를 들어, 광학용 투명 접착제(optically clear adhesive)가 제1 및 제2 버퍼 층(5063 및 5065)을 위해 사용될 수 있다.
제1 및 제2 버퍼 층(5063 및 5065)을 형성하기 위한 재료는, 광학적으로 투명하고 각 에피택셜 스택을 안정적으로 부착시키면서 스트레스 또는 충격을 완충할 수 있는 한, 특별히 제한되지 않는다. 예를 들어, 제1 및 제2 버퍼 층(5063 및 5065)은 SU-8, 다양한 레지스트, 파릴렌, 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB), 스핀-온-글래스(spin on glass: SOG) 등과 같은 에폭시계 폴리머를 포함하는 유기 재료 및 실리콘 산화물, 알루미늄 산화물 등과 같은 무기 재료로 형성될 수 있다. 필요한 경우, 도전성 산화물이 버퍼 층으로서 사용될 수도 있으며, 이 경우, 도전성 산화물은 다른 구성 요소로부터 절연되어야 한다. 유기 재료가 버퍼 층으로 사용되는 경우, 유기 재료는 접착 면에 도포된 후 진공 상태에서 고온 고압으로 본딩될 수 있다. 무기 재료가 버퍼 층으로서 사용되는 경우, 무기 재료는 접착 표면에 증착된 후 화학 기계적 평탄화(CMP) 등에 의해 평탄화되며 그리고 나서 표면은 플라즈마 처리에 처하여진 후 고진공 하에서 본딩에 의해 본딩된다.
도 87B를 참조하면, 제1 및 제2 버퍼 층(5063 및 5065)의 각각은 서로 인접한 두 개의 에피택셜 스택을 접착하기 위한 접착력 향상 층(5063a 또는 5065a) 및 두 개의 인접한 에피택셜 스택 사이의 스트레스 또는 충격을 완화시키기 위한 충격 흡수 층(5063b 또는 5065b)을 포함할 수 있다.
두 개의 인접한 에피택셜 스택 사이의 충격 흡수 층(5063b 및 5065b)은 두 개의 인접한 에피택셜 스택 중 적어도 하나가 스트레스 또는 충격에 노출될 때 스트레스 또는 충격을 흡수하는 역할을 한다.
충격 흡수 층(5063b 및 5065b)을 형성하는 재료는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등을 포함할 수 있지만, 이에 한정되는 것은 아니다. 예시적인 실시예에서, 충격 흡수 층(5063b 및 5065b)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 스트레스 또는 충격 흡수에 부가하여, 충격 흡수 층(5063b 및 5065b)은 두 개의 인접한 에피택셜 스택을 접착하기 위해 소정의 접착력을 가질 수 있다. 특히, 충격 흡수 층(5063b 및 5065b)은 에피택셜 스택에의 접착을 용이하게 하기 위해 에피택셜 스택의 표면 에너지와 유사하거나 동등한 표면 에너지를 갖는 재료를 포함할 수 있다. 예를 들어, 에피택셜 스택의 표면에 플라즈마 처리 등을 통해 친수성이 부여되는 경우, 친수성 에피택셜 스택에 대한 접착성을 향상시키기 위해 실리콘 산화물과 같은 친수성 재료가 충격 흡수 층으로서 사용될 수 있다.
접착력 향상 층(5063a 또는 5065a)은 두 개의 인접한 에피택셜 스택을 견고하게 접착시키는 역할을 한다. 접착력 향상 층(5063a 또는 5065a)을 형성하기 위한 재료의 예는 SOG, SU-8, 다양한 레지스트, 파릴렌, 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB) 등과 같은 에폭시계 폴리머를 포함하지만, 이에 한정되는 것은 아니다. 예시적인 실시예에서, 접착력 향상 층(5063a 또는 5065a)은 SOG를 포함할 수 있다.
예시적인 실시예에서, 제1 버퍼 층(5063)은 제1 접착력 향상 층(5063a) 및 제1 충격 흡수 층(5063b)을 포함할 수 있고, 제2 버퍼 층(5065)은 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)을 포함할 수 있다. 예시적인 실시예에서, 접착력 향상 층 및 충격 흡수 층의 각각은 하나의 층으로서 제공될 수 있지만, 이에 한정되는 것은 아니며, 다른 예시적인 실시예에서, 접착력 향상 층 및 충격 흡수 층의 각각은 다수의 층으로서 제공될 수 있다.
예시적인 실시예에서, 접착력 향상 층 및 충격 흡수 층을 적층하는 순서는 다양하게 변경될 수 있다. 예를 들어, 충격 흡수 층이 접착력 향상 층 상에 적층될 수 있거나, 또는, 반대로, 접착력 향상 층이 충격 흡수 층 상에 적층될 수 있다. 부가하여, 제1 버퍼 층(5063) 및 제2 버퍼 층(5065)에서 접착력 향상 층과 충격 흡수 층을 적층하는 순서는 상이할 수 있다. 예를 들어, 제1 버퍼 층(5063)에서는, 제1 충격 흡수 층(5063b) 및 제1 접착력 향상 층(5063a)이 순차적으로 적층될 수 있고, 제2 버퍼 층(5065)에서는, 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)이 순차적으로 적층될 수 있다. 도 87B는, 제1 충격 흡수 층(5063b)이 제1 버퍼 층(5063)에서 제1 접착력 향상 층(5063a) 상에 적층되고 제2 충격 흡수 층(5065b)이 제2 버퍼 층(5065)에서 제2 접착력 향상 층(5065a) 상에 적층되는, 예시적인 실시예를 도시한다.
예시적인 실시예에서, 제1 버퍼 층(5063) 및 제2 버퍼 층(5065)의 두께는 서로 실질적으로 동일하거나 서로 상이할 수 있다. 제1 버퍼 층(5063) 및 제2 버퍼 층(5065)의 두께는 에피택셜 스택의 적층 공정에서 에피택셜 스택에 대한 충격 량을 고려하여 결정될 수 있다. 예시적인 실시예에서, 제1 버퍼 층(5063)의 두께는 제2 버퍼 층(5065)의 두께보다 클 수 있다. 특히, 제1 버퍼 층(5063)에서 제1 충격 흡수 층(5063b)의 두께는 제2 버퍼 층(5065)에서 제2 충격 흡수 층(5065b)의 두께보다 클 수 있다.
예시적인 실시예에 따른 발광 적층 구조는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)이 순차적으로 적층되는 공정을 통해 제조될 수 있으며, 따라서, 제2 에피택셜 스택(5030)은 제1 에피택셜 스택(5020)이 적층된 후에 적층되고 제3 에피택셜 스택(5040)은 제1 및 제2 에피택셜 스택(5020 및 5030)이 모두 적층된 후에 적층된다. 따라서, 공정 동안 제1 에피택셜 스택(5020)에 인가될 수 있는 스트레스 또는 충격의 양은 제2 에피택셜 스택(5030)에 인가될 수 있는 스트레스 또는 충격의 양보다 크면서 증가된 빈도를 갖는다. 특히, 제2 에피택셜 스택(5030)은, 그 아래의 스택이 얕은 두께를 갖는 상태에서, 적층되기 때문에, 제2 에피택셜 스택(5030)은 상대적으로 큰 두께의 아래 스택 상에 적층되는 제3 에피택셜 스택(5040)에 가해지는 스트레스 또는 충격보다 더 큰 양의 스트레스 또는 충격에 처하여 진다. 예시적인 실시예에서, 제1 버퍼 층(5063)의 두께는 전술한 스트레스 또는 충격의 차이를 보상하기 위해 제2 버퍼 층(5065)의 두께보다 더 크다.
도 88은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 88을 참조하면, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 그들 사이에 개재되는 접착 층(5061) 및 제1 및 제2 버퍼 층(5063 및 5065)을 경유하여 기판(5010) 상에 제공될 수 있다.
제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 순차적으로 배치되는 p-형 반도체 층(5025, 5035 및 5045), 활성 층(5023, 5033 및 5043) 및 n-형 반도체 층(5021, 5031 및 5041)을 포함한다.
제1 에피택셜 스택(5020)의 p-형 반도체 층(5025), 활성 층(5023) 및 n-형 반도체 층(5021)은 적색 광을 방출하는 반도체 재료를 포함할 수 있다.
적색 광을 방출하는 반도체 재료의 예는 알루미늄 갈륨 비화물(AlGaAs), 갈륨 비화 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨 인화물(GaP) 등을 포함할 수 있다. 그러나, 적색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제1 p-형 접촉 전극(5025p)이 제1 에피택셜 스택(5020)의 p-형 반도체 층(5025) 아래에 제공될 수 있다. 제1 에피택셜 스택(5020)의 제1 p-형 접촉 전극(5025p)은 단일 층 또는 다층 금속일 수 있다. 예를 들어, 제1 p-형 접촉 전극(5025p)은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등과 같은 금속 또는 그 합금을 포함하는 다양한 재료를 포함할 수 있다. 제1 p-형 접촉 전극(5025p)은 높은 반사율을 갖는 금속을 포함할 수 있으며, 따라서, 제1 p-형 접촉 전극(5025p)은 높은 반사율을 갖는 금속으로 형성되므로, 상부 방향에서 제1 에피택셜 스택(5020)으로부터 방출되는 광의 발광 효율을 증가시키는 것이 가능하다.
제1 n-형 접촉 전극(5021n)이 제1 에피택셜 스택(5020)의 n-형 반도체 층(5021)의 상부 부분 상에 제공될 수 있다. 제1 에피택셜 스택(5020)의 제1 n-형 접촉 전극(5021n)은 단일 층 또는 다층 금속일 수 있다. 예를 들어, 제1 n-형 접촉 전극(5021n)은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등과 같은 금속 또는 그 합금을 포함하는 다양한 재료로 형성될 수 있다. 그러나, 제1 n-형 접촉 전극(5021n)의 재료는 상술한 것에 한정되지 않고, 따라서, 다른 도전성 재료가 사용될 수 있다.
제2 에피택셜 스택(5030)은 순차적으로 배치되는 n-형 반도체 층(5031), 활성 층(5033) 및 p-형 반도체 층(5035)을 포함한다. n-형 반도체 층(5031), 활성 층(5033) 및 p-형 반도체 층(5035)은 녹색 광을 방출하는 반도체 재료를 포함할 수 있다. 녹색 광을 방출하기 위한 재료의 예는 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP) 및 알루미늄 갈륨 인화물(AlGaP)을 포함한다. 그러나, 녹색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제2 p-형 접촉 전극(5035p)이 제2 에피택셜 스택(5030)의 p-형 반도체 층(5035) 아래에 제공된다. 제2 p-형 접촉 전극(5035p)은 제1 에피택셜 스택(5020)과 제2 에피택셜 스택(5030) 사이에, 또는 구체적으로, 제1 버퍼 층(5063)과 제2 에피택셜 스택(5030) 사이에 제공된다.
제2 p-형 접촉 전극들(5035p)의 각각은 투명 도전성 산화물(TCO)을 포함할 수 있다. 투명 도전성 산화물은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 인듐 주석 아연 산화물(ITZO) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기, 스퍼터 등과 같은 화학 기상 증착(CVD), 물리 기상 증착(PVD)에 의해 증착될 수 있다. 제2 p-형 접촉 전극(5035p)은, 후술하는 제작 공정에서 식각 스토퍼로서 기능하기 위해 충분한 두께를 가지고, 예를 들어, 투명도가 만족되는 정도로 약 5001Å 내지 약 2 ㎛의 두께를 가지고, 제공될 수 있다.
제3 에피택셜 스택(5040)은 순차적으로 배치되는 p-형 반도체 층(5045), 활성 층(5043) 및 n-형 반도체 층(5041)을 포함한다. p-형 반도체 층(5045), 활성 층(5043) 및 n-형 반도체 층(5041)은 청색 광을 방출하는 반도체 재료를 포함할 수 있다. 청색 광을 방출하는 재료의 예는 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 아연 셀렌화물(ZnSe) 등을 포함할 수 있다. 그러나, 청색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제3 p-형 접촉 전극(5045p)이 제3 에피택셜 스택(5040)의 p-형 반도체 층(5045) 아래에 제공된다. 제3 p-형 접촉 전극(5045p)은 제2 에피택셜 스택(5030)과 제3 에피택셜 스택(5040) 사이에, 또는 구체적으로, 제2 버퍼 층(5065)과 제3 에피택셜 스택(5040) 사이에 제공된다.
제2 에피택셜 스택(5030)의 p-형 반도체 층(5035)과 제3 에피택셜 스택(5040)의 p-형 반도체 층(5045) 사이의 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p)은 제2 에피택셜 스택(5030) 및 제3 에피택셜 스택(5040)에 의해 공유되는 공유 전극이다.
제2 p-형 접촉 전극(5035p)과 제3 p-형 접촉 전극(5045p)이 적어도 부분적으로 서로 접촉하고 물리적으로 그리고 전기적으로 서로 연결되기 때문에, 신호가 제2 p-형 접촉 전극(5035p) 또는 제3 p-형 접촉 전극(5045p)의 적어도 일부분에 인가될 때, 동일한 신호가 제2 에피택셜 스택(5030)의 p-형 반도체 층(5035) 및 제3 에피택셜 스택(5040)의 p-형 반도체 층(5045)에 동시에 인가될 수 있다. 예를 들어, 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p) 중 하나에 공통 전압이 인가되면, 공통 전압은 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p) 모두를 통해 제2 및 제3 에피택셜 스택(5030 및 5040)의 각각의 p-형 반도체 층에 인가된다.
도시된 예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041) 및 p-형 반도체 층(5025, 5035 및 5045)가 각각 단일 층으로서 도시되지만, 이들 층은 다층일 수 있고 초격자 층을 포함할 수도 있다. 부가하여, 제1 내지 제3 에피택셜 스택들(5020, 5030 및 5040)의 활성 층(5023, 5033 및 5043)은 단일 양자 웰 구조 또는 다중 양자 웰 구조를 포함할 수 있다.
예시적인 실시예에서, 공유 전극인 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)은 제2 및 제3 에피택셜 스택(5030 및 5040)을 실질적으로 덮는다. 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)은 아래의 에피택셜 스택으로부터의 광을 투과시키기 위해 투명 도전성 재료를 포함할 수 있다. 예를 들어, 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)의 각각은 투명 도전성 산화물(TCO)을 포함할 수 있다. 투명 도전성 산화물은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 인듐 주석 아연 산화물(ITZO) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기, 스퍼터 등과 같은 화학 기상 증착(CVD), 물리 기상 증착(PVD)에 의해 증착될 수 있다. 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)은, 후술하는 제작 공정에서 식각 스토퍼로서 기능하기 위해 충분한 두께, 예를 들어, 투명도가 만족되는 정도로 약 5001Å 내지 약 2 ㎛의 두께가 제공될 수 있다.
예시적인 실시예에서, 공통 라인은 제1 내지 제3 p-형 접촉 전극(5025p, 5035p 및 5045p)에 연결될 수 있다. 이 경우, 공통 라인은 공통 전압이 인가되는 라인이다. 또한, 발광 신호 라인은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041)에 각각 연결될 수 있다. 공통 전압(SC)이 공통 라인을 통해 제1 p-형 접촉 전극(5025p), 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p)에 인가되고, 발광 신호는 발광 신호 라인을 통해 제1 에피택셜 스택(5020)의 n-형 반도체 층(5021), 제2 에피택셜 스택(5030)의 n-형 반도체 층(5031) 및 제3 에피택셜 스택(5040)의 n-형 반도체 층(5041)에 인가되어, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 발광을 제어한다. 발광 신호는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 각각 대응하는 제1 내지 제3 발광 신호(SR, SG 및 SB)를 포함한다. 예시적인 실시예에서, 제1 발광 신호(SR)는 적색 광에 대응하는 신호일 수 있고, 제2 발광 신호(SG)는 녹색 광에 대응하는 신호일 수 있으며, 제3 발광 신호(SB)는 청색 광에 대응하는 신호일 수 있다.
상술한 도시된 예시적인 실시예에서, 공통 전압이 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 p-형 반도체 층(5025, 5035 및 5045)에 인가되고 발광 신호가 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041)에 인가되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 예시적인 실시예에서, 공통 전압은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041)에 인가될 수 있고, 발광 신호는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 p-형 반도체 층(5025, 5035 및 5045)에 인가될 수 있다.
이러한 방식으로, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)은 각각의 에피택셜 스택에 인가되는 발광 신호에 따라 구동된다. 특히, 제1 에피택셜 스택(5020)은 제1 발광 신호(SR)에 따라 구동되고, 제2 에피택셜 스택(5030)은 제2 발광 신호(SG)에 따라 구동되며, 제3 에피택셜 스택(5040)은 제3 발광 신호(SB)에 따라 구동된다. 이 경우, 제1, 제2 및 제3 구동 신호(SR, SG 및 SB)는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 독립적으로 인가되고, 결과적으로, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 독립적으로 구동된다. 발광 적층 구조는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터 상방으로 방출되는 제1 내지 제3 색광을 조합함으로써 다양한 색상의 광을 최종적으로 제공할 수 있다.
예시적인 실시예에 따른 발광 적층 구조는, 서로 이격된 서로 다른 평면 상에서 서로 다른 색광을 구현하기 보다는, 서로 다른 색광의 부분들이 중첩된 영역 상에 제공되는 방식으로 색을 구현할 수 있어, 발광 소자의 간소화 및 집적화를 유리한 방식으로 제공할 수 있다. 통상적인 발광 소자에 있어서는, 풀 색상을 실현하기 위해, 적색, 녹색 및 청색 광과 같은 서로 다른 색상을 방출하는 발광 소자가 일반적으로 평면 상에서 서로 이격되어 배치되며, 이는 각각의 발광 소자가 평면 상에 배열되기 때문에 상대적으로 큰 면적을 차지한다. 그러나, 예시적인 실시예에 따른 발광 적층 구조에 있어서는, 하나의 영역에서 중첩되는 서로 다른 색광을 방출하는 발광 소자의 부분들을 갖는 적층 구조를 제공함으로써, 통상적인 발광 소자에 비해 현저히 작은 면적 내에서 풀 색상을 실현하는 것이 가능하다. 따라서, 작은 면적 내에서도 고해상도 디바이스를 제조하는 것이 가능하다.
또한, 예시적인 실시예에 따른 발광 적층 구조는 제조 중 발생할 수 있는 결함을 현저히 감소시킨다. 특히, 발광 적층 구조는 제1 내지 제3 에피택셜 스택의 순서로 적층함으로써 제조될 수 있으며, 이 경우, 제2 에피택셜 스택은 제1 에피택셜 스택이 적층된 상태에서 적층되고, 제3 에피택셜 스택은 제1 및 제2 에피택셜 스택 모두가 적층된 상태에서 적층된다. 그러나, 제1 내지 제3 에피택셜 스택은 먼저 별도의 임시 기판 상에서 제조된 다음 기판 상으로 이송됨으로써 적층되므로, 기판 상으로 이송하고 임시 기판을 제거하는 단계 중에 결함이 발생할 수 있으며, 제1 내지 제3 에피택셜 스택 및 제1 내지 제3 에피택셜 스택 상의 다른 구성 요소가 스트레스 또는 충격에 노출될 수 있다. 그러나, 예시적인 실시예에 따른 발광 적층 구조는 인접한 에피택셜 스택 사이에 버퍼 층 또는 스트레스 또는 충격 흡수 층을 포함하므로, 처리 중 발생할 수 있는 결함이 감소될 수 있다.
부가하여, 통상적인 발광 디바이스는, 각각의 발광 소자의 개별적인 준비 및 그리고 나서 발광 소자 각각에 대한 인터커넥션 라인 등에 의한 연결과 같은 개별적인 컨택의 형성을 필요로 하기 때문에, 복잡한 구조를 가져서 복잡한 제조 공정을 필요로 한다. 그러나, 예시적인 실시예에 따르면, 발광 적층 구조는 단일 기판(5010) 상에 다층의 에피택셜 스택을 순차적으로 적층한 다음 다층 에피택셜 스택 상에 컨택을 형성하고 최소 공정을 통해 라인으로 연결함으로써 형성된다. 또한, 개별 색상의 발광 소자가 개별적으로 제조되어 개별적으로 실장되기 때문에, 다수의 발광 소자 대신에, 단일 발광 적층 구조 만이 예시적인 실시예에 따라 실장된다. 따라서, 제조 방법이 현저히 단순화된다.
예시적인 실시예에 따른 발광 적층 구조는 고순도 및 고효율의 색광을 제공하기 위해 다양한 구성 요소를 추가로 사용할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 단파장 광이 상대적으로 장파장인 광을 방출하는 에피택셜 스택을 향하여 진행하는 것을 차단하기 위해 파장 통과 필터를 포함할 수 있다.
이하의 예시적인 실시예들에서는, 중복되는 설명을 피하기 위해, 전술한 예시적인 실시예들과의 차이점이 주로 설명될 것이다.
도 89는 예시적인 실시예에 따른 소정 파장 통과 필터를 포함하는 발광 적층 구조의 단면도이다.
도 89를 참조하면, 예시적인 실시예에 따른 발광 적층 구조에서, 제1 파장 통과 필터(5071)가 제1 에피택셜 스택(5020)과 제2 에피택셜 스택(5030) 사이에 제공될 수 있다.
제1 파장 통과 필터(5071)는 특정 파장의 광을 선택적으로 투과시키고, 제1 에피택셜 스택(5020)으로부터 방출되는 제1 색광을 투과시키면서 제1 색광 이외의 광을 차단하거나 반사시킬 수 있다. 따라서, 제1 에피택셜 스택(5020)으로부터 방출되는 제1 색광은 상부 방향으로 진행할 수 있는 반면, 제2 및 제3 에피택셜 스택(5030 및 5040)으로부터 방출되는 제2 및 제3 색광은 제1 에피택셜 스택(5020)을 향한 진행이 차단되고 제1 파장 통과 필터(5071)에 의해 반사되거나 차단될 수 있다.
제2 및 제3 색광은 제1 색광보다 상대적으로 짧은 파장을 가질 수 있는 고 에너지 광이며, 제1 에피택셜 스택(5020)에 진입될 때 제1 에피택셜 스택(5020)에서의 부가적인 광 방출일 수 있다. 예시적인 실시예에서, 제2 및 제3 색광은 제1 파장 통과 필터(5071)에 의해 제1 에피택셜 스택(5020)으로 진입하는 것이 차단될 수 있다.
예시적인 실시예에서, 제2 파장 통과 필터(5073)가 제2 에피택셜 스택(5030)과 제3 에피택셜 스택(5040) 사이에 제공될 수 있다. 제2 파장 통과 필터(5073)는 제1 및 제2 에피택셜 스택(5020 및 5030)으로부터 방출되는 제1 색광 및 제2 색광을 투과시키면서 제1 및 제2 색광 이외의 광은 차단하거나 반사시킨다. 따라서, 제1 및 제2 에피택셜 스택(5020 및 5030)으로부터 방출되는 제1 및 제2 색광은 상부 방향으로 진행할 수 있는 반면, 제3 에피택셜 스택(5040)으로부터 방출되는 제3 색광은 제1 및 제2 에피택셜 스택(5020 및 5030)을 향하는 방향에서의 진행이 허용되지 않으며 제2 파장 통과 필터(5073)에 의해 반사되거나 차단된다.
전술한 바와 같이, 제3 색광은 제1 및 제2 색광보다 짧은 파장을 갖는 상대적으로 고 에너지 광이며, 제1 및 제2 에피택셜 스택(5020 및 5030)으로 진입될 때, 제3 색광은 제1 및 제2 에피택셜 스택(5020 및 5030)에서의 부가적인 방출을 유발할 수 있다. 예시적인 실시예에서, 제2 파장 통과 필터(5073)는 제3 색광이 제1 및 제2 에피택셜 스택(5020 및 5030)으로 진입하는 것을 방지한다.
제1 및 제2 파장 통과 필터(5071 및 5073)는 다양한 형태로 형성될 수 있으며, 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다. 예를 들어, 투과되는 광의 파장은, SiO2 및 TiO2를 교대로 적층하고 SiO2 및 TiO2의 적층 두께 및 횟수를 조절함으로써, 결정될 수 있다. 서로 다른 굴절률을 갖는 절연 막은 SiO2, TiO2, HfO2, Nb2O5, ZrO2, Ta2O5 등을 포함할 수 있다.
제1 및 제2 파장 통과 필터(5071 및 5073)가 서로 다른 굴절률을 갖는 무기 절연 막을 적층하여 형성되는 경우, 제조 공정 중의 스트레스 또는 충격으로 인한 결함, 예를 들어, 박리 또는 크랙이 발생할 수 있다. 그러나, 예시적인 실시예에 따라, 이러한 결함은 충격을 완화시키기 위해 버퍼 층을 제공함으로써 현저히 감소될 수 있다.
예시적인 실시예에 따른 발광 적층 구조는 고효율의 균일한 광을 제공하기 위해 다양한 구성 요소를 추가로 사용할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 출광면에 다양한 요철(irregularities)(또는 조면화된 표면)을 가질 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040) 중 적어도 하나의 n-형 반도체 층의 상부 표면 상에 형성되는 요철을 가질 수 있다.
예시적인 실시예에서, 각 에피택셜 스택의 요철은 선택적으로 형성될 수 있다. 예를 들어, 요철이 제1 에피택셜 스택(5020) 상에 제공될 수 있거나, 요철이 제1 및 제3 에피택셜 스택(5020 및 5040) 상에 제공될 수 있거나, 또는 요철이 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040) 상에 제공될 수 있다. 에피택셜 스택 각각의 요철은 에피택셜 스택 각각의 방출 표면에 대응하는 n-형 반도체 층 상에 제공될 수 있다.
요철은 발광 효율을 높이기 위해 제공되며, 다각형 피라미드, 반구 또는 임의의 배열체에서 표면 거칠기를 갖는 평면과 같은 다양한 형태로 제공될 수 있다. 요철은 다양한 식각 공정을 통해 또는 패터닝된 사파이어 기판을 사용하여 텍스쳐링될 수 있다.
예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터의 제1 내지 제3 색광은 서로 다른 광도를 가질 수 있고, 이러한 광도의 차이는 가시성의 차이로 이어질 수 있다. 발광 효율은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 출광면 상에 요철을 선택적으로 형성함으로써 향상될 수 있으며, 이는 제1 내지 제3 색광 사이의 가시성 차이를 감소시킨다. 적색 및/또는 청색에 대응하는 색광은 녹색보다 낮은 가시성을 가질 수 있고, 이 경우, 제1 에피택셜 스택(5020) 및/또는 제3 에피택셜 스택(5040)은 가시성의 차이를 감소시키기 위해 텍스쳐링될 수 있다. 특히, 최하부 발광 스택이 적색 광을 방출할 때, 광도는 작을 수 있다. 이와 같은 상황에서, 광 효율은 그 상부 표면에 요철을 형성함으로써 증가될 수 있다.
상술한 구조를 갖는 발광 적층 구조는 다양한 색상을 표현할 수 있는 발광 소자이며, 그러므로, 디스플레이 디바이스에서 픽셀로서 이용될 수 있다. 이하의 예시적인 실시예에서, 디스플레이 디바이스는 예시적인 실시예들에 따른 발광 적층 구조를 포함하는 것으로 설명될 것이다.
도 90은 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이고, 도 91은 도 90의 부분 P1을 나타내는 확대 평면도이다.
도 90 및 도 91을 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(5110)는 텍스트, 비디오, 사진, 2차원 또는 3차원 이미지 등과 같은 임의의 시각적 정보를 디스플레이할 수 있다.
디스플레이 디바이스(5110)는, 직사각형과 같은 직선 면을 포함하는 닫힌 다각형, 곡면을 포함하는 원, 타원 등, 직선 면과 곡면의 조합을 포함하는 반원 또는 반타원을 포함하는 다양한 형상으로 제공될 수 있다. 예시적인 실시예에서, 디스플레이 디바이스는 실질적으로 직사각형 형상을 갖는 것으로 설명될 것이다.
디스플레이 디바이스(5110)는 이미지를 디스플레이하기 위한 다수의 픽셀(5110)을 갖는다. 픽셀들(5110) 각각은 이미지를 디스플레이하기 위한 최소 단위일 수 있다. 각 픽셀(5110)은 상술한 구조를 갖는 발광 적층 구조를 포함하며, 백색 광 및/또는 색광을 방출할 수 있다.
예시적인 실시예에서, 각 픽셀은 적색 광을 방출하는 제1 픽셀(5110R), 녹색 광을 방출하는 제2 픽셀(5110G), 및 청색 광을 방출하는 제3 픽셀(5110B)을 포함한다. 제1 내지 제3 픽셀(5110R, 5110G 및 5110B)은 전술한 발광 적층 구조의 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 각각 해당할 수 있다.
픽셀들(5110)은 매트릭스로 배열된다. 본 명세서에서 사용되는, "매트릭스"로 배열되는 픽셀은 픽셀(5110)이 행 또는 열을 따라 일렬로 배열될 때뿐만아니라, 픽셀(5110)이, 예를 들어, 지그재그 형태로 배열되는 것과 같이, 세부적으로 특정한 변형들을 갖는 상태에서 일반적으로 행 및 열을 따르는 것과 같이 임의의 반복적인 패턴으로 배열될 때도 의미한다.
도 92는 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 92를 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(5110)는 타이밍 컨트롤러(5350), 스캔 드라이버(5310), 데이터 드라이버(5330), 배선부 및 픽셀을 포함한다. 픽셀이 다수의 픽셀을 포함하는 경우, 각 픽셀은 배선부를 통해 스캔 드라이버(5310), 데이터 드라이버(5330) 등에 개별적으로 연결된다.
타이밍 컨트롤러(5350)는 외부로부터(예컨대, 이미지 데이터를 전송하기 위한 시스템으로부터) 디스플레이 디바이스를 구동하기 위해 필요한 다양한 제어 신호 및 이미지 데이터를 수신한다. 타이밍 컨트롤러(5350)는 수신된 이미지 데이터를 재배열하고 이미지 데이터를 데이터 드라이버(5330)로 전송한다. 또한, 타이밍 컨트롤러(5350)는 스캔 드라이버(5310) 및 데이터 드라이버(5330)를 구동하기 위해 필요한 스캔 제어 신호 및 데이터 제어 신호를 생성하며, 생성된 스캔 제어 신호 및 데이터 제어 신호를 스캔 드라이버(5310) 및 데이터 드라이버(5330)로 출력한다.
스캔 드라이버(5310)는 타이밍 컨트롤러(5350)로부터 스캔 제어 신호를 수신하며 해당 스캔 신호를 생성한다. 데이터 드라이버(5330)는 타이밍 컨트롤러(5350)로부터 데이터 제어 신호 및 이미지 데이터를 수신하며, 해당 데이터 신호를 생성한다.
배선부는 다수의 신호 라인을 포함한다. 배선부는 스캔 드라이버(5310)와 픽셀을 연결하는 스캔 라인(5130) 및 데이터 드라이버(5330)와 픽셀을 연결하는 데이터 라인(5120)을 포함한다. 스캔 라인(5130)은 각각의 픽셀에 연결될 수 있으며, 이에 따라, 각각의 픽셀에 대응하는 스캔 라인(5130)은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)(이하, '5130'으로 통칭됨)으로 표기된다.
또한, 배선부는 타이밍 컨트롤러(5350)와 스캔 드라이버(5310), 타이밍 컨트롤러(5350)와 데이터 드라이버(5330) 또는 다른 구성 요소들 사이를 연결하여 신호를 전송하는 라인들을 더 포함한다.
스캔 라인(5130)은 스캔 드라이버(5310)에서 생성된 스캔 신호를 픽셀에 제공한다. 데이터 드라이버(5330)에서 생성된 데이터 신호는 데이터 라인(5120)으로 출력된다.
픽셀은 스캔 라인(5130) 및 데이터 라인(5120)에 연결된다. 픽셀은 스캔 신호가 스캔 라인(5130)으로부터 공급될 때 데이터 라인(5120)으로부터 입력되는 데이터 신호에 응답하여 선택적으로 발광한다. 예를 들어, 각 프레임 구간 동안, 각 픽셀은 입력 데이터 신호에 대응하는 휘도로 발광한다. 블랙 휘도에 대응하는 데이터 신호가 공급되는 픽셀은 대응하는 프레임 구간 동안 광을 방출하지 않음으로써 블랙을 디스플레이한다.
예시적인 실시예에서, 픽셀은 패시브 타입 또는 액티브 타입으로 구동될 수 있다. 디스플레이 디바이스가 액티브 타입으로 구동될 때, 디스플레이 디바이스는 스캔 신호 및 데이터 신호에 부가하여 제1 및 제2 픽셀 전원을 공급받을 수 있다.
도 93은 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다. 픽셀은 R, G 및 B 픽셀 중 하나일 수 있으며, 제1 픽셀(5110R)이 예로서 도시된다. 제2 및 제3 픽셀은 제1 픽셀과 실질적으로 동일한 방식으로 구동될 수 있으므로, 제2 및 제3 픽셀에 대한 회로도는 생략될 것이다.
도 93을 참조하면, 제1 픽셀(5110R)은 스캔 라인(5130)과 데이터 라인(5120) 사이에 연결되는 발광 소자(5150)를 포함한다. 발광 소자(5150)는 제1 에피택셜 스택(5020)에 대응할 수 있다. 제1 에피택셜 스택(5020)은 p-형 반도체 층과 n-형 반도체 층 사이에 문턱 전압 이상의 전압이 인가될 때 인가된 전압의 크기에 대응하는 휘도로 광을 방출한다. 특히, 제1 픽셀(5110R)의 발광은 제1 스캔 라인(5130R)에 인가되는 스캔 신호 및/또는 데이터 라인(5120)에 인가되는 데이터 신호의 전압을 제어함으로써 제어될 수 있다.
도 94는 액티브 타입 디스플레이 디바이스의 제1 픽셀의 회로도이다.
디스플레이 디바이스가 액티브 타입인 경우, 제1 픽셀(5110R)은 스캔 신호 및 데이터 신호에 부가하여 제1 및 제2 픽셀 전원(ELVDD 및 ELVSS)을 더 공급받을 수 있다.
도 94를 참조하면, 제1 픽셀(5110R)은 발광 소자(150) 및 그에 연결되는 트랜지스터부를 포함한다. 발광 소자(150)는 제1 에피택셜 스택(5020)에 대응할 수 있고, 발광 소자(150)의 p-형 반도체 층은 트랜지스터부를 경유하여 제1 픽셀 전원(ELVDD)에 연결될 수 있으며, n-형 반도체 층은 제2 픽셀 전원(ELVSS)에 연결될 수 있다. 제1 픽셀 전원(ELVDD) 및 제2 픽셀 전원(ELVSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제2 픽셀 전원(ELVSS)은 적어도 발광 소자의 문턱 전압만큼 제1 픽셀 전원(ELVDD)보다 낮은 전위를 가질 수 있다. 이들 발광 소자의 각각은 트랜지스터부에 의해 제어되는 구동 전류에 대응하는 휘도로 발광한다.
예시적인 실시예에 따라, 트랜지스터부는 제1 및 제2 트랜지스터(M1 및 M2) 및 스토리지 커패시터(Cst)를 포함한다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 트랜지스터부의 구조는 변화될 수 있다.
제1 트랜지스터(M1)(예컨대, 스위칭 트랜지스터)의 소스 전극은 데이터 라인(5120)에 연결되고, 드레인 전극은 제1 노드(N1)에 연결된다. 또한, 제1 트랜지스터(M1)의 게이트 전극은 제1 스캔 라인(5130R)에 연결된다. 제1 트랜지스터(M1)를 턴-온할 수 있는 전압의 스캔 신호가 제1 스캔 라인(5130R)으로부터 데이터 라인(5120)에 공급되면, 제1 트랜지스터(M1)가 턴온되어 제1 노드(N1)를 전기적으로 연결한다. 해당 프레임의 데이터 신호는 데이터 라인(5120)에 공급되고, 따라서, 데이터 신호가 제1 노드(N1)로 전송된다. 제1 노드(N1)로 전송된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2)의 소스 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 드레인 전극은 발광 소자의 n-형 반도체 층에 연결된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자에 공급되는 구동 전류량을 제어한다.
스토리지 커패시터(Cst)의 하나의 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 다른 하나의 전극은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 공급되는 데이터 신호에 대응하는 전압을 충전하고 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 94는 두 개의 트랜지스터를 포함하는 트랜지스터부를 도시한다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 트랜지스터부의 구조에 다양한 변형이 가능하다. 예를 들어, 트랜지스터부는 더 많은 트랜지스터, 커패시터 등을 포함할 수 있다. 부가하여, 제1 및 제2 트랜지스터, 스토리지 커패시터 및 라인들의 특정 구조가 도시되지 않았지만, 제1 및 제2 트랜지스터, 스토리지 커패시터 및 라인들은 특별히 제한되지 않으며 다양하게 제공될 수 있다.
픽셀은 본 발명의 개념의 범위 내에서 다양한 구조로 구현될 수 있다. 이하, 예시적인 실시예에 따른 픽셀을 패시브 매트릭스 타입 픽셀을 참조하여 설명하기로 한다.
도 95는 예시적인 실시예에 따른 픽셀의 평면도이고, 도 96A 및 도 96B는 각각 도 95의 선 I-I' 및 II-II'를 따라 취한 단면도이다.
도 95, 도 96A 및 도 96B를 참조하면, 평면도에서 볼 때, 예시적인 실시예에 따른 픽셀은 다수의 에피택셜 스택이 적층되는 발광 영역, 및 발광 영역을 둘러싸는 주변 영역을 포함한다. 다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 포함한다.
평면도에서 볼 때, 예시적인 실시예에 따른 픽셀은 다수의 에피택셜 스택이 적층되는 발광 영역을 갖는다. 발광 영역의 적어도 일 측에는 배선부를 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 연결하기 위한 컨택이 제공된다. 컨택은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 공통 전압을 인가하기 위한 제1 및 제2 공통 컨택(5050GC 및 5050BC), 제1 에피택셜 스택(5020)에 발광 신호를 제공하기 위한 제1 컨택(5020C), 제2 에피택셜 스택(5030)에 발광 신호를 제공하기 위한 제2 컨택(5030C), 및 제3 에피택셜 스택(5040)에 발광 신호를 제공하기 위한 제3 컨택(5040C)을 포함한다.
예시적인 실시예에서, 적층 구조는 공통 전압이 인가되는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 반도체 층의 극성에 따라 변할 수 있다. 즉, 제1 및 제2 공통 컨택(5050GC 및 5050BC)과 관련하여, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각에 공통 전압을 인가하기 위해 제공되는 접촉 전극이 존재하는 경우, 이러한 접촉 전극은 "제1 내지 제3 공통 접촉 전극"으로서 언급되고, 제1 내지 제3 접촉 전극은 공통 전압이 p-형 반도체 층에 인가될 때 각각 "제1 내지 제3 p-형 접촉 전극"일 수 있다. 공통 전압이 n-형 반도체 층에 인가되는 예시적인 실시예에서, 제1 내지 제3 공통 접촉 전극은 각각 제1 내지 제3 n-형 접촉 전극일 수 있다. 이하, 공통 전압이 p-형 반도체 층에 인가되는 것으로 설명하고, 그러므로, 제1 내지 제3 공통 접촉 전극은 각각 제1 내지 제3 p-형 접촉 전극에 해당하는 것으로 설명한다.
예시적인 실시예에서, 평면도에서 볼 때, 제1 및 제2 공통 컨택(5050GC 및 5050BC) 및 제1 내지 제3 컨택(5020C, 5030C 및 5040C)은 다양한 위치에 제공될 수 있다. 예를 들어, 발광 적층 구조가 실질적으로 정사각형 형상을 갖는 경우, 제1 및 제2 공통 컨택(5050GC 및 5050BC) 및 제1 내지 제3 컨택(5020C, 5030C 및 5040C)은 정사각형의 각 모서리에 해당하는 영역에 배치될 수 있다. 그러나, 제1 및 제2 공통 컨택(5050GC 및 5050BC) 및 제1 내지 제3 컨택(5020C, 5030C 및 5040C)의 위치는 이에 한정되지 않으며, 발광 적층 구조의 형상에 따라 다양한 변형이 적용 가능하다.
다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 포함한다. 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각에 발광 신호를 제공하기 위한 제1 내지 제3 발광 신호 라인 및 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각에 공통 전압을 제공하기 위한 공통 라인과 연결된다. 예시적인 실시예에서, 제1 내지 제3 발광 신호 라인은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)에 해당할 수 있고, 공통 라인은 데이터 라인(5120)에 해당할 수 있다. 따라서, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 데이터 라인(5120)은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 각각 연결된다.
예시적인 실시예에서, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)은 실질적으로 제1 방향(예컨대, 도면에 도시된 바와 같은 횡 방향)으로 연장될 수 있다. 데이터 라인(5120)은 실질적으로 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)과 교차하는 제2 방향(예컨대, 도면에 도시된 바와 같은 종 방향)으로 연장될 수 있다. 그러나, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 데이터 라인(5120)의 연장 방향은 이에 한정되지 않으며, 픽셀의 배열에 따라 다양한 변형이 적용 가능하다.
데이터 라인(5120) 및 제1 p-형 접촉 전극(5025p)은 실질적으로, 제1 에피택셜 스택(5020)의 p-형 반도체 층에 공통 전압을 동시에 제공하면서, 제1 방향과 교차하는 제2 방향으로 연장된다. 따라서, 데이터 라인(5120)과 제1 p-형 접촉 전극(5025p)은 실질적으로 동일한 구성 요소일 수 있다. 이하, 제1 p-형 접촉 전극(5025p)은 데이터 라인(5120)으로 지칭될 수 있으며, 그 반대일 수도 있다.
제1 p-형 접촉 전극(5025p)과 제1 에피택셜 스택(5020) 사이의 오믹 접촉을 위한 오믹 전극(5025p')이 제1 p-형 접촉 전극(5025p)이 제공되는 발광 영역 상에 제공된다.
제1 스캔 라인(5130R)은 제1 컨택 홀(CH1)을 통해 제1 에피택셜 스택(5020)에 연결되고, 데이터 라인(5120)은 오믹 전극(5025p')을 경유하여 연결된다. 제2 스캔 라인(5130G)은 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(5030)에 연결되고, 데이터 라인(5120)은 제4a 및 제4b 컨택 홀(CH4a 및 CH4b)을 통해 연결된다. 제3 스캔 라인(5130B)은 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(5040)에 연결되고, 데이터 라인(5120)은 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)을 통해 연결된다.
버퍼 층, 접촉 전극, 파장 통과 필터 등이 기판(5010)과 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040) 사이에 각각 제공된다. 이하, 예시적인 실시예에 따른 픽셀을 적층 순서대로 설명하기로 한다.
예시적인 실시예에 따라, 제1 에피택셜 스택(5020)이 사이에 개재되는 접착 층(5061)을 경유하여 기판(5010) 상에 제공된다. 제1 에피택셜 스택(5020)에는, p-형 반도체 층, 활성 층 및 n-형 반도체 층이 하 측에서 상 측으로 순차적으로 배치된다.
제1 절연 막(5081)이 제1 에피택셜 스택(5020)의 하부 표면, 즉, 기판(5010)을 향하는 표면 상에 적층된다. 다수의 컨택 홀이 제1 절연 막(5081) 내에 형성된다. 컨택 홀에는 제1 에피택셜 스택(5020)의 p-형 반도체 층과 접촉하는 오믹 전극(5025p')이 제공된다. 오믹 전극(5025p’)은 다양한 재료를 포함할 수 있다. 예시적인 실시예에서, p-형 오믹 전극(5025p')에 대응하는 오믹 전극(5025p')은 Au/Zn 합금 또는 Au/Be 합금을 포함할 수 있다. 이 경우, 오믹 전극(5025p')의 재료는 Ag, Al, Au 등보다 반사율이 낮기 때문에, 추가적인 반사 전극이 더 배치될 수 있다. 추가적인 반사 전극으로서, Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr, Ta 등이 인접한 구성 요소에의 접착을 위한 접착 층으로서 배치될 수 있다. 이 경우, 접착 층은 Ag, Au 등을 포함하는 반사 전극의 상부 및 하부 표면 상에 얇게 증착될 수 있다.
제1 p-형 접촉 전극(5025p) 및 데이터 라인(5120)은 오믹 전극(5025p')과 접촉한다. 제1 p-형 접촉 전극(5025p)(데이터 라인(5120)으로도 기능함)은 제1 절연 막(5081)과 접착 층(5061) 사이에 제공된다.
평면도에서 볼 때, 제1 p-형 접촉 전극(5025p)은, 제1 p-형 접촉 전극(5025p)이 제1 에피택셜 스택(5020)과 중첩되거나, 보다 구체적으로는, 제1 에피택셜 스택(5020)의 발광 영역의 대부분 또는 모두를 덮으면서 발광 영역과 중첩되는 형태로, 제공될 수 있다. 제1 p-형 접촉 전극(5025p)은 반사성 재료를 포함하여 제1 p-형 접촉 전극(5025p)이 제1 에피택셜 스택(5020)으로부터의 광을 반사시킬 수 있다. 제1 절연 막(5081)도 반사 특성을 갖도록 형성되어 제1 에피택셜 스택(5020)으로부터의 광의 반사를 도울 수 있다. 예를 들어, 제1 절연 막(5081)은 전방향 반사기(omni-directional reflector: ODR) 구조를 가질 수 있다.
또한, 제1 p-형 접촉 전극 층(5025p)의 재료는 제1 에피택셜 스택(5020)으로부터 방출되는 광에 대해 높은 반사율을 갖는 금속으로부터 선택되어, 제1 에피택셜 스택(5020)으로부터 방출되는 광의 반사율을 최대화한다. 예를 들어, 제1 에피택셜 스택(5020)이 적색 광을 방출하는 경우, 적색 광에 대해 높은 반사율을 갖는 금속, 예를 들어, Au, Al, Ag 등이 제1 p-형 접촉 전극 층(5025p)의 재료로서 사용될 수 있다. Au는 제2 및 제3 에피택셜 스택(5030 및 5040)으로부터 방출되는 광(예컨대, 녹색 광 및 청색 광)에 대해 높은 반사율을 갖지 않고, 그러므로, 제2 및 제3 에피택셜 스택(5030 및 5040)으로부터 방출되는 광에 의한 색 혼합을 감소시킬 수 있다.
제1 파장 통과 필터(5071) 및 제1 n-형 접촉 전극(5021n)이 제1 에피택셜 스택(5020)의 상부 표면 상에 제공될 수 있다. 예시적인 실시예에서, 제1 n-형 접촉 전극(5021n)은, 예를 들어, Au/Te 합금 또는 Au/Ge 합금을 포함하는 다양한 금속 및 금속 합금을 포함할 수 있다.
제1 파장 통과 필터(5071)는 제1 에피택셜 스택(5020)의 상부 표면 상에 제공되어 제1 에피택셜 스택(5020)의 실질적으로 모든 발광 영역을 덮는다.
제1 n-형 접촉 전극(5021n)은 제1 컨택(5020C)에 대응하는 영역에 제공되며, 도전성 재료를 포함할 수 있다. 제1 파장 통과 필터(5071)에는 컨택 홀이 제공되며, 컨택 홀을 통하여 제1 n-형 접촉 전극(5021n)이 제1 에피택셜 스택(5020)의 상부 표면 상의 n-형 반도체 층과 접촉한다.
제1 버퍼 층(5063)은 제1 에피택셜 스택(5020) 상에 제공되고, 제2 p-형 접촉 전극(5035p) 및 제2 에피택셜 스택(5030)은 제1 버퍼 층(5063) 상에 순차적으로 제공된다. 제2 에피택셜 스택(5030)에는, p-형 반도체 층, 활성 층 및 n-형 반도체 층이 하 측에서 상 측으로 순차적으로 배치된다.
예시적인 실시예에서, 제2 에피택셜 스택(5030)의 제1 컨택(5020C)에 대응하는 영역이 제거되어, 제1 n-형 접촉 전극(5021n)의 상부 표면의 일부분을 노출시킨다. 또한, 제2 에피택셜 스택(5030)은 제2 p-형 접촉 전극(5035p)보다 작은 면적을 가질 수 있다. 제1 공통 컨택(5050GC)에 대응하는 영역이 제2 에피택셜 스택(5030)으로부터 제거되어, 제2 p-형 접촉 전극(5035p)의 상부 표면의 일부분을 노출시킨다.
제2 파장 통과 필터(5073), 제2 버퍼 층(5065) 및 제3 p-형 접촉 전극(5045p)이 제2 에피택셜 스택(5030) 상에 순차적으로 제공된다. 제3 에피택셜 스택(5040)이 제3 p-형 접촉 전극(5040p) 상에 제공된다. 제3 에피택셜 스택(5040)에는, n-형 반도체 층, 활성 층 및 p-형 반도체 층이 하 측에서 상 측으로 순차적으로 배치된다.
제3 에피택셜 스택(5040)은 제2 에피택셜 스택(5030)보다 작은 면적을 가질 수 있다. 제3 에피택셜 스택(5040)은 제3 p-형 접촉 전극(5045p)보다 작은 면적을 가질 수 있다. 제2 공통 컨택(5050BC)에 대응하는 영역이 제3 에피택셜 스택(5040)으로부터 제거되어, 제3 p-형 접촉 전극(5045p)의 상부 표면의 일부분을 노출시킨다.
제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 적층 구조를 덮는 제2 절연 막(5083)이 제3 에피택셜 스택(5040) 상에 제공된다. 제2 절연 막(5083)은 다양한 유기/무기 절연 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 절연 막(5083)은 실리콘 질화물 및 실리콘 산화물을 포함하는 무기 절연 재료 또는 폴리이미드를 포함하는 유기 절연 재료를 포함할 수 있다.
제1 컨택 홀(CH1)은 제2 절연 막(5083) 내에 형성되어, 제1 컨택(5020C) 내에 제공되는 제1 n-형 접촉 전극(5021n)의 상부 표면을 노출시킨다. 제1 스캔 라인은 제1 컨택 홀(CH1)을 통해 제1 n-형 접촉 전극(5021n)에 연결된다.
제3 절연 막(5085)이 제2 절연 막(5083) 상에 제공된다. 제3 절연 막(5085)은 제2 절연 막(5083)과 실질적으로 동일하거나 상이한 재료를 포함할 수 있다. 제3 절연 막(5085)은 다양한 유기/무기 절연 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다.
제2 및 제3 스캔 라인(5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은 제3 절연 막(5085) 상에 제공된다.
제3 절연 막(5085)에는, 제2 컨택(5030C)에서 제2 에피택셜 스택(5030)의 상부 표면을 노출시키기 위한, 즉, 제2 에피택셜 스택(5030)의 n-형 반도체 층을 노출시키기 위한, 제2 컨택 홀(CH2), 제3 컨택(5040C)에서 제3 에피택셜 스택(5040)의 상부 표면을 노출시키기 위한, 즉, 제3 에피택셜 스택(5040)의 n-형 반도체 층을 노출시키기 위한, 제3 컨택 홀(CH3), 제1 공통 컨택(5050GC)에서 제1 p-형 접촉 전극(5025p)의 상부 표면 및 제2 p-형 접촉 전극(5035p)의 상부 표면을 노출시키기 위한 제4a 및 제4b 컨택 홀(CH4a 및 CH4b), 및 제2 공통 컨택(5050BC)에서 제1 p-형 접촉 전극(5025p)의 상부 표면 및 제3 p-형 접촉 전극(5045p)의 상부 표면을 노출시키기 위한 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)가 제공된다.
제2 스캔 라인(5130G)은 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(5030)의 n-형 반도체 층에 연결된다. 제3 스캔 라인(5130B)은 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(5040)의 n-형 반도체 층에 연결된다.
데이터 라인(5120)은 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제1 브릿지 전극(BRG)을 통해 제2 p-형 접촉 전극(5035p)에 연결된다. 데이터 라인(5120)은 또한 제5a 및 제5b 컨택 홀(CH5a 및 CH5b) 및 제2 브릿지 전극(BRB)을 통해 제3 p-형 접촉 전극(5045p)에 연결된다.
예시적인 실시예에서 제2 및 제3 스캔 라인(5130G 및 5130B)은 서로 직접 접촉하는 제2 및 제3 에피택셜 스택(5030 및 5040)의 n-형 반도체 층에 전기적으로 연결되는 것으로 도시되어 있다. 그러나, 다른 예시적인 실시예에서, 제2 및 제3 n-형 접촉 전극이 제2 및 제3 스캔 라인(5130G 및 5130B)과 제2 및 제3 에피택셜 스택(5030 및 5040)의 n-형 반도체 층 사이에 더 제공될 수 있다.
예시적인 실시예에 따라, 요철이 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 상부 표면 상에, 즉, 제1 내지 제3 에피택셜 스택의 n-형 반도체 층의 상부 표면 상에 선택적으로 제공될 수 있다. 각 요철은 발광 영역에 대응하는 부분에만 제공될 수 있고, 또는 각 반도체 층의 전체 상부 표면에 걸쳐서 제공될 수도 있다.
부가하여, 예시적인 실시예에서, 실질적으로 비투과성인 막이 픽셀의 측면에 대응하는 제2 및/또는 제3 절연 막(5083 및 5085)의 측면 상에 더 제공될 수 있다. 비투과성인 막은, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터의 광이 픽셀의 측면을 통해 방출되는 것을 방지하기 위해 제공되는, 광 흡수성 또는 반사성 재료를 포함하는 광 차단 막이다.
예시적인 실시예에서, 광학적으로 비투과성인 막은 단일 또는 다층 금속으로서 형성될 수 있다. 예를 들어, 광학적으로 비투과성인 막은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등의 금속 또는 그 합금을 포함하는 다양한 재료로 형성될 수 있다.
광학적으로 비투과성인 막은 금속 또는 그 합금과 같은 재료로 형성되는 별도의 층으로서 제2 절연 막(5083)의 측면 상에 제공될 수 있다.
광학적으로 비투과성인 막은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나로부터 측방향으로 연장되는 형태로 제공될 수 있다. 이 경우, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 하나로부터 연장되는 광학적으로 비투과성인 막은 다른 도전성 구성 요소에 전기적으로 연결되지 않는 한도 내에서 제공된다.
부가하여, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)과 별도로 형성되는 실질적으로 비투과성인 막이, 동일한 층 상에 그리고 제1 내지 제3 스캔 라인들(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극들(BRG 및 BRB) 중 적어도 하나를 형성하는 동일한 공정 중 실질적으로 동일한 재료를 사용하여, 제공될 수 있다. 이 경우, 비투과성인 막은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)으로부터 전기적으로 절연될 수 있다.
대안적으로, 광학적으로 비투과성인 필름이 별도로 제공되지 않을 때, 제2 및 제3 절연 막(5083 및 5085)이 광학적으로 비투과성인 막으로서 기능할 수 있다. 제2 및 제3 절연 막(5083 및 5085)이 광학적으로 비투과성인 막으로서 사용될 때, 제2 및 제3 절연 막(5083 및 5085)은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 의 상부 부분(전방 방향)에 대응하는 영역에 제공되지 않음으로써 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터 방출되는 광이 전방 방향으로 진행하는 것을 허용한다.
실질적으로 비투과성인 막은 광을 흡수하거나 반사시킴으로써 광의 투과를 차단하는 한 특별히 제한되지 않는다. 예시적인 실시예에서, 비투과성인 막은 분산 브래그 반사기(DBR) 유전체 미러, 절연 막 상에 형성되는 금속 반사 막, 또는 흑색의 유기 폴리머 막일 수 있다. 금속 반사 막이 비투과성 막으로서 사용되는 경우, 금속 반사 막은 다른 픽셀 내의 구성 요소로부터 전기적으로 분리되는 플로팅 상태일 수 있다.
픽셀의 측면 상에 비투과성 막을 제공함으로써, 특정 픽셀로부터 방출되는 광이 인접한 픽셀에 영향을 미치거나 또는 인접한 픽셀로부터 방출되는 광과 색상이 혼합되는 현상을 방지할 수 있다.
상기와 같은 구조를 갖는 픽셀은 기판(5010) 상에 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 순차적으로 적층하고 순차적으로 패터닝하여 제조될 수 있으며, 이에 대해 이하에 설명하기로 한다.
도 97A 내지 도 97C는, 제1 내지 제3 에피택셜 스택을 기판 상에 적층하는 공정을 나타내는, 도 95의 선 I-I'을 따라 취한 단면도이다.
도 97A를 참조하면, 제1 에피택셜 스택(5020)이 기판(5010) 상에 형성된다.
제1 에피택셜 스택(5020) 및 오믹 전극(5025p')은 제1 임시 기판(5010p) 상에 형성된다. 예시적인 실시예에서, 제1 임시 기판(5010p)은 제1 에피택셜 스택(5020)을 형성하기 위한 GaAs 기판과 같은 반도체 기판일 수 있다. 제1 에피택셜 스택(5020)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제1 임시 기판(5010p) 상에 적층하는 방식으로 제작된다. 그 위에 형성되는 컨택 홀을 갖는 제1 절연 막(5081)이 제1 임시 기판(5010p) 상에 형성되고, 오믹 전극(5025p')이 제1 절연 막(5081)의 컨택 홀 내에 형성된다.
오믹 전극(5025p')은, 제1 임시 기판(5010p) 상에 제1 절연 막(5081)을 형성하고 포토레지스트를 도포하고 포토레지스트를 패터닝하고 패터닝된 포토레지스트 상에 오믹 전극(5025p') 재료를 증착한 다음 포토레지스트 패턴을 리프트-오프함으로써 형성된다. 그러나, 오믹 전극(5025p')을 형성하는 방법은 이에 한정되지 않는다. 예를 들어, 오믹 전극(5025p')은, 제1 절연 막(5081)을 형성하고 제1 절연 막(5081)을 포토리소그래피에 의해 패터닝하고 오믹 전극 막(5025p')을 오믹 전극 막(5025p') 재료로 형성한 다음 오믹 전극 막(5025p’)을 포토리소그래피에 의해 패터닝함으로써 형성될 수 있다.
(데이터 라인(5120)으로도 기능하는) 제1 p-형 접촉 전극 층(5025p)이, 오믹 전극(5025p')이 그 위에 형성되는 제1 임시 기판(5010p) 상에 형성된다. 제1 p-형 접촉 전극 층(5025p)은 반사성 재료를 포함할 수 있다. 제1 p-형 접촉 전극 층(5025p)은, 예를 들어, 금속성 재료를 증착한 후 포토리소그래피를 이용하여 패터닝함으로써 형성될 수 있다.
제1 임시 기판(5010p) 상에 형성되는 제1 에피택셜 스택(5020)은 사이에 개재되는 접착 층(5061)을 경유하여 기판(5010)에 반전되어 부착된다.
제1 에피택셜 스택(5020)이 기판(5010)에 부착된 후, 제1 임시 기판(5010p)이 제거된다. 제1 임시 기판(5010p)은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
도 97B를 참조하면, 제1 임시 기판(5010p)이 제거된 후, 제1 n-형 접촉 전극(5021n), 제1 파장 통과 필터(5071) 및 제1 접착력 향상 층(5063a)이 제1 에피택셜 스택(5020) 상에 형성된다. 제1 n-형 접촉 전극(5021n)은 도전성 재료를 증착한 후 포토리소그래피 공정에 의해 패터닝함으로써 형성될 수 있다. 제1 파장 통과 필터(5071)는 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다.
제1 임시 기판(5010p)의 제거 후, 요철이 제1 에피택셜 스택(5020)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 이용한 텍스쳐링에 의해 형성될 수 있다. 예를 들어, 요철은, 마이크로 사진 공정을 이용한 건식 식각, 결정 특성을 이용한 습식 식각, 샌드 블라스팅과 같은 물리적 방법을 이용한 텍스쳐링, 이온 빔 식각, 블록 코폴리머의 식각 속도의 차이에 따른 텍스쳐링 등과 같은 다양한 방법으로 형성될 수 있다.
제2 에피택셜 스택(5030), 제2 p-형 접촉 전극 층(5035p) 및 제1 충격 흡수 층(5063b)이 별도의 제2 임시 기판(5010q) 상에 형성된다.
제2 임시 기판(5010q)은 사파이어 기판일 수 있다. 제2 에피택셜 스택(5030)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제2 임시 기판(5010q) 상에 형성함으로써 제작될 수 있다.
제2 임시 기판(5010q) 상에 형성된 제2 에피택셜 스택(5030)은 제1 에피택셜 스택(5020) 상에 반전되어 부착된다. 이 경우, 제1 접착력 향상 층(5063a) 및 제1 충격 흡수 층(5063b)은 서로 마주 보도록 배치된 후 결합될 수 있다. 예시적인 실시예에서, 제1 접착력 향상 층(5063a) 및 제1 충격 흡수 층(5063b)은 각각 SOG 및 실리콘 산화물과 같은 다양한 재료를 포함할 수 있다.
부착 후, 제2 임시 기판(5010q)이 제거된다. 제2 임시 기판(5010q)은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
예시적인 실시예에 따라, 제2 임시 기판(5010q) 상에 형성된 제2 에피택셜 스택(5030)을 기판(5010) 상에 부착하는 공정에서 그리고 제2 임시 기판(5010q)을 제2 에피택셜 스택(5030)으로부터 제거하는 공정에서, 제1 에피택셜 스택(5020), 제2 에피택셜 스택(5030), 제1 파장 통과 필터(5071) 및 제2 p-형 접촉 전극(5035p)에 인가되는 충격은 제1 버퍼 층(5063)에 의해, 특히, 제1 버퍼 층(5063) 내의 제1 충격 흡수 층(5063b)에 의해 흡수 및/또는 완화된다. 이는, 제1 에피택셜 스택(5020), 제2 에피택셜 스택(5030), 제1 파장 통과 필터(5071) 및 제2 p-형 접촉 전극(5035p)에서 그렇지 않으면 발생할 수 있는 크래킹(cracking) 및 박리를 최소화한다. 보다 구체적으로, 제1 파장 통과 필터(5071)가 제1 에피택셜 스택(5020)의 상부 표면 상에 형성될 때, 제1 파장 통과 필터(5071)가 제2 에피택셜 스택(5030) 측 상에 형성될 때와 비교해서 박리가 발생할 가능성이 현저하게 감소된다. 제1 파장 통과 필터(5071)가 제2 에피택셜 스택(5030)의 상부 표면 상에 형성된 후 제1 에피택셜 스택(5020) 측에 부착될 때, 제2 임시 기판(5010q)을 제거하는 공정에서 발생되는 충격으로 인해, 제1 파장 통과 필터(5071)의 박리 결함이 발생될 수 있다. 그러나, 예시적인 실시예에 따라, 제1 에피택셜 스택(5020) 측 상에 형성되는 제1 파장 통과 필터(5071)에 부가하여, 제1 충격 흡수 층(5063b)에 의한 충격 흡수 효과가 박리와 같은 결함의 발생을 방지할 수 있다.
도 97C를 참조하면, 제2 파장 통과 필터(5073) 및 제2 접착력 향상 층(5065a)이, 제2 임시 기판(5010q)이 제거된 제2 에피택셜 스택(5030) 상에 형성된다.
제2 파장 통과 필터(5073)는 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다.
요철이, 제2 임시 기판의 제거 후 제2 에피택셜 스택(5030)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 제2 임시 기판을 위한 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다.
제3 에피택셜 스택(5040), 제3 p-형 접촉 전극 층(5045p) 및 제2 충격 흡수 층(5065b)이 별도의 제3 임시 기판(5010r) 상에 형성된다.
제3 임시 기판(5010r)은 사파이어 기판일 수 있다. 제3 에피택셜 스택(5040)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제3 임시 기판(5010r) 상에 형성함으로써 제작될 수 있다.
제3 임시 기판(5010r) 상에 형성된 제3 에피택셜 스택(5040)은 제2 에피택셜 스택(5030) 상에 반전되어 부착된다. 이 경우, 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)은 서로 마주 보도록 배치된 후 결합될 수 있다. 예시적인 실시예에서, 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)은 각각 SOG 및 실리콘 산화물과 같은 다양한 재료를 포함할 수 있다.
부착 후, 제3 임시 기판(5010r)이 제거된다. 제3 임시 기판(5010r)은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
예시적인 실시예에 따라, 제3 임시 기판(5010r) 상에 형성된 제3 에피택셜 스택(5040)을 기판(5010) 상에 부착하는 공정에서 그리고 제3 임시 기판(5010r)을 제3 에피택셜 스택(5040)으로부터 제거하는 공정에서, 제2 및 제3 에피택셜 스택(5030 및 5040), 제2 파장 통과 필터(5073) 및 제3 p-형 접촉 전극(5045p)에 인가되는 충격은 제2 버퍼 층(5065)에 의해, 특히, 제2 버퍼 층(5065) 내의 제2 충격 흡수 층(5065b)에 의해 흡수 및/또는 완화된다.
따라서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 모두가 기판(5010) 상에 적층된다.
요철이, 제3 임시 기판의 제거 후 제3 에피택셜 스택(5040)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 제3 임시 기판(5010r)을 위한 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다.
이하, 예시적인 실시예에 따른 적층형 에피택셜 스택을 패터닝하여 픽셀을 제조하는 방법을 설명하기로 한다.
도 98, 도 100, 도 102, 도 104, 도 106, 도 108 및 도 110은 예시적인 실시예에 따라 기판 상에 픽셀을 제조하는 방법을 순차적으로 나타내는 평면도이다.
도 99A, 도 99B, 도 101A, 도 101B, 도 103A, 도 103B, 도 105A, 도 105B, 도 107A, 도 107B, 도 109A, 도 109B, 도 111A 및 도 111B는 각각 대응하는 도면의 라인 I-I' 및 라인 II-II'를 따라 취한 도면이다.
도 98, 도 99A 및 도 99B를 참조하면, 먼저, 제3 에피택셜 스택(5040)이 패터닝된다. 발광 영역을 제외한 제3 에피택셜 스택(5040)의 대부분이 제거되고, 특히, 제1 및 제2 컨택(5020C 및 5030C) 및 제1 및 제2 공통 컨택(5050GC 및 5050BC)에 대응하는 부분들이 제거된다. 제3 에피택셜 스택(5040)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있으며, 제3 p-형 접촉 전극(5045p)은 식각 스토퍼로서 기능할 수 있다.
도 100, 도 101A 및 도 101B를 참조하면, 제3 p-형 접촉 전극(5045p), 제2 버퍼 층(5065) 및 제2 파장 통과 필터(5073)가 발광 영역을 제외한 영역으로부터 제거된다. 이와 같이, 제2 에피택셜 스택(5030)의 상부 표면의 일부분이 제2 컨택(5030C)에서 노출된다.
제3 p-형 접촉 전극(5045p), 제2 버퍼 층(5065) 및 제2 파장 통과 필터(5073)는 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 102, 도 103A 및 도 103B를 참조하면, 제2 에피택셜 스택(5030)의 일부분이 제거되어, 제2 공통 컨택(5050GC)에서 제2 p-형 접촉 전극(5035p)의 상부 표면의 일부분을 외부에 노출시킨다. 제3 p-형 접촉 전극(5045p)은 식각 중 식각 스토퍼로서 기능한다.
다음으로, 제2 p-형 접촉 전극(5035p), 제1 버퍼 층(5063) 및 제1 파장 통과 필터(5071)의 부분들이 식각된다. 따라서, 제1 n-형 접촉 전극(5021n)의 상부 표면은 제1 컨택(5020C)에서 노출되고, 제1 에피택셜 스택(5020)의 상부 표면은 발광 영역 이외의 부분에서 노출된다.
제2 에피택셜 스택(5030), 제2 p-형 접촉 전극(5035p), 제1 버퍼 층(5063) 및 제1 파장 통과 필터(5071)는 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 104, 도 105A 및 도 105B를 참조하면, 제1 에피택셜 스택(5020) 및 제1 절연 막(5081)이 발광 영역을 제외한 영역에서 식각된다. 제1 p-형 접촉 전극(5025p)의 상부 표면이 제1 및 제2 공통 컨택(5050GC 및 5050BC)에서 노출된다.
도 106, 도 107A 및 도 107B를 참조하면, 제2 절연 막(5083)이 기판(5010)의 전방 측 상에 형성되고, 제1 내지 제3 컨택 홀(CH1, CH2 및 CH3), 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 형성된다.
증착 후, 제2 절연 막(5083)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 패터닝될 수 있다.
도 108, 도 109A 및 도 109B를 참조하면, 제1 스캔 라인(5130R)이 패터닝된 제2 절연 막(5083) 상에 형성된다. 제1 스캔 라인(5130R)은 제1 컨택(5020C)에서 제1 컨택 홀(CH1)을 통해 제1 n-형 접촉 전극(5021n)에 연결된다.
제1 스캔 라인(5130R)은 다양한 방식으로 형성될 수 있다. 예를 들어, 제1 스캔 라인(5130R)은 다수의 마스크 시트를 사용한 포토리소그래피에 의해 형성될 수 있다.
다음으로, 제3 절연 막(5085)이 기판(5010)의 전방 측 상에 형성되고, 제2 및 제3 컨택 홀(CH2 및 CH3), 제4a 및 제4b 컨택 홀(CH4a 및 CH4b), 및 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 형성된다.
증착 후, 제3 절연 막(5085)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 패터닝될 수 있다.
도 110, 도 111A 및 도 111B를 참조하면, 제2 스캔 라인(5130G), 제3 스캔 라인(5130B), 제1 브릿지 전극(BRG) 및 제2 브릿지 전극(BRB)이 패터닝된 제3 절연 막(5085) 상에 형성된다.
제2 스캔 라인(5130G)은 제2 컨택(5030C)에서 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(5030)의 n-형 반도체 층에 연결된다. 제3 스캔 라인(5130B)은 제3 컨택(5040C)에서 제3 컨택 홀(CH3)을 통해 제4 에피택셜 스택(5040)의 n-형 반도체 층에 연결된다. 제1 브릿지 전극(BRG)은 제1 공통 컨택(5050GC)에서 제4a 및 제4b 컨택 홀(CH4a 및 CH4b)을 통해 제1 p-형 접촉 전극(5025p)에 연결된다. 제2 브릿지 전극(BRB)은 제2 공통 컨택(5050BC)에서 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)을 통해 제1 p-형 접촉 전극(5025p)에 연결된다.
제2 스캔 라인(5130G), 제3 스캔 라인(5130B) 및 브릿지 전극(5120b)은 다양한 방식으로, 예를 들어, 다수의 마스크 시트를 사용하는 포토리소그래피에 의해 제3 절연 막(5085) 상에 형성될 수 있다.
제2 스캔 라인(5130G), 제3 스캔 라인(5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은, 제3 절연 막(5085)이 그 위에 형성된 기판(5010) 상에 포토레지스트를 도포한 후 포토레지스트를 패터닝하고 패터닝된 포토레지스트 상에 제2 스캔 라인, 제3 스캔 라인 및 브릿지 전극의 재료를 증착한 후 포토레지스트 패턴을 리프트-오프함으로써 형성될 수 있다.
예시적인 실시예에 따라, 배선부의 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)을 형성하는 순서는 특별히 제한되지 않으며, 다양한 순서가 사용될 수 있다. 예를 들어, 제2 스캔 라인(5130G), 제3 스캔 라인(5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은 동일한 단계에서 제3 절연 막(5085) 상에 형성되는 것으로 도시되지만, 다른 순서로 형성될 수 있다. 예를 들어, 제1 스캔 라인(5130R) 및 제2 스캔 라인(5130G)이 동일한 단계에서 먼저 형성되고 이어서 추가 절연 막 및 그리고 나서 제3 스캔 라인(5130B)이 형성될 수 있다. 대안적으로, 제1 스캔 라인(5130R) 및 제3 스캔 라인(5130B)이 동일한 단계에서 먼저 형성되고 이어서 추가 절연 막의 형성 및 그리고 나서 제2 스캔 라인(5130G)의 형성이 뒤따를 수 있다. 또한, 제1 및 제2 브릿지 전극(BRG 및 BRB)은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)을 형성하는 단계 중 임의의 단계에서 함께 형성될 수 있다.
부가하여, 예시적인 실시예에서, 각각의 에피택셜 스택(5020, 5030 및 5040)의 컨택의 위치는 상이하게 형성될 수 있으며, 이 경우 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)의 위치도 변경될 수 있다.
예시적인 실시예에서, 광학적으로 비투과성인 막이, 픽셀의 측면에 대응하는 제4 절연 막 상에서, 제2 절연 막(5083) 또는 제3 절연 막(5085) 상에 더 제공될 수 있다. 광학적으로 비투과인 막은 DBR 유전체 미러, 절연 막 상의 금속 반사 막 또는 유기 폴리머 막으로 형성될 수 있다. 금속 반사 막이 광학적으로 비투과성인 막으로서 사용되는 경우, 금속 반사 막은 다른 픽셀 내의 구성 요소로부터 전기적으로 절연되는 플로팅 상태에서 제조된다. 예시적인 실시예에서, 광학적으로 비투과성인 막은 서로 다른 굴절률을 갖는 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다. 예를 들어, 광학적으로 비투과성인 막은 낮은 굴절률을 갖는 재료와 높은 굴절률을 갖는 재료를 순차적으로 적층함으로써 형성될 수 있거나, 대안적으로, 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다. 서로 다른 굴절률을 갖는 재료는 특별히 한정되지 않지만, 그 예는 SiO2 및 SiNx를 포함한다.
상술한 바와 같이, 예시적인 실시예에 따른 디스플레이 장치에서, 다수의 에피택셜 스택을 순차적으로 적층한 후 다수의 에피택셜 스택에서 배선부를 갖는 컨택을 동시에 형성하는 것이 가능하다.
도 112는 실시예에 따른 디스플레이 장치의 개략적인 평면도이고, 도 113A는 도 112의 부분 단면도이며, 도 113B는 개략적인 회로도이다.
도 112 및 도 113A를 참조하면, 디스플레이 장치는 기판(6021), 다수의 픽셀, 제1 LED 스택(6100), 제2 LED 스택(6200), 제3 LED 스택(6300), 다층 구조를 갖는 절연 층(또는 버퍼 층)(6130), 제1 컬러 필터(6230), 제2 컬러 필터(6330), 제1 접착 층(6141), 제2 접착 층(6161), 제3 접착 층(6261), 및 배리어(6350)를 포함할 수 있다. 또한, 디스플레이 장치는 다양한 전극 패드 및 커넥터를 포함할 수 있다.
기판(6021)은 반도체 스택(6100, 6200 및 6300)을 지지한다. 또한, 기판(6021)은 내부에 회로를 가질 수 있다. 예를 들어, 기판(6021)은 박막 트랜지스터가 내부에 형성되는 실리콘 기판일 수 있다. TFT 기판은 LCD 디스플레이 분야 등과 같은 디스플레이 분야의 액티브 매트릭스 구동을 위해 널리 사용된다. TFT 기판의 구성은 당 업계에 공지되어 있으므로, 그에 대한 상세한 설명은 생략하기로 한다. 다수의 픽셀이 액티브 매트릭스 방식으로 구동될 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 예시적인 실시예에서, 기판(6021)은 데이터 라인 및 스캔 라인을 포함하는 패시브 회로를 포함할 수 있고, 그러므로, 다수의 픽셀이 패시브 매트릭스 방식으로 구동될 수 있다.
다수의 픽셀이 기판(6021) 상에 배열될 수 있다. 픽셀은 배리어(6350)에 의해 서로 이격될 수 있다. 배리어(6350)는 광 반사 재료 또는 광 흡수 재료로 형성될 수 있다. 배리어(6350)는 반사 또는 흡수에 의해 이웃하는 픽셀 영역을 향해 진행하는 광을 차단하여 픽셀 간의 광 간섭을 방지할 수 있다. 광 반사 재료의 예는 화이트 감광성 솔더 레지스트(PSR)와 같은 광 반사 재료를 포함할 수 있고, 광 흡수 재료의 예는 블랙 에폭시 등을 포함할 수 있다.
각 픽셀은 제1 내지 제3 LED 스택(6100, 6200 및 6300)을 포함한다. 제2 LED 스택(6200)은 제1 LED 스택(6100) 상에 배치되고, 제3 LED 스택(6300)은 제2 LED 스택(6200) 상에 배치된다.
제1 LED 스택(6100)은 n-형 반도체 층(6123) 및 p-형 반도체 층(6125)을 포함하고, 제2 LED 스택(6200)은 n-형 반도체 층(6223) 및 p-형 반도체 층(6225)을 포함하며, 제3 LED 스택(6300)은 n-형 반도체 층(6323) 및 p-형 반도체 층(6325)을 포함한다. 부가하여, 제1 내지 제3 LED 스택(6100, 6200 및 6300)은 각각 n-형 반도체 층(6123, 6223 또는 6323) 및 p-형 반도체 층(6125, 6225 또는 6325) 사이에 개재되는 활성 층을 포함한다. 활성 층은, 특히, 다중 양자 웰 구조를 가질 수 있다.
LED 스택이 기판(6021)에 더 가까이 위치됨에 따라, LED 스택은 더 긴 파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 스택(6100)은 적색 광을 방출하는 무기 발광 다이오드일 수 있고, 제2 LED 스택(6200)은 녹색 광을 방출하는 무기 발광 다이오드일 수 있으며, 제3 LED 스택(6300)은 청색 광을 방출하는 무기 발광 다이오드일 수 있다. 예를 들어, 제1 LED 스택(6100)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(6200)은 AlGaInP계 또는 AlGaInN계 웰 층을 포함할 수 있으며, 제3 LED 스택(6300)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 특히, LED 스택이 마이크로 LED를 포함하는 경우, 기판(6021)에 더 가까이 배치되는 LED 스택은 더 짧은 파장을 갖는 광을 방출할 수 있고, 그 위에 배치되는 LED 스택은 마이크로 LED의 작은 폼 팩터로 인해 작동에 불리한 영향을 미치거나 컬러 필터를 필요로 하지 않으면서 더 긴 파장을 갖는 광을 방출할 수 있다.
제1 내지 제3 LED 스택(6100, 6200 및 6300) 각각의 상부 표면은 n-형일 수 있고, 그 하부 표면은 p-형일 수 있다. 그러나, 몇몇 예시적인 실시예에 따라, LED 스택 각각의 상부 표면 및 하부 표면의 반도체 유형은 반전될 수 있다.
제3 LED 스택(6300)의 상부 표면이 n-형일 때, 제3 LED 스택(6300)의 상부 표면은 화학적 식각을 통해 표면 텍스쳐링되어 조면화된 표면(또는 요철)을 형성할 수 있다. 제1 LED 스택(6100) 및 제2 LED 스택(6200)의 상부 표면도 표면 텍스쳐링에 의해 조면화될 수 있다. 한편, 제2 LED 스택(6200)이 녹색 광을 방출할 때, 녹색 광이 적색 광 또는 청색 광보다 높은 가시성을 갖기 때문에, 제2 LED 스택(6200)의 발광 효율에 비해 제1 LED 스택(6100) 및 제3 LED 스택(6300)의 발광 효율을 증가시키는 것이 바람직할 수 있다. 그러므로, 광 추출 효율을 향상시키기 위해 표면 텍스쳐링이 제1 LED 스택(6100) 및 제3 LED 스택(6300)에 적용될 수 있고, 제2 LED 스택(6200)은 표면 텍스쳐링없이 사용되어 적색, 녹색 및 청색 광의 광도를 유사한 레벨로 조절할 수 있다.
제1 LED 스택(6100)에서 발생되는 광은 제2 및 제3 LED 스택(6200 및 6300)을 통해 투과되어 외부로 방출될 수 있다. 또한, 제2 LED 스택(6200)이 제3 LED 스택(6300)보다 긴 파장으로 광을 방출하므로, 제2 LED 스택(6200)에서 발생되는 광은 제3 LED 스택(6300)을 통하여 투과되어 외부로 방출될 수 있다.
제1 컬러 필터(6230)는 제1 LED 스택(6100)과 제2 LED 스택(6200) 사이에 배치될 수 있다. 부가하여, 제2 컬러 필터(6330)는 제2 LED 스택(6200)과 제3 LED 스택(6300) 사이에 배치될 수 있다. 제1 컬러 필터(6230)는 제1 LED 스택(6100)에서 발생되는 광을 투과시키고, 제2 LED 스택(6200)에서 발생되는 광을 반사시킨다. 제2 컬러 필터(6330)는 제1 및 제2 LED 스택(6100 및 6200)에서 발생되는 광을 투과시키고, 제3 LED 스택(6300)에서 발생되는 광을 반사시킨다. 그러므로, 제1 LED 스택(6100)에서 발생되는 광은 제2 LED 스택(6200) 및 제3 LED 스택(6300)을 통해 외부로 방출될 수 있고, 제2 LED 스택(6200)에서 발생되는 광은 제3 LED 스택(6300)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(6200)에서 발생되는 광이 제1 LED 스택(6100) 상에 입사되어 손실되거나 제3 LED 스택(6300)에서 발생되는 광이 제2 LED 스택(6200) 상에 입사되어 손실되는 것을 방지하는 것이 가능하다.
몇몇 예시적인 실시예에서, 제1 컬러 필터(6230)는 제3 LED 스택(6300)에서 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(6230 및 6330)은, 예를 들어, 저주파 영역, 즉, 장파장 영역 만을 통과시키는 저역 통과 필터, 소정 파장 대역 만을 통과시키는 대역 통과 필터, 또는 소정 파장 대역 만을 차단하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(6230 및 6330)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다. 예를 들어, 제1 및 제2 컬러 필터(6230 및 6330)는 TiO2와 SiO2를 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(6230 및 6330)는 분산 브래그 반사기(DBR)를 포함할 수 있다. 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터도 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 접착 층(6141)은 기판(6021)과 제1 LED 스택(6100) 사이에 배치되며 제1 LED 스택(6100)을 기판(6021)에 본딩한다. 제2 접착 층(6161)은 제1 LED 스택(6100)과 제2 LED 스택(6200) 사이에 배치되고, 제2 LED 스택(6200)을 제1 LED 스택(6100)에 본딩한다. 또한, 제3 접착 층(6261)은 제2 LED 스택(6200)과 제3 LED 스택(6300) 사이에 배치되고, 제3 LED 스택(6300)을 제2 LED 스택(6200)에 본딩한다.
도시된 바와 같이, 제2 접착 층(6161)은 제1 LED 스택(6100)과 제1 컬러 필터(6230) 사이에 배치될 수 있고, 제1 컬러 필터(6230)와 접촉할 수 있다. 제2 접착 층(6161)은 제1 LED 스택(6100)에서 발생되는 광을 투과시킨다.
제3 접착 층(6261)은 제2 LED 스택(6200)과 제2 컬러 필터(6330) 사이에 배치될 수 있고 제2 컬러 필터(6330)와 접촉할 수 있다. 제2 접착 층(6161)은 제1 LED 스택(6100) 및 제2 LED 스택(6200)에서 발생되는 광을 투과시킨다.
제1 내지 제3 접착 층(6141, 6161 및 6261)의 각각은 패터닝될 수 있는 접착 재료로 형성된다. 이들 접착 층(6141, 6161 및 6261)은, 예를 들어, 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조사이클로부텐(BCB) 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
금속 본딩 재료가 각 접착 층(6141, 6161 및 6261) 내에 배치될 수 있으며, 이에 대해 아래에 보다 상세히 설명한다.
절연 층(6130)은 제1 접착 층(6141)과 제1 LED 스택(6100) 사이에 배치된다. 절연 층(6130)은 다층 구조를 가지며, 제1 LED 스택(6100)과 접촉하는 제1 절연 층(6131) 및 제1 접착 층(6141)과 접촉하는 제2 절연 층(6135)을 포함할 수 있다. 제1 절연 층(6131)은 실리콘 질화막(SiNx 층)으로 형성될 수 있고, 제2 절연 층(6135)은 실리콘 산화막(SiO2 층)으로 형성될 수 있다. 실리콘 질화막은 GaP계 반도체 층에 강한 접착력을 가지고 SiO2 층은 제1 접착 층(6141)에 강한 접착력을 가지므로, 제1 LED 스택(6100)은 실리콘 질화막 및 SiO2 층을 적층함으로써 기판(6021) 상에 안정적으로 고정될 수 있다.
예시적인 실시예에 따라, 분산 브래그 반사기가 제1 절연 층(6131)과 제2 절연 층(6135) 사이에 더 배치될 수 있다. 분산 브래그 반사기는 제1 LED 스택(6100)에서 발생되는 광이 기판(6021) 내로 흡수되는 것을 방지하여 광 효율을 향상시킨다.
도 113A에서, 제1 접착 층(6141)이 배리어(6350)에 의해 각 픽셀 단위로 분할되는 것으로 도시되고 설명되었지만, 몇몇 예시적인 실시예에서 제1 접착 층(6141)은 다수의 픽셀에 걸쳐서 연속적일 수 있다. 절연 층(6130)도 다수의 픽셀에 걸쳐서 연속적일 수 있다.
제1 내지 제3 LED 스택(6100, 6200 및 6300)은 전극 패드, 커넥터 및 오믹 전극을 이용하여 기판(6021) 내의 회로에 전기적으로 연결될 수 있으며, 그러므로, 예를 들어, 도 113B에 도시된 바와 같은 회로가 구현될 수 있다. 전극 패드, 커넥터 및 오믹 전극은 아래에서 더 자세히 설명하기로 한다.
도 113B는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 113B를 참조하면, 예시적인 실시예에 따른 구동 회로는 두 개 이상의 트랜지스터(Tr1 및 Tr2) 및 커패시터를 포함할 수 있다. 전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 데이터 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가될 때, 전압이 해당하는 발광 다이오드에 인가된다. 또한, 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 해당하는 커패시터에 전하가 충전된다. 트랜지스터(Tr2)의 턴-온 상태는 커패시터의 충전 전압에 의해 유지될 수 있고, 그러므로, 선택 라인(Vrow1)으로의 전원이 차단 되더라도, 커패시터의 전압은 유지될 수 있고 전압이 발광 다이오드(LED1 내지 LED3)에 인가될 수 있다. 또한, 발광 다이오드(LED1 내지 LED3)를 통해 흐르는 전류는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 변경될 수 있다. 전류가 전류 공급원(Vdd)을 통해 항상 공급될 수 있고, 그러므로, 연속적인 발광이 가능하다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 기판(6021) 내에 형성될 수 있다. 여기서, 발광 다이오드(LED1 내지 LED3)는 하나의 픽셀 내에 적층된 제1 내지 제3 LED 스택(6100, 6200 및 6300)에 각각 대응할 수 있다. 제1 내지 제3 LED 스택(6100, 6200 및 6300)의 애노드는 트랜지스터(Tr2)에 연결되고, 그 캐소드는 접지된다. 제1 내지 제3 LED 스택(6100, 6200 및 6300)은 공통적으로 전기적으로 접지될 수 있다.
도 113B는 액티브 매트릭스 구동을 위한 회로도를 예시적으로 도시하지만, 액티브 매트릭스 구동을 위한 다른 회로가 사용될 수 있다. 부가하여, 예시적인 실시예에 따라, 패시브 매트릭스 구동도 구현될 수 있다.
이하, 디스플레이 장치의 제조 방법을 상세히 설명하기로 한다.
도 114A 내지 도 120은 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 각 도면에서, 단면도는 대응하는 평면도에 도시된 선을 따라 취해진다.
먼저, 도 114A를 참조하면, 제1 LED 스택(6100)이 제1 기판(6121) 상에서 성장된다. 제1 기판(6121)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(6100)은 AlGaInP계 반도체 층으로 형성되며, n-형 반도체 층(6123), 활성 층 및 p-형 반도체 층(6125)을 포함한다. 제1 LED 스택(6100)은, 예를 들어, Al, Ga 및 In의 조성을 가져서 적색 광을 방출할 수 있다.
p-형 반도체 층(6125) 및 활성 층이 식각되어 n-형 반도체 층(6123)을 노출시킨다. p-형 반도체 층(6125) 및 활성 층은 포토리소그래피 및 식각 기법을 이용하여 패터닝될 수 있다. 도 114A에서, 하나의 픽셀 영역에 대응하는 부분이 도시되지만, 제1 LED 스택(6100)은 기판(6121) 상에서 다수의 픽셀 영역에 걸쳐서 형성될 수 있고, n-형 반도체 층(6123)은 각 픽셀 영역에 대응하여 노출될 것이다.
도 114B를 참조하면, 오믹 접촉 층(6127 및 6129)이 형성된다. 오믹 접촉 층(6127 및 6129)은 픽셀 영역마다 형성될 수 있다. 오믹 접촉 층(6127)은 n-형 반도체 층(6123)과 오믹 접촉하고, 오믹 접촉 층(6129)은 p-형 반도체 층(6125)과 오믹 접촉한다. 예를 들어, 오믹 접촉 층(6127)은 AuTe 또는 AuGe를 포함할 수 있으며, 오믹 접촉 층(6129)은 AuBe 또는 AuZn을 포함할 수 있다.
도 114C를 참조하면, 절연 층(6130)이 제1 LED 스택(6100) 상에 형성된다. 절연 층(6130)은 다층 구조를 가지며 오믹 접촉 층(6127 및 6129)을 노출시키는 개구부를 갖도록 패터닝된다. 절연 층(6130)은 제1 절연 층(6131) 및 제2 절연 층(6135)을 포함할 수 있고, 또한 분산 브래그 반사기(6133)를 포함할 수 있다. 제2 절연 층(6135)은 분산 브래그 반사기(6133)의 일부로서 분산 브래그 반사기(6133) 내로 통합될 수 있다.
제1 절연 층(6131)은, 예를 들어, 실리콘 질화막을 포함할 수 있고, 제2 절연 층(6135)은 실리콘 산화막을 포함할 수 있다. 실리콘 질화막은 AlGaInP계 반도체 층에 대해 양호한 접착 특성을 나타내지만, 실리콘 산화막은 AlGaInP계 반도체 층에 대해 불량한 접착 특성을 갖는다. 실리콘 산화막은 후술하는 바와 같이 제1 접착 층(6141)에 대해 양호한 접착성을 가지며, 실리콘 질화막은 제1 접착 층(6141)에 대해 불량한 접착 특성을 갖는다. 실리콘 질화막과 실리콘 산화막은 서로 상보적인 스트레스 특성을 나타내므로, 실리콘 질화막과 실리콘 산화막을 병용함으로써 공정 안정성을 향상시켜 결함의 발생을 방지할 수 있다.
오믹 접촉 층(6127 및 6129)이 먼저 형성되고 절연 층(6130)이 그 뒤에 형성되는 것으로 설명하지만, 몇몇 예시적인 실시예에 따르면, 절연 층(6130)이 먼저 형성될 수 있고 오믹 접촉 층(6127 및 6129)이 n-형 반도체 층(6123) 및 p-형 반도체 층(6125)을 노출시키는 절연 층(6130)의 개구부 내에 형성될 수 있다.
도 114D를 참조하면, 후속적으로, 제1 전극 패드(6137, 6138, 6139 및 6140)가 형성된다. 제1 전극 패드(6137 및 6139)는 절연 층(6130)의 개구부를 통해 오믹 접촉 층(6127 및 6129)에 각각 연결된다. 제1 전극 패드(6138 및 6140)는 절연 층(6130) 상에 배치되고 제1 LED 스택(6100)으로부터 절연된다. 후술하는 바와 같이, 제1 전극 패드(6138 및 6140)는 제2 LED 스택(6200) 및 제3 LED 스택(6300)의 p-형 반도체 층(6225 및 6325)에 각각 전기적으로 연결될 것이다. 제1 전극 패드(6137, 6138, 6139 및 6140)는 다층 구조를 가질 수 있으며, 특히, 그 상부 표면 상에 배리어 금속 층을 포함할 수 있다.
도 114E를 참조하면, 그리고 나서, 제1 접착 층(6141)이 제1 전극 패드(6137, 6138, 6139 및 6140) 상에 형성된다. 제1 접착 층(6141)은 제2 절연 층(6135)과 접촉할 수 있다.
제1 접착 층(6141)은 제1 전극 패드(6137, 6138, 6139 및 6140)를 노출시키는 개구부를 갖도록 패터닝된다. 이와 같이, 제1 접착 층(6141)은 패터닝될 수 있는 재료로 형성되고, 예를 들어, 에폭시, 폴리이미드, SU8, SOG, BCB 등으로 형성될 수 있다.
실질적으로 볼 형상을 갖는 금속 본딩 재료(6143)가 제1 접착 층(6141)의 개구부 내에 형성된다. 금속 본딩 재료(6143)는, 예를 들어, AuSn, Sn 등과 같은 인듐 볼 또는 솔더 볼로 형성될 수 있다. 실질적으로 볼 형상을 갖는 금속 본딩 재료(6143)는 제1 접착 층(6141)의 표면과 실질적으로 동일한 높이 또는 제1 접착 층(6141)의 표면보다 높은 높이를 가질 수 있다. 그러나, 각 금속 본딩 재료의 체적은 제1 접착 층(6141) 내의 개구부의 체적보다 작을 수 있다.
도 115A를 참조하면, 후속적으로, 기판(6021) 및 제1 LED 스택(6100)이 본딩된다. 전극 패드(6027, 6028, 6029 및 6030)는 제1 전극 패드(6137, 6138, 6139 및 6140)에 대응하여 기판(6021) 상에 배치되고, 금속 본딩 재료(6143)는 제1 전극 패드(6137, 6138, 6139 및 6140)를 전극 패드(6027, 6028, 6029 및 6030)과 본딩한다. 또한, 제1 접착 층(6141)은 기판(6021)과 절연 층(6130)을 본딩한다.
기판(6021)은, 액티브 매트릭스 구동을 위한, 박막 트랜지스터가 그 위에 형성되는 유리 기판, CMOS 트랜지스터가 그 위에 형성되는 Si 기판 등일 수 있다.
제1 전극 패드(6137 및 6139)가 오믹 접촉 층(6127 및 6129)로부터 이격되는 것으로 도시되지만, 제1 전극 패드(6137 및 6139)는 절연 층(6130)을 통해 오믹 접촉 층(6127 및 6129)에 각각 전기적으로 연결된다.
제1 접착 층(6141) 및 금속 본딩 재료(6143)가 제1 기판(6121) 측에 형성되는 것으로 설명되지만, 제1 접착 층(6141) 및 금속 본딩 재료(6143)는 기판(6021) 측에 형성될 수 있거나, 또는 접착 층이 제1 기판(6121) 측과 기판(6021) 측에 각각 형성될 수 있고, 이들 접착 층이 서로 본딩될 수 있다.
금속 본딩 재료(6143)가 제1 전극 패드(6137, 6138, 6139 및 6140)와 기판(6021) 상의 전극 패드(6027, 6028, 6029 및 6030) 사이에서 이들 패드들에 의해 가압되고, 그러므로, 상부 표면 및 하부 표면이 변형되어 전극 패드의 형상에 따라 납작한 형상을 갖는다. 금속 본딩 재료(6143)가 제1 접착 층(6141)의 개구부 내에서 변형되기 때문에, 금속 본딩 재료(6143)는 제1 접착 층(6141)과 밀착 접촉되도록 제1 접착 층(6141)의 개구부를 실질적으로 완전히 채우거나, 빈 공간이 제1 접착 층(6141)의 개구부 내에 형성될 수 있다. 제1 접착 층(6141)은 가열 및 가압 조건 하에서 수직 방향으로 수축될 수 있고 수평 방향으로 팽창될 수 있으며, 그러므로, 개구부의 내부 벽의 형상이 변형될 수 있다.
금속 본딩 재료(6143) 및 제1 접착 층(6141)의 형상을 도 121A, 도 121B 및 도 121C를 참조하여 이하에 설명한다.
도 115B를 참조하면, 제1 기판(6121)이 제거되고, n-형 반도체 층(6123)이 노출된다. 제1 기판(6121)은 습식 식각 기법 등을 이용하여 제거될 수 있다. 표면 텍스쳐링에 의해 조면화된 표면이 노출된 n-형 반도체 층(6123)의 표면 상에 형성될 수 있다.
도 115C를 참조하면, 제1 LED 스택(6100) 및 절연 층(6130)을 관통하는 홀(H1)이 하드 마스크 등을 사용하여 형성될 수 있다. 홀(H1)은 제1 전극 패드(6137, 6138 및 6140)를 각각 노출시킬 수 있다. 홀(H1)은 제1 전극 패드(6139) 상에는 형성되지 않으며, 그러므로, 제1 전극 패드(6139)는 제1 LED 스택(6100)을 통해 노출되지 않는다.
그리고 나서, 절연 층(6153)이 형성되어 제1 LED 스택(6100)의 표면 및 홀(H1)의 측벽을 덮는다. 절연 층(6153)이 패터닝되어 홀(H1) 내에서 제1 전극 패드(6137, 6138, 6139 및 6140)를 노출시킨다. 절연 층(6153)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 115D를 참조하면, 홀(H1)을 통해 제1 전극 패드(6137, 6138 및 6140)에 각각 전기적으로 연결되는 제1 커넥터(6157, 6158 및 6160)가 형성된다.
제1-1 커넥터(6157)는 제1 전극 패드(6137)에 연결되고, 제1-2 커넥터(6158)는 제1 전극 패드(6138)에 연결되며, 제1-3 커넥터(6160)는 제1 전극 패드(6140)에 연결된다. 제1 전극 패드(6140)는 제1 LED 스택(6100)의 n-형 반도체 층(6123)에 전기적으로 연결되고, 그러므로, 제1 커넥터(6157)는 또한 n-형 반도체 층(6123)에 전기적으로 연결된다. 제1-2 커넥터(6158) 및 제1-3 커넥터(6160)는 제1 LED 스택(6100)으로부터 전기적으로 절연된다.
도 115E를 참조하면, 그리고 나서, 제2 접착 층(6161)이 제1 커넥터(6157, 6158 및 6160) 상에 형성된다. 제2 접착 층(6161)은 절연 층(6153)과 접촉할 수 있다.
제2 접착 층(6161)은 제1 커넥터(6157, 6158 및 6160)를 노출시키는 개구부를 갖도록 패터닝된다. 이와 같이, 제2 접착 층(6161)은 제1 접착 층(6141)과 유사하게 패터닝될 수 있는 재료로 형성되며, 예를 들어, 에폭시, 폴리이미드, SU8, SOG, BCB 등으로 형성될 수 있다.
실질적으로 볼 형상을 갖는 금속 본딩 재료(6163)가 제2 접착 층(6161)의 개구부 내에 형성된다. 금속 본딩 재료(6163)의 재료 및 형상은 전술한 금속 본딩 재료(6143)의 그 것들과 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
도 116A를 참조하면, 제2 LED 스택(6200)이 제2 기판(6221) 상에서 성장되고, 제2 투명 전극(6229)이 제2 LED 스택(6200) 상에 형성된다.
제2 기판(6221)은 제2 LED 스택(6200)을 성장시킬 수 있는 기판, 예를 들어, 사파이어 기판 또는 GaAs 기판일 수 있다.
제2 LED 스택(6200)은 AlGaInP계 반도체 층 또는 AlGaInN계 반도체 층으로 형성될 수 있다. 제2 LED 스택(6200)은 n-형 반도체 층(6223), p-형 반도체 층(6225) 및 활성 층을 포함할 수 있으며, 활성 층은 다중 양자 웰 구조를 가질 수 있다. 활성 층에서 웰 층의 조성비는 제2 LED 스택(6200)이, 예를 들어, 녹색 광을 방출하도록 결정될 수 있다.
제2 투명 전극(6229)은 p-형 반도체 층과 오믹 접촉한다. 제2 투명 전극(6229)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 도전성 산화물 층의 예는 SnO2, InO2, ITO, ZnO, IZO 등을 포함할 수 있다.
도 116B를 참조하면, 제2 투명 전극(6229), p-형 반도체 층(6225) 및 활성 층이 패터닝되어 n-형 반도체 층(6223)을 부분적으로 노출시킨다. n-형 반도체 층(6223)은 제2 기판(6221) 상의 다수의 픽셀 영역에 대응하는 다수의 영역에서 노출될 것이다.
n-형 반도체 층(6223)은 제2 투명 전극(6229)이 형성된 후 노출되는 것으로 설명되었지만, 몇몇 예시적인 실시예에서는, n-형 반도체 층(6223)이 먼저 노출된 후 제2 투명 전극(6229)이 형성될 수 있다.
도 116C를 참조하면, 제1 컬러 필터(6230)가 제2 투명 전극(6229) 상에 형성된다. 제1 컬러 필터(6230)는 제1 LED 스택(6100)에서 발생되는 광을 투과시키고 제2 LED 스택(6200)에서 발생되는 광을 반사시키도록 형성된다.
그리고 나서, 절연 층(6231)이 제1 컬러 필터(6230) 상에 형성될 수 있다. 절연 층(6231)은 스트레스를 제어하기 위해 형성될 수 있으며, 예를 들어, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성될 수 있다. 절연 층(6231)은 제1 컬러 필터(6230)가 형성되기 전에 먼저 형성될 수 있다.
n-형 반도체 층(6223) 및 제2 투명 전극(6229)을 노출시키는 개구부가 절연 층(6231) 및 제1 컬러 필터(6230)를 패터닝함으로써 형성된다.
제1 컬러 필터(6230)는 n-형 반도체 층(6223)이 노출된 후에 형성되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제1 컬러 필터(6230)가 먼저 형성된 후, 제1 컬러 필터(6230), 제2 투명 전극(6229), p-형 반도체 층(6225) 및 활성 층이 패터닝되어 n-형 반도체 층(6223)을 노출시킬 수 있다. 그 다음에, 절연 층(6231)이 형성되어 p-형 반도체 층(6225) 및 활성 층의 측면을 덮을 수 있다.
도 116D를 참조하면, 후속적으로, 제2 전극 패드(6237, 6238 및 6240)가 제1 컬러 필터(6230) 또는 절연 층(6231) 상에 형성된다. 제2 전극 패드(6237)는 제1 컬러 필터(6230)의 개구부를 통해 n-형 반도체 층(6223)에 전기적으로 연결될 수 있고, 제2 전극 패드(6238)는 제1 컬러 필터(6230)의 개구부를 통해 제2 투명 전극(6229)에 전기적으로 연결될 수 있다. 제2 전극 패드(6240)는 제1 컬러 필터(6230) 상에 배치되고 제2 LED 스택(6200)으로부터 절연된다.
도 117A를 참조하면, 도 116D를 참조하여 설명한 제2 LED 스택(6200) 및 제2 전극 패드(6237, 6238 및 6240)이, 도 115E를 참조하여 설명한 제2 접착 층(6161) 및 금속 본딩 재료(6163) 상에 결합된다. 금속 본딩 재료(6163)는 제1 커넥터(6157, 6158 및 6160)와 제2 전극 패드(6237, 6238 및 6240)를 각각 본딩할 수 있고, 제2 접착 층(6161)은 절연 층(6231)과 절연 층(6153)을 본딩할 수 있다. 제2 접착 층(6161) 및 금속 본딩 재료(6163)를 사용한 본딩은 도 115A를 참조하여 설명한 바와 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
제2 기판(6221)이 제2 LED 스택(6200)으로부터 분리되고, 제2 LED 스택(6200)의 표면이 노출된다. 제2 기판(6221)은 식각, 레이저 리프트-오프 등과 같은 기법을 이용하여 분리될 수 있다. 표면 텍스쳐링에 의해 조면화된 표면이 노출된 제2 LED 스택(6200)의 표면, 즉, n-형 반도체 층(6223)의 표면 상에 형성될 수 있다.
제2 접착 층(6161) 및 금속 본딩 재료(6163)가 제1 LED 스택(6100) 상에 형성되어 제2 LED 스택(6200)을 본딩하는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제2 접착 층(6161) 및 금속 본딩 재료(6163)는 제2 LED 스택(6200) 측에 형성될 수 있다. 또한, 접착 층이 제1 LED 스택(6100) 및 제2 LED 스택(6200) 상에 각각 형성될 수 있으며, 이들 접착 층은 서로 본딩될 수 있다.
도 117B를 참조하면, 제2 LED 스택(6200), 제2 투명 전극(6229), 제1 컬러 필터(6230) 및 절연 층(6231)을 관통하는 홀(H2)이 하드 마스크 등을 사용하여 형성될 수 있다. 홀(H2)은 제2 전극 패드(6237 및 6240)을 각각 노출시킬 수 있다. 홀(H2)은 제2 전극 패드(6238) 상에는 형성되지 않으므로, 제2 전극 패드(6238)는 제2 LED 스택(6200)을 통해 노출되지 않는다.
그리고 나서, 절연 층(6253)이 형성되어 제2 LED 스택(6200)의 표면 및 홀(H2)의 측벽을 덮는다. 절연 층(6253)이 패터닝되어 홀(H2) 내에서 제2 전극 패드(6237 및 6240)을 노출시킨다. 절연 층(6253)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 117C를 참조하면, 홀(H2)을 통해 제2 전극 패드(6237 및 6240)에 각각 전기적으로 연결되는 제2 커넥터(6257 및 6260)가 형성된다. 제2-1 커넥터(6257)는 제2 전극 패드(6237)에 연결되고 따라서 n-형 반도체 층(6223)에 전기적으로 연결된다. 제2-2 커넥터(6260)는 제2 LED 스택(6200)으로부터 절연되고 제1 LED 스택(6100)으로부터 절연된다.
또한, 제2-1 커넥터(6257)는 제1-1 커넥터(6157)를 통해 전극 패드(6027)에 전기적으로 연결되고, 제2-2 커넥터(6260)는 제1-3 커넥터(6160)를 통해 전극 패드(6030)에 전기적으로 연결된다. 제2-1 커넥터(6257)는 제1-1 커넥터(6157)에 수직 방향으로 적층될 수 있고, 제2-2 커넥터(6260)는 제1-3 커넥터(6160)에 수직 방향으로 적층될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다.
도 117D를 참조하면, 그리고 나서, 제3 접착 층(6261)이 제2 커넥터(6257 및 6260) 상에 형성된다. 제3 접착 층(6261)은 절연 층(6253)과 접촉할 수 있다.
제3 접착 층(6261)은 제2 커넥터(6257 및 6260)를 노출시키는 개구부를 갖도록 패터닝된다. 이와 같이, 제3 접착 층(6261)은 제1 접착 층(6141)과 유사하게 패터닝될 수 있는 재료로 형성되며, 예를 들어, 에폭시, 폴리이미드, SU8, SOG, BCB 등으로 형성될 수 있다.
실질적으로 볼 형상을 갖는 금속 본딩 재료(6263)가 제3 접착 층(6261)의 개구부 내에 형성된다. 금속 본딩 재료(6263)의 재료 및 형상은 전술한 금속 본딩 재료(6143)의 그 것들과 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
도 118A를 참조하면, 제3 LED 스택(6300)이 제3 기판(6321) 상에서 성장되고, 제3 투명 전극(6329)이 제3 LED 스택(6300) 상에 형성된다.
제3 기판(6321)은 제3 LED 스택(6300)을 성장시킬 수 있는 기판, 예를 들어, 사파이어 기판일 수 있다. 제3 LED 스택(6300)은 AlGaInN계 반도체 층으로 형성될 수 있다. 제3 LED 스택(6300)은 n-형 반도체 층(6323), p-형 반도체 층(6325) 및 활성 층을 포함할 수 있으며, 활성 층은 다중 양자 웰 구조를 가질 수 있다. 활성 층에서 웰 층의 조성비는 제3 LED 스택(6300)이, 예를 들어, 청색 광을 방출하도록 결정될 수 있다.
제3 투명 전극(6329)은 p-형 반도체 층(6325)과 오믹 접촉한다. 제3 투명 전극(6329)은 적색 광, 녹색 광 및 청색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 도전성 산화물 층의 예는 SnO2, InO2, ITO, ZnO, IZO 등을 포함할 수 있다.
도 118B를 참조하면, 제3 투명 전극(6329), p-형 반도체 층(6325) 및 활성 층이 패터닝되어 n-형 반도체 층(6323)을 부분적으로 노출시킨다. n-형 반도체 층(6323)은 제3 기판(6321) 상의 다수의 픽셀 영역에 대응하는 다수의 영역에서 노출될 것이다.
n-형 반도체 층(6323)은 제3 투명 전극(6329)이 형성된 후 노출되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, n-형 반도체 층(6323)은 제3 투명 전극(6329)이 형성되기 전에 노출될 수 있다.
도 118C를 참조하면, 제2 컬러 필터(6330)가 제3 투명 전극(6329) 상에 형성된다. 제2 컬러 필터(6330)는 제1 LED 스택(6100) 및 제2 LED 스택(6200)에서 발생되는 광을 투과시키고 제3 LED 스택(6300)에서 발생되는 광을 반사시키도록 형성된다.
그리고 나서, 절연 층(6331)이 제2 컬러 필터(6330) 상에 형성될 수 있다. 절연 층(6331)은 스트레스를 제어하기 위해 형성될 수 있으며, 예를 들어, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성될 수 있다. 절연 층(6331)은 제2 컬러 필터(6330)가 형성되기 전에 먼저 형성될 수 있다. 한편, n-형 반도체 층(6323) 및 제2 투명 전극(6329)을 노출시키는 개구부가 절연 층(6331) 및 제2 컬러 필터(6330)를 패터닝함으로써 형성된다.
제2 컬러 필터(6330)는 n-형 반도체 층(6323)이 노출된 후에 형성되는 것으로 설명되었지만, 몇몇 예시적인 실시예에 따라, 제2 컬러 필터(6330)가 먼저 형성된 후, 제2 컬러 필터(6330), 제3 투명 전극(6329), p-형 반도체 층(6325) 및 활성 층이 패터닝되어 그 후 n-형 반도체 층(6323)을 노출시킬 수 있다. 그 다음에, 절연 층(6331)이 형성되어 p-형 반도체 층(6325) 및 활성 층의 측면을 덮을 수 있다.
도 118D를 참조하면, 후속적으로, 제3 전극 패드(6337 및 6340)가 제2 컬러 필터(6330) 또는 절연 층(6331) 상에 형성된다. 제3 전극 패드(6337)는 제2 컬러 필터(6330)의 개구부를 통해 n-형 반도체 층(6323)에 전기적으로 연결될 수 있고, 제3 전극 패드(6340)는 제2 컬러 필터(6330)의 개구부를 통해 제3 투명 전극(6329)에 전기적으로 연결될 수 있다.
도 119A를 참조하면, 도 118D를 참조하여 설명한 제3 LED 스택(6300) 및 제3 전극 패드(6337 및 6340)이, 도 117E를 참조하여 설명한 금속 본딩 재료(6263)에 의해 제3 접착 층(6261)에 결합된다. 금속 본딩 재료(6263)는 제2 커넥터(6257 및 6260)와 제3 전극 패드(6337 및 6340)를 각각 본딩할 수 있고, 제3 접착 층(6261)은 절연 층(6331)과 절연 층(6253)을 본딩할 수 있다. 제3 접착 층(6261) 및 금속 본딩 재료(6263)를 사용한 본딩은 도 115A를 참조하여 설명한 바와 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
제3 기판(6321)은 제3 LED 스택(6300)으로부터 분리되고, 제3 LED 스택(6300)의 표면이 노출된다. 제3 기판(6321)은 레이저 리프트-오프, 화학적 리프트-오프 등과 같은 기법을 이용하여 분리될 수 있다. 표면 텍스쳐링에 의해 조면화된 표면이 노출된 제3 LED 스택(6300)의 표면, 즉, n-형 반도체 층(6323)의 표면 상에 형성될 수 있다.
제3 접착 층(6261) 및 금속 본딩 재료(6263)가 제2 LED 스택(6200) 상에 형성되어 제3 LED 스택(6300)을 본딩하는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제3 접착 층(6261) 및 금속 본딩 재료(6263)는 제3 LED 스택(6300) 측에 형성될 수 있다. 또한, 접착 층이 제2 LED 스택(6200) 및 제3 LED 스택(6300) 상에 각각 형성될 수 있으며, 이들 접착 층은 서로 본딩될 수 있다.
도 119B를 참조하면, 후속적으로, 인접한 픽셀들 사이의 영역이 그리고 나서 식각되어 픽셀들을 분리하고, 절연 층(6341)이 형성될 수 있다. 절연 층(6341)은 각 픽셀의 측면 및 상부 표면을 덮을 수 있다. 인접한 픽셀 사이의 영역은 기판(6021)을 노출시키도록 제거될 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제1 접착 층(6141)은 분리되지 않고 다수의 픽셀 영역에 걸쳐서 연속적으로 형성될 수 있으며, 절연 층(6130)도 연속적일 수 있다.
도 120을 참조하면, 후속적으로, 배리어(6350)가 픽셀 영역들 사이의 분리 영역 내에 형성될 수 있다. 배리어(6350)는 광 반사 층 또는 광 흡수 층으로 형성될 수 있고, 그러므로, 픽셀 간의 광 간섭이 방지될 수 있다. 광 반사 층은, 예를 들어, 화이트 PSR, 분산 브래그 반사기, SiO2와 같은 절연 층, 그 위에 증착된 반사성 금속 층, 또는 고 반사성 유기 층을 포함할 수 있다. 광 차단 층으로서, 예를 들어, 블랙 에폭시가 사용될 수 있다.
그러므로, 다수의 픽셀이 기판(6021) 상에 배열되는, 예시적인 실시예에 따른 디스플레이 장치가 제공될 수 있다. 각 픽셀에 있어서 제1 내지 제3 LED 스택(6100, 6200 및 6300)은 전극 패드(6027, 6028, 6029 및 6030)를 통해 입력되는 전원에 의해 독립적으로 구동될 수 있다.
도 121A, 도 121B 및 도 121C는 금속 본딩 재료(6143, 6163 및 6263)의 개략적인 단면도이다.
도 121A를 참조하면, 금속 본딩 재료(6143, 6163 및 6263)는 제1 내지 제3 접착 층(6141, 6161 및 6261) 내의 개구부 내에 배치된다. 금속 본딩 재료(6143, 6163 및 6263)의 하부 표면은 전극 패드(6030) 또는 커넥터(6160 또는 6260)과 접촉하며, 그러므로, 금속 본딩 재료(6143, 6163 및 6263)는 전극 패드 또는 커넥터의 상부 표면 형상에 따라 실질적으로 평탄한 형상을 가질 수 있다. 금속 본딩 재료(6143, 6163 및 6263)의 상부 표면은 전극 패드(6140, 6240 및 6340)의 형상에 따라 실질적으로 평탄한 형상을 가질 수 있다. 금속 본딩 재료(6143, 6163 및 6263)의 측면은 실질적으로 만곡된 형상을 가질 수 있다. 금속 본딩 재료(6143, 6163 및 6263)의 중앙 부분은 외부로 볼록한 형상을 가질 수 있다.
접착 층(6141, 6161 및 6261)의 개구부의 내벽도 실질적으로 개구부의 내측으로 볼록한 형상을 가질 수 있고, 금속 본딩 재료(6143, 6163 및 6263)의 측면은 접착 층(6141, 6161 및 6261)의 측면과 접촉할 수 있다. 그러나, 금속 본딩 재료(6143, 6163 및 6263)의 체적이 접착 층(6141, 6161 및 6261)의 개구부의 체적보다 작은 경우, 빈 공간이 도시한 바와 같이 개구부 내에 형성될 수 있다.
도 121B를 참조하면, 예시적인 실시예에 따른 금속 본딩 재료(6143, 6163 및 6263) 및 접착 층(6141, 6161 및 6261)의 형상은 도 121A를 참조하여 설명한 것과 실질적으로 유사하지만, 측면의 볼록 부분이 가열에 의해 상대적으로 낮은 위치에 배치된다는 점에서 차이가 있다.
도 121C를 참조하면, 예시적인 실시예에 따른 금속 본딩재료(6143, 6163 및 6263)의 형상은 도 121B를 참조하여 설명한 것과 유사하지만, 접착 층(6141, 6161 및 6261)의 개구부의 내벽의 형상과는 상이하다. 특히, 개구부의 내벽은 금속 본딩 재료에 의해 오목하게 형성될 수 있다.
특정의 예시적인 실시예들 및 구현예들이 본 명세서에서 설명되었지만, 다른 실시예들 및 변형예들도 이러한 설명으로부터 명백할 것이다. 따라서, 본 발명의 개념들은 이러한 실시예들에 한정되지 않으며, 당 업계에서 통상의 지식을 가진 자에게 있어 명백한 바와 같이, 첨부된 청구범위의 보다 넓은 범위 및 다양한 자명한 변형예들과 등가의 배열체들에 한정된다.
Claims (20)
- 디스플레이용 발광 디바이스로서,
제1 기판;
제1 기판 상에 배치되는 제1 LED 서브-유닛;
제1 LED 서브-유닛 상에 배치되는 제2 LED 서브-유닛;
제2 LED 서브-유닛 상에 배치되는 제3 LED 서브-유닛;
제3 LED 서브-유닛 상에 배치되는 제2 기판;
제2 기판 상에 배치되는 제1 전극 패드, 제2 전극 패드, 제3 전극 패드 및 제4 전극 패드; 및
제2, 제3 및 제4 전극 패드를 제1, 제2 및 제3 LED 서브-유닛에 각각 전기적으로 연결하는 관통-홀 비아를 구비하고,
제1 전극 패드는 어느 관통-홀 비아와 중첩함이 없이 제1 LED 서브-유닛에 전기적으로 연결되는, 디스플레이용 발광 디바이스. - 제1항에 있어서,
제4 전극 패드가 제2 또는 제3 전극 패드보다 많은 개수의 관통-홀 비아와 중첩하고, 제1, 제2 및 제3 LED 서브-유닛의 각각과 전기적으로 연결되는, 발광 디바이스. - 제1항에 있어서,
제1, 제2 및 제3 LED 서브-유닛은 제1 LED 스택, 제2 LED 스택 및 제3 LED 스택을 각각 구비하고,
발광 디바이스는 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 구비하는, 발광 디바이스. - 제3항에 있어서,
제1 LED 스택은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성되고,
제2 LED 스택은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성되며,
제3 LED 스택은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성되는, 발광 디바이스. - 제1항에 있어서,
제2 기판 상에 배치되는 제1 절연 층을 추가로 구비하는, 발광 디바이스. - 제5항에 있어서,
제2 기판 상에 배치되는 전극을 추가로 구비하고,
제1 절연 층이 하나 이상의 개구부를 갖고, 전극의 제1 부분은 제1 절연 층의 하나 이상의 개구부 내에 배치되는, 발광 디바이스. - 제6항에 있어서,
전극의 제2 부분이 제1 절연 층 상에 배치되는, 발광 디바이스. - 제7항에 있어서,
제1, 제2, 제3 및 제4 전극 패드 중 하나 이상이 전극의 제2 부분과 부분적으로 중첩하는, 발광 디바이스. - 제6항에 있어서,
제1 절연 층 상에 배치되는 제2 절연 층을 추가로 구비하는, 발광 디바이스. - 제9항에 있어서,
제2 절연 층이 개구부를 갖고,
제1, 제2, 제3 및 제4 전극 패드의 부분들이 제2 절연 층의 개구부 내에 각각 배치되는, 발광 디바이스. - 제10항에 있어서,
제2 절연 층 내의 각 개구부는 실질적으로 동일한 크기를 갖는, 발광 디바이스. - 제11항에 있어서,
전극과 접촉하는 제1 전극 패드의 면적의 크기가 대응하는 관통-홀 비아와 접촉하는 제2, 제3 및 제4 전극 패드 중 하나의 면적의 크기와 다른, 발광 디바이스. - 제11항에 있어서,
전극과 접촉하는 제1 전극 패드의 면적의 크기가 대응하는 관통-홀 비아와 접촉하는 제2, 제3 및 제4 전극 패드 중 하나의 면적의 크기와 실질적으로 동일한, 발광 디바이스. - 제9항에 있어서,
제1 및 제2 절연 층의 하나 이상이 제2 기판의 측면을 덮고 제1 기판의 측면을 노출시키는, 발광 디바이스. - 제9항에 있어서,
제2 절연 층의 일부분이 제1 전극 패드와 전극 사이에 배치되는, 발광 디바이스. - 제6항에 있어서,
전극이 제1, 제2, 제3 및 제4 전극 패드의 각각과 적어도 부분적으로 중첩하는, 발광 디바이스. - 제1항에 있어서,
제1, 제2, 제3 및 제4 전극 패드 중 하나 이상이 제1, 제2, 제3 및 제4 전극 패드 중 남은 전극 패드의 하나 이상과 다른 평면 상에 배치되는, 발광 디바이스. - 제1항에 있어서,
관통-홀 비아가 제2 기판을 통하여 형성되는, 발광 디바이스. - 디스플레이용 발광 디바이스로서,
제1 기판;
제1 기판에 인접한 제1 LED 서브-유닛;
제1 LED 서브-유닛에 인접한 제2 LED 서브-유닛;
제2 LED 서브-유닛에 인접한 제3 LED 서브-유닛;
제1 기판 상에 배치되는 전극 패드; 및
각 전극 패드를 제1, 제2 및 제3 LED 서브-유닛 중 각 하나에 전기적으로 연결하기 위한 관통-홀 비아를 구비하고,
관통-홀 비아의 하나 이상이 제1 기판, 제1 LED 서브-유닛 및 제2 LED 서브-유닛을 통하여 형성되는, 디스플레이용 발광 디바이스. - 디스플레이용 발광 디바이스로서,
제1 발광 다이오드(LED) 서브-유닛;
제1 LED 서브-유닛 아래에 배치되는 제2 LED 서브-유닛;
제2 LED 서브-유닛 아래에 배치되는 제3 LED 서브-유닛;
제1 LED 서브-유닛이 그 위에서 성장되는 제1 기판;
제2 LED 서브-유닛이 그 위에서 성장되는 제2 기판; 및
제3 LED 서브-유닛이 그 위에서 성장되는 제3 기판을 구비하는, 디스플레이용 발광 디바이스.
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