KR20190079708A - 박막 트랜지스터, 게이트 드라이브 온 어레이 및 이를 갖는 디스플레이 장치, 및 그 제조 방법 - Google Patents

박막 트랜지스터, 게이트 드라이브 온 어레이 및 이를 갖는 디스플레이 장치, 및 그 제조 방법 Download PDF

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Abstract

본 출원은 베이스 기판; 제1 반도체 영역, 제2 반도체 영역, 및 복수의 반도체 브리지들 - 각각의 반도체 브리지는 제1 반도체 영역과 제2 반도체 영역을 연결시킴 - 을 갖는 베이스 기판 상의 활성 층 - 복수의 반도체 브리지들은 서로 이격되어 있고; 활성 층은 M1OaNb를 포함하는 재료로 이루어져 있으며, M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 -; 베이스 기판으로부터 떨어져 있는 활성 층의 면 상의 에칭 스톱 층 - 제1 반도체 영역은 제1 비-중첩 부분을 갖고, 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 제2 반도체 영역은 제2 비-중첩 부분을 갖고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 면 상의 제1 전극; 및 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 면 상의 제2 전극을 포함하는 박막 트랜지스터를 개시한다.

Description

박막 트랜지스터, 게이트 드라이브 온 어레이 및 이를 갖는 디스플레이 장치, 및 그 제조 방법{THIN FILM TRANSISTOR, GATE DRIVE ON ARRAY AND DISPLAY APPARATUS HAVING THE SAME, AND FABRICATING METHOD THEREOF}
본 발명은 박막 트랜지스터, 게이트 드라이브 온 어레이(gate drive on array, GOA) 회로 및 이를 갖는 디스플레이 장치, 및 그 제조 방법에 관한 것이다.
금속 산화물 또는 금속 산질화물 박막 트랜지스터는 보다 높은 캐리어 밀도 및 보다 높은 이동성과 같은 많은 장점들을 갖는다. 그에 따라, 금속 산화물 또는 금속 산질화물 박막 트랜지스터들이 보다 작게 제조될 수 있고, 이러한 박막 트랜지스터들로 이루어진 디스플레이 패널은 보다 높은 해상도 및 보다 나은 디스플레이 효과를 달성할 수 있다. 더욱이, 금속 산화물 또는 금속 산질화물 박막 트랜지스터들은 보다 낮은 제조 비용, 보다 높은 투과율(transmittance), 및 보다 높은 밴드 갭(band gap)의 장점들을 갖는다. 금속 산화물 또는 금속 산질화물 박막 트랜지스터들은 디스플레이 분야에서 광범위한 적용분야들이 있다.
일 양태에서, 본 발명은 베이스 기판; 제1 반도체 영역, 제2 반도체 영역, 및 복수의 반도체 브리지들 - 각각의 반도체 브리지는 제1 반도체 영역과 제2 반도체 영역을 연결시킴 - 을 포함하는 베이스 기판 상의 활성 층 - 복수의 반도체 브리지들은 서로 이격되어 있고; 활성 층은 M1OaNb를 포함하는 재료로 이루어져 있고, M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 -; 베이스 기판으로부터 떨어져 있는 활성 층의 표면 상의 에칭 스톱 층(etch stop layer) - 제1 반도체 영역은 제1 비-중첩 부분을 포함하고, 제1 비-중첩 부분의 투영부(projection)는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 제2 반도체 영역은 제2 비-중첩 부분을 포함하고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 표면 상의 제1 전극; 및 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 표면 상의 제2 전극을 포함하는 박막 트랜지스터를 제공한다.
선택적으로, 제1 반도체 영역은 복수의 반도체 브리지들의 복수의 제1 말단부(terminus)들을 연결시키는 일체형 반도체 블록(integral semiconductor block)이고; 제2 반도체 영역은 복수의 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이다.
선택적으로, 제1 전극은 제1 비-중첩 부분과 접촉하고, 제2 전극은 제2 비-중첩 부분과 접촉한다.
선택적으로, 에칭 스톱 층은 서로 이격되어 있는 복수의 에칭 스톱 블록(etch stop block)들을 포함하고, 각각의 에칭 스톱 블록은 대응하는 반도체 브리지와 적어도 부분적으로 중첩된다.
선택적으로, 복수의 반도체 브리지들은 약 3㎛ 내지 약 15㎛의 범위에 있는 거리만큼 서로 이격되어 있다.
선택적으로, 복수의 반도체 브리지들 각각은 약 3㎛ 내지 약 20㎛의 범위에 있는 폭을 갖는다.
선택적으로, 복수의 반도체 브리지들 각각은 직사각형 형상을 갖는다.
선택적으로, 각각의 반도체 브리지는, 오목 형상의 측방 에지들을 갖고 각각의 반도체 브리지의 다른 부분들의 폭들보다 더 좁은 폭을 갖는, 중간 부분을 포함한다.
선택적으로, 활성 층은 제3 반도체 영역, 제4 반도체 영역, 및 복수의 부가 반도체 브리지들 - 각각의 부가 반도체 브리지는 제3 반도체 영역과 제4 반도체 영역을 연결시킴 - 을 추가로 포함하고; 복수의 부가 반도체 브리지들은 서로 이격되어 있으며; 제3 반도체 영역은 제3 비-중첩 부분을 포함하고, 제3 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있으며; 제4 반도체 영역은 제4 비-중첩 부분을 포함하고, 제4 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있고; 제1 전극은 베이스 기판으로부터 떨어져 있는 제3 비-중첩 부분의 표면 상에 있으며; 제2 전극은 베이스 기판으로부터 떨어져 있는 제4 비-중첩 부분의 표면 상에 있다.
선택적으로, 제3 반도체 영역은 복수의 부가 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고; 제4 반도체 영역은 복수의 부가 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이다.
선택적으로, 제1 전극은 제3 비-중첩 부분과 접촉하고, 제2 전극은 제4 비-중첩 부분과 접촉한다.
선택적으로, 에칭 스톱 층은 서로 이격되어 있는 복수의 부가 에칭 스톱 블록들을 포함하고, 각각의 부가 에칭 스톱 블록은 대응하는 부가 반도체 브리지와 적어도 부분적으로 중첩된다.
선택적으로, 제1 전극은 제1 전극 본체(electrode main body), 및 제1 전극 본체와 일체로 되어 있는 복수의 제1 전극 치형부들(electrode teeth)을 포함하고, 복수의 제1 전극 치형부들은 제1 전극 본체로부터 복수의 제1 전극 치형부들의 자유단(free end)들 쪽으로 연장되고; 제2 전극은 제2 전극 본체, 및 제2 전극 본체와 일체로 되어 있는 복수의 제2 전극 치형부들을 포함하고, 복수의 제2 전극 치형부들은 제2 전극 본체로부터 복수의 제2 전극 치형부들의 자유단들 쪽으로 연장되고; 제1 전극과 제2 전극이 인터리빙(interleaving)되도록 복수의 제1 전극 치형부들 각각 및 복수의 제2 전극 치형부들 각각이 교대로 배열되고 이격되고; 제1 비-중첩 부분과 제3 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 복수의 제1 전극 치형부들의 표면에 있으며, 제2 비-중첩 부분과 제4 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 복수의 제2 전극 치형부들의 표면에 있다.
선택적으로, 제1 전극은 제1 전극 본체, 및 제1 전극 본체와 일체로 되어 있는 2개의 제1 전극 치형부들을 포함하고, 2개의 제1 전극 치형부들은 제1 전극 본체로부터 2개의 제1 전극 치형부들의 자유단들 쪽으로 연장되고; 제2 전극은 제2 전극 본체, 및 제2 전극 본체와 일체로 되어 있는 2개의 제2 전극 치형부들을 포함하고, 2개의 제2 전극 치형부들은 제2 전극 본체로부터 2개의 제2 전극 치형부들의 자유단들 쪽으로 연장되고; 2개의 제2 전극 치형부들 중 하나가 2개의 제1 전극 치형부들의 한쪽 면에 있고, 2개의 제2 전극 치형부들 중 다른 하나가 2개의 제1 전극 치형부들의 반대쪽 면에 있으며, 2개의 제1 전극 치형부들이 중간에 있도록, 2개의 제1 전극 치형부들이 2개의 제2 전극 치형부들 사이에 끼여(sandwich) 있으며; 제1 비-중첩 부분과 제3 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 2개의 제1 전극 치형부들의 표면에 있고, 제2 비-중첩 부분과 제4 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 2개의 제2 전극 치형부들의 표면에 있다.
선택적으로, 제1 전극은 일체형 제1 전극 블록을 포함하고; 제2 전극은 제2 전극 본체, 및 제2 전극 본체와 일체로 되어 있는 2개의 제2 전극 치형부들을 포함하고, 2개의 제2 전극 치형부들은 제2 전극 본체로부터 2개의 제2 전극 치형부들의 자유단들 쪽으로 연장되고; 2개의 제2 전극 치형부들 중 하나가 일체형 제1 전극 블록의 한쪽 면에 있고, 2개의 제2 전극 치형부들 중 다른 하나가 일체형 제1 전극 블록의 반대쪽 면에 있으며, 일체형 제1 전극 블록이 중간에 있도록, 일체형 제1 전극 블록이 2개의 제2 전극 치형부들 사이에 끼여 있으며; 제1 비-중첩 부분과 제3 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 일체형 제1 전극 블록의 표면에 있고, 제2 비-중첩 부분과 제4 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 2개의 제2 전극 치형부들의 표면에 있다.
선택적으로, 제1 비-중첩 부분과 제3 비-중첩 부분은 일체형 비-중첩 부분을 구성한다.
선택적으로, 제1 반도체 영역은 제1 중첩 부분을 추가로 포함하고, 제1 중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩되고; 제2 반도체 영역은 제2 중첩 부분을 추가로 포함하고, 제2 중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩된다.
선택적으로, 에칭 스톱 층은 제1 전극 및 제2 전극을 에칭하기 위한 에칭제에 대해 실질적으로 내성이 있다(resistant).
다른 양태에서, 본 발명은 베이스 기판 상에 제1 반도체 영역, 제2 반도체 영역, 및 복수의 반도체 브리지들 - 각각의 반도체 브리지는 제1 반도체 영역과 제2 반도체 영역을 연결시킴 - 을 포함하는 활성 층을 형성하는 단계 - 복수의 반도체 브리지들은 서로 이격되어 있고; 활성 층은 M1OaNb를 포함하는 재료로 이루어져 있고, M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 -; 베이스 기판으로부터 떨어져 있는 활성 층의 표면 상에 에칭 스톱 층을 형성하는 단계 - 제1 반도체 영역은 제1 비-중첩 부분을 포함하고, 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 제2 반도체 영역은 제2 비-중첩 부분을 포함하고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 표면 상에 제1 전극을 형성하는 단계; 및 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 표면 상에 제2 전극을 형성하는 단계를 포함하는 박막 트랜지스터를 제조하는 방법을 제공한다.
선택적으로, 활성 층을 형성하는 단계 및 에칭 스톱 층을 형성하는 단계는 단일의 패터닝 단계에서 수행된다.
선택적으로, 단일의 패터닝 단계는 베이스 기판 상에 M1OaNb - M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 - 를 포함하는 반도체 재료 층을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 반도체 재료 층의 표면 상에 에칭 스톱 재료 층을 형성하는 단계; 반도체 재료 층으로부터 떨어져 있는 에칭 스톱 재료 층의 표면 상에 포토레지스트 층을 코팅하는 단계; 하프-톤 마스크 플레이트(half-tone mask plate) 또는 그레이-톤 마스크 플레이트(gray-tone mask plate)로 포토레지스트 층을 노출시키는 단계; 노출된 포토레지스트 층을 현상하여, 활성 층에 대응하는 제1 부분 및 제1 부분의 바깥쪽에 있는 제2 부분을 포함하는 포토레지스트 패턴을 획득하는 단계 - 제1 부분은 활성층의 제1 비-중첩 부분 및 활성층의 제2 비-중첩 부분에 대응하는 제1 구역 및 제1 부분의 나머지 부분들에 대응하는 제2 구역을 포함하고; 제2 구역의 깊이는 제1 구역의 깊이보다 더 크고, 포토레지스트 재료는 제2 구역에서 제거됨 -; 제2 부분에 있는 에칭 스톱 재료 층을 제거하는 단계; 제2 부분에 있는 반도체 재료 층을 제거함으로써 활성 층에 대응하는 활성 층 패턴을 형성하는 단계; 제2 구역에 있는 포토레지스트 층을 유지하면서 제1 구역에 있는 포토레지스트 층을 제거하는 단계; 제1 구역에 있는 에칭 스톱 재료 층을 제거함으로써 에칭 스톱 층에 대응하는 에칭 스톱 층 패턴을 형성하는 단계; 및 제2 구역에 있는 포토레지스트 층을 제거하는 단계를 포함한다.
선택적으로, 활성 층을 형성하는 단계, 제1 전극을 형성하는 단계, 및 제2 전극을 형성하는 단계는 단일의 패터닝 단계에서 수행된다.
선택적으로, 본 방법은 베이스 기판 상에 M1OaNb - M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 - 를 포함하는 반도체 재료 층을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 반도체 재료 층의 표면 상에 에칭 스톱 재료 층을 형성하는 단계; 반도체 재료 층으로부터 떨어져 있는 에칭 스톱 재료 층의 표면 상에 제1 포토레지스트 층을 코팅하는 단계; 에칭 스톱 층에 대응하는 패턴을 갖는 제1 마스크 플레이트로 제1 포토레지스트 층을 노출시키는 단계; 노출된 제1 포토레지스트 층을 현상하여, 에칭 스톱 층에 대응하는 제1 부분 및 제1 부분의 바깥쪽에 있는 제2 부분을 포함하는 제1 포토레지스트 패턴을 획득하는 단계; 제2 부분에 있는 에칭 스톱 재료 층을 제거함으로써 에칭 스톱 층에 대응하는 에칭 스톱 층 패턴을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 에칭 스톱 층 및 반도체 재료 층의 표면 상에 전극 재료 층을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 전극 재료 층의 표면 상에 제2 포토레지스트 층을 코팅하는 단계; 제1 전극 및 제2 전극에 대응하는 패턴을 갖는 제2 마스크 플레이트로 제2 포토레지스트 층을 노출시키는 단계; 노출된 제2 포토레지스트 층을 현상하여, 제1 전극 및 제2 전극에 대응하는 제3 부분 및 제1 부분의 바깥쪽에 있는 제4 부분을 포함하는 제2 포토레지스트 패턴을 획득하는 단계; 제4 부분에 있는 전극 재료 층을 제거함으로써 제1 전극에 대응되는 제1 전극 패턴 및 제2 전극에 대응되는 제2 전극 패턴을 형성하는 단계; 및 제4 부분에 있는 반도체 재료 층을 제거함으로써 활성 층에 대응하는 활성 층 패턴을 형성하는 단계를 포함한다.
다른 양태에서, 본 발명은 본원에 기술되는 박막 트랜지스터를 포함하거나 본원에 기술되는 방법에 의해 제조되는 GOA(gate drive on array) 회로를 제공한다.
다른 양태에서, 본 발명은 본원에 기술되는 박막 트랜지스터를 포함하거나 본원에 기술되는 방법에 의해 제조되는 디스플레이 장치를 제공한다.
이하의 도면들은 다양한 개시된 실시예들에 따른 예시를 위한 예들에 불과하고, 본 발명의 범주를 제한하려는 것으로 의도되어 있지 않다.
도 1a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 1b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 1c는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 1d는 도 1a에서의 박막 트랜지스터의 라인 A-A'을 따른 단면도.
도 1e는 도 1a에서의 박막 트랜지스터의 라인 B-B'을 따른 단면도.
도 2a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 2b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 3a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 3b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 4a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 4b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 4c는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 5a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 5b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 5c는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 6a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 6b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 7a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면.
도 7b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면.
도 8은 일부 실시예들에서의 GOA(gate drive on array) 회로의 구조를 나타낸 도면.
본 개시내용이 이제부터 이하의 실시예들을 참조하여 보다 구체적으로 기술될 것이다. 유의할 점은, 일부 실시예들의 이하의 설명들이 단지 예시 및 설명을 위해 본원에 제시되어 있다는 것이다. 이 설명은 총망라하려는 것으로도 개시된 정확한 형태로 제한하려는 것으로도 의도되어 있지 않다.
종래의 금속 산화물 또는 금속 산질화물 박막 트랜지스터들의 주요 단점은 그의 열적 불안정성이다. 예를 들어, 종래의 박막 트랜지스터들에서 사용되는 다양한 금속 산화물들은 고온에서 그다지 안정적이지 않으며, 고온에서 장시간 동안 다결정으로 될 수 있다. 본 개시내용에서, 활성 층에서의 캐리어들이 활성 층의 가장자리부들을 따라 많이 집중된다는 것, 즉 활성 층의 가장자리부들을 따른 캐리어 밀도가 활성 층의 중심부보다 훨씬 더 크다는 것이 밝혀졌다. 그에 따라, 반도체 활성 층의 폭을 단순히 증가시키는 것에 의해 박막 트랜지스터의 열적 안정성을 증가시키는 것은 효과적이지 않다는 것이 밝혀졌다. 열적 불안정성의 문제를 극복하고 캐리어 밀도를 증가시키는 대안의 방법은 병렬로 모여있는 복수의 박막 트랜지스터들을 갖는 다채널 박막 트랜지스터를 사용하는 것이다. 그렇지만, 이 유형의 다채널 박막 트랜지스터는 큰 공간을 점유하여, 개구율(aperture ratio)의 감소를 가져온다.
일 양태에서, 본 개시내용은 관련 기술의 한계들 및 단점들로 인한 문제점들 중 하나 이상을 실질적으로 제거하는 박막 트랜지스터 및 그 제조 방법을 제공한다. 일부 실시예들에서, 박막 트랜지스터는 베이스 기판; 및 제1 반도체 영역, 제2 반도체 영역, 및 복수의 반도체 브리지들 - 각각의 반도체 브리지는 제1 반도체 영역과 제2 반도체 영역을 연결시킴 - 을 갖는 베이스 기판 상의 활성 층을 포함한다. 캐리어들이 반도체 브리지들의 가장자리부들을 따라 많이 집중되기 때문에, 박막 트랜지스터의 총 캐리어 밀도가 복수의 반도체 브리지들을 이용하여 증대될 수 있다. 복수의 반도체 브리지들이 서로 이격되어 있기 때문에, 반도체 브리지들 사이의 공간은 사실상 열 소산을 용이하게 하고, 박막 트랜지스터의 과열을 방지하며, 훨씬 더 높은 열적 안정성을 가져온다.
선택적으로, 박막 트랜지스터는 2개 내지 20개의 반도체 브리지들, 예컨대, 2개 및 3개, 2개 내지 6개, 4개 내지 10개, 10개 내지 15개 또는 15개 내지 20개의 반도체 브리지들을 포함한다.
일부 실시예들에서, 박막 트랜지스터는 베이스 기판으로부터 떨어져 있는 활성 층의 면 상의 에칭 스톱 층을 추가로 포함한다. 일부 실시예들에서, 제1 반도체 영역은 제1 비-중첩 부분을 포함하고, 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 일부 실시예들에서, 제2 반도체 영역은 제2 비-중첩 부분을 포함하고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 일부 실시예들에서, 박막 트랜지스터는 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 면 상의 제1 전극(예컨대, 소스 전극 또는 드레인 전극)을 추가로 포함한다. 일부 실시예들에서, 박막 트랜지스터는 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 면 상의 제2 전극(예컨대, 드레인 전극 또는 소스 전극)을 추가로 포함한다.
선택적으로, 제1 전극(예컨대, 소스 전극 또는 드레인 전극)은 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 면과 접촉하고 그 면 상에 있다. 선택적으로, 제2 전극(예컨대, 드레인 전극 또는 소스 전극)은 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 면과 접촉하고 그 면 상에 있다. 선택적으로, 제1 전극(예컨대, 소스 전극 또는 드레인 전극)은 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 면 상에 있고, 박막 트랜지스터는 제1 전극과 제1 비-중첩 부분 사이의 오믹 콘택트 층(ohmic contact layer)을 추가로 포함한다. 선택적으로, 제2 전극(예컨대, 드레인 전극 또는 소스 전극)은 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 면 상에 있고, 박막 트랜지스터는 제2 전극과 제2 비-중첩 부분 사이의 오믹 콘택트 층을 추가로 포함한다.
일부 실시예들에서, 활성 층은 M1OaNb - M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 - 를 포함하는 재료로 이루어져 있고, 예컨대, 활성 층은 금속 산화물 재료 또는 금속 산질화물 재료로 이루어져 있다. 적절한 금속 산화물 활성 층 재료들의 예들은 인듐 갈륨 아연 산화물, 아연 산화물, 갈륨 산화물, 인듐 산화물, HfInZnO(HIZO), 비정질 InGaZnO(비정질 IGZO), InZnO, 비정질 InZnO, ZnO:F, In2O3:Sn, In2O3:Mo, Cd2SnO4, ZnO:Al, TiO2:Nb, 및 Cd-Sn-O를 포함하지만, 이들로 제한되지 않는다. 적절한 금속 산질화물 활성 층 재료들의 예들은 아연 산질화물, 인듐 산질화물, 갈륨 산질화물, 주석 산질화물, 카드뮴 산질화물, 알루미늄 산질화물, 게르마늄 산질화물, 티타늄 산질화물, 실리콘 산질화물, 또는 이들의 조합을 포함하지만, 이들로 제한되지 않는다. 선택적으로, 활성 층은 하나 이상의 금속 원소로 도핑된 M1OaNb를 포함하는 재료로 이루어져 있다. 선택적으로, 활성 층은 하나 이상의 비금속 원소로 도핑된 M1OaNb를 포함하는 재료로 이루어져 있다. 선택적으로, 활성 층은 하나 이상의 금속 원소와 하나 이상의 비금속 원소로 도핑된 M1OaNb를 포함하는 재료로 이루어져 있다.
본원에서 사용되는 바와 같이, 용어 "에칭 스톱 층"은 아래에 있는 활성 층의 에칭을 방지하는 층을 지칭한다. 선택적으로, 에칭 스톱 층은 제1 전극 및 제2 전극(예컨대, 소스 전극 및 드레인 전극)을 에칭하기 위한 에칭제에 대해 실질적으로 내성이 있다. 선택적으로, 에칭 스톱 층은 제1 전극 및 제2 전극을 에칭하기 위한 습식 에칭제에 대해 실질적으로 내성이 있다. 선택적으로, 에칭 스톱 층은 실리콘-함유 화합물로 이루어져 있다. 에칭 스톱 층을 제조하기 위한 실리콘-함유 화합물들의 예들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물(silicon oxycarbide), 실리콘, 및 실리콘 게르마늄을 포함하지만, 이들로 제한되지 않는다.
일부 실시예들에서, 제1 반도체 영역과 제2 반도체 영역은 이격되고 실질적으로 제1 평면에서 제1 방향을 따라 배열된다. 선택적으로, 복수의 반도체 브리지들은 서로 이격되어 있으며, 각각의 반도체 브리지는 실질적으로 제2 평면에서 제2 방향을 따라 배열된다. 선택적으로, 제1 평면과 제2 평면은 서로 실질적으로 평행하다. 선택적으로, 제1 평면과 제2 평면은 동일한 평면이다. 선택적으로, 복수의 반도체 브리지들은 서로 실질적으로 평행하다. 선택적으로, 제1 방향은 제2 방향에 실질적으로 수직이다.
제1 반도체 영역은 복수의 이격된 제1 반도체 블록들을 포함하는 일체형 연속 영역 또는 불연속 영역일 수 있다. 이와 유사하게, 제2 반도체 영역은 복수의 이격된 제2 반도체 블록들을 포함하는 일체형 연속 영역 또는 불연속 영역일 수 있다. 일부 실시예들에서, 제1 반도체 영역은 복수의 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고; 제2 반도체 영역은 복수의 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이다. 일부 실시예들에서, 제1 반도체 영역은 서로 이격된 복수의 제1 반도체 블록들을 포함하고; 제2 반도체 영역은 서로 이격된 복수의 제2 반도체 블록들을 포함한다. 선택적으로, 각각의 반도체 브리지는 대응하는 제1 반도체 블록과 대응하는 제2 반도체 블록을 연결시킨다.
일부 실시예들에서, 제1 반도체 영역은 복수의 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고; 제2 반도체 영역은 서로 이격된 복수의 제2 반도체 블록들을 포함한다. 선택적으로, 각각의 반도체 브리지는 각각의 제2 반도체 블록을 일체형 제1 반도체 블록과 연결시킨다.
일부 실시예들에서, 제2 반도체 영역은 복수의 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이고; 제1 반도체 영역은 서로 이격된 복수의 제1 반도체 블록들을 포함한다. 선택적으로, 각각의 반도체 브리지는 각각의 제1 반도체 블록을 일체형 제2 반도체 블록과 연결시킨다.
일부 실시예들에서, 활성 층은 일체형 활성 층이고 - 즉, 제1 반도체 영역은 복수의 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록임 -; 제2 반도체 영역은 복수의 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이다.
일부 실시예들에서, 제1 반도체 영역은 제1 비-중첩 부분으로 이루어져 있고, 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 일부 실시예들에서, 제2 반도체 영역은 제2 비-중첩 부분으로 이루어져 있고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 선택적으로, 제1 반도체 영역은 제1 비-중첩 부분으로 이루어져 있고, 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있으며; 제2 반도체 영역은 제2 비-중첩 부분으로 이루어져 있고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다.
일부 실시예들에서, 제1 반도체 영역은 제1 비-중첩 부분 - 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 및 제1 중첩 부분 - 제1 중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 포함한다. 일부 실시예들에서, 제2 반도체 영역은 제2 비-중첩 부분 - 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 및 제2 중첩 부분 - 제2 중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 포함한다. 선택적으로, 제1 반도체 영역은 제1 비-중첩 부분 - 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 및 제1 중첩 부분 - 제1 중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 포함하고; 제2 반도체 영역은 제2 비-중첩 부분 - 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 -; 및 제2 중첩 부분 - 제2 중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 포함한다.
일부 실시예들에서, 본 박막 트랜지스터는 박막 트랜지스터가 많은 수의 반도체 브리지들을 포함할 때 열 소산을 더욱 용이하게 하는 구조를 갖는다. 구체적으로는, 일부 실시예에서, 박막 트랜지스터의 활성 층은 제3 반도체 영역, 제4 반도체 영역, 및 복수의 부가 반도체 브리지들 - 각각의 부가 반도체 브리지는 제3 반도체 영역과 제4 반도체 영역을 연결시킴 - 을 추가로 포함할 수 있다. 복수의 부가 반도체 브리지들은 서로 이격되어 있다. 제3 반도체 영역은 제3 비-중첩 부분을 포함하고, 제4 반도체 영역은 제4 비-중첩 부분을 포함한다. 제3 비-중첩 부분 및 제4 비-중첩 부분의 투영부들은 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 제1 전극(예컨대, 소스 전극 또는 드레인 전극)은 베이스 기판으로부터 떨어져 있는 제3 비-중첩 부분의 면 상에 있다. 제2 전극(예컨대, 드레인 전극 또는 소스 전극)은 베이스 기판으로부터 떨어져 있는 제4 비-중첩 부분의 면 상에 있다.
선택적으로, 박막 트랜지스터는 2개 내지 20개의 부가 반도체 브리지들, 예컨대, 2개 및 3개, 2개 내지 6개, 4개 내지 10개, 10개 내지 15개 또는 15개 내지 20개의 부가 반도체 브리지들을 포함한다.
선택적으로, 제1 전극(예컨대, 소스 전극 또는 드레인 전극)은 베이스 기판으로부터 떨어져 있는 제3 비-중첩 부분의 면과 접촉하고 그 면 상에 있다. 선택적으로, 제2 전극(예컨대, 드레인 전극 또는 소스 전극)은 베이스 기판으로부터 떨어져 있는 제4 비-중첩 부분의 면과 접촉하고 그 면 상에 있다. 선택적으로, 제1 전극(예컨대, 소스 전극 또는 드레인 전극)은 베이스 기판으로부터 떨어져 있는 제3 비-중첩 부분의 면 상에 있고, 박막 트랜지스터는 제1 전극과 제3 비-중첩 부분 사이의 오믹 콘택트 층을 추가로 포함한다. 선택적으로, 제2 전극(예컨대, 드레인 전극 또는 소스 전극)은 베이스 기판으로부터 떨어져 있는 제4 비-중첩 부분의 면 상에 있고, 박막 트랜지스터는 제2 전극과 제4 비-중첩 부분 사이의 오믹 콘택트 층을 추가로 포함한다.
일부 실시예들에서, 제3 반도체 영역과 제4 반도체 영역은 이격되고 실질적으로 제3 평면에서 제3 방향을 따라 배열된다. 선택적으로, 복수의 반도체 브리지들은 서로 이격되어 있으며, 각각의 반도체 브리지는 실질적으로 제4 평면에서 제4 방향을 따라 배열된다. 선택적으로, 제3 평면과 제4 평면은 실질적으로 서로 평행하다. 선택적으로, 제3 평면과 제4 평면은 동일한 평면이다. 선택적으로, 복수의 부가 반도체 브리지들은 서로 실질적으로 평행하다. 선택적으로, 제3 방향은 제4 방향에 실질적으로 수직이다. 선택적으로, 제1 평면, 제2 평면, 제3 평면 및 제4 평면은 동일한 평면이다.
제3 반도체 영역은 복수의 이격된 제3 반도체 블록들을 포함하는 일체형 연속 영역 또는 불연속 영역일 수 있다. 이와 유사하게, 제4 반도체 영역은 복수의 이격된 제4 반도체 블록들을 포함하는 일체형 연속 영역 또는 불연속 영역일 수 있다. 일부 실시예들에서, 제3 반도체 영역은 복수의 부가 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고; 제4 반도체 영역은 복수의 부가 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이다. 일부 실시예들에서, 제3 반도체 영역은 서로 이격된 복수의 제3 반도체 블록들을 포함하고; 제4 반도체 영역은 서로 이격된 복수의 제4 반도체 블록들을 포함한다. 선택적으로, 각각의 부가 반도체 브리지는 대응하는 제3 반도체 블록과 대응하는 제4 반도체 블록을 연결시킨다. 일부 실시예들에서, 제3 반도체 영역은 복수의 부가 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고; 제4 반도체 영역은 서로 이격된 복수의 제4 반도체 블록들을 포함한다. 선택적으로, 각각의 부가 반도체 브리지는 각각의 제4 반도체 블록을 일체형 제3 반도체 블록과 연결시킨다. 일부 실시예들에서, 제4 반도체 영역은 복수의 부가 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이고; 제3 반도체 영역은 서로 이격된 복수의 제3 반도체 블록들을 포함한다. 선택적으로, 각각의 부가 반도체 브리지는 각각의 제3 반도체 블록을 일체형 제4 반도체 블록과 연결시킨다.
일부 실시예들에서, 제3 반도체 영역은 제3 비-중첩 부분으로 이루어져 있고, 제3 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 일부 실시예들에서, 제4 반도체 영역은 제4 비-중첩 부분으로 이루어져 있고, 제4 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 선택적으로, 제3 반도체 영역은 제3 비-중첩 부분으로 이루어져 있고, 제3 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있으며; 제4 반도체 영역은 제4 비-중첩 부분으로 이루어져 있고, 제4 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다.
일부 실시예들에서, 에칭 스톱 층은 서로 이격된 복수의 에칭 스톱 블록들을 포함한다. 선택적으로, 각각의 에칭 스톱 블록은 대응하는 반도체 브리지와 적어도 부분적으로 중첩되고, 예컨대, 각각의 에칭 스톱 블록은 대응하는 반도체 브리지와 실질적으로 중첩된다. 선택적으로, 각각의 에칭 스톱 블록은 대응하는 부가 반도체 브리지와 적어도 부분적으로 중첩되고, 예컨대, 각각의 에칭 스톱 블록은 대응하는 부가 반도체 브리지와 실질적으로 중첩된다.
일부 실시예들에서, 에칭 스톱 층은 제1 반도체 영역과 적어도 부분적으로 중첩된다. 예를 들어, 각각의 에칭 스톱 블록은 제1 반도체 영역과 적어도 부분적으로 중첩된다. 일부 실시예들에서, 에칭 스톱 층은 제2 반도체 영역과 적어도 부분적으로 중첩된다. 예를 들어, 각각의 에칭 스톱 블록은 제2 반도체 영역과 적어도 부분적으로 중첩된다. 선택적으로, 에칭 스톱 층은 제1 반도체 영역 및 제2 반도체 영역과 적어도 부분적으로 중첩된다. 예를 들어, 각각의 에칭 스톱 블록은 제1 반도체 영역 및 제2 반도체 영역과 적어도 부분적으로 중첩된다. 일부 실시예들에서, 에칭 스톱 층은 제1 반도체 영역과 중첩되지 않는다. 일부 실시예들에서, 에칭 스톱 층은 제2 반도체 영역과 중첩되지 않는다. 선택적으로, 에칭 스톱 층은 제1 반도체 영역 또는 제2 반도체 영역과 중첩되지 않는다.
이와 유사하게, 일부 실시예들에서, 에칭 스톱 층은 제3 반도체 영역과 적어도 부분적으로 중첩된다. 예를 들어, 각각의 에칭 스톱 블록은 제3 반도체 영역과 적어도 부분적으로 중첩된다. 일부 실시예들에서, 에칭 스톱 층은 제4 반도체 영역과 적어도 부분적으로 중첩된다. 예를 들어, 각각의 에칭 스톱 블록은 제4 반도체 영역과 적어도 부분적으로 중첩된다. 선택적으로, 에칭 스톱 층은 제3 반도체 영역 및 제4 반도체 영역과 적어도 부분적으로 중첩된다. 예를 들어, 각각의 에칭 스톱 블록은 제3 반도체 영역 및 제4 반도체 영역과 적어도 부분적으로 중첩된다. 일부 실시예들에서, 에칭 스톱 층은 제3 반도체 영역과 중첩되지 않는다. 일부 실시예들에서, 에칭 스톱 층은 제4 반도체 영역과 중첩되지 않는다. 선택적으로, 에칭 스톱 층은 제3 반도체 영역 또는 제4 반도체 영역과 중첩되지 않는다.
다양한 실시예들이 본 박막 트랜지스터를 제조 및 사용하기 위해 실시될 수 있다. 일부 실시예들에서, 복수의 반도체 브리지들(또는 복수의 부가 반도체 브리지들)은 약 3㎛ 내지 약 15㎛, 예컨대, 약 3㎛ 내지 약 5㎛, 약 5㎛ 내지 약 10㎛, 그리고 약 10㎛ 내지 약 15㎛의 범위에 있는 거리만큼 서로 이격되어 있다. 일부 실시예들에서, 복수의 반도체 브리지들(또는 복수의 부가 반도체 브리지들) 각각은 약 3㎛ 내지 약 20㎛, 예컨대 3㎛ 내지 약 5㎛, 5㎛ 내지 약 10㎛, 10㎛ 내지 약 15㎛, 그리고 15㎛ 내지 약 20㎛의 범위에 있는 폭을 갖는다.
반도체 브리지들은 임의의 적절한 형상들로 제조될 수 있다. 반도체 브리지 형상들의 예들은 직사각형 형상, 정사각형 형상, 타원형 형상, 원형 형상, 다이아몬드 형상, 및 계란 형상을 포함하지만, 이들로 제한되지 않는다. 일부 실시예들에서, 반도체 브리지는, 오목 형상의 측방 에지들을 갖고 각각의 반도체 브리지의 다른 부분들의 폭들보다 더 좁은 폭을 갖는, 중간 부분을 포함한다. 오목 형상의 측방 에지들은 곡선(예컨대, 호(arc))일 수 있다. 오목 형상의 측방 에지들은 복수의 직선들일 수 있다. 예를 들어, 반도체 브리지는 사다리꼴의 위에 적층된 역사다리꼴(inverted trapezoid)을 포함할 수 있다.
제1, 제2, 제3 또는 제4 반도체 영역, 그리고 제1, 제2, 제3, 제4 반도체 블록은 임의의 적절한 형상들로 제조될 수 있으며, 그 형상들의 예들은 직사각형 형상, 정사각형 형상, 타원형 형상, 원형 형상, 다이아몬드 형상, 계란 형상, 평행사변형 형상, 마름모 형상, 및 육각형 형상을 포함하지만, 이들로 제한되지 않는다.
일부 실시예들에서, 박막 트랜지스터는 하부 게이트 유형 박막 트랜지스터이다. 예를 들어, 박막 트랜지스터는 베이스 기판에 가까운 쪽에 있는 활성 층의 면 상의 게이트 전극, 및 활성 층과 게이트 전극 사이의 게이트 절연 층을 추가로 포함할 수 있다. 그에 따라, 일부 실시예들에서, 하부 게이트 유형 박막 트랜지스터는 베이스 기판 상의 게이트 전극, 베이스 기판으로부터 떨어져 있는 게이트 전극의 면 상의 게이트 절연 층, 게이트 전극으로부터 떨어져 있는 게이트 절연 층의 면 상의 활성 층, 게이트 절연 층으로부터 떨어져 있는 활성 층의 면 상의 에칭 스톱 층, 및 게이트 절연 층으로부터 떨어져 있는 활성 층의 면 상의(그리고 선택적으로 활성 층과 접촉하는) 제1 전극 및 제2 전극을 포함한다. 구체적으로는, 제1 전극은 게이트 절연 층으로부터 떨어져 있는 제1 비-중첩 부분의 면 상에(그리고 선택적으로 제1 비-중첩 부분과 접촉하고) 있을 수 있고, 제2 전극은 게이트 절연 층으로부터 떨어져 있는 제2 비-중첩 부분의 면 상에(그리고 선택적으로 제2 비-중첩 부분과 접촉하고) 있을 수 있다.
도 1a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 1a를 참조하면, 본 실시예에서의 박막 트랜지스터는 소스 전극(S), 드레인 전극(D), 게이트 전극(G), 활성 층(AL), 및 서로 이격된 복수의 에칭 스톱 블록들을 포함하는 게이트 전극으로부터 떨어져 있는 활성 층의 면 상의 에칭 스톱 층(ESL)을 포함한다. 도 1a에서의 박막 트랜지스터는 하부 게이트 유형 박막 트랜지스터이다.
도 1b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 1b에서, 에칭 스톱 층은 활성 층의 구조가 드러나도록 도시되어 있지 않다. 도 1b를 참조하면, 본 실시예에서의 활성 층(AL)은 제1 반도체 영역(AL-1), 제2 반도체 영역(AL-2), 및 복수의 반도체 브리지들(AL-B) - 각각의 반도체 브리지는 제1 반도체 영역(AL-1)과 제2 반도체 영역(AL-2)을 연결시킴 - 을 포함한다.
도 1c는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 1c를 참조하면, 본 실시예에서의 제1 반도체 영역(AL-1)은 제1 비-중첩 부분(NOL-1) - 제1 비-중첩 부분(NOL-1)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하고, 본 실시예에서의 제2 반도체 영역(AL-2)은 제2 비-중첩 부분(NOL-2) - 제2 비-중첩 부분(NOL-2)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함한다. 선택적으로, 도 1c에 도시된 바와 같이, 제1 반도체 영역(AL-1)은 하나 이상의 제1 중첩 부분(OL-1) - 제1 중첩 부분(OL-1)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하고; 제2 반도체 영역(AL-2)은 하나 이상의 제2 중첩 부분(OL-2) - 제2 중첩 부분(OL-2)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함한다.
도 1a 내지 도 1c를 참조하면, 에칭 스톱 층(ESL)은 게이트 전극(G)으로부터 떨어져 있는 활성 층(AL)의 면 상에 있다. 각각의 에칭 스톱 블록은 (반도체 브리지들(AL-B)이 도 1a에 도시되지 않도록) 대응하는 반도체 브리지(AL-B)와 중첩된다. 도 1a 내지 도 1c에서의 박막 트랜지스터는 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분(NOL-1)의 면과 접촉하고 그 면 상에 있는 소스 전극(S), 및 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분(NOL-2)의 면과 접촉하고 그 면 상에 있는 드레인 전극(D)을 추가로 포함한다.
도 1b에 도시된 바와 같이, 본 실시예에서의 활성 층(AL)은 일체형 층이다. 예를 들어, 도 1b에서의 일체형 활성 층은 복수의 반도체 브리지들(AL-B)의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록인 제1 반도체 영역(AL-1), 및 복수의 반도체 브리지들(AL-B)의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록인 제2 반도체 영역(AL-2)을 포함한다.
도 1d는 도 1a에서의 박막 트랜지스터의 라인 A-A'을 따른 단면도이다. 도 1e는 도 1a에서의 박막 트랜지스터의 라인 B-B'을 따른 단면도이다. 도 1d 및 도 1e를 참조하면, 본 실시예에서의 박막 트랜지스터는 베이스 기판 상의 게이트 전극(G), 베이스 기판으로부터 떨어져 있는 게이트 전극(G)의 면 상의 게이트 절연 층(GI), 게이트 전극(G)으로부터 떨어져 있는 게이트 절연 층(GI)의 면 상의 활성 층(AL), 게이트 절연 층(GI)으로부터 떨어져 있는 활성 층(AL)의 면 상의 에칭 스톱 층(ESL), 및 게이트 절연 층(GI)으로부터 떨어져 있는 활성 층(AL)의 면 상의 소스 전극(S) 및 드레인 전극(D)을 포함한다. 도 1d 및 도 1e에 도시된 바와 같이, 활성 층(AL)은, 베이스 기판의 평면도에서, 에칭 스톱 층(ESL)과 부분적으로 중첩되고 소스 전극(S) 및 드레인 전극(D)과 부분적으로 중첩되고 그와 접촉하고 있다. 본원 전체에 걸쳐 논의되는 바와 같이, 활성 층(AL)은 제1 반도체 영역(AL-1), 제2 반도체 영역(AL-2), 및 복수의 반도체 브리지들(AL-B)을 포함한다. 활성 층(AL)이 에칭 스톱 층(ESL)과 중첩되는 영역은 복수의 반도체 브리지들(AL-B), 제1 반도체 영역의 일부분(즉, 제1 중첩 부분(OL-1)), 및 제2 반도체 영역의 일부분(즉, 제2 중첩 부분(OL-2))에 대응하는 영역을 포함한다. 활성 층이 소스 전극과 중첩되는(그리고 선택적으로 그와 접촉하는) 영역은 제1 비-중첩 부분(NOL-1)이고, 활성 층이 드레인 전극과 중첩되는(그리고 선택적으로 그와 접촉하는) 영역은 제2 비-중첩 부분(NOL-2)이다.
도 1e에 도시된 바와 같이, 본 실시예에서의 제1 반도체 영역(AL-1)은 복수의 반도체 브리지들(AL-B)의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고, 제2 반도체 영역(AL-2)은 복수의 반도체 브리지들(AL-B)의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이다.
도 1a 및 도 1b를 참조하면, 본 실시예에서의 활성 층(AL)은 3개의 반도체 브리지들(AL-B)을 포함하고, 에칭 스톱 층(ESL)은, 3개의 반도체 브리지들(AL-B)에 일대일 대응관계로 대응하는, 3개의 에칭 스톱 블록들을 포함한다.
도 2a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 2b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 2a 및 도 2b를 참조하면, 본 실시예에서의 활성 층은 4개의 반도체 브리지들(AL-B)을 포함하고, 에칭 스톱 층(ESL)은, 4개의 반도체 브리지들(AL-B)에 일대일 대응관계로 대응하는, 4개의 에칭 스톱 블록들을 포함한다.
도 3a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 3b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 3a 및 도 3b를 참조하면, 본 실시예에서의 반도체 브리지(AL-B)는, 오목 형상의 측방 에지들을 갖고 반도체 브리지(AL-B)의 다른 부분들의 폭들보다 더 좁은 폭을 갖는, 중간 부분을 포함한다. 선택적으로, 각각의 에칭 스톱 블록은 반도체 브리지(AL-B)의 형상에 대응하는 형상을 갖는다. 도 3a를 참조하면, 본 실시예에서의 에칭 스톱 블록은, 오목 형상의 측방 에지들을 갖고 에칭 스톱 블록의 다른 부분들의 폭들보다 더 좁은 폭을 갖는, 중간 부분을 포함한다. 선택적으로, 반도체 브리지(AL-B)는 모래시계 형상을 갖는 부분을 포함한다. 선택적으로, 에칭 스톱 블록은 모래시계 형상을 갖는 부분을 포함한다.
도 4a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 4b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 4a 및 도 4b를 참조하면, 본 실시예에서의 소스 전극(S)은 소스 전극 본체(S-M), 및 소스 전극 본체와 일체로 되어 있는 복수의(예컨대, 2개의) 소스 전극 치형부들(S-T)을 포함하고, 복수의 소스 전극 치형부들은 소스 전극 본체로부터 복수의 소스 전극 치형부들의 자유단들 쪽으로 연장된다. 본 실시예에서의 드레인 전극(D)은 드레인 전극 본체(D-M), 및 드레인 전극 본체와 일체로 되어 있는 복수의(예컨대, 2개의) 드레인 전극 치형부들(D-T)을 포함하고, 복수의 드레인 전극 치형부들은 드레인 전극 본체로부터 복수의 드레인 전극 치형부들의 자유단들 쪽으로 연장되는 한다. 소스 전극과 드레인 전극이 인터리빙되도록 복수의 소스 전극 치형부들 각각과 복수의 드레인 전극 치형부들 각각이 교대로 배열되고 이격된다.
도 4b를 참조하면, 본 실시예에서의 활성 층은 제3 반도체 영역(AL-3), 제4 반도체 영역(AL-4), 및 복수의 부가 반도체 브리지들(AL-B) - 각각의 부가 반도체 브리지는 제3 반도체 영역(AL-3)과 제4 반도체 영역(AL-4)을 연결시킴 - 을 추가로 포함한다. 도 4b에 도시된 바와 같이, 복수의 부가 반도체 브리지들(AL-B)은 서로 이격되어 있다. 선택적으로, 복수의 부가 반도체 브리지들(AL-B)은 서로 실질적으로 평행하다.
도 4c는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 4c를 참조하면, 본 실시예에서의 제1 반도체 영역(AL-1)은 제1 비-중첩 부분(NOL-1) - 제1 비-중첩 부분(NOL-1)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하고; 본 실시예에서의 제2 반도체 영역(AL-2)은 제2 비-중첩 부분(NOL-2) - 제2 비-중첩 부분(NOL-2)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하며; 본 실시예에서의 제3 반도체 영역(AL-3)은 제3 비-중첩 부분(NOL-3) - 제3 비-중첩 부분(NOL-3)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하고; 본 실시예에서의 제4 반도체 영역(AL-4)은 제4 비-중첩 부분(NOL-4) - 제4 비-중첩 부분(NOL-4)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함한다. 선택적으로, 도 4c에 도시된 바와 같이, 제1 반도체 영역(AL-1)은 하나 이상의 제1 중첩 부분(OL-1) - 제1 중첩 부분(OL-1)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하고; 제2 반도체 영역(AL-2)은 하나 이상의 제2 중첩 부분(OL-2) - 제2 중첩 부분(OL-2)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하며; 제3 반도체 영역(AL-3)은 하나 이상의 제3 중첩 부분(OL-3) - 제3 중첩 부분(OL-3)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하고; 제4 반도체 영역(AL-4)은 하나 이상의 제4 중첩 부분(OL-4) - 제4 중첩 부분(OL-4)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함한다.
도 4a 내지 도 4c를 참조하면, 본 실시예서의의 소스 전극(S)은 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분(NOL-1) 및 제3 비-중첩 부분(NOL-3)의 면과 접촉하고 그 면 상에 있으며, 본 실시예서의의 드레인 전극(D)은 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분(NOL-2) 및 제4 비-중첩 부분(NOL-4)의 면과 접촉하고 그 면 상에 있다. 구체적으로는, 제1 비-중첩 부분(NOL-1)과 제3 비-중첩 부분(NOL-3)은 베이스 기판에 가까운 쪽에 있는 복수의 소스 전극 치형부들의 면과 접촉하고 그 면 상에 있으며, 제2 비-중첩 부분(NOL-2)과 제4 비-중첩 부분(NOL-4)은 베이스 기판에 가까운 쪽에 있는 복수의 드레인 전극 치형부들의 면 상에 있다.
도 5a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 5b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 5a 및 도 5b를 참조하면, 본 실시예에서의 소스 전극(S)은 소스 전극 본체(S-M), 및 소스 전극 본체와 일체로 되어 있는 2개의 소스 전극 치형부들(S-T)을 포함하고, 2개의 소스 전극 치형부들은 소스 전극 본체로부터 2개의 소스 전극 치형부들의 자유단들 쪽으로 연장된다. 본 실시예에서의 드레인 전극(D)은 드레인 전극 본체(D-M), 및 드레인 전극 본체와 일체로 되어 있는 2개의 드레인 전극 치형부들(D-T)을 포함하고, 2개의 드레인 전극 치형부들은 드레인 전극 본체로부터 2개의 드레인 전극 치형부들의 자유단들 쪽으로 연장된다. 도 5a 및 도 5b에 도시된 바와 같이, 2개의 드레인 전극 치형부들 중 하나가 소스 전극(S)(예컨대, 2개의 소스 전극 치형부들)의 한쪽 면에 있고, 2개의 드레인 전극 치형부들 중 다른 하나가 소스 전극(S)(예컨대, 2개의 제1 전극 치형부들)의 반대쪽 면에 있으며, 소스 전극(예컨대, 2개의 제1 전극 치형부들)이 중간에 있도록, 2개의 소스 전극 치형부들이 2개의 드레인 전극 치형부들 사이에 끼여 있다.
도 5b를 참조하면, 본 실시예에서의 활성 층은 제3 반도체 영역(AL-3), 제4 반도체 영역(AL-4), 및 복수의 부가 반도체 브리지들(AL-B) - 각각의 부가 반도체 브리지는 제3 반도체 영역(AL-3)과 제4 반도체 영역(AL-4)을 연결시킴 - 을 추가로 포함한다. 도 5b에 도시된 바와 같이, 복수의 부가 반도체 브리지들(AL-B)은 서로 이격되어 있다. 선택적으로, 복수의 부가 반도체 브리지들(AL-B)은 서로 실질적으로 평행하다.
도 5c는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 5c를 참조하면, 본 실시예에서의 제1 반도체 영역(AL-1)은 제1 비-중첩 부분(NOL-1) - 제1 비-중첩 부분(NOL-1)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하고; 본 실시예에서의 제2 반도체 영역(AL-2)은 제2 비-중첩 부분(NOL-2) - 제2 비-중첩 부분(NOL-2)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하며; 본 실시예에서의 제3 반도체 영역(AL-3)은 제3 비-중첩 부분(NOL-3) - 제3 비-중첩 부분(NOL-3)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함하고; 본 실시예에서의 제4 반도체 영역(AL-4)은 제4 비-중첩 부분(NOL-4) - 제4 비-중첩 부분(NOL-4)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있음 - 을 포함한다. 선택적으로, 도 5c에 도시된 바와 같이, 제1 반도체 영역(AL-1)은 하나 이상의 제1 중첩 부분(OL-1) - 제1 중첩 부분(OL-1)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하고; 제2 반도체 영역(AL-2)은 하나 이상의 제2 중첩 부분(OL-2) - 제2 중첩 부분(OL-2)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하며; 제3 반도체 영역(AL-3)은 하나 이상의 제3 중첩 부분(OL-3) - 제3 중첩 부분(OL-3)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함하고; 제4 반도체 영역(AL-4)은 하나 이상의 제4 중첩 부분(OL-4) - 제4 중첩 부분(OL-4)의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부와 중첩됨 - 을 추가로 포함한다.
도 5a 내지 도 5c를 참조하면, 본 실시예서의의 소스 전극(S)은 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분(NOL-1) 및 제3 비-중첩 부분(NOL-3)의 면과 접촉하고 그 면 상에 있으며, 본 실시예서의의 드레인 전극(D)은 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분(NOL-2) 및 제4 비-중첩 부분(NOL-4)의 면과 접촉하고 그 면 상에 있다. 구체적으로는, 제1 비-중첩 부분(NOL-1)과 제3 비-중첩 부분(NOL-3)은 베이스 기판에 가까운 쪽에 있는 복수의 소스 전극 치형부들의 면과 접촉하고 그 면 상에 있으며, 제2 비-중첩 부분(NOL-2)과 제4 비-중첩 부분(NOL-4)은 베이스 기판에 가까운 쪽에 있는 복수의 드레인 전극 치형부들의 면 상에 있다.
도 6a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 6b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 6a 및 도 6b에서의 박막 트랜지스터는, 도 6a 및 도 6b에서의 소스 전극(S)이 일체형 소스 전극 블록이라는 것을 제외하고는, 도 5a 내지 도 5c의 박막 트랜지스터와 대체로 유사하다. 도 6a 및 도 6b에 도시된 바와 같이, 본 실시예에서의 드레인 전극(D)은 드레인 전극 본체(D-M), 및 드레인 전극 본체와 일체로 되어 있는 2개의 드레인 전극 치형부들(D-T)을 포함하고, 2개의 드레인 전극 치형부들은 드레인 전극 본체로부터 2개의 드레인 전극 치형부들의 자유단들 쪽으로 연장된다. 2개의 드레인 전극 치형부들 중 하나가 일체형 소스 전극 블록의 한쪽 면에 있고, 2개의 드레인 전극 치형부들 중 다른 하나가 일체형 소스 전극 블록의 반대쪽 면에 있으며, 일체형 소스 전극 블록이 중간에 있도록, 일체형 소스 전극 블록이 2개의 드레인 전극 치형부들 사이에 끼여 있다.
도 6b를 참조하면, 본 실시예에서의 활성 층은 제3 반도체 영역(AL-3), 제4 반도체 영역(AL-4), 및 복수의 부가 반도체 브리지들(AL-B) - 각각의 부가 반도체 브리지는 제3 반도체 영역(AL-3)과 제4 반도체 영역(AL-4)을 연결시킴 - 을 추가로 포함한다. 도 6b에 도시된 바와 같이, 복수의 부가 반도체 브리지들(AL-B)은 서로 이격되어 있다. 선택적으로, 복수의 부가 반도체 브리지들(AL-B)은 서로 실질적으로 평행하다. 본 실시예서의의 소스 전극(S)은 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분 및 제3 비-중첩 부분의 면과 접촉하고 그 면 상에 있으며, 본 실시예서의의 드레인 전극(D)은 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분 및 제4 비-중첩 부분의 면과 접촉하고 그 면 상에 있다. 구체적으로는, 제1 비-중첩 부분과 제3 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 일체형 소스 전극 블록의 면과 접촉하고 그 면 상에 있으며, 제2 비-중첩 부분과 제4 비-중첩 부분은 베이스 기판에 가까운 쪽에 있는 2개의 드레인 전극 치형부들의 면과 접촉하고 그 면 상에 있다.
도 7a는 일부 실시예들에서의 박막 트랜지스터의 구조를 나타낸 도면이다. 도 7b는 일부 실시예들에서의 박막 트랜지스터의 활성 층의 구조를 나타낸 도면이다. 도 7a 및 도 7b를 참조하면, 본 실시예에서의 박막 트랜지스터는, 본 실시예에서의 제1 반도체 영역(AL-1) 및 제3 반도체 영역(AL-3)이 일체형 반도체 영역(AL-1/3)을 형성한다는 것을 제외하고는, 도 6a 및 도 6b의 박막 트랜지스터와 대체로 유사하다. 이와 유사하게, 본 실시예에서의 제1 비-중첩 부분과 제3 비-중첩 부분은 일체형 비-중첩 부분을 구성한다.
도 8은 일부 실시예들에서의 GOA(gate drive on array) 회로의 구조를 나타낸 도면이다. 도 8을 참조하면, 본 실시예서의의 GOA 회로는 본원에 기술되는 박막 트랜지스터를 포함한다. 도 8에 도시된 바와 같이, 본 실시예서의 GOA 회로는 9개의 반도체 브리지들을 포함한다.
일부 실시예들에서, 본 박막 트랜지스터는 유기 발광 디스플레이 장치에서의 박막 트랜지스터, 예컨대, 구동 박막 트랜지스터(driving thin film transistor) 또는 증폭 박막 트랜지스터(amplifying thin film transistor)이다. 유기 발광 디스플레이 장치들은, 박막 트랜지스터의 열적 안정성을 보다 많이 요구하는, 전류 구동형(current driven) 디스플레이 장치들이다. 본 박막 트랜지스터는 종래의 박막 트랜지스터에 비해 훨씬 더 높은 열적 안정성을 가지며, 유기 발광 디스플레이 제품들에서의 적용들에 적합하게 된다.
다른 양태에서, 본 개시내용은 박막 트랜지스터를 제조하는 방법을 제공한다. 일부 실시예들에서, 본 방법은 베이스 기판 상에 제1 반도체 영역, 제2 반도체 영역, 및 복수의 반도체 브리지들 - 각각의 반도체 브리지는 제1 반도체 영역과 제2 반도체 영역을 연결시킴 - 을 갖는 활성 층을 형성하는 단계; 및 베이스 기판으로부터 떨어져 있는 활성 층의 면 상에 에칭 스톱 층을 형성하는 단계를 포함한다.
일부 실시예들에서, 제1 반도체 영역과 제2 반도체 영역은 이격되고 실질적으로 제1 평면에서 제1 방향을 따라 배열되도록 형성된다. 선택적으로, 복수의 반도체 브리지들은 서로 이격되도록 형성되고, 각각의 반도체 브리지는 실질적으로 제2 평면에서 제2 방향을 따라 배열된다. 선택적으로, 제1 평면과 제2 평면은 서로 실질적으로 평행하다. 선택적으로, 제1 평면과 제2 평면은 동일한 평면이다. 선택적으로, 복수의 반도체 브리지들은 서로 실질적으로 평행하도록 형성된다. 선택적으로, 제1 방향은 제2 방향에 실질적으로 수직이다.
일부 실시예들에서, 활성 층은 M1OaNb - M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 - 를 포함하는 재료로 이루어져 있고, 예컨대, 활성 층은 금속 산화물 재료 또는 금속 산질화물 재료로 이루어져 있다. 적절한 금속 산화물 활성 층 재료들의 예들은 인듐 갈륨 아연 산화물, 아연 산화물, 갈륨 산화물, 인듐 산화물, HfInZnO(HIZO), 비정질 InGaZnO(비정질 IGZO), InZnO, 비정질 InZnO, ZnO:F, In2O3:Sn, In2O3:Mo, Cd2SnO4, ZnO:Al, TiO2:Nb, 및 Cd-Sn-O를 포함하지만, 이들로 제한되지 않는다. 적절한 금속 산질화물 활성 층 재료들의 예들은 아연 산질화물, 인듐 산질화물, 갈륨 산질화물, 주석 산질화물, 카드뮴 산질화물, 알루미늄 산질화물, 게르마늄 산질화물, 티타늄 산질화물, 실리콘 산질화물, 또는 이들의 조합을 포함하지만, 이들로 제한되지 않는다. 선택적으로, 활성 층은 하나 이상의 금속 원소로 도핑된 M1OaNb를 포함하는 재료로 이루어져 있다. 선택적으로, 활성 층은 하나 이상의 비금속 원소로 도핑된 M1OaNb를 포함하는 재료로 이루어져 있다. 선택적으로, 활성 층은 하나 이상의 금속 원소와 하나 이상의 비금속 원소로 도핑된 M1OaNb를 포함하는 재료로 이루어져 있다.
선택적으로, 에칭 스톱 층은 제1 전극 및 제2 전극(예컨대, 소스 전극 및 드레인 전극)을 에칭하기 위한 에칭제에 대해 실질적으로 내성이 있다. 선택적으로, 에칭 스톱 층은 제1 전극 및 제2 전극을 에칭하기 위한 습식 에칭제에 대해 실질적으로 내성이 있다. 선택적으로, 에칭 스톱 층은 실리콘-함유 화합물로 이루어져 있다. 에칭 스톱 층을 제조하기 위한 실리콘-함유 화합물들의 예들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘, 및 실리콘 게르마늄을 포함하지만, 이들로 제한되지 않는다.
일부 실시예들에서, 제1 반도체 영역은 제1 비-중첩 부분을 포함하도록 형성되고, 제1 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다. 일부 실시예들에서, 제2 반도체 영역은 제2 비-중첩 부분을 포함하도록 형성되고, 제2 비-중첩 부분의 투영부는 베이스 기판의 평면도에서 에칭 스톱 층의 투영부의 바깥쪽에 있다.
일부 실시예들에서, 본 방법은 제1 전극(예컨대, 소스 전극 또는 드레인 전극)을 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 면 상에 형성하는 단계; 및 제2 전극(예컨대, 드레인 전극 또는 소스 전극)을 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 면 상에 형성하는 단계를 추가로 포함한다.
선택적으로, 제1 전극(예컨대, 소스 전극 또는 드레인 전극)은 베이스 기판으로부터 떨어져 있는 제1 비-중첩 부분의 면과 접촉하고 그 면 상에 있도록 형성된다. 선택적으로, 제2 전극(예컨대, 드레인 전극 또는 소스 전극)은 베이스 기판으로부터 떨어져 있는 제2 비-중첩 부분의 면과 접촉하고 그 면 상에 있도록 형성된다.
일부 실시예들에서, 본 방법은 제1 전극과 제1 비-중첩 부분 사이에 오믹 콘택트 층을 형성하는 단계를 추가로 포함한다. 일부 실시예들에서, 본 방법은 제2 전극과 제2 비-중첩 부분 사이에 오믹 콘택트 층을 형성하는 단계를 추가로 포함한다.
일부 실시예들에서, 활성 층을 형성하는 단계 및 에칭 스톱 층을 형성하는 단계는 단일의 패터닝 단계에서 수행된다. 선택적으로, 단일의 패터닝 단계는 하프-톤 마스크 플레이트 또는 그레이-톤 마스크 플레이트의 사용을 수반한다. 예를 들어, 일부 실시예들에서, 단일의 패터닝 단계는 베이스 기판 상에 M1OaNb - M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 - 로 이루어진 반도체 재료 층을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 반도체 재료 층의 면 상에 에칭 스톱 재료 층을 형성하는 단계; 반도체 재료 층으로부터 떨어져 있는 에칭 스톱 재료 층의 면 상에 포토레지스트 층을 코팅하는 단계; 하프-톤 마스크 플레이트 또는 그레이-톤 마스크 플레이트로 포토레지스트 층을 노출시키는 단계; 노출된 포토레지스트 층을 현상하여, 활성 층에 대응하는 제1 부분 및 제1 부분의 바깥쪽에 있는 제2 부분을 포함하는 포토레지스트 패턴을 획득하는 단계 - 제1 부분은 제1 비-중첩 부분 및 제2 비-중첩 부분에 대응하는 제1 구역 및 제1 부분의 나머지 부분들에 대응하는 제2 구역을 포함하고; 제2 구역의 깊이는 제1 구역의 깊이보다 더 크고, 포토레지스트 재료는 제2 구역에서 제거됨 -; 제2 부분에 있는 에칭 스톱 재료 층을 제거하는 단계; 제2 부분에 있는 반도체 재료 층을 제거함으로써 활성 층에 대응하는 활성 층 패턴을 형성하는 단계; 제2 구역에 있는 포토레지스트 층을 유지하면서 제1 구역에 있는 포토레지스트 층을 제거하는 단계; 제1 구역에 있는 에칭 스톱 재료 층을 제거함으로써 에칭 스톱 층에 대응하는 에칭 스톱 층 패턴을 형성하는 단계; 및 제2 구역에 있는 포토레지스트 층을 제거하는 단계를 포함한다.
일부 실시예들에서, 활성 층을 형성하는 단계, 제1 전극을 형성하는 단계, 및 제2 전극을 형성하는 단계는 단일의 패터닝 단계에서 수행된다. 예를 들어, 일부 실시예들에서, 본 방법은 베이스 기판 상에 M1OaNb - M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 - 를 포함하는 반도체 재료 층을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 반도체 재료 층의 면 상에 에칭 스톱 재료 층을 형성하는 단계; 반도체 재료 층으로부터 떨어져 있는 에칭 스톱 재료 층의 면 상에 제1 포토레지스트 층을 코팅하는 단계; 에칭 스톱 층에 대응하는 패턴을 갖는 마스크 플레이트로 제1 포토레지스트 층을 노출시키는 단계; 노출된 제1 포토레지스트 층을 현상하여, 에칭 스톱 층에 대응하는 제1 부분 및 제1 부분의 바깥쪽에 있는 제2 부분을 갖는 제1 포토레지스트 패턴을 획득하는 단계; 제2 부분에 있는 에칭 스톱 재료 층을 제거함으로써 에칭 스톱 층에 대응하는 에칭 스톱 층 패턴을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 에칭 스톱 층 및 반도체 재료 층의 면 상에 전극 재료 층을 형성하는 단계; 베이스 기판으로부터 떨어져 있는 전극 재료 층의 면 상에 제2 포토레지스트 층을 코팅하는 단계; 제1 전극 및 제2 전극에 대응하는 패턴을 갖는 제2 마스크 플레이트로 제2 포토레지스트 층을 노출시키는 단계; 노출된 제2 포토레지스트 층을 현상하여, 제1 전극 및 제2 전극에 대응하는 제3 부분 및 제1 부분의 바깥쪽에 있는 제4 부분을 갖는 제2 포토레지스트 패턴을 획득하는 단계; 제4 부분에 있는 전극 재료 층을 제거함으로써 제1 전극에 대응되는 제1 전극 패턴 및 제2 전극에 대응되는 제2 전극 패턴을 형성하는 단계; 및 제4 부분에 있는 반도체 재료 층을 제거함으로써 활성 층에 대응하는 활성 층 패턴을 형성하는 단계를 포함한다.
선택적으로, 반도체 재료 층은, 예컨대, 코팅, 마그네트론 스퍼터링, 및 PEVCD(plasma enhanced chemical vapor deposition)와 같은 기상 퇴적(vapor deposition)에 의해 형성될 수 있다.
선택적으로, 에칭 스톱 재료 층은, 예컨대, 코팅, 마그네트론 스퍼터링, 및 PEVCD(plasma enhanced chemical vapor deposition)와 같은 기상 퇴적에 의해 형성될 수 있다.
선택적으로, 에칭 스톱 재료 층은 에칭 공정, 예컨대, 건식 에칭 공정에 의해 제거될 수 있다.
선택적으로, 반도체 재료 층은 에칭 공정, 예컨대, 습식 에칭 공정에 의해 제거될 수 있다.
선택적으로, 포토레지스트 층은 애싱 공정(ashing process)에 의해 제거될 수 있다.
선택적으로, 전극 재료 층은 에칭 공정, 예컨대, 습식 에칭 공정에 의해 제거될 수 있다.
일부 실시예들에서, 박막 트랜지스터는 하부 게이트 박막 트랜지스터이다. 일부 실시예들에서, 활성 층을 형성하기 전에, 본 방법은 베이스 기판 상에 게이트 전극 층을 형성하는 단계, 및 베이스 기판으로부터 떨어져 있는 게이트 전극 층의 면 상에 게이트 절연 층을 형성하는 단계를 추가로 포함한다.
다른 양태에서, 본 개시내용은 본원에 기술되는 또는 본원에 기술되는 방법에 의해 제조되는 박막 트랜지스터를 갖는 디스플레이 패널을 제공한다. 다른 양태에서, 본 개시내용은 본원에 기술되는 디스플레이 패널을 갖는 디스플레이 장치를 제공한다. 적절한 디스플레이 장치들의 예들은 액정 디스플레이 패널, 전자 종이, 유기 발광 디스플레이 패널, 휴대폰, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 앨범, GPS 등을 포함하지만, 이들로 제한되지 않는다.
본 발명의 실시예들에 대한 전술한 설명은 예시 및 설명을 위해 제시되었다. 이 설명은 총망라하려는 것으로도 본 발명을 정확한 형태로 또는 개시된 예시적인 실시예들로 제한하려는 것으로도 의도되어 있지 않다. 그에 따라, 전술한 설명은 제한적인 것이 아니라 예시적인 것으로 간주되어야만 한다. 많은 수정들 및 변형들이 이 기술분야의 통상의 기술자들에게 명백할 것임은 분명하다. 본 발명의 원리들 및 그의 최선의 실시형태의 실제 응용을 설명함으로써 본 기술분야의 통상의 기술자가 생각되는 특정의 용도 또는 구현에 적합한 다양한 수정들을 갖는 그리고 다양한 실시예들에 대한 본 발명을 이해할 수 있게 하기 위해 실시예들이 선택되어 기술되었다. 본 발명의 범주가, 모든 용어들이, 달리 언급하지 않는 한, 그의 최광의의 타당한 뜻으로 의미되고 있는, 본원에 첨부된 청구항들 및 그의 등가물들에 의해 한정되는 것으로 의도되어 있다. 따라서, 용어 "발명", "본 발명" 등이 청구항 범주를 꼭 특정 실시예로 제한하지는 않으며, 본 발명의 예시적인 실시예들에 대한 언급이 본 발명에 대한 제한을 암시하지 않으며, 어떤 이러한 제한도 추론되어서는 안된다. 본 발명은 첨부된 청구항들의 사상 및 범주에 의해서만 제한된다. 더욱이, 이 청구항들은 명사 또는 요소 이전에 "제1", "제2" 등을 사용하여 언급할 수 있다. 이러한 용어들은 명명법으로서 이해되어야 하고, 특정의 개수가 주어져 있지 않는 한, 이러한 명명법에 의해 수식되는 요소들의 개수에 대한 제한을 부여하는 것으로 해석되어서는 안된다. 기술된 임의의 장점들 및 이점들이 본 발명의 모든 실시예들에 적용되지는 않을 수 있다. 이하의 청구항들에 의해 한정되는 바와 같은 본 발명의 범주를 벗어남이 없이, 기술된 실시예들에 본 기술분야의 통상의 기술자에 의해 변형들이 행해질 수 있다는 것을 잘 알 것이다. 더욱이, 본 개시내용에서의 어떤 요소 및 컴포넌트도, 그 요소 또는 컴포넌트가 이하의 청구항들에 명시적으로 인용되어 있는지에 관계없이, 공개만을 위한 것으로 의도되어 있지는 않다.

Claims (15)

  1. 박막 트랜지스터로서,
    베이스 기판;
    제1 반도체 영역, 제2 반도체 영역, 제3 반도체 영역, 제4 반도체 영역, 복수의 반도체 브리지들 - 각각의 반도체 브리지는 상기 제1 반도체 영역과 상기 제2 반도체 영역을 연결시킴 -, 및 복수의 부가 반도체 브리지들 - 각각의 부가 반도체 브리지는 상기 제3 반도체 영역과 상기 제4 반도체 영역을 연결시킴 - 을 포함하는 상기 베이스 기판 상의 활성 층 - 상기 복수의 반도체 브리지들 및 상기 복수의 부가 반도체 브리지들은 모두 서로 이격되어 있고; 상기 활성 층은 M1OaNb를 포함하는 재료로 이루어져 있고, M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 -;
    상기 베이스 기판으로부터 떨어져 있는(distal) 상기 활성 층의 표면 상의 에칭 스톱 층(etch stop layer) - 상기 제1 반도체 영역은 제1 비-중첩 부분(non-overlapping portion)을 포함하고, 상기 제1 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 상기 제2 반도체 영역은 제2 비-중첩 부분을 포함하고, 상기 제2 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있고, 상기 제3 반도체 영역은 제3 비-중첩 부분을 포함하고, 상기 제3 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 상기 제4 반도체 영역은 제4 비-중첩 부분을 포함하고, 상기 제4 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있음 -;
    상기 베이스 기판으로부터 떨어져 있는 상기 제1 비-중첩 부분의 표면 상 및 상기 베이스 기판으로부터 떨어져 있는 상기 제3 비-중첩 부분의 표면 상의 제1 전극 ; 및
    상기 베이스 기판으로부터 떨어져 있는 상기 제2 비-중첩 부분의 표면 상 및 상기 베이스 기판으로부터 떨어져 있는 상기 제4 비-중첩 부분의 표면 상의 제2 전극을 포함하고;
    상기 제1 전극은 제1 전극 본체(electrode main body), 및 제1 전극 본체와 일체로 되어 있는 복수의 제1 전극 치형부들(electrode teeth)을 포함하고, 상기 복수의 제1 전극 치형부들은 상기 제1 전극 본체로부터 상기 복수의 제1 전극 치형부들의 자유단(free end)들 쪽으로 연장되고;
    상기 제2 전극은 제2 전극 본체, 및 제2 전극 본체와 일체로 되어 있는 복수의 제2 전극 치형부들을 포함하고, 상기 복수의 제2 전극 치형부들은 상기 제2 전극 본체로부터 상기 복수의 제2 전극 치형부들의 자유단들 쪽으로 연장되고;
    상기 제1 전극과 상기 제2 전극이 인터리빙(interleaving)되도록 상기 복수의 제1 전극 치형부들 각각 및 상기 복수의 제2 전극 치형부들 각각이 교대로 배열되고 이격되고;
    상기 제1 비-중첩 부분과 상기 제3 비-중첩 부분은 상기 베이스 기판에 가까운 쪽에 있는(proximal) 상기 복수의 제1 전극 치형부들의 표면에 있으며, 상기 제2 비-중첩 부분과 상기 제4 비-중첩 부분은 상기 베이스 기판에 가까운 쪽에 있는 상기 복수의 제2 전극 치형부들의 표면에 있는 박막 트랜지스터.
  2. 박막 트랜지스터로서,
    베이스 기판;
    제1 반도체 영역, 제2 반도체 영역, 제3 반도체 영역, 제4 반도체 영역, 복수의 반도체 브리지들 - 각각의 반도체 브리지는 상기 제1 반도체 영역과 상기 제2 반도체 영역을 연결시킴 -, 및 복수의 부가 반도체 브리지들 - 각각의 부가 반도체 브리지는 상기 제3 반도체 영역과 상기 제4 반도체 영역을 연결시킴 - 을 포함하는 상기 베이스 기판 상의 활성 층 - 상기 복수의 반도체 브리지들 및 상기 복수의 부가 반도체 브리지들은 모두 서로 이격되어 있고; 상기 활성 층은 M1OaNb를 포함하는 재료로 이루어져 있고, M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 -;
    상기 베이스 기판으로부터 떨어져 있는 상기 활성 층의 표면 상의 에칭 스톱 층 - 상기 제1 반도체 영역은 제1 비-중첩 부분을 포함하고, 상기 제1 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 상기 제2 반도체 영역은 제2 비-중첩 부분을 포함하고, 상기 제2 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있고, 상기 제3 반도체 영역은 제3 비-중첩 부분을 포함하고, 상기 제3 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 상기 제4 반도체 영역은 제4 비-중첩 부분을 포함하고, 상기 제4 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있음 -;
    상기 베이스 기판으로부터 떨어져 있는 상기 제1 비-중첩 부분의 표면 상 및 상기 베이스 기판으로부터 떨어져 있는 상기 제3 비-중첩 부분의 표면 상의 제1 전극 ; 및
    상기 베이스 기판으로부터 떨어져 있는 상기 제2 비-중첩 부분의 표면 상 및 상기 베이스 기판으로부터 떨어져 있는 상기 제4 비-중첩 부분의 표면 상의 제2 전극을 포함하고,
    상기 제1 전극은 제1 전극 본체, 및 제1 전극 본체와 일체로 되어 있는 2개의 제1 전극 치형부들을 포함하고, 상기 2개의 제1 전극 치형부들은 상기 제1 전극 본체로부터 상기 2개의 제1 전극 치형부들의 자유단들 쪽으로 연장되고;
    상기 제2 전극은 제2 전극 본체, 및 제2 전극 본체와 일체로 되어 있는 2개의 제2 전극 치형부들을 포함하고, 상기 2개의 제2 전극 치형부들은 상기 제2 전극 본체로부터 상기 2개의 제2 전극 치형부들의 자유단들 쪽으로 연장되고;
    상기 2개의 제2 전극 치형부들 중 하나가 상기 2개의 제1 전극 치형부들의 한면(one side) 쪽에 있고, 상기 2개의 제2 전극 치형부들 중 다른 하나가 상기 2개의 제1 전극 치형부들의 반대면 쪽에 있으며, 상기 2개의 제1 전극 치형부들이 중간에 있도록, 상기 2개의 제1 전극 치형부들이 상기 2개의 제2 전극 치형부들 사이에 끼여(sandwich) 있으며;
    상기 제1 비-중첩 부분과 상기 제3 비-중첩 부분은 상기 베이스 기판에 가까운 쪽에 있는 상기 2개의 제1 전극 치형부들의 표면에 있고, 상기 제2 비-중첩 부분과 상기 제4 비-중첩 부분은 상기 베이스 기판에 가까운 쪽에 있는 2개의 제2 전극 치형부들의 표면에 있는 박막 트랜지스터.
  3. 박막 트랜지스터로서,
    베이스 기판;
    제1 반도체 영역, 제2 반도체 영역, 제3 반도체 영역, 제4 반도체 영역, 복수의 반도체 브리지들 - 각각의 반도체 브리지는 상기 제1 반도체 영역과 상기 제2 반도체 영역을 연결시킴 -, 및 복수의 부가 반도체 브리지들 - 각각의 부가 반도체 브리지는 상기 제3 반도체 영역과 상기 제4 반도체 영역을 연결시킴 - 을 포함하는 상기 베이스 기판 상의 활성 층 - 상기 복수의 반도체 브리지들 및 상기 복수의 부가 반도체 브리지들은 모두 서로 이격되어 있고; 상기 활성 층은 M1OaNb를 포함하는 재료로 이루어져 있고, M1은 단일의 금속 또는 금속들의 조합이고, a>0이며 b≥0임 -;
    상기 베이스 기판으로부터 떨어져 있는 상기 활성 층의 표면 상의 에칭 스톱 층 - 상기 제1 반도체 영역은 제1 비-중첩 부분을 포함하고, 상기 제1 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 상기 제2 반도체 영역은 제2 비-중첩 부분을 포함하고, 상기 제2 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있고, 상기 제3 반도체 영역은 제3 비-중첩 부분을 포함하고, 상기 제3 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있으며, 상기 제4 반도체 영역은 제4 비-중첩 부분을 포함하고, 상기 제4 비-중첩 부분의 투영부는 상기 베이스 기판의 평면도에서 상기 에칭 스톱 층의 투영부의 바깥쪽에 있음 -;
    상기 베이스 기판으로부터 떨어져 있는 상기 제1 비-중첩 부분의 표면 상 및 상기 베이스 기판으로부터 떨어져 있는 상기 제3 비-중첩 부분의 표면 상의 제1 전극 ; 및
    상기 베이스 기판으로부터 떨어져 있는 상기 제2 비-중첩 부분의 표면 상 및 상기 베이스 기판으로부터 떨어져 있는 상기 제4 비-중첩 부분의 표면 상의 제2 전극을 포함하고,
    상기 제1 전극은 일체형 제1 전극 블록을 포함하고;
    상기 제2 전극은 제2 전극 본체, 및 제2 전극 본체와 일체로 되어 있는 2개의 제2 전극 치형부들을 포함하고, 상기 2개의 제2 전극 치형부들은 상기 제2 전극 본체로부터 상기 2개의 제2 전극 치형부들의 자유단들 쪽으로 연장되고;
    상기 2개의 제2 전극 치형부들 중 하나가 상기 일체형 제1 전극 블록의 한면 쪽에 있고, 상기 2개의 제2 전극 치형부들 중 다른 하나가 상기 일체형 제1 전극 블록의 반대면 쪽에 있으며, 상기 일체형 제1 전극 블록이 중간에 있도록, 상기 일체형 제1 전극 블록이 상기 2개의 제2 전극 치형부들 사이에 끼여 있으며;
    상기 제1 비-중첩 부분과 제3 비-중첩 부분은 상기 베이스 기판에 가까운 쪽에 있는 상기 일체형 제1 전극 블록의 표면에 있고, 상기 제2 비-중첩 부분과 상기 제4 비-중첩 부분은 상기 베이스 기판에 가까운 쪽에 있는 상기 2개의 제2 전극 치형부들의 표면에 있는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 제1 비-중첩 부분과 상기 제3 비-중첩 부분은 일체형 비-중첩 부분을 구성하는 박막 트랜지스터.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 반도체 영역은 상기 복수의 반도체 브리지들의 복수의 제1 말단부(terminus)들을 연결시키는 일체형 반도체 블록(integral semiconductor block)이고; 상기 제2 반도체 영역은 상기 복수의 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록이고; 상기 제3 반도체 영역은 상기 복수의 부가 반도체 브리지들의 복수의 제1 말단부들을 연결시키는 일체형 반도체 블록이고; 상기 제4 반도체 영역은 상기 복수의 부가 반도체 브리지들의 복수의 제2 말단부들을 연결시키는 일체형 반도체 블록인 박막 트랜지스터.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 전극은 상기 제1 비-중첩 부분 및 상기 제3 비-중첩 부분과 접촉하고, 상기 제2 전극은 상기 제2 비-중첩 부분 및 상기 제4 비-중접 부분과 접촉하는, 박막 트랜지스터.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에칭 스톱 층은 서로 이격되어 있는 복수의 에칭 스톱 블록(etch stop block)들을 포함하고, 각각의 에칭 스톱 블록은 대응하는 반도체 브리지 또는 대응하는 부가 반도체 브리지와 적어도 부분적으로 중첩되는, 박막 트랜지스터.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수의 반도체 브리지들은 3㎛ 내지 15㎛의 범위에 있는 거리만큼 서로 이격되어 있는, 박막 트랜지스터.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수의 반도체 브리지들 각각은 3㎛ 내지 20㎛의 범위에 있는 폭을 갖는, 박막 트랜지스터.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수의 반도체 브리지들 각각은 직사각형 형상을 갖는, 박막 트랜지스터.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 반도체 브리지는, 오목 형상의 측방 에지들(concaved-shaped lateral edges)을 갖고 상기 각각의 반도체 브리지의 다른 부분들의 폭들보다 더 좁은 폭을 갖는, 중간 부분을 포함하는, 박막 트랜지스터.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에칭 스톱 층은 상기 제1 전극 및 상기 제2 전극을 에칭하기 위한 에칭제(etchant)에 대해 내성이 있는(resistant) 박막 트랜지스터.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에칭 스톱 층은 서로 이격되어 있는 복수의 부가 에칭 스톱 블록들을 포함하고, 각각의 부가 에칭 스톱 블록은 대응하는 부가 반도체 브리지와 적어도 부분적으로 중첩되는, 박막 트랜지스터.
  14. 제1항 내지 제3항 중 어느 한 항의 박막 트랜지스터를 포함하는 게이트 드라이브 온 어레이(gate drive on array)(GOA) 회로.
  15. 제1항 내지 제3항 중 어느 한 항의 박막 트랜지스터를 포함하는 디스플레이 장치.
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