KR20190022444A - 반도체 가공용 시트 - Google Patents

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Abstract

적어도 기재를 구비하는 반도체 가공용 시트로서, 복원율이 70 ％ 이상, 100 ％ 이하이거나, 23 ℃ 에 있어서 기재의 CD 방향으로 측정되는 100 ％ 응력에 대한, 23 ℃ 에 있어서 기재의 MD 방향으로 측정되는 100 ％ 응력의 비가, 0.8 이상, 1.2 이하이거나, 또는 23 ℃ 에 있어서 기재의 MD 방향 및 CD 방향으로 측정되는 인장 탄성률이, 각각 10 ㎫ 이상, 350 ㎫ 이하이고, 또한 23 ℃ 에 있어서 기재의 MD 방향 및 CD 방향으로 측정되는 100 ％ 응력이, 각각 3 ㎫ 이상, 20 ㎫ 이하이고, 또한 23 ℃ 에 있어서 기재의 MD 방향 및 CD 방향으로 측정되는 파단 신도가, 각각 100 ％ 이상인 반도체 가공용 시트. 이러한 반도체 가공용 시트는, 크게 연신할 수 있고, 반도체 칩끼리를 충분히 이간시킬 수 있다.

Description

반도체 가공용 시트
본 발명은 반도체 가공용 시트에 관한 것으로, 바람직하게는, 복수의 반도체 칩의 간격을 넓히기 위해서 사용되는 반도체 가공용 시트에 관한 것이다.
최근, 전자 기기의 소형화, 경량화, 및 고기능화가 진행되고 있다. 전자 기기에 탑재되는 반도체 장치에도, 소형화, 박형화 및 고밀도화가 요구되고 있다. 반도체 칩은, 그 사이즈에 가까운 패키지에 실장되는 경우가 있다. 이와 같은 패키지는, 칩 스케일 패키지 (ChiP Scale Package ; CSP) 라고 칭해지는 경우도 있다. CSP 의 하나로서, 웨이퍼 레벨 패키지 (Wafer Level Package ; WLP) 를 들 수 있다. WLP 에 있어서는, 다이싱에 의해 개편화 (個片化) 되기 전에, 웨이퍼에 외부 전극 등을 형성하고, 최종적으로는 웨이퍼를 다이싱하여, 개편화한다. WLP 로는, 팬 인 (Fan-In) 형과 팬 아웃 (Fan-Out) 형을 들 수 있다. 팬 아웃형의 WLP (이하, 「FO-WLP」 라고 약기하는 경우가 있다) 에 있어서는, 반도체 칩을, 칩 사이즈보다 큰 영역이 되도록 봉지 (封止) 부재로 덮어 반도체 칩 봉지체를 형성하고, 재배선층이나 외부 전극을, 반도체 칩의 회로면뿐만 아니라 봉지 부재의 표면 영역에 있어서도 형성한다.
예를 들어, 특허문헌 1 에는, 반도체 웨이퍼로부터 개편화된 복수의 반도체 칩에 대해, 그 회로 형성면을 남기고, 몰드 부재를 사용하여 둘레를 둘러싸서 확장 웨이퍼를 형성하고, 반도체 칩 외의 영역에 재배선 패턴을 연장시켜 형성하는 반도체 패키지의 제조 방법이 기재되어 있다. 특허문헌 1 에 기재된 제조 방법에 있어서, 개편화된 복수의 반도체 칩을 몰드 부재로 둘러싸기 전에, 익스팬드용의 웨이퍼 마운트 테이프에 새로 붙이고, 웨이퍼 마운트 테이프를 전연 (展延) 하여 복수의 반도체 칩간의 거리를 확대시키고 있다.
국제 공개 제2010/058646호
상기와 같은 FO-WLP 의 제조 방법에서는, 반도체 칩 외의 영역에 상기 서술한 재배선 패턴 등을 형성하기 위해, 반도체 칩끼리를 충분히 이간시킬 필요가 있다.
본 발명은 상기와 같은 실상을 감안하여 이루어진 것으로, 반도체 칩끼리를 충분히 이간시킬 필요가 있는 용도에 바람직한, 크게 연신하는 것이 가능한 반도체 가공용 시트를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 첫 번째로 본 발명은, 적어도 기재를 구비하는 반도체 가공용 시트로서, 상기 반도체 가공용 시트의 복원율이 70 ％ 이상, 100 ％ 이하이고, 상기 복원율은, 상기 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간의 길이가 100 ㎜ 가 되도록 그리퍼로 잡고, 그 후, 그리퍼간의 길이가 200 ㎜ 가 될 때까지 200 ㎜/min 의 속도로 인장하고, 그리퍼간의 길이가 200 ㎜ 로 확장된 상태에서 1 분간 유지하고, 그 후, 그리퍼간의 길이가 100 ㎜ 가 될 때까지 200 ㎜/min 의 속도로 길이 방향으로 되돌리고, 그리퍼간의 길이가 100 ㎜ 로 되돌아간 상태에서 1 분간 유지하고, 그 후, 60 ㎜/min 의 속도로 길이 방향으로 인장하고, 인장력의 측정값이 0.1 N/15 ㎜ 를 나타냈을 때의 그리퍼간의 길이를 측정하고, 당해 길이로부터 초기의 그리퍼간의 길이 100 ㎜ 를 뺀 길이를 L2 (㎜) 로 하고, 상기 확장된 상태에 있어서의 그리퍼간의 길이 200 ㎜ 로부터 초기의 그리퍼간의 길이 100 ㎜ 를 뺀 길이를 L1 (㎜) 로 했을 때, 다음 식 (I)
복원율 (％) = {1 - (L2 ÷ L1)} × 100 … (I)
로부터 산출되는 값인 것을 특징으로 하는 반도체 가공용 시트를 제공한다 (발명 1).
상기 발명 (발명 1) 에 의하면, 복원율이 상기 범위임으로써, 크게 연신하는 것이 가능해진다. 그 때문에, 예를 들어, FO-WLP 의 제조와 같은, 반도체 칩끼리를 충분히 이간시킬 필요가 있는 용도에 바람직하게 사용할 수 있다.
두 번째로 본 발명은, 적어도 기재를 구비하는 반도체 가공용 시트로서, 23 ℃ 에 있어서 상기 기재의 CD 방향으로 측정되는 상기 반도체 가공용 시트의 100 ％ 응력에 대한, 23 ℃ 에 있어서 상기 기재의 MD 방향으로 측정되는 상기 반도체 가공용 시트의 100 ％ 응력의 비가 0.8 이상, 1.2 이하이고, 상기 100 ％ 응력은, 상기 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간의 길이가 100 ㎜ 가 되도록 그리퍼로 잡고, 그 후, 속도 200 ㎜/min 으로 길이 방향으로 인장하고, 그리퍼간의 길이가 200 ㎜ 가 되었을 때의 인장력의 측정값을, 반도체 가공용 시트의 단면적으로 제산함으로써 얻어지는 값인 것을 특징으로 하는 반도체 가공용 시트를 제공한다 (발명 2).
상기 발명 (발명 2) 에 의하면, 100 ％ 응력의 비가 상기 범위임으로써, 크게 연신하는 것이 가능해진다. 그 때문에, 예를 들어, FO-WLP 의 제조와 같은, 반도체 칩끼리를 충분히 이간시킬 필요가 있는 용도에 바람직하게 사용할 수 있다.
세 번째로 본 발명은, 적어도 기재를 구비하는 반도체 가공용 시트로서, 23 ℃ 에 있어서 상기 기재의 MD 방향 및 CD 방향으로 측정되는 상기 반도체 가공용 시트의 인장 탄성률이, 각각 10 ㎫ 이상, 350 ㎫ 이하이고, 23 ℃ 에 있어서 상기 기재의 MD 방향 및 CD 방향으로 측정되는 상기 반도체 가공용 시트의 100 ％ 응력이, 각각 3 ㎫ 이상, 20 ㎫ 이하이고, 상기 100 ％ 응력은, 상기 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간의 길이가 100 ㎜ 가 되도록 그리퍼로 잡고, 그 후, 속도 200 ㎜/min 으로 길이 방향으로 인장하고, 그리퍼간의 길이가 200 ㎜ 가 되었을 때의 인장력의 측정값을, 반도체 가공용 시트의 단면적으로 제산함으로써 얻어지는 값이고, 23 ℃ 에 있어서 상기 기재의 MD 방향 및 CD 방향으로 측정되는 상기 반도체 가공용 시트의 파단 신도가, 각각 100 ％ 이상인 것을 특징으로 하는 반도체 가공용 시트를 제공한다 (발명 3).
상기 발명 (발명 3) 에 의하면, 인장 탄성률 및 파단 신도가 상기 범위임으로써, 크게 연신하는 것이 가능해진다. 그 때문에, 예를 들어, FO-WLP 의 제조와 같은, 반도체 칩끼리를 충분히 이간시킬 필요가 있는 용도에 바람직하게 사용할 수 있다.
상기 발명 (발명 1 ∼ 3) 에 있어서는, 상기 기재의 적어도 일방의 면에 적층된 점착제층을 추가로 구비하는 것이 바람직하다 (발명 4).
상기 발명 (발명 1 ∼ 4) 에 있어서, 상기 기재는, 열가소성 엘라스토머를 함유하는 것이 바람직하다 (발명 5).
상기 발명 (발명 5) 에 있어서, 상기 열가소성 엘라스토머는, 우레탄계 엘라스토머인 것이 바람직하다 (발명 6).
상기 발명 (발명 1 ∼ 6) 에 있어서는, 상기 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩에 있어서의 이웃하는 반도체 칩의 상호의 간격을, 200 ㎛ 이상, 6000 ㎛ 이하까지 넓히기 위해서 사용되는 것이 바람직하다 (발명 7).
상기 발명 (발명 1 ∼ 7) 에 있어서는, 서로 직교하는 X 축 및 Y 축에 있어서의 +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 4 방향에 장력을 부여하여 반도체 가공용 시트를 길게 늘림으로써, 상기 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩의 간격을 넓히기 위해서 사용되는 것이 바람직하다 (발명 8).
상기 발명 (발명 1 ∼ 8) 에 있어서는, 점착 시트의 편면에, 개편화된 복수의 반도체 칩을 형성하는 공정과, 상기 점착 시트를 길게 늘려, 상기 복수의 상기 반도체 칩끼리의 간격을 넓히는 공정을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 점착 시트로서 사용되는 것이 바람직하다 (발명 9).
상기 발명 (발명 1 ∼ 9) 에 있어서는, 팬 아웃형의 반도체 웨이퍼 레벨 패키지를 제조하기 위해서 사용되는 것이 바람직하다 (발명 10).
본 발명에 관련된 반도체 가공용 시트는, 크게 연신할 수 있고, 반도체 칩끼리를 충분히 이간시킬 수 있다.
도 1 은, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 1 양태를 설명하는 단면도이다.
도 2 는, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 1 양태를 설명하는 단면도이다.
도 3 은, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 1 양태를 설명하는 단면도이다.
도 4 는, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 2 양태를 설명하는 단면도이다.
도 5 는, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 2 양태를 설명하는 단면도이다.
도 6 은, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 2 양태를 설명하는 단면도이다.
도 7 은, 본 발명의 일 실시형태에 관련된 반도체 가공용 시트의 사용 방법의 제 2 양태를 설명하는 단면도이다.
도 8 은, 실시예에서 사용한 2 축 연신 익스팬드 장치를 설명하는 평면도이다.
이하, 본 발명의 실시형태에 대해 설명한다.
본 실시형태에 관련된 반도체 가공용 시트는, 적어도 기재를 구비하여 구성된다.
본 실시형태에 관련된 반도체 가공용 시트의 복원율은 70 ％ 이상, 100 ％ 이하인 것이 바람직하다.
본 명세서에 있어서, 복원율이란, 다음과 같이 산출되는 것을 말한다. 먼저, 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라내어, 시험편을 얻는다. 당해 잘라냄은, 반도체 가공용 시트에 있어서의 기재의 MD 방향과, 시험편의 길이 방향이 일치하도록 실시한다. 다음으로, 시험편의 길이 방향의 양단을, 그리퍼간이 100 ㎜ 가 되도록 그리퍼로 잡는다. 이 때의 그리퍼간의 길이를, 초기 그리퍼간의 길이 L0 (㎜) 으로 한다. 다음으로, 200 ㎜/min 의 속도로 그리퍼간을 길이 방향으로 인장하고, 그리퍼간이 200 ㎜ 가 된 상태에서 1 분간 유지한다. 200 ㎜ 까지 확장시킨 후의 그리퍼간의 길이로부터 초기 그리퍼간의 길이 L0 (㎜) (즉 100 ㎜) 을 뺀 길이를, 확장 길이 L1 (㎜) (= 100 ㎜) 로 한다. 1 분간의 유지 후, 200 ㎜/min 의 속도로 그리퍼간의 길이를 되돌리고, 그리퍼간이 100 ㎜ (즉 L0 (㎜)) 가 된 상태에서 1 분간 유지한다. 그 후, 60 ㎜/min 의 속도로 그리퍼간을 길이 방향으로 인장하고, 인장력의 측정값이 0.1 N/15 ㎜ 를 나타낸 시점에서의 그리퍼간의 길이를 기록한다. 당해 길이로부터 초기 그리퍼간의 길이 L0 (㎜) 을 뺀 값을 L2 (㎜) 로 한다. 이상과 같이 하여 얻어진 L1 및 L2 의 값을 하기 식 (I) 에 적용시킴으로써, 복원율 (％) 이 얻어진다.
복원율 (％) = {1 - (L2 ÷ L1)} × 100 … (I)
또한, 이 인장 시험에 있어서, 시험편의 두께는 특별히 제한되지 않고, 시험의 대상으로 하는 반도체 가공용 시트의 두께와 동일해도 된다. 또, 구체적인 측정 방법은, 후술하는 시험예에 나타낸 바와 같다.
또, 본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 CD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력에 대한, 23 ℃ 에 있어서 기재의 MD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력의 비가, 0.8 이상, 1.2 이하인 것이 바람직하다. 여기서, MD 방향이란, 기재의 제조시에 있어서의 흐름 방향을 말하고, CD 방향이란, MD 방향에 대해 수직인 방향을 말한다.
본 명세서에 있어서, 100 ％ 응력이란, 다음과 같이 산출되는 것을 말한다. 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간이 100 ㎜ 가 되도록 그리퍼로 잡아, 속도 200 ㎜/min 으로 길이 방향으로 인장하고, 그리퍼간의 길이가 200 ㎜ 가 되었을 때의 인장력의 강도 (인장력의 측정값) 로서 나타내는 100 ％ 강도를, 반도체 가공 시트의 단면적으로 제산함으로써, 100 ％ 응력 (㎫) 이 얻어진다. 당해 잘라냄은, 반도체 가공용 시트의 제조시에 있어서의 흐름 방향 (MD 방향) 또는 MD 방향에 직교하는 방향 (CD 방향) 과, 시험편의 길이 방향이 일치하도록 실시한다. 또한, 이 인장 시험에 있어서, 시험편의 두께는 특별히 제한되지 않고, 시험의 대상으로 하는 반도체 가공용 시트의 두께와 동일해도 된다. 또, 구체적인 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
또, 본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 MD 방향 및 CD 방향으로 측정되는 반도체 가공용 시트의 인장 탄성률이, 각각 10 ㎫ 이상, 350 ㎫ 이하이고, 23 ℃ 에 있어서 기재의 MD 방향 및 CD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력이, 각각 3 ㎫ 이상, 20 ㎫ 이하이고, 또한, 23 ℃ 에 있어서 기재의 MD 방향 및 CD 방향으로 측정되는 반도체 가공용 시트의 파단 신도가, 각각 100 ％ 이상인 것이 바람직하다.
본 실시형태에 관련된 반도체 가공용 시트는, 상기 서술한 물성을 가짐으로써, 파단이 생기는 일 없이 연신하기 쉬워지는 결과, 크게 연신하는 것이 가능해진다.
특히, 상기 복원율이 상기 범위인 경우, 반도체 가공용 시트는 크게 연신된 후에 있어서도 복원하기 쉬운 것을 의미한다. 일반적으로, 항복점을 갖는 시트를 항복점 이상으로 연신하면, 시트는 소성 변형을 일으키고, 소성 변형을 일으킨 부분, 즉 극단적으로 연신된 부분이 편재된 상태가 된다. 그러한 상태의 시트를 더욱 연신하면, 상기의 극단적으로 연신된 부분으로부터 파단이 생기거나, 파단이 생기지 않아도, 익스팬드가 불균일해진다. 또, 변형을 X 축, 신장을 Y 축으로 각각 플롯한 응력-변형선도에 있어서, 기울기 dx/dy 가, 정 (正) 의 값으로부터 0 또는 부 (負) 의 값으로 변화하는 응력값을 취하지 않고, 명확한 항복점을 나타내지 않는 시트이어도, 인장량이 커짐에 따라 시트는 소성 변형을 일으켜, 동일하게 파단이 생기거나, 익스팬드가 불균일해진다. 한편, 소성 변형이 아니라 탄성 변형이 생기는 경우에는, 응력을 제거함으로써 시트가 원래의 형상으로 복원되기 쉽다. 그래서, 충분히 큰 인장량인 100 ％ 신장 후에 어느 정도 복원하는가를 나타내는 지표인 복원율이, 상기 범위임으로써, 반도체 가공용 시트를 크게 연신할 때, 필름의 소성 변형이 최소한으로 억제되어, 파단이 잘 생기지 않고, 또한 균일한 익스팬드가 가능해진다.
또, 100 ％ 응력의 비가 상기 범위인 경우, 그리고, 인장 탄성률, 100 ％ 응력 및 파단 신도가 상기인 경우, 반도체 가공용 시트를, 기재의 MD 방향 및 CD 방향으로 연신할 때 (이하, 이와 같은 연신을 「2 축 연신」 이라고 하는 경우가 있다), 파단이 잘 생기지 않고, 크게 연신하는 것이 가능해진다.
상기와 같은 반도체 가공용 시트에서는, 구체적으로는, 반도체 칩의 상호의 간격이 200 ㎛ 이상과 같은 거리가 될 때까지 이간시키는 것이 가능해진다. 이와 같은 반도체 가공용 시트는, FO-WLP 의 제조 방법 등의 반도체 칩끼리의 간격을 충분히 넓히는 것이 요구되는 반도체 장치의 제조 방법에 바람직하게 사용할 수 있다.
1. 반도체 가공용 시트의 물성 등
본 실시형태에 관련된 반도체 가공용 시트에서는, 복원율이, 70 ％ 이상인 것이 바람직하고, 특히 80 ％ 이상인 것이 바람직하고, 나아가서는 85 ％ 이상인 것이 바람직하다. 또, 당해 복원율은, 100 ％ 이하인 것이 바람직하다. 복원율이 상기 범위임으로써, 전술한 바와 같이, 반도체 가공용 시트를 크게 연신하는 것이 가능해진다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 CD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력에 대한, 23 ℃ 에 있어서 기재의 MD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력의 비가, 0.8 이상인 것이 바람직하고, 특히 0.83 이상인 것이 바람직하고, 나아가서는 0.85 이상인 것이 바람직하다. 또, 당해 비는, 1.2 이하인 것이 바람직하고, 특히 1.17 이하인 것이 바람직하고, 나아가서는 1.15 이하인 것이 바람직하다. 100 ％ 응력의 비가 상기 범위임으로써, 반도체 가공용 시트를 2 축 연신하는 경우와 같이, 특정한 방향으로만 응력이 가해지기 쉬운 경우에도, 반도체 가공용 시트의 파단이 발생하는 것이 억제된다. 그 결과, 반도체 가공용 시트를 보다 크게 연신하는 것이 가능해진다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 CD 방향으로 측정되는 반도체 가공용 시트의 파단 신도가, 100 ％ 이상인 것이 바람직하고, 특히 150 ％ 이상인 것이 바람직하고, 나아가서는 200 ％ 이상인 것이 바람직하다. 또, 당해 파단 신도는, 1200 ％ 이하인 것이 바람직하고, 특히 1000 ％ 이하인 것이 바람직하다. 당해 파단 신도가 상기 범위임으로써, 반도체 가공용 시트를, 기재의 CD 방향으로 크게 연신하는 것이 가능해진다. 또한, CD 방향의 파단 신도의 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 MD 방향으로 측정되는 반도체 가공용 시트의 파단 신도가, 100 ％ 이상인 것이 바람직하고, 특히 150 ％ 이상인 것이 바람직하고, 나아가서는 200 ％ 이상인 것이 바람직하다. 또, 당해 파단 신도는, 1200 ％ 이하인 것이 바람직하고, 특히 1000 ％ 이하인 것이 바람직하다. 당해 파단 신도가 상기 범위임으로써, 반도체 가공용 시트를, 기재의 MD 방향으로 크게 연신하는 것이 가능해진다. 또한, MD 방향의 파단 신도의 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 CD 방향으로 측정되는 반도체 가공용 시트의 인장 탄성률이, 10 ㎫ 이상인 것이 바람직하고, 특히 20 ㎫ 이상인 것이 바람직하고, 나아가서는 25 ㎫ 이상인 것이 바람직하다. 또, 당해 인장 탄성률은, 350 ㎫ 이하인 것이 바람직하고, 특히 300 ㎫ 이하인 것이 바람직하고, 나아가서는 250 ㎫ 이하인 것이 바람직하다. 상기 인장 탄성률이 10 ㎫ 이상임으로써, 반도체 가공용 시트 상에 반도체 칩 등을 적층했을 경우에, 그 반도체 칩 등을 양호하게 지지하는 것이 가능해진다. 또, 상기 인장 탄성률이 350 ㎫ 이하임으로써, 반도체 가공용 시트가 적당한 유연성을 갖는 것이 되어, 반도체 가공용 시트를 보다 크게 연신하기 쉬워진다. 또한, 상기 인장 탄성률의 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 MD 방향으로 측정되는 반도체 가공용 시트의 인장 탄성률이, 10 ㎫ 이상인 것이 바람직하고, 특히 20 ㎫ 이상인 것이 바람직하고, 나아가서는 25 ㎫ 이상인 것이 바람직하다. 또, 당해 인장 탄성률은, 350 ㎫ 이하인 것이 바람직하고, 특히 300 ㎫ 이하인 것이 바람직하고, 나아가서는 250 ㎫ 이하인 것이 바람직하다. 상기 인장 탄성률이 10 ㎫ 이상임으로써, 반도체 가공용 시트 상에 반도체 칩 등을 적층했을 경우에, 그 반도체 칩 등을 양호하게 지지하는 것이 가능해진다. 또, 상기 인장 탄성률이 350 ㎫ 이하임으로써, 반도체 가공용 시트가 적당한 유연성을 갖는 것이 되어, 반도체 가공용 시트를 보다 크게 연신하기 쉬워진다. 또한, 상기 인장 탄성률의 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 CD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력이, 3 ㎫ 이상인 것이 바람직하고, 특히 5 ㎫ 이상인 것이 바람직하고, 나아가서는 6 ㎫ 이상인 것이 바람직하다. 당해 100 ％ 응력이 3 ㎫ 이상임으로써, 반도체 가공용 시트를 크게 연신함으로써 기재의 두께가 저감되어도, 이간된 상태의 칩을 지지하는 데에 필요한 힘을 유지하는 것이 가능해진다. 또, 당해 100 ％ 응력은, 20 ㎫ 이하인 것이 바람직하고, 특히 18 ㎫ 이하인 것이 바람직하고, 나아가서는 16 ㎫ 이하인 것이 바람직하다. 당해 파단 신도가 20 ㎫ 이하임으로써, 익스팬드 장치에 과도한 부하를 가하는 일 없이 반도체 가공용 시트를 크게 연신하는 것이 가능하고, 장기간에 걸쳐서 연속으로 장치를 사용해도 장치의 고장을 방지하는 것을 기대할 수 있다. 또한, CD 방향의 100 ％ 응력의 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
본 실시형태에 관련된 반도체 가공용 시트에서는, 23 ℃ 에 있어서 기재의 MD 방향으로 측정되는 반도체 가공용 시트의 100 ％ 응력이, 3 ㎫ 이상인 것이 바람직하고, 특히 5 ㎫ 이상인 것이 바람직하고, 나아가서는 6 ㎫ 이상인 것이 바람직하다. 당해 100 ％ 응력이 3 ㎫ 이상임으로써, 반도체 가공용 시트를 크게 연신함으로써 기재의 두께가 저감되어도, 이간된 상태의 칩을 지지하는 데에 필요한 힘을 유지하는 것이 가능해지고, 반도체 가공용 시트를, 기재의 CD 방향으로 크게 연신하는 것이 가능해진다. 또, 당해 100 ％ 응력은, 20 ㎫ 이하인 것이 바람직하고, 특히 18 ㎫ 이하인 것이 바람직하고, 나아가서는 16 ㎫ 이하인 것이 바람직하다. 당해 파단 신도가 20 ㎫ 이하임으로써, 익스팬드 장치에 과도한 부하를 가하는 일 없이 반도체 가공용 시트를 크게 연신하는 것이 가능하고, 장기간에 걸쳐서 연속으로 장치를 사용해도 장치의 고장을 방지하는 것을 기대할 수 있다. 또한, MD 방향의 100 ％ 응력의 측정 방법은, 후술하는 시험예에 나타내는 바와 같다.
본 실시형태에 관련된 반도체 가공용 시트는, 적어도 일방의 면이 점착성을 갖는 것이 바람직하다. 이로써, 당해 면에 반도체 칩 등을 첩부 (貼付) 하여 고정시키는 것이 가능해진다. 또한, 본 명세서에서는, 반도체 가공용 시트에 있어서의, 점착성을 갖고, 반도체 칩 등이 첩부되는 면을 「점착면」 이라고 하는 경우가 있다. 본 실시형태에 관련된 반도체 가공용 시트의 점착력은, 300 mN/25 ㎜ 이상인 것이 바람직하고, 특히 800 mN/25 ㎜ 이상인 것이 바람직하고, 나아가서는 1000 mN/25 ㎜ 이상인 것이 바람직하다. 또, 당해 점착력은, 30000 mN/25 ㎜ 이하인 것이 바람직하고, 특히 15000 mN/25 ㎜ 이하인 것이 바람직하고, 나아가서는 10000 mN/25 ㎜ 이하인 것이 바람직하다. 당해 점착력이 300 mN/25 ㎜ 이상임으로써 점착면에 반도체 칩 등을 양호하게 첩부하여 고정시킬 수 있다. 또, 당해 점착력이 30000 mN/25 ㎜ 이하임으로써, 본 실시형태에 관련된 반도체 가공용 시트로부터 그 밖의 점착 시트에의 반도체 칩 등의 새로 붙임, 본 실시형태에 관련된 반도체 가공용 시트로부터, 반도체 칩 등을 흡착 유지 가능한 유지 부재에의 반도체 칩 등의 전사, 본 실시형태에 관련된 반도체 가공용 시트로부터의 반도체 칩의 픽업 등을 양호하게 실시하는 것이 가능해진다. 또한, 본 명세서에 있어서의 점착력은, 실리콘제의 미러 웨이퍼를 피착체로 하고, JIS Z0237 : 2009 에 준한 180°박리법에 의해 측정한 점착력 (mN/25 ㎜) 으로 한다. 또, 본 실시형태에 관련된 반도체 가공용 시트가 기재만으로 이루어지는 경우에는, 점착력은, 당해 기재의 일방의 면에 대해 측정된 것으로 하고, 본 실시형태에 관련된 반도체 가공용 시트가 기재와 후술하는 점착제층으로 이루어지는 경우에는, 점착력은, 당해 점착제층에 있어서의 기재와는 반대의 면에 대해 측정된 것으로 한다.
본 실시형태에 관련된 반도체 가공용 시트는 내열성을 갖는 것이 바람직하다. 본 실시형태에 관련된 반도체 가공용 시트를 사용하여 웨이퍼 레벨 패키지를 제조하는 경우, 본 실시형태에 관련된 반도체 가공용 시트 상에 있어서, 반도체 칩을 봉지 부재에 의해 봉지하는 경우가 있다. 일반적으로, 봉지 부재로는 열경화성의 재료가 사용되고, 봉지시에는, 당해 재료가 가열된다. 반도체 가공용 시트가 내열성을 가짐으로써, 당해 가열에 의한 반도체 가공용 시트의 변형을 억제하는 것이 가능해진다.
본 실시형태에 관련된 반도체 가공용 시트의 두께는, 30 ㎛ 이상인 것이 바람직하고, 특히 50 ㎛ 이상인 것이 바람직하다. 또, 당해 두께는, 300 ㎛ 이하인 것이 바람직하고, 특히 250 ㎛ 이하인 것이 바람직하다.
2. 기재
본 실시형태에 관련된 반도체 가공용 시트의 기재는, 반도체 가공용 시트가 전술한 물성을 달성할 수 있는 것이면, 그 구성 재료는 특별히 한정되지 않고, 통상은 수지계의 재료를 주재료로 하는 필름으로 구성된다. 특히, 전술한 물성을 달성하기 쉽다는 관점에서, 기재의 재료로는, 열가소성 엘라스토머 또는 고무계 재료를 사용하는 것이 바람직하고, 이들 중에서도, 전술한 물성을 보다 달성하기 쉽다는 관점에서, 열가소성 엘라스토머를 사용하는 것이 특히 바람직하다. 또, 전술한 물성을 달성하기 쉽다는 관점에서, 기재의 구성 재료로는, 유리 전이 온도 (Tg) 가 비교적 낮은 수지를 사용하는 것이 바람직하고, 특히, 이와 같은 수지의 유리 전이 온도 (Tg) 는, 90 ℃ 이하인 것이 바람직하고, 특히 80 ℃ 이하인 것이 바람직하고, 나아가서는 70 ℃ 이하인 것이 바람직하다.
열가소성 엘라스토머로는, 우레탄계 엘라스토머, 올레핀계 엘라스토머, 염화비닐계 엘라스토머, 폴리에스테르계 엘라스토머, 스티렌계 엘라스토머, 아크릴계 엘라스토머, 아미드계 엘라스토머 등을 들 수 있다. 이들 중에서도, 전술한 물성을 보다 달성하기 쉽다는 관점에서, 우레탄계 엘라스토머를 사용하는 것이 바람직하다.
우레탄계 엘라스토머란, 일반적으로, 장사슬 폴리올, 사슬 연장제 및 디이소시아네이트를 반응시켜 얻어지는 것이고, 장사슬 폴리올로부터 유도되는 구성 단위를 갖는 소프트 세그먼트와, 사슬 연장제와 디이소시아네이트의 반응으로부터 얻어지는 폴리우레탄 구조를 갖는 하드 세그먼트로 이루어진다.
우레탄계 엘라스토머를, 그 소프트 세그먼트 성분으로서 사용하는 장사슬 폴리올의 종류에 따라 분류하면, 폴리에스테르계 폴리우레탄 엘라스토머, 폴리에테르계 폴리우레탄 엘라스토머, 폴리카보네이트계 폴리우레탄 엘라스토머 등으로 나눌 수 있다. 본 실시형태에 관련된 반도체 가공용 시트에서는, 이들 중, 전술한 물성을 달성하기 쉽다는 관점에서, 폴리에테르계 폴리우레탄 엘라스토머를 사용하는 것이 바람직하다.
상기 장사슬 폴리올의 예로는, 락톤계 폴리에스테르폴리올, 아디페이트계 폴리에스테르폴리올 등의 폴리에스테르폴리올 ; 폴리프로필렌(에틸렌)폴리올, 폴리테트라메틸렌에테르글리콜 등의 폴리에테르폴리올 ; 폴리카보네이트폴리올 등을 들 수 있다. 이들 중, 전술한 물성을 달성하기 쉽다는 관점에서, 아디페이트계 폴리에스테르폴리올을 사용하는 것이 바람직하다.
상기 디이소시아네이트의 예로는, 2,4-톨루엔디이소시아네이트, 2,6-톨루엔디이소시아네이트, 4,4'-디페닐메탄디이소시아네이트, 헥사메틸렌디이소시아네이트 등을 들 수 있다. 이들 중, 전술한 물성을 달성하기 쉽다는 관점에서, 헥사메틸렌디이소시아네이트를 사용하는 것이 바람직하다.
상기 사슬 연장제로는, 1,4-부탄디올, 1,6-헥산디올 등의 저분자 다가 알코올, 방향족 디아민 등을 들 수 있다. 이들 중, 전술한 물성을 달성하기 쉽다는 관점에서, 1,6-헥산디올을 사용하는 것이 바람직하다.
올레핀계 엘라스토머로는, 에틸렌·α-올레핀 공중합체, 프로필렌·α-올레핀 공중합체, 부텐·α-올레핀 공중합체, 에틸렌·프로필렌·α-올레핀 공중합체, 에틸렌·부텐·α-올레핀 공중합체, 프로필렌·부텐-α 올레핀 공중합체, 에틸렌·프로필렌·부텐-α·올레핀 공중합체, 스티렌·이소프렌 공중합체 및 스티렌·에틸렌·부틸렌 공중합체로 이루어지는 군에서 선택되는 적어도 1 종의 수지를 함유하는 것을 들 수 있다.
올레핀계 엘라스토머의 밀도는, 특별히 한정되지 않지만, 반도체 웨이퍼를 반도체 가공용 시트에 첩부할 때의 요철 추종성이 우수한 기재를 보다 안정적으로 얻는 등의 관점에서, 0.860 g/㎤ 이상 0.905 g/㎤ 미만인 것이 바람직하고, 0.862 g/㎤ 이상 0.900 g/㎤ 미만인 것이 보다 바람직하고, 0.864 g/㎤ 이상 0.895 g/㎤ 미만인 것이 특히 바람직하다.
올레핀계 엘라스토머는, 이 엘라스토머를 형성하기 위해서 사용한 전체 단량체 중, 올레핀계 화합물로 이루어지는 단량체의 질량 비율 (본 명세서에 있어서 「올레핀 함유율」 이라고도 한다) 이 50 ∼ 100 질량％ 인 것이 바람직하다. 올레핀 함유율이 과도하게 낮은 경우에는, 올레핀에서 유래하는 구조 단위를 함유하는 엘라스토머로서의 성질이 잘 나타나지 않게 되고, 유연성이나 고무 탄성을 잘 나타내지 않게 된다. 이러한 효과를 안정적으로 얻는 관점에서, 올레핀 함유율은 50 질량％ 이상인 것이 바람직하고, 60 질량％ 이상인 것이 보다 바람직하다.
스티렌계 엘라스토머로는, 스티렌-공액 디엔 공중합체 및 스티렌-올레핀 공중합체 등을 들 수 있다. 스티렌-공액 디엔 공중합체의 구체예로는, 스티렌-부타디엔 공중합체, 스티렌-부타디엔-스티렌 공중합체 (SBS), 스티렌-부타디엔-부틸렌-스티렌 공중합체, 스티렌-이소프렌 공중합체, 스티렌-이소프렌-스티렌 공중합체 (SIS), 스티렌-에틸렌-이소프렌-스티렌 공중합체 등의 미수첨 스티렌-공액 디엔 공중합체 ; 스티렌-에틸렌/프로필렌-스티렌 공중합체 (SEPS, 스티렌-이소프렌-스티렌 공중합체의 수첨가물), 스티렌-에틸렌-부틸렌-스티렌 공중합체 (SEBS, 스티렌-부타디엔 공중합체의 수소 첨가물) 등의 수첨 스티렌-공액 디엔 공중합체 등을 들 수 있다. 또, 공업적으로는, 터프프렌 (아사히 화성사 제조), 크레이튼 (크레이튼 폴리머 재팬사 제조), 스미토모 TPE-SB (스미토모 화학사 제조), 에포프렌드 (다이셀 화학 공업사 제조), 라바론 (미츠비시 화학사 제조), 셉톤 (쿠라레사 제조), 터프텍 (아사히 화성사 제조) 등의 상품명을 들 수 있다. 스티렌계 엘라스토머는, 수소 첨가물이어도 되고 미수첨물이어도 된다.
고무계 재료로는, 예를 들어, 천연 고무, 합성 이소프렌 고무 (IR), 부타디엔 고무 (BR), 스티렌-부타디엔 고무 (SBR), 클로로프렌 고무 (CR), 아크릴로니트릴-부타디엔 공중합 고무 (NBR), 부틸 고무 (IIR), 할로겐화 부틸 고무, 아크릴 고무, 우레탄 고무, 다황화 고무 등을 들 수 있고, 이들의 1 종을 단독으로 또는 2 종 이상을 조합하여 사용할 수 있다.
기재로서, 상기와 같은 재료로 이루어지는 필름이 복수층 적층된 것을 사용할 수도 있다. 또, 상기와 같은 재료로 이루어지는 필름과, 그 밖의 필름이 적층된 것을 사용할 수도 있다.
필름을 복수층 적층하는 경우, 전술한 물성을 달성하는 데에 있어서 기여율이 높은 필름을, 비교적 두꺼운 두께로 중앙에 배치하고, 그 필름을, 상기 기여율이 낮은, 비교적 얇은 두께의 다른 필름 사이에 두는 구성으로 할 수 있다. 또, 유리 전이 온도 (Tg) 가 비교적 낮은 수지의 사용은, 전술한 물성을 달성하는 데에 있어서 바람직하지만, 그러한 수지는 점착성이 높기 때문에, 그러한 수지를 반도체 가공용 시트의 표면에 형성하는 경우, 반도체 가공용 시트의 제조시 또는 사용시에 있어서의 취급이 곤란해질 가능성이 있다. 그래서, 유리 전이 온도 (Tg) 가 비교적 낮은 수지 필름을, 유리 전이 온도 (Tg) 가 비교적 높은 수지 필름 사이에 두거나, 유리 전이 온도 (Tg) 가 비교적 낮은 수지 필름에 대해 유리 전이 온도 (Tg) 가 비교적 높은 수지 필름을 적층하거나 함으로써, 전술한 물성의 달성과, 취급성을 양립할 수 있다.
본 실시형태에 관련된 반도체 가공용 시트가 기재만으로 구성되는 경우, 당해 기재는 점착성을 갖는 것이 바람직하다. 당해 점착성이 상태 (常態) 에서 발휘되는 것인 경우, 기재로서, 자기 점착성을 갖는 것을 사용하는 것이 바람직하다.
또, 본 실시형태에 관련된 반도체 가공용 시트가 기재만으로 구성되고, 또한 당해 기재가 복수의 필름을 적층하여 이루어지는 것인 경우, 적층되는 복수의 필름 중, 최외층에 위치하는 필름만 또는 그들의 일방만이 점착성을 갖는 것이어도 된다. 예를 들어, 유리 전이 온도 (Tg) 가 비교적 낮은 수지 필름의 일방의 면에 대해, 유리 전이 온도 (Tg) 가 비교적 높은 수지 필름을 적층함으로써, 그 일방의 면에만 있어서 점착성을 발휘시킬 수 있다. 또한, 본 명세서에 있어서의 반도체 가공용 시트의 최외층에는, 박리 시트 등, 사용시에 제거되는 것을 포함하지 않는 것으로 한다.
본 실시형태에 있어서의 기재에서는, 상기의 수지계 재료를 주재료로 하는 필름 내에, 안료, 염료, 난연제, 가소제, 대전 방지제, 활제, 필러 등의 각종 첨가제가 함유되어 있어도 된다. 안료로는, 예를 들어, 이산화티탄, 카본 블랙 등을 들 수 있다. 또, 필러로는, 멜라민 수지와 같은 유기계 재료, 흄드 실리카와 같은 무기계 재료 및 니켈 입자와 같은 금속계 재료가 예시된다. 이러한 첨가제의 함유량은 특별히 한정되지 않지만, 기재가 원하는 기능을 발휘할 수 있는 범위에 두는 것이 바람직하다.
반도체 가공용 시트가 후술하는 점착제층을 갖는 경우, 기재는, 그 표면에 적층되는 점착제층과의 밀착성을 향상시킬 목적으로, 원하는 바에 따라 편면 또는 양면에, 산화법이나 요철화법 등에 의한 표면 처리, 혹은 프라이머층을 형성하는 프라이머 처리를 실시할 수 있다. 상기 산화법으로는, 예를 들어 코로나 방전 처리, 플라즈마 방전 처리, 크롬 산화 처리 (습식), 화염 처리, 열풍 처리, 오존, 자외선 조사 처리 등을 들 수 있고, 또, 요철화법으로는, 예를 들어 샌드 블라스트법, 용사 처리법 등을 들 수 있다.
또, 점착제층이 에너지선 경화성 점착제를 함유하는 경우, 기재는, 에너지선에 대한 투과성을 갖는 것이 바람직하다. 특히, 에너지선으로서 자외선을 사용하는 경우에는, 기재는 자외선에 대해 투과성을 갖는 것이 바람직하고, 에너지선으로서 전자선을 사용하는 경우에는, 기재는 전자선의 투과성을 갖는 것이 바람직하다.
본 실시형태에 관련된 반도체 가공용 시트에 있어서, 기재의 제조 방법은 특별히 제한되지 않고, 예를 들어, 캐스트 성형법 (용융 유연법), T 다이법이나 인플레이션법과 같은 용융 압출법, 캘린더법 등, 어느 방법을 사용해도 된다. 그 중에서도, 두께의 편차를 억제하는 것이 용이하다는 관점에서, 캐스트 성형법에 의해 기재를 제조하는 것이 바람직하다. 이 경우, 기재의 재료가 되는 액상의 배합물 (경화 전의 수지, 수지의 용액 등) 을, 공정 시트 상에 박막상으로 캐스트한 후에, 도막을 경화시켜 필름화함으로써 기재를 제조할 수 있는 것이 바람직하다.
기재의 두께는, 반도체 가공용 시트가 원하는 공정에 있어서 적절히 기능할 수 있는 한, 한정되지 않는다. 기재의 두께는, 20 ㎛ 이상인 것이 바람직하고, 특히 40 ㎛ 이상인 것이 바람직하다. 또, 당해 두께는, 250 ㎛ 이하인 것이 바람직하고, 특히 200 ㎛ 이하인 것이 바람직하다.
또, 2 ㎝ 간격으로 두께를 측정했을 때의, 기재의 두께의 표준 편차는, 2 ㎛ 이하인 것이 바람직하고, 특히 1.5 ㎛ 이하인 것이 바람직하고, 나아가서는 1 ㎛ 이하인 것이 바람직하다. 당해 표준 편차가 2 ㎛ 이하임으로써, 반도체 가공용 시트가 정밀도가 높은 두께를 갖는 것이 되어, 반도체 가공용 시트를 균일하게 연신하는 것이 가능해진다.
3. 점착제층
본 실시형태에 관련된 반도체 가공용 시트는, 기재의 적어도 일방의 면에 적층된 점착제층을 추가로 구비하는 것이 바람직하다. 이로써, 반도체 가공용 시트는, 당해 점착제층측의 면에 있어서 원하는 점착성을 발휘하기 쉬워져, 당해 면에 반도체 칩 등을 양호하게 첩부하는 것이 가능해진다.
점착제층은, 반도체 가공용 시트에 있어서 전술한 물성을 달성할 수 있는 것이면, 특별히 한정되지 않는다. 당해 점착제층은, 비에너지선 경화성 점착제로 구성되어도 되고, 에너지선 경화성 점착제로 구성되어도 된다. 비에너지선 경화성 점착제로는, 원하는 점착력 및 재박리성을 갖는 것이 바람직하고, 예를 들어, 아크릴계 점착제, 고무계 점착제, 실리콘계 점착제, 우레탄계 점착제, 폴리에스테르계 점착제, 폴리비닐에테르계 점착제 등을 사용할 수 있다. 이들 중에서도, 반도체 가공용 시트를 연신했을 때에 반도체 칩 등의 탈락을 효과적으로 억제할 수 있는 아크릴계 점착제가 바람직하다.
한편, 에너지선 경화성 점착제는, 에너지선 조사에 의해 경화시켜 점착력이 저하되기 때문에, 반도체 칩과 반도체 가공용 시트를 분리시키고자 할 때, 에너지선 조사함으로써, 용이하게 분리시킬 수 있다.
점착제층을 구성하는 에너지선 경화성 점착제는, 에너지선 경화성을 갖는 폴리머를 주성분으로 하는 것이어도 되고, 비에너지선 경화성 폴리머 (에너지선 경화성을 갖지 않는 폴리머) 와 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머의 혼합물을 주성분으로 하는 것이어도 된다. 또, 에너지선 경화성을 갖는 폴리머와 비에너지선 경화성 폴리머의 혼합물이어도 되고, 에너지선 경화성을 갖는 폴리머와 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머의 혼합물이어도 되고, 그것들 3 종의 혼합물이어도 된다.
최초로, 에너지선 경화성 점착제가, 에너지선 경화성을 갖는 폴리머를 주성분으로 하는 경우에 대해, 이하 설명한다.
에너지선 경화성을 갖는 폴리머는, 측사슬에 에너지선 경화성을 갖는 관능기 (에너지선 경화성기) 가 도입된 (메트)아크릴산에스테르 (공)중합체 (A) (이하 「에너지선 경화형 중합체 (A)」 라고 하는 경우가 있다) 인 것이 바람직하다. 이 에너지선 경화형 중합체 (A) 는, 관능기 함유 모노머 단위를 갖는 아크릴계 공중합체 (a1) 와, 그 관능기에 결합하는 관능기를 갖는 불포화기 함유 화합물 (a2) 을 반응시켜 얻어지는 것임이 바람직하다. 또한, 본 명세서에 있어서, (메트)아크릴산에스테르란, 아크릴산에스테르 및 메타크릴산에스테르의 양방을 의미한다. 다른 유사 용어도 동일하다.
아크릴계 공중합체 (a1) 는, 관능기 함유 모노머로부터 유도되는 구성 단위와, (메트)아크릴산에스테르 모노머 또는 그 유도체로부터 유도되는 구성 단위를 함유하는 것이 바람직하다.
아크릴계 공중합체 (a1) 의 구성 단위로서의 관능기 함유 모노머는, 중합성의 이중 결합과, 하이드록실기, 카르복실기, 아미노기, 치환 아미노기, 에폭시기 등의 관능기를 분자 내에 갖는 모노머인 것이 바람직하다.
하이드록실기 함유 모노머로는, 예를 들어, 2-하이드록시에틸(메트)아크릴레이트, 2-하이드록시프로필(메트)아크릴레이트, 3-하이드록시프로필(메트)아크릴레이트, 2-하이드록시부틸(메트)아크릴레이트, 3-하이드록시부틸(메트)아크릴레이트, 4-하이드록시부틸(메트)아크릴레이트 등을 들 수 있고, 이들은 단독으로 또는 2 종 이상을 조합하여 사용된다.
카르복실기 함유 모노머로는, 예를 들어, 아크릴산, 메타크릴산, 크로톤산, 말레산, 이타콘산, 시트라콘산 등의 에틸렌성 불포화 카르복실산을 들 수 있다. 이들은 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다.
아미노기 함유 모노머 또는 치환 아미노기 함유 모노머로는, 예를 들어, 아미노에틸(메트)아크릴레이트, n-부틸아미노에틸(메트)아크릴레이트 등을 들 수 있다. 이들은 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다.
아크릴계 공중합체 (a1) 를 구성하는 (메트)아크릴산에스테르 모노머로는, 알킬기의 탄소수가 1 ∼ 20 인 알킬(메트)아크릴레이트 외에, 예를 들어, 분자 내에 지환식 구조를 갖는 모노머 (지환식 구조 함유 모노머) 가 바람직하게 사용된다.
알킬(메트)아크릴레이트로는, 특히 알킬기의 탄소수가 1 ∼ 18 인 알킬(메트)아크릴레이트, 예를 들어, 메틸(메트)아크릴레이트, 에틸(메트)아크릴레이트, 프로필(메트)아크릴레이트, n-부틸(메트)아크릴레이트, 2-에틸헥실(메트)아크릴레이트 등이 바람직하게 사용된다. 이들은, 1 종을 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다.
지환식 구조 함유 모노머로는, 예를 들어, (메트)아크릴산시클로헥실, (메트)아크릴산디시클로펜타닐, (메트)아크릴산아다만틸, (메트)아크릴산이소보르닐, (메트)아크릴산디시클로펜테닐, (메트)아크릴산디시클로펜테닐옥시에틸 등이 바람직하게 사용된다. 이들은, 1 종을 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다.
아크릴계 공중합체 (a1) 는, 상기 관능기 함유 모노머로부터 유도되는 구성 단위를, 바람직하게는 1 질량％ 이상, 특히 바람직하게는 5 질량％ 이상, 더욱 바람직하게는 10 질량％ 이상의 비율로 함유한다. 또, 아크릴계 공중합체 (a1) 는, 상기 관능기 함유 모노머로부터 유도되는 구성 단위를, 바람직하게는 35 질량％ 이하, 특히 바람직하게는 30 질량％ 이하, 더욱 바람직하게는 25 질량％ 이하의 비율로 함유한다.
또한 아크릴계 공중합체 (a1) 는, (메트)아크릴산에스테르 모노머 또는 그 유도체로부터 유도되는 구성 단위를, 바람직하게는 50 질량％ 이상, 특히 바람직하게는 60 질량％ 이상, 더욱 바람직하게는 70 질량％ 이상의 비율로 함유한다. 또, 아크릴계 공중합체 (a1) 는, (메트)아크릴산에스테르 모노머 또는 그 유도체로부터 유도되는 구성 단위를, 바람직하게는 99 질량％ 이하, 특히 바람직하게는 95 질량％ 이하, 더욱 바람직하게는 90 질량％ 이하의 비율로 함유한다.
아크릴계 공중합체 (a1) 는, 상기와 같은 관능기 함유 모노머와, (메트)아크릴산에스테르 모노머 또는 그 유도체를 통상적인 방법으로 공중합함으로써 얻어지지만, 이들 모노머 외에도 디메틸아크릴아미드, 포름산비닐, 아세트산비닐, 스티렌 등이 공중합되어도 된다.
상기 관능기 함유 모노머 단위를 갖는 아크릴계 공중합체 (a1) 를, 그 관능기에 결합하는 관능기를 갖는 불포화기 함유 화합물 (a2) 과 반응시킴으로써, 에너지선 경화형 중합체 (A) 가 얻어진다.
불포화기 함유 화합물 (a2) 이 갖는 관능기는, 아크릴계 공중합체 (a1) 가 갖는 관능기 함유 모노머 단위의 관능기의 종류에 따라, 적절히 선택할 수 있다. 예를 들어, 아크릴계 공중합체 (a1) 가 갖는 관능기가 하이드록실기, 아미노기 또는 치환 아미노기인 경우, 불포화기 함유 화합물 (a2) 이 갖는 관능기로는 이소시아네이트기 또는 에폭시기가 바람직하고, 아크릴계 공중합체 (a1) 가 갖는 관능기가 에폭시기인 경우, 불포화기 함유 화합물 (a2) 이 갖는 관능기로는 아미노기, 카르복실기 또는 아지리디닐기가 바람직하다.
또 상기 불포화기 함유 화합물 (a2) 에는, 에너지선 중합성의 탄소-탄소 이중 결합이, 1 분자 중에 적어도 1 개, 바람직하게는 1 ∼ 6 개, 더욱 바람직하게는 1 ∼ 4 개 함유되어 있다. 이와 같은 불포화기 함유 화합물 (a2) 의 구체예로는, 예를 들어, 2-메타크릴로일옥시에틸이소시아네이트, 메타-이소프로페닐-α,α-디메틸벤질이소시아네이트, 메타크릴로일이소시아네이트, 알릴이소시아네이트, 1,1-(비스아크릴로일옥시메틸)에틸이소시아네이트 ; 디이소시아네이트 화합물 또는 폴리이소시아네이트 화합물과, 하이드록시에틸(메트)아크릴레이트의 반응에 의해 얻어지는 아크릴로일모노이소시아네이트 화합물 ; 디이소시아네이트 화합물 또는 폴리이소시아네이트 화합물과, 폴리올 화합물과, 하이드록시에틸(메트)아크릴레이트의 반응에 의해 얻어지는 아크릴로일모노이소시아네이트 화합물 ; 글리시딜(메트)아크릴레이트 ; (메트)아크릴산, 2-(1-아지리디닐)에틸(메트)아크릴레이트, 2-비닐-2-옥사졸린, 2-이소프로페닐-2-옥사졸린 등을 들 수 있다.
상기 불포화기 함유 화합물 (a2) 은, 상기 아크릴계 공중합체 (a1) 의 관능기 함유 모노머 몰수에 대하여, 바람직하게는 50 몰％ 이상, 특히 바람직하게는 60 몰％ 이상, 더욱 바람직하게는 70 몰％ 이상의 비율로 사용된다. 또, 상기 불포화기 함유 화합물 (a2) 은, 상기 아크릴계 공중합체 (a1) 의 관능기 함유 모노머 몰수에 대하여, 바람직하게는 95 몰％ 이하, 특히 바람직하게는 93 몰％ 이하, 더욱 바람직하게는 90 몰％ 이하의 비율로 사용된다.
아크릴계 공중합체 (a1) 와 불포화기 함유 화합물 (a2) 의 반응에 있어서는, 아크릴계 공중합체 (a1) 가 갖는 관능기와 불포화기 함유 화합물 (a2) 이 갖는 관능기의 조합에 따라, 반응의 온도, 압력, 용매, 시간, 촉매의 유무, 촉매의 종류를 적절히 선택할 수 있다. 이로써, 아크릴계 공중합체 (a1) 중에 존재하는 관능기와, 불포화기 함유 화합물 (a2) 중의 관능기가 반응하여, 불포화기가 아크릴계 공중합체 (a1) 중의 측사슬에 도입되어, 에너지선 경화형 중합체 (A) 가 얻어진다.
이와 같이 하여 얻어지는 에너지선 경화형 중합체 (A) 의 중량 평균 분자량 (Mw) 은, 1 만 이상인 것이 바람직하고, 특히 15 만 이상인 것이 바람직하고, 나아가서는 20 만 이상인 것이 바람직하다. 또, 당해 중량 평균 분자량 (Mw) 은, 150 만 이하인 것이 바람직하고, 특히 100 만 이하인 것이 바람직하다. 또한, 본 명세서에 있어서의 중량 평균 분자량 (Mw) 은, 겔 퍼미에이션 크로마토그래피법 (GPC 법) 에 의해 측정한 표준 폴리스티렌 환산의 값이다.
에너지선 경화성 점착제가, 에너지선 경화형 중합체 (A) 와 같은 에너지선 경화성을 갖는 폴리머를 주성분으로 하는 경우에도, 에너지선 경화성 점착제는, 에너지선 경화성의 모노머 및/또는 올리고머 (B) 를 추가로 함유해도 된다.
에너지선 경화성의 모노머 및/또는 올리고머 (B) 로는, 예를 들어, 다가 알코올과 (메트)아크릴산의 에스테르 등을 사용할 수 있다.
이러한 에너지선 경화성의 모노머 및/또는 올리고머 (B) 로는, 예를 들어, 시클로헥실(메트)아크릴레이트, 이소보르닐(메트)아크릴레이트 등의 단관능성 아크릴산에스테르류, 트리메틸올프로판트리(메트)아크릴레이트, 펜타에리트리톨트리(메트)아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트, 1,4-부탄디올디(메트)아크릴레이트, 1,6-헥산디올디(메트)아크릴레이트, 폴리에틸렌글리콜디(메트)아크릴레이트, 디메틸올트리시클로데칸디(메트)아크릴레이트 등의 다관능성 아크릴산에스테르류, 폴리에스테르올리고(메트)아크릴레이트, 폴리우레탄올리고(메트)아크릴레이트 등을 들 수 있다.
에너지선 경화형 중합체 (A) 에 대해, 에너지선 경화성의 모노머 및/또는 올리고머 (B) 를 배합하는 경우, 에너지선 경화성 점착제 중에 있어서의 에너지선 경화성의 모노머 및/또는 올리고머 (B) 의 함유량은, 에너지선 경화형 중합체 (A) 100 질량부에 대하여, 0 질량부 초과인 것이 바람직하고, 특히 60 질량부 이상인 것이 바람직하다. 또, 당해 함유량은, 에너지선 경화형 중합체 (A) 100 질량부에 대하여, 250 질량부 이하인 것이 바람직하고, 특히 200 질량부 이하인 것이 바람직하다.
여기서, 에너지선 경화성 점착제를 경화시키기 위한 에너지선으로서 자외선을 사용하는 경우에는, 광 중합 개시제 (C) 를 첨가하는 것이 바람직하고, 이 광 중합 개시제 (C) 의 사용에 의해, 중합 경화 시간 및 광선 조사량을 줄일 수 있다.
광 중합 개시제 (C) 로는, 구체적으로는, 벤조페논, 아세토페논, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤조인이소부틸에테르, 벤조인벤조산, 벤조인벤조산메틸, 벤조인디메틸케탈, 2,4-디에틸티오크산톤, 1-하이드록시시클로헥실페닐케톤, 벤질디페닐술파이드, 테트라메틸티우람모노술파이드, 아조비스이소부티로니트릴, 벤질, 디벤질, 디아세틸, β-클로르안트라퀴논, (2,4,6-트리메틸벤질디페닐)포스핀옥사이드, 2-벤조티아졸-N,N-디에틸디티오카르바메이트, 올리고{2-하이드록시-2-메틸-1-[4-(1-프로페닐)페닐]프로파논}, 2,2-디메톡시-1,2-디페닐에탄-1-온 등을 들 수 있다. 이들은 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.
광 중합 개시제 (C) 는, 에너지선 경화형 공중합체 (A) (에너지선 경화성의 모노머 및/또는 올리고머 (B) 를 배합하는 경우에는, 에너지선 경화형 공중합체 (A) 및 에너지선 경화성의 모노머 및/또는 올리고머 (B) 의 합계량 100 질량부) 100 질량부에 대하여 0.1 질량부 이상, 특히 0.5 질량부 이상의 양으로 사용되는 것이 바람직하다. 또, 광 중합 개시제 (C) 는, 에너지선 경화형 공중합체 (A) (에너지선 경화성의 모노머 및/또는 올리고머 (B) 를 배합하는 경우에는, 에너지선 경화형 공중합체 (A) 및 에너지선 경화성의 모노머 및/또는 올리고머 (B) 의 합계량 100 질량부) 100 질량부에 대하여 10 질량부 이하, 특히 6 질량부 이하의 양으로 사용되는 것이 바람직하다.
에너지선 경화성 점착제에 있어서는, 상기 성분 이외에도, 적절히 다른 성분을 배합해도 된다. 다른 성분으로는, 예를 들어, 비에너지선 경화성 폴리머 성분 또는 올리고머 성분 (D), 가교제 (E) 등을 들 수 있다.
비에너지선 경화성 폴리머 성분 또는 올리고머 성분 (D) 으로는, 예를 들어, 폴리아크릴산에스테르, 폴리에스테르, 폴리우레탄, 폴리카보네이트, 폴리올레핀 등을 들 수 있고, 중량 평균 분자량 (Mw) 이 3000 ∼ 250 만인 폴리머 또는 올리고머가 바람직하다. 당해 성분 (D) 을 에너지선 경화성 점착제에 배합함으로써, 경화 전에 있어서의 점착성 및 박리성, 경화 후의 강도, 다른 층과의 접착성, 보존 안정성 등을 개선할 수 있다. 당해 성분 (D) 의 배합량은 특별히 한정되지 않고, 에너지선 경화형 공중합체 (A) 100 질량부에 대하여 0 질량부 초과, 50 질량부 이하의 범위에서 적절히 결정된다.
가교제 (E) 로는, 에너지선 경화형 공중합체 (A) 등이 갖는 관능기와의 반응성을 갖는 다관능성 화합물을 사용할 수 있다. 이와 같은 다관능성 화합물의 예로는, 이소시아네이트 화합물, 에폭시 화합물, 아민 화합물, 멜라민 화합물, 아지리딘 화합물, 하이드라진 화합물, 알데히드 화합물, 옥사졸린 화합물, 금속 알콕사이드 화합물, 금속 킬레이트 화합물, 금속염, 암모늄염, 반응성 페놀 수지 등을 들 수 있다.
가교제 (E) 의 배합량은, 에너지선 경화형 공중합체 (A) 100 질량부에 대하여, 0.01 질량부 이상인 것이 바람직하고, 특히 0.03 질량부 이상인 것이 바람직하고, 나아가서는 0.04 질량부 이상인 것이 바람직하다. 또, 가교제 (E) 의 배합량은, 에너지선 경화형 공중합체 (A) 100 질량부에 대하여, 8 질량부 이하인 것이 바람직하고, 특히 5 질량부 이하인 것이 바람직하고, 나아가서는 3.5 질량부 이하인 것이 바람직하다.
다음으로, 에너지선 경화성 점착제가, 비에너지선 경화성 폴리머 성분과 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머의 혼합물을 주성분으로 하는 경우에 대해, 이하 설명한다.
비에너지선 경화성 폴리머 성분으로는, 예를 들어, 전술한 아크릴계 공중합체 (a1) 와 동일한 성분을 사용할 수 있다.
적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머로는, 전술한 성분 (B) 과 동일한 것을 선택할 수 있다. 비에너지선 경화성 폴리머 성분과 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머의 배합비는, 비에너지선 경화성 폴리머 성분 100 질량부에 대하여, 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머 1 질량부 이상인 것이 바람직하고, 특히 60 질량부 이상인 것이 바람직하다. 또, 당해 배합비는, 비에너지선 경화성 폴리머 성분 100 질량부에 대하여, 적어도 1 개 이상의 에너지선 경화성기를 갖는 모노머 및/또는 올리고머 200 질량부 이하인 것이 바람직하고, 특히 160 질량부 이하인 것이 바람직하다.
이 경우에 있어서도, 상기와 동일하게, 광 중합 개시제 (C) 나 가교제 (E) 를 적절히 배합할 수 있다.
점착제층의 두께는, 특별히 한정되지 않고, 예를 들어, 3 ㎛ 이상인 것이 바람직하고, 특히 5 ㎛ 이상인 것이 바람직하다. 또, 당해 두께는, 50 ㎛ 이하인 것이 바람직하고, 특히 40 ㎛ 이하인 것이 바람직하다.
4. 박리 시트
본 실시형태에 관련된 반도체 가공용 시트는, 그 점착면을 반도체 칩과 같은 피착체에 첩부할 때까지의 동안, 점착면을 보호할 목적으로, 당해 면에 박리 시트가 적층되어 있어도 된다. 박리 시트의 구성은 임의이고, 플라스틱 필름을 박리제 등에 의해 박리 처리한 것이 예시된다. 플라스틱 필름의 구체예로는, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르 필름, 및 폴리프로필렌이나 폴리에틸렌 등의 폴리올레핀 필름을 들 수 있다. 박리제로는, 실리콘계, 불소계, 장사슬 알킬계 등을 사용할 수 있고, 이들 중에서, 저렴하고 안정적인 성능이 얻어지므로 실리콘계가 바람직하다. 박리 시트의 두께에 대해서는 특별히 제한은 없지만, 통상 20 ∼ 250 ㎛ 정도이다.
5. 반도체 가공용 시트의 제조 방법
본 실시형태에 관련된 반도체 가공용 시트는, 종래의 반도체 가공용 시트와 동일하게 제조할 수 있다. 특히, 기재와 점착제층으로 이루어지는 반도체 가공용 시트의 제조 방법으로는, 전술한 점착성 조성물로 형성되는 점착제층을 기재의 하나의 면에 적층할 수 있으면, 상세한 방법은 특별히 한정되지 않는다. 일례를 들면, 점착제층을 구성하는 점착성 조성물, 및 원하는 바에 따라 추가로 용매 또는 분산매를 함유하는 도공액을 조제하고, 기재의 하나의 면 상에, 다이 코터, 커튼 코터, 스프레이 코터, 슬릿 코터, 나이프 코터 등에 의해 그 도공액을 도포하여 도막을 형성하고, 당해 도막을 건조시킴으로써, 점착제층을 형성할 수 있다. 도공액은, 도포를 실시하는 것이 가능하면 그 성상은 특별히 한정되지 않고, 점착제층을 형성하기 위한 성분을 용질로서 함유하는 경우도 있으면, 분산질로서 함유하는 경우도 있다.
또, 반도체 가공용 시트의 제조 방법의 다른 일례로는, 전술한 박리 시트의 박리면 상에 도공액을 도포하여 도막을 형성하고, 이것을 건조시켜 점착제층과 박리 시트로 이루어지는 적층체를 형성하고, 이 적층체의 점착제층에 있어서의 박리 시트측의 면과 반대측의 면을 기재에 첩부하여, 반도체 가공용 시트와 박리 시트의 적층체를 얻어도 된다. 이 적층체에 있어서의 박리 시트는 공정 재료로서 박리해도 되고, 반도체 칩, 반도체 웨이퍼 등의 피착체에 첩부할 때까지의 동안, 점착제층을 보호하고 있어도 된다.
도공액이 가교제를 함유하는 경우에는, 상기의 건조의 조건 (온도, 시간 등) 을 바꿈으로써, 또는 가열 처리를 별도로 형성함으로써, 도막 내의 비에너지선 경화성 아크릴계 점착제 (N) 또는 에너지선 경화성 점착제 (A) 와 가교제의 가교 반응을 진행시켜, 점착제층 내에 원하는 존재 밀도로 가교 구조를 형성시키면 된다. 이 가교 반응을 충분히 진행시키기 위해, 상기의 방법 등에 의해 기재에 점착제층을 적층시킨 후, 얻어진 반도체 가공용 시트를, 예를 들어 23 ℃, 상대습도 50 ％ 의 환경에 수일간 정치 (靜置) 시킨다는 양생을 실시해도 된다.
6. 반도체 가공용 시트의 사용 방법
본 실시형태에 관련된 반도체 가공용 시트는, 예를 들어, 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩의 간격을 넓히기 위해서 사용할 수 있다.
특히, 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩에 있어서의 이웃하는 반도체 칩의 상호의 간격을, 200 ㎛ 이상 넓히기 위해 사용하는 것이 바람직하다. 또한, 당해 간격의 상한은 특별히 제한되지 않지만, 예를 들어 6000 ㎛ 이어도 된다.
또, 본 실시형태에 관련된 반도체 가공용 시트는, 적어도 2 축 연신에 의해, 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩의 간격을 넓히는 경우에도 사용할 수 있다. 이 경우, 반도체 가공용 시트는, 예를 들어, 서로 직교하는 X 축 및 Y 축에 있어서의 +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 4 방향에 장력을 부여하여 길게 늘어나고, 보다 구체적으로는, 기재에 있어서의 MD 방향 및 CD 방향으로 각각 길게 늘어난다.
상기와 같은 2 축 연신은, 예를 들어, X 축 방향 및 Y 축 방향으로 장력을 부여하는 이간 장치를 사용하여 실시할 수 있다. 여기서, X 축 및 Y 축은 직교하는 것으로 하고, X 축에 평행한 방향 중 하나를 +X 축 방향, 당해 +X 축 방향에 반대의 방향을 -X 축 방향, Y 축에 평행한 방향 중 하나를 +Y 축 방향, 당해 +Y 축 방향에 반대의 방향을 -Y 축 방향으로 한다.
상기 이간 장치는, 반도체 가공용 시트에 대해, +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 4 방향에 장력을 부여하고, 이 4 방향의 각각에 대해, 복수의 유지 수단과, 그것들에 대응하는 복수의 장력 부여 수단을 구비하는 것이 바람직하다. 각 방향에 있어서의, 유지 수단 및 장력 부여 수단의 수는, 반도체 가공용 시트의 크기에 따라 다르기도 하지만, 예를 들어, 3 개 이상, 10 개 이하 정도이어도 된다.
여기서, 예를 들어 +X 축 방향으로 장력을 부여하기 위해서 구비된, 복수의 유지 수단과 복수의 장력 부여 수단을 포함하는 군에 있어서, 각각의 유지 수단은, 반도체 가공용 시트를 유지하는 유지 부재를 구비하고, 각각의 장력 부여 수단은, 당해 장력 부여 수단에 대응한 유지 부재를 +X 축 방향으로 이동시켜 반도체 가공용 시트에 장력을 부여하는 것이 바람직하다. 그리고, 복수의 장력 부여 수단은, 각각 독립적으로, 유지 수단을 +X 축 방향으로 이동시키도록 형성되어 있는 것이 바람직하다. 또, -X 축 방향, +Y 축 방향 및 -Y 축 방향으로 각각 장력을 부여하기 위해서 구비된, 복수의 유지 수단과 복수의 장력 부여 수단을 포함하는 3 개의 군에 있어서도, 동일한 구성을 갖는 것이 바람직하다. 이로써, 상기 이간 장치는, 각 방향에 직교하는 방향의 영역마다, 반도체 가공용 시트에 대해 상이한 크기의 장력을 부여할 수 있다.
일반적으로, 4 개의 유지 부재를 사용하여 반도체 가공용 시트를, +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 4 방향에서 각각 유지하고, 당해 4 방향으로 연신하는 경우, 반도체 가공용 시트에는 이들 4 방향에 더하여, 이들의 합성 방향 (예를 들어, +X 축 방향과 +Y 축 방향의 합성 방향, +Y 축 방향과 -X 축 방향의 합성 방향, -X 축 방향과 -Y 축 방향의 합성 방향 및 -Y 축 방향과 +X 축 방향의 합성 방향) 에도 장력이 부여된다. 그 결과, 반도체 가공용 시트의 내측에 있어서의 반도체 칩의 간격과 외측에 있어서의 반도체 칩의 간격에 차이가 생기는 경우가 있다.
그러나, 상기 서술한 이간 장치에서는, +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 각각의 방향에 있어서, 복수의 장력 부여 수단이 각각 독립적으로 반도체 가공용 시트에 장력을 부여할 수 있기 때문에, 상기 서술한 바와 같은 반도체 가공용 시트의 내측과 외측의 간격의 차이가 해소되도록, 반도체 가공용 시트를 연신할 수 있다. 그 결과, 반도체 칩의 간격을 정확하게 조정할 수 있다.
상기 이간 장치는, 반도체 칩의 상호 간격을 측정하는 측정 수단을 추가로 구비하는 것이 바람직하다. 여기에 있어서, 상기 장력 부여 수단은, 측정 수단의 측정 결과를 기초로, 복수의 유지 부재를 개별적으로 이동 가능하게 형성되어 있는 것이 바람직하다. 이로써, 상기 측정 수단에 의한 반도체 칩의 간격의 측정 결과에 기초하여, 당해 간격을 더욱 조정하는 것이 가능해지는 결과, 반도체 칩의 간격을 보다 정확하게 조정하는 것이 가능해진다.
또한, 상기 이간 장치에 있어서, 유지 수단으로는, 메카 척, 척 실린더 등의 척 수단이나, 감압 펌프, 진공 이젝터 등의 감압 수단이어도 되고, 또는 접착제, 자력 등으로 반도체 가공용 시트를 지지하는 구성이어도 된다. 또, 척 수단에 있어서의 유지 부재로는, 예를 들어, 반도체 가공용 시트를 아래에서 지지하는 하측 지지 부재와, 하측 지지 부재에 지지된 구동 기기와, 구동 기기의 출력축에 지지되고, 구동 기기가 구동됨으로써 반도체 가공용 시트를 위에서부터 가압할 수 있는 상측 지지 부재를 구비한 구성을 갖는 것을 사용할 수 있다. 당해 구동 기기로는, 예를 들어, 회동 (回動) 모터, 직동 모터, 리니어 모터, 단축 로봇, 다관절 로봇 등의 전동 기기, 에어 실린더, 유압 실린더, 로드리스 실린더 및 로터리 실린더 등의 액추에이터 등을 들 수 있다.
또, 상기 이간 장치에 있어서, 장력 부여 수단은, 구동 기기를 구비하고, 당해 구동 기기에 의해 유지 부재를 이동시키는 것이어도 된다. 당해 구동 기기로는, 상기 서술한 것을 사용할 수 있다. 예를 들어, 장력 부여 수단은, 구동 기기로서의 직동 모터와, 직동 모터와 유지 부재 사이에 개재하는 출력축을 구비하고, 구동된 직동 모터가 출력축을 개재하여 유지 부재를 이동시키는 구성이어도 된다.
본 실시형태에 관련된 반도체 가공용 시트를 사용하여 반도체 칩의 간격을 넓히는 경우, 반도체 칩끼리가 접촉한 상태, 또는 반도체 칩의 간격이 거의 넓혀지지 않은 상태에서 그 간격을 넓혀도 되고, 혹은 반도체 칩끼리의 간격이 이미 소정의 간격까지 넓혀진 상태에서, 더욱 그 간격을 넓혀도 된다.
반도체 칩끼리가 접촉한 상태, 또는 반도체 칩의 간격이 거의 넓혀지지 않은 상태에서 그 간격을 넓히는 경우로는, 예를 들어, 다이싱 시트 상에 있어서 반도체 웨이퍼를 분할함으로써 복수의 반도체 칩을 얻은 후, 당해 다이싱 시트로부터 본 실시형태에 관련된 반도체 가공용 시트에 복수의 반도체 칩을 전사하고, 계속해서, 당해 반도체 칩의 간격을 넓힐 수 있다. 혹은, 본 실시형태에 관련된 반도체 가공용 시트 상에 있어서 반도체 웨이퍼를 분할하여 복수의 반도체 칩을 얻은 후, 당해 반도체 칩의 간격을 넓힐 수도 있다.
반도체 칩끼리의 간격이 이미 소정의 간격까지 넓혀진 상태에서, 더욱 그 간격을 넓히는 경우로는, 그 밖의 반도체 가공용 시트, 바람직하게는 본 실시형태에 관련된 반도체 가공용 시트를 사용하여 반도체 칩끼리의 간격을 소정의 간격까지 넓힌 후, 당해 시트로부터 본 실시형태에 관련된 반도체 가공용 시트에 반도체 칩을 전사하고, 계속해서, 본 실시형태에 관련된 반도체 가공용 시트를 연신함으로써, 반도체 칩의 간격을 더욱 넓힐 수 있다. 또한, 이와 같은 반도체 칩의 전사와 반도체 가공용 시트의 연신은, 반도체 칩의 간격이 원하는 거리가 될 때까지 복수회 반복해도 된다.
또한 본 실시형태에 관련된 반도체 가공용 시트는, 반도체 칩의 간격을 비교적 크게 이간시키는 것이 요구되는 용도에의 사용이 바람직하고, 이와 같은 용도의 예로는, 팬 아웃형의 반도체 웨이퍼 레벨 패키지 (FO-WLP) 의 제조 방법을 바람직하게 들 수 있다. 이와 같은 FO-WLP 의 제조 방법의 예로서, 이하에 설명하는 제 1 양태 및 제 2 양태를 들 수 있다.
(1) 제 1 양태
이하, 본 실시형태에 관련된 반도체 가공용 시트를 사용한 FO-WLP 의 제조 방법의 제 1 양태를 설명한다. 또한, 이 제 1 양태에 있어서, 본 실시형태에 관련된 반도체 가공용 시트는, 후술하는 제 2 점착 시트 (20) 로서 사용된다.
도 1(A) 에는, 제 1 점착 시트 (10) 에 첩착 (貼着) 된 반도체 웨이퍼 (W) 가 나타나 있다. 반도체 웨이퍼 (W) 는, 회로면 (W1) 을 갖고, 회로면 (W1) 에는, 회로 (W2) 가 형성되어 있다. 제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 의 회로면 (W1) 과는 반대측의 이면 (W3) 에 첩착되어 있다. 제 1 점착 시트 (10) 는, 제 1 기재 필름 (11) 과, 제 1 점착제층 (12) 을 갖는다. 제 1 점착제층 (12) 은, 제 1 기재 필름 (11) 에 적층되어 있다.
[다이싱 공정]
도 1(B) 에는, 제 1 점착 시트 (10) 에 유지된 복수의 반도체 칩 (CP) 이 나타나 있다.
제 1 점착 시트 (10) 에 유지된 반도체 웨이퍼 (W) 는, 다이싱에 의해 개편화되어, 복수의 반도체 칩 (CP) 이 형성된다. 다이싱에는, 다이싱소 등의 절단 수단이 사용된다. 다이싱시의 절단 깊이는, 반도체 웨이퍼 (W) 의 두께와, 제 1 점착제층 (12) 의 합계, 그리고 다이싱소의 마모분을 가미한 깊이로 설정한다. 다이싱에 의해, 제 1 점착제층 (12) 도 반도체 칩 (CP) 과 동일한 사이즈로 절단된다. 또한 다이싱에 의해 제 1 기재 필름 (11) 에도 절입이 형성되는 경우가 있다.
또한, 다이싱은, 상기 서술한 다이싱소 등의 절단 수단을 사용하는 대신에, 반도체 웨이퍼 (W) 에 대해 레이저 광을 조사하여 실시해도 된다. 예를 들어, 레이저 광의 조사에 의해, 반도체 웨이퍼 (W) 를 완전히 분단하여, 복수의 반도체 칩 (CP) 으로 개편화해도 된다. 혹은, 레이저 광의 조사에 의해 반도체 웨이퍼 (W) 내부에 개질층을 형성한 후, 후술하는 제 1 익스팬드 공정에 있어서, 제 1 점착 시트 (10) 를 길게 늘림으로써, 반도체 웨이퍼 (W) 를 개질층의 위치에서 파단하여, 반도체 칩 (CP) 으로 개편화해도 된다 (스텔스 다이싱). 스텔스 다이싱의 경우, 레이저 광의 조사는, 예를 들어, 적외역의 레이저 광을, 반도체 웨이퍼 (W) 의 내부에 설정된 초점에 집속되도록 조사한다. 또, 이들 방법에 있어서는, 레이저 광의 조사는, 반도체 웨이퍼 (W) 의 어느 측으로부터 실시해도 된다.
[제 1 익스팬드 공정]
도 1(C) 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 1 점착 시트 (10) 를 길게 늘리는 공정 (이하 「제 1 익스팬드 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
다이싱에 의해 복수의 반도체 칩 (CP) 으로 개편화한 후, 제 1 점착 시트 (10) 를 길게 늘려, 복수의 반도체 칩 (CP) 간의 간격을 넓힌다. 또, 스텔스 다이싱을 실시하는 경우에는, 제 1 점착 시트 (10) 를 길게 늘림으로써, 반도체 웨이퍼 (W) 를 개질층의 위치에서 파단하고, 복수의 반도체 칩 (CP) 으로 개편화함과 함께, 복수의 반도체 칩 (CP) 간의 간격을 넓힌다. 제 1 익스팬드 공정에 있어서 제 1 점착 시트 (10) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 1 점착 시트 (10) 를 길게 늘리는 방법으로는, 예를 들어, 환상 (環狀) 또는 원상의 익스팬더를 가압하여 제 1 점착 시트 (10) 를 길게 늘리는 방법이나, 파지 부재 등을 사용하여 제 2 점착 시트의 외주부를 잡아 길게 늘리는 방법 등을 들 수 있다.
제 1 점착 시트 (10) 는, 상기 서술한 다이싱 공정에 적합함과 함께, 제 1 익스팬드 공정에도 적합한 인장 탄성률을 갖는 것이 바람직하다. 이 관점에서, 제 1 점착 시트 (10) 는, 후술하는 제 2 점착 시트 (20) 보다 인장 탄성률이 큰 것이 바람직하다. 이로써, 제 1 점착 시트 (10) 는, 다이싱시에 있어서의 성능을 저해시키는 일 없이, 소정의 익스팬드성을 발휘할 수 있고, 제 2 점착 시트 (20) 는, 더욱 우수한 익스팬드성을 발휘할 수 있다.
또한, 도 1(C) 에 나타낸 바와 같이, 반도체 칩 (CP) 간의 거리를 D1 로 한다. 거리 (D1) 로는, 예를 들어, 15 ㎛ 이상 110 ㎛ 이하로 하는 것이 바람직하다.
[전사 공정]
도 2(A) 에는, 제 1 익스팬드 공정 후에, 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 전사하는 공정 (이하 「전사 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 제 1 점착 시트 (10) 를 길게 늘려 복수의 반도체 칩 (CP) 간의 거리 (D1) 를 넓힌 후, 반도체 칩 (CP) 의 회로면 (W1) 에 제 2 점착 시트 (20) 를 첩착한다. 여기서, 당해 제 2 점착 시트 (20) 로서, 본 실시형태에 관련된 반도체 가공용 시트가 사용된다.
제 2 점착 시트 (20) 는, 제 2 기재 필름 (21) 과, 제 2 점착제층 (22) 을 갖는다. 제 2 점착 시트 (20) 는, 회로면 (W1) 을 제 2 점착제층 (22) 으로 덮도록 첩착되는 것이 바람직하다.
제 2 점착제층 (22) 의 점착력은, 제 1 점착제층 (12) 의 점착력보다 큰 것이 바람직하다. 제 2 점착제층 (22) 의 점착력쪽이 크면, 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 전사한 후에 제 1 점착 시트 (10) 를 박리하기 쉬워진다.
제 2 점착 시트 (20) 는, 복수의 반도체 칩 (CP) 과 함께, 제 2 링 프레임에 첩착되어 있어도 된다. 이 경우, 제 2 점착 시트 (20) 의 제 2 점착제층 (22) 상에, 제 2 링 프레임을 재치 (載置) 하고, 이것을 가볍게 압압 (押壓) 하여, 고정시킨다. 그 후, 제 2 링 프레임의 환형상의 내측에서 노출되는 제 2 점착제층 (22) 을 반도체 칩 (CP) 의 회로면 (W1) 에 가압하여, 제 2 점착 시트 (20) 에 복수의 반도체 칩 (CP) 을 고정시킨다.
제 2 점착 시트 (20) 를 첩착한 후, 제 1 점착 시트 (10) 를 박리하면, 복수의 반도체 칩 (CP) 의 이면 (W3) 이 노출된다. 제 1 점착 시트 (10) 를 박리한 후에도, 제 1 익스팬드 공정에 있어서 확장시킨 복수의 반도체 칩 (CP) 간의 거리 (D1) 가 유지되어 있는 것이 바람직하다.
[제 2 익스팬드 공정]
도 2(B) 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 2 점착 시트 (20) 를 길게 늘리는 공정 (이하 「제 2 익스팬드 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
제 2 익스팬드 공정에서는, 복수의 반도체 칩 (CP) 간의 간격을 더욱 넓힌다. 제 2 익스팬드 공정에 있어서 제 2 점착 시트 (20) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 2 점착 시트 (20) 를 길게 늘리는 방법으로는, 예를 들어, 환상 또는 원상의 익스팬더를 가압하여 제 2 점착 시트 (20) 를 길게 늘리는 방법이나, 파지 부재 등을 사용하여 제 2 점착 시트의 외주부를 잡아 길게 늘리는 방법 등을 들 수 있다. 후자의 방법으로는, 예를 들어, 전술한 이간 장치 등을 사용하여 2 축 연신하는 방법을 들 수 있다. 이들 중에서도, 반도체 칩 (CP) 간의 간격을 보다 크게 넓히는 것이 가능해진다는 관점에서, 2 축 연신하는 방법이 바람직하다.
또한, 도 2(B) 에 나타낸 바와 같이, 제 2 익스팬드 공정 후의 반도체 칩 (CP) 간의 간격을 D2 로 한다. 거리 (D2) 는 거리 (D1) 보다 크다. 거리 (D2) 로는, 예를 들어, 200 ㎛ 이상, 6000 ㎛ 이하로 하는 것이 바람직하다.
[봉지 공정]
도 2(C) 에는, 봉지 부재 (60) 를 사용하여 복수의 반도체 칩 (CP) 을 봉지하는 공정 (이하 「봉지 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
봉지 공정은, 제 2 익스팬드 공정 후에 실시된다. 회로면 (W1) 을 남기고 복수의 반도체 칩 (CP) 을 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3) 가 형성된다. 복수의 반도체 칩 (CP) 사이에도 봉지 부재 (60) 가 충전되어 있다. 여기서, 제 2 점착 시트 (20) 에 의해 회로면 (W1) 및 회로 (W2) 가 덮여 있으므로, 봉지 부재 (60) 로 회로면 (W1) 이 덮이는 것을 방지할 수 있다.
봉지 공정에 의해, 소정 거리씩 이간한 복수의 반도체 칩 (CP) 이 봉지 부재 (60) 에 매립된 봉지체 (3) 가 얻어진다. 봉지 공정에 있어서는, 복수의 반도체 칩 (CP) 은, 거리 (D2) 가 유지된 상태에서, 봉지 부재 (60) 에 의해 덮이는 것이 바람직하다.
봉지 공정 후, 제 2 점착 시트 (20) 가 박리되면, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 제 2 점착 시트 (20) 와 접촉하고 있던 면 (3A) 이 노출된다.
[재배선층 형성 공정, 및 외부 단자 전극과의 접속 공정]
도 3(A) 에는, 제 2 점착 시트 (20) 를 박리한 후의 봉지체 (3) 의 단면도가 나타나 있다. 이 봉지체 (3) 에 대해, 재배선층을 형성하는 재배선층 형성 공정과, 형성된 재배선층에 대해 외부 단자 전극을 접속하는 공정이 순서대로 실시된다. 또한, 도 3(A) 에는, 도 2(C) 중에 나타나는 회로 (W2) 를 보다 상세하게 나타낸 것으로서, 내부 단자 전극 (W4) 이 나타나 있다.
재배선층 형성 공정 및 외부 단자 전극의 접속 공정에 의해, 도 3(B) 에 나타낸 바와 같이, 내부 단자 전극 (W4) 에 접속된 재배선층 (5) 과, 재배선층 (5) 에 접속된 외부 단자 전극 (6) 이 형성된다. 구체적으로는, 다음과 같이 형성된다. 먼저, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 면 (3A) 에 제 1 절연층 (4A) 을 형성한다. 계속해서, 재배선층 (5) 을, 내부 단자 전극 (W4) 과 전기적으로 접속하도록 형성한다. 또한 재배선층 (5) 을 덮는 제 2 절연층 (4B) 을 형성한다. 이 때, 재배선층 (5) 은, 외부 전극 패드 (5A) 를 남기고 제 2 절연층 (4B) 에 의해 덮인다. 마지막으로, 외부 전극 패드 (5A) 에, 땜납 볼 등의 외부 단자 전극 (6) 을 재치하고, 땜납 접합 등에 의해, 외부 단자 전극 (6) 과 외부 전극 패드 (5A) 를 전기적으로 접속한다.
[제 2 다이싱 공정]
도 3(C) 에는, 외부 단자 전극 (6) 이 접속된 봉지체 (3) 를 개편화시키는 공정 (이하 「제 2 다이싱 공정」 이라고 하는 경우가 있다) 을 설명하는 단면도가 나타나 있다. 이 제 2 다이싱 공정에서는, 봉지체 (3) 를 반도체 칩 (CP) 단위로 개편화한다. 봉지체 (3) 를 개편화시키는 방법은, 특별히 한정되지 않는다. 예를 들어, 전술한 반도체 웨이퍼 (W) 를 다이싱한 방법과 동일한 방법을 채용하여, 봉지체 (3) 를 개편화할 수 있다. 봉지체 (3) 를 개편화시키는 공정은, 봉지체 (3) 를 다이싱 시트 등의 점착 시트에 첩착시켜 실시해도 된다.
봉지체 (3) 를 개편화함으로써, 반도체 칩 (CP) 단위의 반도체 패키지 (1) 가 제조된다. 상기 서술한 바와 같이 반도체 칩 (CP) 의 영역 외에 팬 아웃시킨 외부 전극 패드 (5A) 에 외부 단자 전극 (6) 을 접속시킨 반도체 패키지 (1) 는, 팬 아웃형의 웨이퍼 레벨 패키지 (FO-WLP) 로서 제조된다.
[변형예]
상기 서술한 제 1 양태에 관련된 FO-WLP 의 제조 방법은, 일부의 공정을 변경하거나, 일부의 공정을 생략해도 된다.
(2) 제 2 양태
이하, 본 실시형태에 관련된 반도체 가공용 시트를 사용한 FO-WLP 의 제조 방법의 제 2 양태를 설명한다. 또한, 이 제 2 양태에 있어서도, 본 실시형태에 관련된 반도체 가공용 시트는, 후술하는 제 2 점착 시트 (20) 로서 사용된다.
도 4(A) 에는, 제 3 점착 시트로서의 보호 시트 (30) 에 첩착된 반도체 웨이퍼 (W) 가 나타나 있다. 반도체 웨이퍼 (W) 는, 제 1 면으로서의 회로면 (W1) 을 갖고, 회로면 (W1) 에는, 회로 (W2) 가 형성되어 있다. 보호 시트 (30) 는, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 첩착되어 있다. 보호 시트 (30) 는, 회로면 (W1) 및 회로 (W2) 를 보호한다.
보호 시트 (30) 는, 제 3 기재 필름 (31) 과, 제 3 점착제층 (32) 을 갖는다. 제 3 점착제층 (32) 은, 제 3 기재 필름 (31) 에 적층되어 있다.
[홈 형성 공정]
도 4(B) 에는, 반도체 웨이퍼 (W) 의 회로면 (W1) 측에서 소정 깊이의 홈을 형성하는 공정 (이하 「홈 형성 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
홈 형성 공정에 있어서, 보호 시트 (30) 측에서 다이싱 장치의 다이싱 블레이드 등을 사용하여 반도체 웨이퍼 (W) 에 절입을 넣는다. 그 때, 보호 시트 (30) 를 완전히 절단하고, 또한 반도체 웨이퍼 (W) 의 회로면 (W1) 으로부터, 반도체 웨이퍼 (W) 의 두께보다 얕은 깊이의 절입을 넣어, 홈 (W5) 을 형성한다. 홈 (W5) 은, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 형성된 복수의 회로 (W2) 를 구획하도록 형성된다. 홈 (W5) 의 깊이는, 목적으로 하는 반도체 칩의 두께보다 약간 깊은 정도이면, 특별히 한정되지는 않는다. 홈 (W5) 의 형성시에는, 반도체 웨이퍼 (W) 로부터의 절삭 부스러기가 발생한다. 제 2 양태에 관련된 제조 방법에서는, 회로면 (W1) 이 보호 시트 (30) 에 의해 보호된 상태에서, 홈 (W5) 의 형성을 실시하고 있기 때문에, 절삭 부스러기에 의한 회로면 (W1) 이나 회로 (W2) 의 오염이나 파손을 방지할 수 있다.
[연삭 공정]
도 4(C) 에는, 홈 (W5) 을 형성한 후, 반도체 웨이퍼 (W) 의 제 2 면으로서의 이면 (W6) 을 연삭하는 공정 (이하 「연삭 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
제 2 양태에 관련된 제조 방법에서는, 연삭하기 전에, 보호 시트 (30) 측에, 제 1 점착 시트 (10) 를 첩착한다. 제 1 점착 시트 (10) 를 첩착한 후, 그라인더 (50) 를 사용하여, 이면 (W6) 측으로부터 반도체 웨이퍼 (W) 를 연삭한다. 연삭에 의해, 반도체 웨이퍼 (W) 의 두께가 얇아져, 최종적으로 복수의 반도체 칩 (CP) 으로 분할된다. 홈 (W5) 의 저부가 제거될 때까지 이면 (W6) 측으로부터 연삭을 실시하고, 반도체 웨이퍼 (W) 를 회로 (W2) 마다 개편화한다. 그 후, 필요에 따라 추가로 이면 연삭을 실시하여, 소정 두께의 반도체 칩 (CP) 을 얻을 수 있다. 제 2 양태에 관련된 제조 방법에서는, 제 3 면으로서의 이면 (W3) 이 노출될 때까지 연삭한다.
도 4(D) 에는, 분할된 복수의 반도체 칩 (CP) 이 보호 시트 (30) 및 제 1 점착 시트 (10) 에 유지된 상태가 나타나 있다. 또한, 본 명세서에 있어서는, 상기 서술한 바와 같이, 먼저 홈 (W5) 을 형성해 두고, 그 후 이면의 연삭을 실시함으로써, 반도체 웨이퍼 (W) 를 반도체 칩 (CP) 으로 분할하는 방법을, 「선다이싱법」 이라고 하는 경우가 있다.
[첩부 공정 (제 2 점착 시트)]
도 5(A) 에는, 연삭 공정 후, 제 2 점착 시트 (20) 를, 복수의 반도체 칩 (CP) 에 첩부하는 공정 (이하 「첩부 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
제 2 점착 시트 (20) 는, 반도체 칩 (CP) 의 이면 (W3) 에 첩착된다. 제 2 점착 시트 (20) 는, 제 2 기재 필름 (21) 과, 제 2 점착제층 (22) 을 갖는다. 여기서, 당해 제 2 점착 시트 (20) 로서, 본 실시형태에 관련된 반도체 가공용 시트가 사용된다.
제 2 점착제층 (22) 의 반도체 웨이퍼 (W) 에 대한 점착력은, 제 3 점착제층 (32) 의 반도체 웨이퍼 (W) 에 대한 점착력보다 큰 것이 바람직하다. 제 2 점착제층 (22) 의 점착력쪽이 크면, 제 1 점착 시트 (10) 및 보호 시트 (30) 를 박리하기 쉬워진다.
제 2 점착 시트 (20) 는, 복수의 반도체 칩 (CP) 과 함께, 링 프레임에 첩착되어 있어도 된다. 이 경우, 제 2 점착 시트 (20) 의 제 2 점착제층 (22) 상에, 링 프레임을 재치하고, 이것을 가볍게 압압하여, 고정시킨다. 그 후, 링 프레임의 환형상의 내측에서 노출되는 제 2 점착제층 (22) 을 반도체 칩 (CP) 의 회로면 (W1) 에 가압하여, 제 2 점착 시트 (20) 에 복수의 반도체 칩 (CP) 을 고정시킨다.
[박리 공정 (제 1 점착 시트)]
도 5(B) 에는, 제 2 점착 시트 (20) 를 첩부한 후에, 제 1 점착 시트 (10) 및 보호 시트 (30) 를 박리하는 공정 (이하 「박리 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
박리 공정에 있어서, 제 1 점착 시트 (10) 를 박리할 때, 절단된 보호 시트 (30) 를 동반하여 박리한다. 보호 시트 (30) 를 박리하면, 복수의 반도체 칩 (CP) 의 회로면 (W1) 이 노출된다. 여기서, 도 5(B) 에 나타낸 바와 같이, 선(先)다이싱법에 의해 분할된 반도체 칩 (CP) 간의 거리를 D1 로 한다. 거리 (D1) 로는, 예를 들어, 15 ㎛ 이상, 110 ㎛ 이하로 하는 것이 바람직하다.
[익스팬드 공정]
도 5(C) 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 2 점착 시트 (20) 를 길게 늘리는 공정 (이하 「익스팬드 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
익스팬드 공정에서는, 복수의 반도체 칩 (CP) 간의 간격을 더욱 확대한다. 익스팬드 공정에 있어서 제 2 점착 시트 (20) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 2 점착 시트 (20) 를 길게 늘리는 방법으로는, 예를 들어, 환상 또는 원상의 익스팬더를 가압하여 제 2 점착 시트 (20) 를 길게 늘리는 방법이나, 파지 부재 등을 사용하여 제 2 점착 시트의 외주부를 잡아 길게 늘리는 방법 등을 들 수 있다. 후자의 방법으로는, 예를 들어, 전술한 이간 장치 등을 사용하여 2 축 연신하는 방법을 들 수 있다. 이들 중에서도, 반도체 칩 (CP) 간의 간격을 보다 크게 넓히는 것이 가능해진다는 관점에서, 2 축 연신하는 방법이 바람직하다.
제 2 양태에 관련된 제조 방법에서는, 도 5(C) 에 나타낸 바와 같이, 익스팬드 공정 후의 반도체 칩 (CP) 간의 거리를 D2 로 한다. 거리 (D2) 는, 거리 (D1) 보다 크다. 거리 (D2) 로는, 예를 들어, 200 ㎛ 이상, 6000 ㎛ 이하로 하는 것이 바람직하다.
[봉지 공정]
도 6 에는, 봉지 부재 (60) 를 사용하여 복수의 반도체 칩 (CP) 을 봉지하는 공정 (이하 「봉지 공정」 이라고 하는 경우가 있다) 을 설명하는 도면이 나타나 있다.
도 6(A) 에는, 익스팬드 공정 후에, 제 4 점착 시트로서의 표면 보호 시트 (40) 를 복수의 반도체 칩 (CP) 에 첩부하는 공정을 설명하는 도면이 나타나 있다.
제 2 점착 시트 (20) 를 길게 늘려 복수의 반도체 칩 (CP) 간의 간격을 거리 (D2) 까지 넓힌 후, 반도체 칩 (CP) 의 회로면 (W1) 에 표면 보호 시트 (40) 를 첩착한다. 표면 보호 시트 (40) 는, 제 4 기재 필름 (41) 과, 제 4 점착제층 (42) 을 갖는다. 표면 보호 시트 (40) 는, 회로면 (W1) 을 제 4 점착제층 (42) 으로 덮도록 첩착되는 것이 바람직하다.
표면 보호 시트 (40) 를 첩착한 후, 제 2 점착 시트 (20) 를 박리하면, 복수의 반도체 칩 (CP) 의 이면 (W3) 이 노출된다. 제 2 점착 시트 (20) 를 박리한 후에도, 익스팬드 공정에 있어서 확장시킨 복수의 반도체 칩 (CP) 간의 거리 (D2) 가 유지되어 있는 것이 바람직하다. 제 2 점착제층 (22) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 2 점착제층 (22) 에 제 2 기재 필름 (21) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시키고 나서 제 2 점착 시트 (20) 를 박리하는 것이 바람직하다.
도 6(B) 에는, 표면 보호 시트 (40) 에 의해 유지된 복수의 반도체 칩 (CP) 을 봉지하는 공정을 설명하는 도면이 나타나 있다.
회로면 (W1) 을 남기고 복수의 반도체 칩 (CP) 을, 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3) 가 형성된다. 복수의 반도체 칩 (CP) 사이에도 봉지 부재 (60) 가 충전되어 있다. 여기에 있어서, 표면 보호 시트 (40) 에 의해 회로면 (W1) 및 회로 (W2) 가 덮여 있으므로, 봉지 부재 (60) 로 회로면 (W1) 이 덮이는 것을 방지할 수 있다.
봉지 공정에 의해, 소정 거리씩 이간된 복수의 반도체 칩 (CP) 이 봉지 부재에 매립된 봉지체 (3) 가 얻어진다. 봉지 공정에 있어서는, 복수의 반도체 칩 (CP) 은, 거리 (D2) 가 유지된 상태에서, 봉지 부재 (60) 에 의해 덮이는 것이 바람직하다.
봉지 공정 후, 표면 보호 시트 (40) 가 박리되면, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 표면 보호 시트 (40) 와 접촉하고 있던 면 (3S) 이 노출된다 (도 3(A) 참조).
[재배선층 형성 공정, 외부 단자 전극과의 접속 공정 및 제 2 다이싱 공정]
봉지 공정에 계속해서, 재배선층 형성 공정, 외부 단자 전극과의 접속 공정 및 제 2 다이싱 공정이 실시된다. 이들 공정은, 제 1 양태에 관련된 제조 방법과 동일하게 실시할 수 있다 (도 3(B) 및 도 3(C) 참조). 이들 공정을 거침으로써, FO-WLP 가 얻어진다.
[변형예]
상기 서술한 제 2 양태에 관련된 FO-WLP 의 제조 방법은, 일부의 공정을 변경하거나, 일부의 공정을 생략해도 된다. 그러한 변형예를 이하에 설명한다.
제 2 양태에 관련된 제조 방법의 제 1 변형예로서, 제 2 점착 시트 (20) 의 첩부 공정에 계속해서, 제 1 점착 시트 (10) 만을 박리하는 공정을 실시해도 된다. 즉, 전술한 제 2 양태에서는, 제 1 점착 시트 (10) 를 박리할 때, 절단된 보호 시트 (30) 를 동반하여 박리한 것에 대해, 본 변형예에서는, 보호 시트 (30) 를 반도체 칩 (CP) 의 회로면 (W1) 에 남긴 채로 제 1 점착 시트 (10) 를 박리한다. 제 1 점착 시트 (10) 의 박리에 의해, 도 7(A) 에 나타내는 바와 같이, 절단된 보호 시트 (30) 가 첩부된 복수의 반도체 칩 (CP) 이, 제 2 점착 시트 (20) 상에 적층된 상태가 된다.
계속해서, 도 7(B) 에 나타내는 바와 같이, 전술한 익스팬드 공정을 실시한다. 즉, 반도체 칩 (CP) 의 회로면 (W1) 에 절단된 보호 시트 (30) 가 첩부된 상태에서, 제 2 점착 시트 (20) 를 길게 늘려, 복수의 반도체 칩 (CP) 간을 거리 (D2) 까지 넓힌다.
익스팬드 공정 후, 도 7(C) 에 나타내는 바와 같이, 복수의 반도체 칩 (CP) 을 봉지하는 공정을 실시한다. 전술한 제 2 양태에서는, 도 6(B) 에 나타내는 바와 같이, 표면 보호 시트 (40) 상에서 반도체 칩 (CP) 을 봉지한 것에 대해, 본 변형예에서는, 도 7(C) 에 나타내는 바와 같이, 제 2 점착 시트 (20) 상에 있어서, 봉지 부재 (60) 를 사용하여 반도체 칩 (CP) 을 봉지한다. 여기서, 회로면 (W1) 에는 보호 시트 (30) 가 첩착되어 있으므로, 표면 보호 시트 (40) 를 첩착하지 않아도 되고, 반도체 칩 (CP) 의 이면 (W3) 에 제 2 점착 시트가 첩착된 채로 봉지할 수 있다. 회로면 (W1) 을 남기고 복수의 반도체 칩 (CP) 을 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3) 가 형성된다. 봉지체 (3) 의 면 (3S) 과 반도체 칩 (CP) 의 회로면 (W1) 이 동일면인 것이 바람직하다.
봉지 공정 후, 보호 시트 (30) 및 제 2 점착 시트 (20) 를 박리한다. 그 후, 전술한 재배선층 형성 공정, 외부 단자 전극과의 접속 공정 및 제 2 다이싱 공정을 실시함으로써, FO-WLP 가 얻어진다.
본 실시형태에 관련된 반도체 가공용 시트는, 크게 연신할 수 있기 때문에, 이상 설명한 바와 같은, 반도체 칩의 간격을 크게 넓힐 필요가 있는 용도에 바람직하게 사용할 수 있다.
이상 설명한 실시형태는, 본 발명의 이해를 용이하게 하기 위해서 기재된 것으로서, 본 발명을 한정하기 위해서 기재된 것은 아니다. 따라서, 상기 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들어, 반도체 가공용 시트가 기재와 점착제층을 구비하는 구성인 경우, 기재와 점착제층 사이에는 다른 층이 개재하고 있어도 된다.
실시예
이하, 실시예 등에 의해 본 발명을 더욱 구체적으로 설명하지만, 본 발명의 범위는 이들 실시예 등에 한정되는 것은 아니다.
[실시예 1]
(1) 점착성 조성물의 조제
부틸아크릴레이트/2-하이드록시에틸아크릴레이트 = 85/15 (질량비) 를 반응시켜 얻어진 아크릴계 공중합체와, 그 2-하이드록시에틸아크릴레이트에 대해 80 몰％ 의 메타크릴로일옥시에틸이소시아네이트 (MOI) 를 반응시켜, 에너지선 경화형 중합체를 얻었다. 이 에너지선 경화형 중합체의 중량 평균 분자량 (Mw) 은 60 만이었다.
얻어진 에너지선 경화형 중합체 100 질량부와, 광 중합 개시제로서의 1-하이드록시시클로헥실페닐케톤 (BASF 사 제조, 제품명 「이르가큐어 184」) 3 질량부와, 가교제로서의 톨릴렌디이소시아네이트계 가교제 (토소사 제조, 제품명 「콜로네이트 L」) 0.45 질량부를 용매 중에서 혼합하여, 점착성 조성물을 얻었다.
(2) 반도체 가공용 시트의 제조
폴리에틸렌테레프탈레이트 (PET) 필름의 편면에 실리콘계의 박리제층이 형성되어 이루어지는 박리 필름 (린텍사 제조, 제품명 「SP-PET3811」) 의 박리면에 대해, 상기 점착성 조성물을 도포하여, 가열에 의해 건조시킴으로써, 박리 필름 상에, 두께 10 ㎛ 의 점착제층을 형성하였다. 그 후, 이 점착제층의 노출면에, 기재로서의 폴리에스테르계 폴리우레탄 엘라스토머 시트 (씨덤사 제조, 제품명 「하이그레스 DUS202」, 두께 50 ㎛) 의 편면을 첩합 (貼合) 함으로써, 점착제층에 박리 필름이 첩부된 상태에서 반도체 가공용 시트를 얻었다.
[비교예 1]
폴리염화비닐 수지 (PVC, 평균 중합도 : 1050) 100 질량부와, 아디프산계 폴리에스테르 가소제 42 질량부와, 소량의 안정제를 혼련하고, 캘린더 장치를 사용하여 필름상으로 성형함으로써 얻어진, 두께 80 ㎛ 의 염화비닐 필름을 기재로서 사용하는 것 이외에는, 실시예 1 과 동일하게 하여 반도체 가공용 시트를 제조하였다.
[비교예 2]
두께 80 ㎛ 의 폴리프로필렌 필름 (PP, 다이아 플러스 필름사 제조, 제품명 「LT01-06051」) 을 기재로서 사용하는 것 이외에는, 실시예 1 과 동일하게 하여 반도체 가공용 시트를 제조하였다.
[시험예 1] (인장 시험)
실시예 및 비교예에 있어서 제조한 반도체 가공용 시트를 15 ㎜ × 140 ㎜ 로 재단하고, 박리 시트를 박리함으로써 시험편으로 하였다. 당해 시험편에 대해, JIS K7161 : 2014 및 JIS K7127 : 1999 에 준거하여, 23 ℃ 에 있어서의 파단 신도 및 인장 탄성률을 측정하였다. 구체적으로는, 상기 시험편을, 인장 시험기 (시마즈 제작소 제조, 제품명 「오토그래프 AG-IS 500N」) 로, 척간 거리 100 ㎜ 로 설정한 후, 200 ㎜/min 의 속도로 인장 시험을 실시하고, 파단 신도 (％) 및 인장 탄성률 (㎫) 을 측정하였다. 또한, 측정은, 기재의 제조시의 흐름 방향 (MD) 및 이것에 직각인 방향 (CD) 의 쌍방에서 실시하였다. 결과를 표 1 에 나타낸다.
[시험예 2] (100 ％ 응력 및 복원율의 측정)
실시예 또는 비교예에서 얻은 반도체 가공용 시트를, 150 ㎜ × 15 ㎜ 로 절단하고, 박리 시트를 박리함으로써 시험편을 얻었다. 또한, 반도체 가공용 시트의 제조시에 있어서의 흐름 방향 (MD 방향) 이, 시험편의 길이 방향이 되도록 절단하였다. 그 후, 시험편의 길이 방향의 양단을, 인장 시험기 (시마즈 제작소사 제조, 제품명 「오토그래프 AG-IS 50N」) 의 그리퍼로 고정시켰다. 이 때, 그리퍼간의 길이가 100 ㎜ 가 되도록, 그리퍼로 시험편을 파지하였다. 이 길이를, 초기 그리퍼간의 길이 L0 (㎜) 으로 하였다. 그리고, 200 ㎜/min 의 속도로 길이 방향으로 100 ㎜ 인장하고, 그리퍼간의 길이를 200 ㎜ 로 하였다. 이 길이로부터 초기 그리퍼간의 길이 L0 (㎜) (즉 100 ㎜) 을 뺀 길이를 확장 길이 L1 (㎜) 로 하였다. 이 때의 시험력을 측정하고, 인장 시험에 있어서의 100 ％ 강도 (N) 를 구하고, MD 방향의 100 ％ 강도 (N) 로 하였다. 그리고, MD 방향의 100 ％ 강도 (N) 를, 반도체 가공 시트의 단면적으로 제산함으로써, MD 방향의 100 ％ 응력 (㎫) 을 구하였다. 또한 그리퍼간의 길이가 200 ㎜ 가 된 상태에서 1 분간 유지한 후, 그리퍼간의 길이가 L0 (㎜) 이 될 때까지 200 ㎜/min 의 속도로 그리퍼를 되돌리고, 그리퍼간의 길이가 L0 (㎜) 인 상태에서 1 분간 유지하였다. 그 후, 60 ㎜/min 의 속도로 길이 방향으로 인장하고, 인장력이 0.1 N/15 ㎜ 를 나타낸 시점에서의 그리퍼간의 길이를 기록하였다. 이 길이로부터 초기 그리퍼간의 길이 L0 (㎜) 을 ? 값을 L2 (㎜) 로 하였다.
상기 L1 및 L2 의 값을 하기 식 (I) 에 적용시켜 복원율 (％) 을 산출하였다. 그 결과를 표 1 에 나타낸다.
복원율 (％) = {1 - (L2 ÷ L1)} × 100 … (I)
또, 실시예 또는 비교예에서 얻은 반도체 가공용 시트를, 그 제조시에 있어서의 흐름 방향에 대해 직교하는 방향 (CD 방향) 이 시험편의 길이 방향이 되도록, 150 ㎜ × 15 ㎜ 로 절단하고, 박리 시트를 박리함으로써 얻은 시험편에 대해서도, 상기와 동일하게 100 ％ 강도 (N) 및 100 ％ 응력 (㎫) 의 측정을 실시하고, 각각 CD 방향의 100 ％ 강도 (N) 및 CD 방향의 100 ％ 응력 (㎫) 으로 하였다. 그들의 결과를 표 1 에 나타낸다. 또한 CD 방향의 100 ％ 응력 (㎫) 에 대한, MD 방향의 100 ％ 응력 (㎫) 의 비를 산출하였다. 그 결과도 표 1 에 나타낸다.
[시험예 3] (익스팬드 시험)
다이싱 테이프 (린텍사 제조, 제품명 「ADWILL D-675」) 의 박리 시트를 박리하고, 노출된 점착면을, 링 프레임 및 6 인치 실리콘 미러 웨이퍼 (직경 : 150 ㎜, 두께 : 350 ㎛, 연삭면 #2000) 의 연삭면에 첩부하였다. 이어서, 다이서 (디스코사 제조, 제품명 「DFD-651」) 를 사용하여, 이하의 조건으로 실리콘 미러 웨이퍼를 풀 컷으로 다이싱하였다. 이로써, 다이싱 테이프 상에, 개편화된 복수의 실리콘 칩을 얻었다. 그 후, 다이싱 테이프에 대해, UV 조사 장치 (린텍사 제조, 제품명 「RAD-2000m/12」) 를 사용하여, UV 조사 (조도 : 120 ㎽/㎠, 광량 : 70 mJ/㎠) 를 실시하였다.
·다이싱 블레이드 : 디스코사 제조, 제품명 「NBC-ZH205O 27HECC」
·회전수 : 30,000 rpm
·하이트 : 0.06 ㎜
·컷 속도 : 60 ㎜/sec
·칩 사이즈 : 3 ㎜ × 3 ㎜
계속해서, 실시예 또는 비교예에서 얻은 반도체 가공용 시트를, 210 ㎜ × 210 ㎜ 의 사각형의 사이즈로 재단하였다. 이 때, 재단 후의 시트의 각 변이, 반도체 가공용 시트에 있어서의 기재의 MD 방향과 평행 또는 수직이 되도록 재단하였다. 다음으로, 박리 시트를 박리하고, 노출된 점착면에, 상기 다이싱으로 얻어진 실리콘 칩 모두를 전사하였다. 이 때, 실리콘 칩의 1 군 (群) 이, 반도체 가공용 시트의 중앙부에 위치하도록 전사하였다. 또, 실리콘 웨이퍼를 개편화했을 때의 다이싱 라인이, 반도체 가공용 시트의 각 변과 평행 또는 수직이 되도록 전사하였다.
다음으로, 실리콘 칩이 전사된 반도체 가공용 시트를, 2 축 연신 가능한 익스팬드 장치 (이간 장치) 에 설치하였다. 도 8 에는, 당해 익스팬드 장치 (100) 를 설명하는 평면도가 나타난다. 도 8 중, X 축 및 Y 축은, 서로 직교하는 관계에 있고, 당해 X 축의 정의 방향을 +X 축 방향, 당해 X 축의 부의 방향을 -X 축 방향, 당해 Y 축의 정의 방향을 +Y 축 방향, 당해 Y 축의 부의 방향을 -Y 축 방향으로 한다. 반도체 가공용 시트 (200) 는, 각 변이 X 축 또는 Y 축과 평행이 되도록, 익스팬드 장치 (100) 에 설치하였다. 그 결과, 반도체 가공용 시트 (200) 에 있어서의 기재의 MD 방향은 X 축 또는 Y 축과 평행이 된다. 또한, 도 8 중, 실리콘 칩은 생략되어 있다.
도 8 에 나타낸 바와 같이, 익스팬드 장치 (100) 는, +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 각각에 5 개의 유지 수단 (101) (합계 20 개의 유지 수단 (101)) 을 구비한다. 각 방향에 있어서의 5 개의 유지 수단 (100) 중, 양단에 위치하는 것을 유지 수단 (101A) 으로 하고, 중앙에 위치하는 것을 유지 수단 (101C) 으로 하고, 유지 수단 (101A) 과 유지 수단 (101C) 사이에 위치하는 것을 유지 수단 (101B) 으로 한다. 반도체 가공용 시트 (200) 의 각 변을, 이들 유지 수단 (101) 에 의해 파지시켰다.
여기서, 도 8 에 나타낸 바와 같이, 반도체 가공용 시트 (200) 의 한 변은 210 ㎜ 이다. 또, 각 변에 있어서의 유지 수단 (101) 끼리의 간격은 40 ㎜ 이다. 또, 반도체 가공용 시트 (200) 의 한 변에 있어서의 단부 (시트의 정점) 와, 당해 변에 존재하고, 당해 단부에 가장 가까운 유지 수단 (101A) 과의 간격은 25 ㎜ 이다.
계속해서, 유지 수단 (101) 의 각각에 대응하는, 도시되지 않은 복수의 장력 부여 수단을 구동시켜, 유지 수단 (101) 을 각각 독립적으로 이동시켰다. 이 때, 반도체 가공용 시트 (200) 에 있어서의 +X 축 방향측의 한 변을 파지하는 5 개의 유지 수단 (101) 에 대해서는, +X 축 방향으로 연신 속도 : 2.5 ㎜/sec 로 40 초간 이동시켰다. 그것과 동시에, 이들 5 개의 유지 수단 (101) 중, 유지 수단 (101A) 및 유지 수단 (101B) 을, 유지 수단 (101C) 으로부터 멀리하는 방향 (즉, +Y 축 방향 또는 -Y 축 방향) 으로 이동시켰다. 이 때, 유지 수단 (101A) 은 연신 속도 : 2.5 ㎜/sec 의 2/3 의 속도로 이동시키고, 유지 수단 (101B) 은 연신 속도 : 2.5 ㎜/sec 의 1/3 의 속도로 이동시켰다. 또한, 유지 수단 (101C) 은, +Y 축 방향 및 -Y 축 방향으로는 이동시키지 않았다. 반도체 가공용 시트 (200) 에 있어서의, +X 축 방향 이외의 3 방향측에 위치하는 유지 수단 (101) 에 대해서도, +X 축 방향과 동일하게, 각 방향으로의 이동과, 유지 수단 (101A) 및 유지 수단 (101B) 을 유지 수단 (101C) 으로부터 멀리하는 방향으로의 이동을 실시하였다.
이상과 같이 각 유지 수단 (101) 을 이동시킨 결과, 반도체 가공용 시트 (200) 는, +X 축 방향 및 -X 축 방향으로 각각 100 ㎜ 씩 연신됨과 함께, +Y 축 방향 및 -Y 축 방향으로 각각 100 ㎜ 씩 연신되었다. 즉, 반도체 가공용 시트 (200) 는, 각 변이 200 ㎜ 씩 연신되었다. 그 결과, 연신 후의 반도체 가공용 시트 (200) 의 각 변의 길이는 410 ㎜ 가 되었다.
상기와 같이 연신된 상태의 반도체 가공용 시트 (200) 에 대해, 이하의 기준에 기초하여, 파단의 유무를 평가하였다. 결과를 표 1 에 나타낸다.
○ : 파단이 생기는 일 없이, 양호하게 연신되었다.
× : 파단이 생겼다.
또, 파단의 유무의 평가가 「○」 이었던 반도체 가공용 시트 (200) 에 대해서는, 반도체 가공용 시트 (200) 가 연신된 상태에 있어서, 복수의 실리콘 칩으로 구성되는 대략 원형의 형상에 있어서의 외경 (다이싱 및 연신을 실시하기 전의 실리콘 웨이퍼의 외경에 대응하는 길이) 을, 웨이퍼 외경 대응 길이 (㎜) 로서 측정하였다. 결과를 표 1 에 나타낸다.
또한 측정한 웨이퍼 외경 대응 길이 (㎜) 를 이하의 계산식 (II) 에 적용시켜, 칩 간격 (㎜) 을 산출하였다. 결과를 표 1 에 나타낸다.
칩 간격 (㎜) = {웨이퍼 외경 대응 길이 (㎜) - 150 ㎜ (실리콘 웨이퍼 직경)} ÷ 49 (다이싱 라인수) … (II)
또한, 상기 식 (II) 에 있어서, 다이싱 라인수가 49 인 것은, 직경 150 ㎜ 의 실리콘 웨이퍼를 3 ㎜ × 3 ㎜ 의 칩 사이즈로 다이싱하는 경우, 실리콘 웨이퍼는 일방향 및 당해 방향에 직교하는 방향으로 각각 3 ㎜ 간격으로 다이싱되고, 각 방향으로 최대로 50 등분되지만, 그 때의 다이싱 라인수가 각각의 방향에 있어서 49 개인 것에 기초한다.
Figure pct00001
표 1 로부터 분명한 바와 같이, 실시예의 반도체 가공용 시트는, 파단하는 일 없이 크게 연신할 수 있었다.
산업상 이용가능성
본 발명에 관련된 반도체 가공용 시트는, 예를 들어 FO-WLP 의 제조에 바람직하게 사용된다.
W…반도체 웨이퍼
W1…회로면
W2…회로
W3…이면
W4…내부 단자 전극
W5…홈
W6…이면
CP …반도체 칩
1…반도체 패키지
3…봉지체
4A…제 1 절연층
4B…제 2 절연층
5…재배선층
5A…외부 전극 패드
6…외부 단자 전극
10…제 1 점착 시트
11…제 1 기재 필름
12…제 1 점착제층
20…제 2 점착 시트
21…제 2 기재 필름
22…제 2 점착제층
30…보호 시트
40…표면 보호 시트
41…제 4 기재 필름
42…제 4 점착제층
50…그라인더
60…봉지 부재
100…익스팬드 장치
101, 101A, 101B, 101C…유지 수단
200…반도체 가공용 시트

Claims (10)

  1. 적어도 기재를 구비하는 반도체 가공용 시트로서
    상기 반도체 가공용 시트의 복원율이, 70 ％ 이상, 100 ％ 이하이고,
    상기 복원율은, 상기 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간의 길이가 100 ㎜ 가 되도록 그리퍼로 잡고, 그 후, 그리퍼간의 길이가 200 ㎜ 가 될 때까지 200 ㎜/min 의 속도로 인장하고, 그리퍼간의 길이가 200 ㎜ 로 확장된 상태에서 1 분간 유지하고, 그 후, 그리퍼간의 길이가 100 ㎜ 가 될 때까지 200 ㎜/min 의 속도로 길이 방향으로 되돌리고, 그리퍼간의 길이가 100 ㎜ 로 되돌아간 상태에서 1 분간 유지하고, 그 후, 60 ㎜/min 의 속도로 길이 방향으로 인장하고, 인장력의 측정값이 0.1 N/15 ㎜ 를 나타냈을 때의 그리퍼간의 길이를 측정하고, 당해 길이로부터 초기의 그리퍼간의 길이 100 ㎜ 를 뺀 길이를 L2 (㎜) 로 하고, 상기 확장된 상태에 있어서의 그리퍼간의 길이 200 ㎜ 로부터 초기의 그리퍼간의 길이 100 ㎜ 를 뺀 길이를 L1 (㎜) 로 했을 때, 다음 식 (I)
    복원율 (％) = {1 - (L2 ÷ L1)} × 100 … (I)
    로부터 산출되는 값인 것을 특징으로 하는 반도체 가공용 시트.
  2. 적어도 기재를 구비하는 반도체 가공용 시트로서,
    23 ℃ 에 있어서 상기 기재의 CD 방향으로 측정되는 상기 반도체 가공용 시트의 100 ％ 응력에 대한, 23 ℃ 에 있어서 상기 기재의 MD 방향으로 측정되는 상기 반도체 가공용 시트의 100 ％ 응력의 비가, 0.8 이상, 1.2 이하이고,
    상기 100 ％ 응력은, 상기 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간의 길이가 100 ㎜ 가 되도록 그리퍼로 잡고, 그 후, 속도 200 ㎜/min 으로 길이 방향으로 인장하고, 그리퍼간의 길이가 200 ㎜ 가 되었을 때의 인장력의 측정값을, 반도체 가공용 시트의 단면적으로 제산함으로써 얻어지는 값인 것을 특징으로 하는 반도체 가공용 시트.
  3. 적어도 기재를 구비하는 반도체 가공용 시트로서,
    23 ℃ 에 있어서 상기 기재의 MD 방향 및 CD 방향으로 측정되는 상기 반도체 가공용 시트의 인장 탄성률이, 각각 10 ㎫ 이상, 350 ㎫ 이하이고,
    23 ℃ 에 있어서 상기 기재의 MD 방향 및 CD 방향으로 측정되는 상기 반도체 가공용 시트의 100 ％ 응력이, 각각 3 ㎫ 이상, 20 ㎫ 이하이고,
    상기 100 ％ 응력은, 상기 반도체 가공용 시트를 150 ㎜ × 15 ㎜ 로 잘라낸 시험편에 있어서, 길이 방향의 양단을, 그리퍼간의 길이가 100 ㎜ 가 되도록 그리퍼로 잡고, 그 후, 속도 200 ㎜/min 으로 길이 방향으로 인장하고, 그리퍼간의 길이가 200 ㎜ 가 되었을 때의 인장력의 측정값을, 반도체 가공용 시트의 단면적으로 제산함으로써 얻어지는 값이고,
    23 ℃ 에 있어서 상기 기재의 MD 방향 및 CD 방향으로 측정되는 상기 반도체 가공용 시트의 파단 신도가, 각각 100 ％ 이상인 것을 특징으로 하는 반도체 가공용 시트.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기재의 적어도 일방의 면에 적층된 점착제층을 추가로 구비하는 것을 특징으로 하는 반도체 가공용 시트.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기재는, 열가소성 엘라스토머를 함유하는 것을 특징으로 하는 반도체 가공용 시트.
  6. 제 5 항에 있어서,
    상기 열가소성 엘라스토머는, 우레탄계 엘라스토머인 것을 특징으로 하는 반도체 가공용 시트.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩에 있어서의 이웃하는 반도체 칩의 상호의 간격을, 200 ㎛ 이상, 6000 ㎛ 이하까지 넓히기 위해서 사용되는 것을 특징으로 하는 반도체 가공용 시트.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    서로 직교하는 X 축 및 Y 축에 있어서의 +X 축 방향, -X 축 방향, +Y 축 방향 및 -Y 축 방향의 4 방향에 장력을 부여하여 반도체 가공용 시트를 길게 늘림으로써, 상기 반도체 가공용 시트의 편면에 적층된 복수의 반도체 칩의 간격을 넓히기 위해서 사용되는 것을 특징으로 하는 반도체 가공용 시트.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    점착 시트의 편면에, 개편화된 복수의 반도체 칩을 형성하는 공정과,
    상기 점착 시트를 길게 늘려, 상기 복수의 반도체 칩끼리의 간격을 넓히는 공정을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 점착 시트로서 사용되는 것을 특징으로 하는 반도체 가공용 시트.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    팬 아웃형의 반도체 웨이퍼 레벨 패키지를 제조하기 위해서 사용되는 것을 특징으로 하는 반도체 가공용 시트.
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