CN210607192U - 面板组件、晶圆封装体以及芯片封装体 - Google Patents

面板组件、晶圆封装体以及芯片封装体 Download PDF

Info

Publication number
CN210607192U
CN210607192U CN201921611779.5U CN201921611779U CN210607192U CN 210607192 U CN210607192 U CN 210607192U CN 201921611779 U CN201921611779 U CN 201921611779U CN 210607192 U CN210607192 U CN 210607192U
Authority
CN
China
Prior art keywords
wafer
panel assembly
layer
dielectric layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201921611779.5U
Other languages
English (en)
Inventor
周辉星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pep Innovation Pte Ltd
Original Assignee
Pep Innovation Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pep Innovation Pte Ltd filed Critical Pep Innovation Pte Ltd
Application granted granted Critical
Publication of CN210607192U publication Critical patent/CN210607192U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Container Filling Or Packaging Operations (AREA)

Abstract

本公开的实施例提供一种面板组件、晶圆封装体以及芯片封装体。该面板组件包括：至少一个晶圆，所述晶圆包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；连接部，位于所述晶圆的侧面且连接到所述晶圆，所述连接部包括与所述晶圆的第一面位于同一侧的第三面和与所述晶圆的第二面位于同一侧的第四面，所述第三面与所述第一面形成所述面板组件的待处理面；以及第一介电层，至少位于所述晶圆的第一面。根据本公开实施例的面板组件可以提高晶圆的封装效率以及利用率。

Description

面板组件、晶圆封装体以及芯片封装体
技术领域
本公开的实施例涉及一种面板组件、晶圆封装体以及半导体芯片封装体。
背景技术
近年来，随着电子设备小型轻量化以及信息处理量需求增大，小型量轻、运行速度快的芯片成为市场主流需求。芯片级封装CSP(Chip Scale Package)由于体积小，厚度薄，芯片产生的热可以通过很短的通道传导到外界、芯片长时间运行的可靠性高、线路阻抗小以及芯片运行速度快等优势，成为最先进的集成电路封装形式。因此，CSP封装芯片在电子设备中迅速获得应用。
晶圆级芯片尺寸封装(wafer level CSP)是在单个晶圆(wafer)的活性面通过例如甩光胶、光刻、显影、溅射、电镀以及剥膜等工艺形成导电层。在导电层上形成介电层，并将形成导电层和介电层后的晶圆分割成单粒芯片完成封装。
实用新型内容
根据本公开的至少一个实施例提供一种面板组件，包括：至少一个晶圆，所述晶圆包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；连接部，位于所述晶圆的侧面且连接到所述晶圆，所述连接部包括与所述晶圆的第一面位于同一侧的第三面和与所述晶圆的第二面位于同一侧的第四面，所述第三面与所述第一面形成所述面板组件的待处理面；以及第一介电层，至少位于所述晶圆的第一面。
在一些示例中，所述第一介电层的表面与所述连接部的第三面大致位于同一平面。
在一些示例中，所述连接部的第三面与所述晶圆的第一面大致位于同一平面，所述第一介电层位于所述面板组件的待处理面上。
在一些示例中，所述面板组件包括彼此分隔设置的多个晶圆。
在一些示例中，所述面板组件还包括：导电层，位于所述待处理面上，且位于所述第一介电层远离所述晶圆的一侧。
在一些示例中，所述第一介电层中包括通孔，以露出所述晶圆的第一面上的焊垫。
在一些示例中，所述导电层包括位于所述晶圆的第一面上的有效导电层以及位于所述连接部的第三面上的虚设导电层。
在一些示例中，所述虚设导电层至少形成在围绕所述晶圆的环状区域内，且所述环状区域的宽度大于5mm。
在一些示例中，所述面板组件还包括导电件，从所述连接部的第三面露出，位于所述面板组件的周边区域且与所述晶圆间隔。
在一些示例中，所述连接部包括位于所述晶圆的侧面的第一部分和位于所述晶圆的第二面的第二部分，所述第一部分和所述第二部分一体连接。
在一些示例中，所述连接部包括塑封层。
在一些示例中，所述连接部包括具有贯通的开口的型腔模，所述晶圆位于所述开口内，且所述开口的侧壁与所述晶圆的侧面之间的缝隙设置有固定材料以使所述晶圆与所述型腔模连接在一起。
在一些示例中，所述型腔模的材料包括导电材料。
在一些示例中，所述面板组件还包括：第二介电层，位于所述导电层远离所述晶圆的一侧，且覆盖所述导电层的至少一部分。
在一些示例中，所述连接部的位于所述晶圆的第二面的第二部分具有预定的材料和厚度以减缓或消除所述面板组件的翘曲。
根据本公开的至少一个实施例提供一种晶圆封装体，包括：晶圆，包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；塑封层，位于所述晶圆的侧面和第二面的至少之一；第一介电层，位于所述晶圆的第一面。
在一些示例中，所述晶圆封装体还包括：导电层，位于所述第一介电层的远离所述晶圆的一侧。
在一些示例中，所述晶圆封装体还包括：第二介电层，位于所述导电层远离所述晶圆的一侧，以覆盖至少部分所述导电层。
在一些示例中，所述塑封层包括位于所述晶圆的第二面的部分，且所述塑封层的位于所述晶圆的第二面的部分具有预定的材料和厚度以减缓或消除所述晶圆封装体的翘曲。
根据本公开的至少一个实施例提供一种半导体芯片封装体，包括：裸片，包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；塑封层，位于所述裸片的第二面；第一介电层，位于所述裸片的第一面。
在一些示例中，所述半导体芯片封装体还包括：导电层，位于所述第一介电层的远离所述裸片的一侧。
在一些示例中，所述第一介电层中包括通孔，以露出所述裸片的第一面上的焊垫。
在一些示例中，所述半导体芯片封装体还包括：第二介电层，位于所述导电层远离所述裸片的一侧，以覆盖至少部分所述导电层。
在一些示例中，所述塑封层具有预定的材料和厚度以减缓或消除所述半导体芯片封装体的翘曲。
根据本公开的面板组件、晶圆封装体和半导体芯片封装体，可以通过形成面板组件来避免封装工艺中夹持晶圆的一部分，从而避免在晶圆上形成无效区域；另外，可以在面板组件的晶圆外围形成虚设导电层，从而避免导电层边缘性质不匀导致晶圆无效区域的形成；由于可以在面板组件上集成多个晶圆，因此，可以同时对多个晶圆进行处理，大大提高了封装效率。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本实用新型的一些实施例，而非对本实用新型的限制。
图1A为根据本公开实施例的半导体器件封装方法中所使用的一种半导体晶圆的截面结构示意图；
图1B为图1A所示的半导体晶圆的平面结构示意图；
图2A为根据本公开实施例的半导体封装方法形成的面板组件的截面结构示意图；
图2B为根据本公开实施例的半导体封装方法形成的面板组件的平面结构示意图；
图3A为根据本公开实施例的半导体封装方法中在晶圆上形成介电层的截面结构示意图；
图3B为根据本公开实施例的半导体封装方法中在晶圆上形成介电层的另一截面结构示意图；
图3C为根据本公开实施例的半导体封装方法中将形成有介电层的晶圆连接成面板组件的截面结构示意图；
图4A为根据本公开实施例的半导体封装方法中在形成导电层之前在面板组件上形成介电层的截面结构示意图；
图4B为根据本公开实施例的半导体封装方法中在形成导电层之前在面板组件上形成介电层的另一截面结构示意图；
图5A为根据本公开实施例的半导体器件封装方法中在连接部中形成导电件以及在面板组件的待处理面上形成导电层的平面结构示意图；
图5B为根据本公开实施例的半导体器件封装方法中在连接部中形成导电件以及在面板组件的待处理面上形成导电层的截面结构示意图；
图6A为根据本公开实施例的半导体封装方法的部分工艺步骤(形成连接部)对应的截面结构示意图；
图6B为根据本公开实施例的半导体封装方法的部分工艺步骤(形成连接部)对应的平面结构示意图；
图7为根据本公开实施例的半导体封装方法中的部分步骤工艺的截面结构示意图；
图8A为根据本公开实施例的半导体封装方法中在面板组件的待处理面上形成种子层后的局部截面放大示意图；
图8B为根据本公开实施例的半导体封装方法中在面板组件的待处理面上形成导电层之后的截面结构示意图；
图9A为根据本公开实施例的半导体封装方法中在形成导电层的面板组件上形成介电层后的截面结构示意图；
图9B为根据本公开实施例的半导体封装方法中在形成导电层的面板组件上形成介电层后的另一截面结构示意图；
图9C为根据本公开实施例的半导体封装方法中在形成导电层的晶圆上形成介电层后的截面结构示意图；
图9D为根据本公开实施例的半导体封装方法中在形成导电层的晶圆上形成介电层后的另一截面结构示意图；
图10为根据本公开实施例的半导体封装方法中在介电层上形成焊料后的截面结构示意图；
图11A-11B为根据本公开实施例的半导体封装方法中另一种形成面板组件的截面结构示意图；
图12A-12C为根据本公开实施例的半导体封装方法中再一种形成面板组件的截面结构示意图；
图13为根据本公开实施例的一种面板组件的截面结构示意图；
图14A-14C为根据本公开实施例的晶圆封装体的截面结构示意图；
图15A-15D为根据本公开实施例的半导体芯片封装体的截面结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例的附图，对本实用新型实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于所描述的本实用新型的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
在相关技术中的晶圆级芯片尺寸封装工艺中，由于采用单个晶圆进行各工艺步骤，使得芯片的封装生产效率低下，封装成本高昂。另一方面，晶圆级芯片尺寸封装(waferlevel CSP)的导电层形成过程中，需要用导电层形成装置的导电夹具夹住晶圆的外围，然后将晶圆浸入导电层形成装置的处理槽的处理液中形成导电层。然而这种工艺需要在晶圆的外围留出导电夹具夹持的区域，该区域包括电连接接触点对应的电连接区域以及密封件所对应的密封区域。因此，晶圆外围至少3mm的区域是无效区域，即晶圆的外围区域的不能用于封装生产芯片。由于晶圆价格高昂，这种无效区域的存在大大提升了封装的价格。再一方面，由于导电层形成过程中的电流密度在晶圆表面的分布不均匀，使得晶圆外围区域形成的导电层较厚，内围区域形成的导电层较薄，使同一批封装产品的参数不稳定。晶圆级芯片尺寸封装以上三方面的缺陷限制了晶圆级CSP的应用。
本公开的实施例提供一种半导体器件的封装方法。在该封装方法中，在至少一个晶圆的周边形成连接部，以形成一面板组件。面板组件的连接部与晶圆的活性面位于同一侧的表面与晶圆的活性面形成为待处理面。在面板组件的待处理面上进行封装处理，从而能够使得夹持区域落在晶圆周边的连接部件上，避免晶圆的外围区域形成无效区域。此外，还可以将形成导电层的区域扩大至晶圆周边的连接部上的部分区域，从而使得形成在晶圆上的导电层的性质均一。另外，在面板组件包括多个晶圆的情况下，可以同时对多个晶圆进行封装处理，从而大大提高封装效率。本公开的进一步的技术效果将结合后面的实施例进行详细描述。
图1A为根据本公开实施例的半导体器件封装方法中所使用的一种半导体晶圆的截面结构示意图；图1B为该半导体晶圆的平面结构示意图。半导体晶圆为在半导体衬底基板上经过半导体工艺形成电路结构之后形成的半导体器件结构，其也被称为半导体晶片(wafer)。本公开对半导体晶圆的类型以及尺寸等均没有特别限制。例如，如图1A所示，半导体晶圆100具有彼此相对的活性面101和背面102。另外，晶圆100还包括连接活性面101和背面102的侧面103。晶圆100可以包括多个用于形成裸片的区域。例如，
图1A中示意性地用虚线框标示出一个用于形成裸片的区域001。例如，将晶圆按照电路功能单元或其他方式进行分割之后可以形成多个裸片。每一个用于形成裸片的区域001的活性面共同组成了晶圆100的活性面101。每一个用于形成裸片的区域的活性面可以通过掺杂、沉积、刻蚀等一系列半导体工艺形成一系列主动部件和被动部件。主动部件例如包括二极管、三极管等，被动部件例如包括电压器、电容器、电阻器、电感器等。将这些主动部件和被动部件利用连接线连接形成功能电路，从而实现芯片的各种功能。活性面101还包括用于将功能电路引出的焊垫104以及用于保护该焊垫104的绝缘保护层105。例如，绝缘保护层105可以由诸如氧化硅、氮化硅以及氮氧化硅等无机绝缘材料形成，但根据本公开的实施例对此没有特别限制。例如，绝缘保护层105对应于焊垫104的位置具有通孔1051以露出对应的焊垫104，从而能够使得焊垫104可以与外部元件电连接。
在根据本公开一实施例的半导体器件封装方法中，如图2A所示，在半导体晶圆100的侧面103形成围绕晶圆100的连接部200，以使得晶圆100与连接部200形成一面板组件300。例如，连接部200包括与晶圆100的活性面101位于同一侧的前表面201和与晶圆100的背面102位于同一侧的后表面202。如图2A所示，在通过连接部200将晶圆100连接成为一面板组件300之后，可以在连接部200的前表面201与晶圆100的活性面101共同组成的待处理面上进行处理工艺(例如，封装工艺)以在待处理面上形成功能层。例如，功能层可以包括在下面实施例中所描述的形成于面板组件的待处理面上的全部或部分导电层和介电层。在进行处理工艺的过程中，可以夹持连接部的至少一部分，从而避免了直接对晶圆100进行夹持而形成无效区域。此外，在待处理面上所形成的各种功能层可以同时形成在晶圆上以及晶圆周边的连接部的至少部分区域上，从而避免了各种功能层例如厚度等各种性质不符合要求的边缘部分落在晶圆上而造成封装后晶圆具有无效区域。
如图2A所示，在一些示例中，连接部200的前表面201与晶圆100的活性面101大致位于同一个平面，即，连接部200的前表面201与晶圆100的活性面101大致齐平。在这种情况下，可以有利于在面板组件的待处理面上形成各种功能层。
在一些示例中，如图2A所示，连接部200仅仅形成在半导体晶圆100的侧面103处，也就是仅仅形成在了半导体晶圆100的四周。然而，根据本公开的实施例并不限制于此，连接部200还可以进一步形成在半导体晶圆100的背面102，这在后面的实施例中将进行详细阐述。
图2B为图2A的截面结构对应的平面结构示意图，具体而言，图2A对应于在图2B的AA’线处剖取的截面结构。如图2B所示，所形成的面板组件300包括四个半导体晶圆100。然而，根据本公开的实施例对半导体晶圆的个数并没有特别限制。面板组件300也可以仅包括一个半导体晶圆100。在这种情况下，也可以实现上述夹持区域落在连接部而非直接夹持晶圆以及将功能层形成在晶圆周边的连接部上的至少部分区域。另外，面板组件100也可以包括两个以上的半导体晶圆，例如，可以包括两个、四个、八个等。在面板组件包括两个以上的半导体晶圆的情况下，可以同时对两个以上的半导体晶圆进行处理(例如，进行封装工艺)，从而可以大大提高半导体晶圆的封装效率。
如图2B所示，面板组件中的多个晶圆100可以彼此分隔，从而能够在每个晶圆的外围均留有空间形成各种功能层。根据本公开的实施例对晶圆之间的间隔尺寸没有特别限定，可以根据实际情况进行调整。
图2B所示的面板组件的平面形状基本上为长方形。然而，根据本公开的实施例并不限制于此。面板组件的平面形状可以根据所集成的半导体晶圆的数量、排列方式、用于进行镀覆工艺的设备等因素任意调整。
根据本公开实施例的半导体封装器件封装方法，在形成面板组件之后，还可以包括在面板组件的待处理面上形成导电层以至少覆盖晶圆的活性面。例如，导电层可以通过晶圆上的绝缘保护层中的通孔与晶圆上的焊垫电连接。例如，导电层可以包括导电迹线和导电柱。在形成导电层之后，还可以在导电层上形成介电层，介电层可以用于保护导电层并对不同导电迹线和导电柱起到绝缘作用。导电层和介电层的形成将在后面更详细地描述。另外，由导电层和介电层所形成的组合结构可以重复地堆叠形成在晶圆上，根据本公开的实施例对此没有特别限制。
根据本公开的一些实施例，如图3A和3B所示，在形成连接部之前，在晶圆100的活性面101上形成一介电层106，该介电层106可以用于保护晶圆的活性面101。另外，如图3B所示，对于具有介电层106的晶圆100’，在封装工艺中还可以包括在介电层106中形成通孔1061以露出晶圆的活性面上的焊垫104，从而能够在封装工艺中将导电层与焊垫电连接。在晶圆100’的介电层106中形成通孔1061的步骤例如可以在将晶圆连接为面板组件之前或之后进行，本公开的实施例对此没有特别限制。例如，在晶圆100的活性面101上形成介电层106从而形成晶圆100’后，晶圆100’可以与上述晶圆100经过相同的封装工艺步骤，这里不再赘述。例如，图3C示出了晶圆100’通过形成连接部后形成的面板组件的一种结构示意图。在这种结构中，例如，连接部200的前表面201可以与介电层106的表面大致位于同一平面，即，连接部200的前表面201可以与介电层106的表面大致齐平。
在根据本公开的另外一些实施例中，可以在将晶圆100连接形成面板组件300之后再形成介电层。也就是说，在形成为如图2A所示的面板组件300之后，在面板组件300的待处理面上形成介电层106以形成面板组件300’。如图4A所示，介电层106形成在面板组件300’的整个待处理面上。然而，根据本公开的实施例不限于此，介电层106可以仅覆盖晶圆100的活性面101。在介电层106形成在面板组件300’的整个待处理面上的情况下，还可以去除位于连接部的对应于用于电镀工艺的电接触点的部分，以能够在电镀工艺中进行电源的接入，这在后面更加详细的实施例中进行阐述。另外，在一些示例中，介电层106可以仅形成在面板组件的中部用于设置晶圆100的区域(例如，也可以包括相邻晶圆之间的区域)，而不覆盖面板组件的周边区域，从而能够露出位于面板组件的周边区域的电接触点。
例如，无论是上述图3A还是图3B对应的实施例还是图4A和图4B对应的实施例，介电层106的形成均可以采用以下材料和工艺。需要说明的是，这里的介电层材料和工艺仅仅是示例性的，根据本公开实施例中的介电层106也可以采用其他任意合适的材料或工艺。例如，介电层106可以采用有机绝缘材料形成。在一些示例中，介电层106可以采用聚酰亚胺、环氧树脂、ABF(Ajinomoto Buildup Film)以及聚苯并噁唑(Polybenzoxazole，PBO)中的任意一种或几种。在一些示例中，先在晶圆的活性面上或者面板组件的待处理面上形成ABF，然后通过激光打孔工艺在ABF中形成通孔以露出晶圆上的焊垫。在一些其他的示例中，先在晶圆的活性面上或者面板组件的待处理面上形成聚酰亚胺或者聚苯并噁唑薄膜，然后在聚酰亚胺或者聚苯并噁唑薄膜中通过光刻图案化工艺或者激光打孔工艺形成通孔，以露出晶圆上的焊垫。此外，在一些示例中，在形成介电层106之前，还可以在晶圆的活性面上或者面板组件的待处理面上形成粘接促进剂，以有利于介电层106与晶圆表面之间的粘接。例如，介电层106的材料可以通过层压(Lamination)、涂覆(Coating)、印刷(Printing)等方式形成在半导体晶圆上。
根据本公开的一些实施例的半导体器件封装方法，形成连接部的步骤还可以包括形成导电件。例如，导电件与晶圆彼此间隔，且从连接部的前表面露出。例如，所形成的导电件位于面板组件的周边区域。
图5A和5B为根据本公开一些实施例的半导体器件封装方法中在连接部中形成导电件以及在面板组件的待处理面上形成导电层的示意图，图5B为图5A中沿BB’线的截面图(另外，图5B还额外示出了用于电镀工艺的电镀接触电极800)。图5A和图5B所示的连接部除了包括形成在晶圆侧面的部分外，还包括形成在晶圆背面的部分。然而，图5A和图5B的连接部的结构是示例性的，根据图5A和图5B的实施例中描述的形成导电件以及形成导电层的工艺同样适用于图2A、图3C和图4B等对应的实施例的面板组件。
如图5A和图5B所示，形成连接部的步骤包括形成导电件204。例如，导电件204与晶圆100彼此间隔。例如，导电件204可以形成于放置晶圆的区域的外围区域，也就是面板组件的周边区域。如图5A所示，在一些示例中，分别在面板组件的上部和下部的周边区域形成了一个导电件204。然而，根据本公开的实施例不限于此，导电件204也可以形成在面板组件的左侧周边区域或者面板组件的右侧周边区域。或者，形成在不同侧边处的导电件也可以彼此连接，例如，导电件可以形成为矩形框形状，围绕在放置晶圆的区域的外围。如图5B所示，导电件204从连接部的前表面201露出。该导电件204可以用于后续导电层形成的电镀工艺中的电接触点，因此，可以从面板组件的前表面露出以方便电连接。而对于图4B所示的面板组件结构，则可以去除形成在面板组件的前表面的部分介电层106，从而露出导电件204；或者，介电层106仅形成在面板组件中部用于设置晶圆的区域，从而露出导电件204。在图5B所示的示例中，导电件204与连接部的其他部分齐平。例如，在面板的待处理面侧，在进行电镀工艺处理时，导电件204以及位于导电件204内侧的连接部以及晶圆位于同一平面，从而有利于通过电镀工艺形成导电层。另外，虽然在图中没有示出，例如，在导电件的外侧的周边区域中，面板组件的连接部可以设置有用于与镀覆工艺的设备等机械卡合的凹凸结构。
例如，根据本公开实施例的半导体器件封装方法，导电层可以通过电镀工艺来形成。下面结合图5B描述根据本公开一些示例的形成导电层的步骤。如图5B所示，在面板组件的待处理面上形成一种子层603。例如，种子层603为通过溅射工艺形成的金属层。例如，种子层603可以形成在整个待处理面上且与导电件204形成电连接。从而，可以在导电层的形成过程中以导电件204为电接触点输入电流以进行电镀工艺。例如，种子层603可以通过溅射或无电极电镀形成在面板组件的待处理面上。例如，种子层可以为铜层，且非常薄，例如在100nm以下的范围内。在形成种子层603之后，可以通过电镀工艺形成导电层600。由于种子层603厚度小，与电镀接触电极的接触力可能导致接触位置处的种子层磨损，从而导致面板组件800和电镀接触电极的导电接触不良并影响导电层的图案质量。然而，导电件204的存在使种子层与电镀接触电极接触的部分即使在磨损的状况下依然由于导电件204的导电能力使面板组件800和电镀接触电极接触良好。同时，导电件增强了面板组件800的导电性能，对电流具有很好的传导作用，导电件输入的电流在整个面板组件的待处理面均匀流动。
如图5B所示，将电镀设备的电镀接触电极800与面板组件上的导电件204电连接。如上所述，在形成导电层600之前，可以先在面板组件的待处理面上形成种子层603，从而电镀接触电极800和导电件204可以在种子层603上施加电压，进而在待处理面上通过电镀工艺形成导电层。在一些示例中，可以通过在种子层上不需要形成导电层的部分预先沉积绝缘掩膜层(图中未示出)，从而能够形成具有预定图案的导电层。如图5A和5B所示，导电层600形成的区域可以大于晶圆100所在的区域，也就是说，除了在晶圆的活性面上形成导电层之外，在晶圆周边的一环形区域700(位于连接部上)内也形成了导电层。在晶圆的活性面上的导电层与晶圆中的电路电连接，从而形成有效导电层；而形成在环形区域700内的导电层则为虚设导电层，其并不用于形成最终的封装芯片。环形区域700内的虚设导电层可以将导电层600的边缘推向晶圆所在区域之外，从而避免了导电层600边缘厚度不均等问题带来的不利影响，使得可以在晶圆的整个活性面上形成均匀的导电层，提高了晶圆的有效利用率。
虽然图5B所示的导电层600显示为连续的导电层结构，但这仅仅是出于图示的方便。例如，导电层600可以为图案化的导电层，例如，可以包括导电迹线和导电柱，这在后面的实施例中将详细描述。例如，位于环形区域700内的虚设导电层与形成在晶圆的活性面上的导电层可以具有一致的图案或者二者可以彼此相连。在利用电镀工艺形成导电层600的工艺中，在所形成的导电层的边缘处往往由于电流的集中而导致导电层边缘的厚度不均匀或者与导电层的中部部分的厚度不同。因此，位于导电层的边缘部分的厚度不易有效控制。然而，在导电层的中部区域中，由于电流密度均匀，所形成的导电层厚度均匀且容易控制。因此，通过在晶圆的外围区域形成虚设导电层，可以将不均匀的部分形成在晶圆的活性面所在的区域之外，使得形成于晶圆的活性面上的导电层的厚度均一，避免了封装工艺中形成晶圆的无效区域。对于上述形成虚设导电层的环形区域，为了能够更好地防止不均匀导电层形成在晶圆的活性面之内，该环形区域的宽度可以大于5mm。例如，这里的宽度是指环形区域沿晶圆的径向方向的尺寸。
虽然上述实施例中以电镀工艺形成导电层为例进行了描述，但根据本公开的实施例不限于此，也可以通过其他合适工艺形成导电层600。并且，虽然上述实施例中以电镀工艺引起导电层边缘厚度不均的情况为例进行了说明，然而，根据本公开的实施例不限于此。对于其他方法形成的导电层边缘缺陷问题，也可以通过上述实施例中形成虚设导电层的方式来加以缓解或避免。
在5A和5B所示的结构中，以导电层形成在晶圆的活性面以及围绕晶圆的一环形区域700中为例进行了描述。然而，根据本公开的实施例不限于此，可以在面板组件的整个待处理面或者大部分待处理面上形成导电层。
下面，将结合本公开的一些实施例对本公开的技术方案以及相应的技术效果进行进一步的说明。从以上描述可以知道，可以将晶圆100形成面板组件300，也可以将活性面上形成有介电层106的晶圆100’形成面板组件，或者在面板组件300的待处理面上形成介电层，然后再进行导电层的形成工艺。为了图示的简便，在下面的实施例中，不再具体示出介电层106，在晶圆100上形成介电层106或者在面板组件的待处理面上形成介电层106的步骤均可以应用于下面所描述的实施例中。
图6A为根据本公开一些实施例的半导体封装方法的部分步骤工艺(形成连接部)对应的截面图；图6B为根据本公开实施例的半导体封装方法的部分步骤工艺(形成连接部)对应的平面结构示意图。图6A为在图6B的CC’线处剖取的截面图。虽然图6A的截面图中晶圆100的活性面101朝向下方的载板400，然而，为了更加清楚地图示，图6B的平面图中示出了位于晶圆100的活性面处的各种结构。
在本公开的一些示例中，如图6A所示，将晶圆100放置于一载板400上，且晶圆100的活性面101面对载板400。例如，在提供多个晶圆100的情况下，多个晶圆100可以彼此分隔，如图6A和6B所示。
在一些示例中，如图6A和6B所示，在将晶圆100放置在载板400之前，可以先在载板400上设置定位部件203用于标示放置晶圆100的位置。
在一些示例中，如图6A和6B所示，可以在载板上形成导电件204。如上所述，导电件204可以用于形成电镀工艺的电接触点。
在将晶圆100放置在载板400上之后，在载板上晶圆100的四周形成塑封层205。例如，塑封层205可以形成在晶圆的背面以及晶圆的四周。例如，塑封层205可以覆盖至少部分载板并将晶圆100的背面和侧面完全覆盖，从而形成了面板组件。
例如，塑封层205可采用浆料印刷、注塑成型、热压成型、压缩模塑、传递模塑、液体密封剂模塑、真空层压、或其他合适的成型方式。
例如，塑封层205可采用有机复合材料、树脂复合材料、高分子复合材料、聚合物复合材料，例如具有填充物的环氧树脂、ABF(Ajinomoto buildup film)、或具有合适填充物的其他聚合物。
如图6A所示，塑封层205包括形成在晶圆的侧面的第一部分002和位于晶圆的背面的第二部分003(如图6A用虚线所区格的各个部分)。第一部分002和第二部分003一体连接。在这种情况下，可以通过调整塑封层的厚度来调整形成于晶圆背面的塑封层部分的厚度。或者，在形成塑封层之后，也可以通过研磨塑封层来调整位于晶圆背面的塑封层部分的厚度。或者，也可以将塑封层研磨至晶圆的背面，也就是使得塑封层仅仅存在于晶圆的侧面处。然而，在晶圆的背面保留适当厚度的塑封层有利于晶圆的稳定并防止晶圆翘曲。并且，在将进行过封装工艺的晶圆分割成芯片之后，也可以在芯片封装体的背面保留部分塑封层，该塑封层可以保护芯片封装体中的芯片并防止芯片翘曲。对于晶圆背面的塑封层部分的厚度，可以通过计算机模拟，将塑封层的材料性质和/或厚度设计为和晶圆的活性面上的介电层和导电层等的材料和/或厚度相匹配，从而防止翘曲。也就是说，连接部的位于晶圆的背面的第二部分可以具有预定的材料和厚度以减缓或消除所述面板组件的翘曲。
例如，在形成定位部件203和导电件204的情况下，塑封层205在放置定位部件203和晶圆100以及形成导电件204之后，塑封层205在覆盖晶圆100的同时，也将定位部件203和导电件204包封起来，如图6A和6B所示。
在一些示例中，如图6A所示，在将半导体晶圆100放置在载板上之前，可以在载板上形成粘接层401。粘接层401可通过层压、印刷、喷涂、涂敷等方式形成在载板的放置晶圆的一侧。为了便于在之后的过程中将载板400和塑封完成的面板组件分离，粘接层401例如可以采用易分离的材料。在一些示例中，采用热分离材料作为粘接层401，该热分离材料在加热条件下能够失去粘性。在另一些示例中，粘接层401采用双层结构：热分离材料结构层和晶圆附着层，其中热分离材料结构层粘贴在载板400上，晶圆附着层用于粘附晶圆100，在面板组件和载板400分离时，使用加热的方式使热分离材料结构层失去粘性，将载板400除去，再通过机械力剥离的方式从面板组件的表面去除粘接层401。同时，晶圆附着层可以通过化学清洗的方式去除，去除粘接层401后，可以通过化学清洗方式去除残留在芯片表面的残余物。
如图7所示，在设置有半导体晶圆的载板上形成塑封层205之后，将载板剥离，从而露出了半导体晶圆100的活性面。这样，可以在面板组件的待处理面板上进行处理工艺。另外，如图7所示，在将面板组件从载板400上剥离之后，为了便于后续处理并增强面板组件的强度，可以将面板组件放置在另一载板500上。面板组件的待处理面(与晶圆100的活性面101同侧的表面)背离载板500。类似地，可以在载板500和面板组件之间设置粘接层501。例如，载板500和粘接层501的各种材料或参数可以参照载板400和粘接层401进行设置，这里不再赘述。
在形成面板组件后，可以在面板组件的待处理面形成导电层等。在一些示例中，封装工艺包括形成种子层、导电迹线、导电柱、介电层和焊料的步骤。下面就这些封装工艺步骤进行示例性的描述。
图8A为在面板组件的待处理面上形成一种子层603后的局部截面放大示意图；图8B为在面板组件的待处理面上形成导电层600之后的截面结构示意图。为了图示的方便，图8B中并未示出种子层603。
例如，形成导电层600的工艺可以包括形成导电迹线601和导电柱602的工艺。例如，导电迹线601和导电柱602的图案化方法可以通过光刻工艺与刻蚀工艺来完成，或者通过先形成光致抗蚀剂图案化掩膜，然后再通过电镀工艺在未被图案化掩膜覆盖的位置形成导电层，从而形成导电迹线和导电柱。例如，在面板组件的待处理面上形成第一图案化掩膜层，该第一图案化掩膜层露出要形成导电迹线的区域(例如，晶圆的第一面的至少部分区域以及所述环形区域中的至少部分区域)，进行电镀工艺以在所述晶圆的第一面上和所述环形区域内形成导电迹线601。然后，在导电迹线601上形成第二图案化掩膜层，该第二图案化掩膜层露出要形成导电柱的区域(例如，晶圆的第一面的至少部分区域以及所述环形区域中的至少部分区域)，进行电镀工艺以在导电迹线601上形成与导电迹线601连接的导电柱602。本公开的实施例对导电层的具体形成方式没有特别限定，可以采用相关技术中任意合适的方法来形成导电迹线601和导电柱602，这里不再赘述。在形成导电迹线601和导电柱602之后，可以通过刻蚀去除多余的种子层603，从而避免了相邻导电迹线之间的短路。
在根据本公开的一些示例中，在形成导电层600之后，还可以在导电层600上方形成介电保护层。如图9A所示，在形成导电层600的面板组件上，在导电层上形成介电层604。该介电层604可以用于保护所形成的导电层600。例如，介电层604可以完全覆盖导电层600以及连接部的至少部分区域。
在根据本公开的一些示例中，如图9B所示，在形成介电层604之后，将介电层604减薄，从而露出导电柱，以用于与其他部件连接。
图9A和9B示出了在面板组件形成导电层600之后在待处理面上形成介电层604的步骤，但本公开的实施例不限于此。例如，图9C和图9D示出了另外一种形成介电层604的实施例。在图9C和图9D所示的示例中，在面板组件的晶圆的活性面上形成导电层之后，将晶圆100从面板组件分隔出来，形成独立的晶圆结构。然后，晶圆100的形成有导电层600的活性面上形成介电层604。然后再将晶圆100上的介电层604减薄，从而露出形成的导电柱602，以能够与其他部件电连接。
上述各种实施例中对介电层604减薄的步骤例如可以通过机械研磨来完成。然而，将导电柱露出的方法不限于此，例如，也可以通过在介电层604中形成通孔从而露出导电柱。
虽然图中未示出，上述导电层600也可以不包括导电柱602。在这种情况下，在形成介电层604之后，可以在介电层602中形成通孔以露出导电迹线601需要电连接的部分，并在通孔中形成凸块底层金属以用于与其他元件例如焊料进行电连接。
在本公开的一些示例中，例如，在图9B所示的在面板组件形成露出导电层的介电层604之后，将晶圆分离以形成独立的晶圆结构。
例如，导电迹线601和导电柱602的材料可以采用金、银、铜、锡、铝等材料或其它合适的导电材料。
如图10所示，在形成有介电层604的晶圆上，形成焊料605，以与介电层604露出的导电柱602电连接。或者，在其他实施例中，焊料605通过介电层的通孔中的凸块底层金属与导电迹线电连接，本公开的实施例对此没有特别限定。
以上实施例对在面板组件上形成导电层，以及在形成导电层之后的晶圆上形成焊料的过程进行了描述。虽然这些形成导电层及焊料的实施例中以晶圆100为例进行了描述，但根据图3A和3B的晶圆100’和根据图3C、4A和图4B的面板组件同样适用于这些实施例。只要在形成导电层600之前在介电层106中形成了通孔1061，则导电层600就可以通过通孔1061与晶圆上的焊垫电连接。
此外，需要注意的时候，虽然在图8B至图10的实施例中示出导电层600仅形成在活性面101上，但其导电层也有可以采用图5A和5B对应的实施例中也形成在晶圆外围的连接部上的方案，这里不再赘述。
上述实施例以塑封层205包封晶圆形成面板组件为例进行了描述。然而，根据本公开的实施例不限于此，只要晶圆的侧面部分形成连接部，则可以同时对包括多个晶圆的面板组件同时进行处理，大大提高效率，且由于连接部的存在而避免处理过程中直接夹持晶圆本身。另外，还可以通过上述形成虚设导电层避免厚度不均匀导电层形成在晶圆的活性面上。下面对根据本公开一些实施例的形成面板组件的其他方法进行描述。
图11A和图11B为根据本公开另一实施例形成面板组件的截面结构示意图。如图11A所示，将晶圆100放置在载板400上，且晶圆100的背面102面向载板400。然后，将具有贯通的开口的型腔模205’放置于载板400上，以使所述晶圆100位于所述开口内。例如，开口的形状与晶圆的形状可以大致相同，且开口的直径大于晶圆的直径。如图11B所示，在型腔模205’的开口侧壁与晶圆100的侧面之间的缝隙形成固定材料206以使晶圆与型腔模连接在一起，从而形成面板组件。该固定材料可以为具有粘接作用的材料，本公开的实施例对此没有特别限制。例如，在该实施例中，面板组件中的晶圆的活性面101远离载板400，因此，形成的面板组件后进行形成导电层的步骤时可以一直保持在载板400上，从而增加面板组件的强度，但本公开的实施例不限于此，也可以将面板组件与载板分离。
从图11A和图11B可以看到，也可以在放置晶圆100之前在载板400上设置定位部件203；也可以在载板与晶圆之间设置粘结层401。定位部件203与粘接层401的设置方式与材质可以与上述实施例中的相同，在此不再赘述。
图12A-12C为根据本公开另一实施例形成面板组件的截面结构示意图。如图12A所示，将晶圆100放置在载板400上，且晶圆100的活性面101面向载板400。然后，将具有贯通的开口的型腔模205’放置于载板400上，以使所述晶圆100位于所述开口内。如图12B所示，在型腔模的开口侧壁与晶圆100的侧面之间的缝隙形成固定材料以使晶圆与型腔模连接在一起，从而形成面板组件。如图12C所示，将图12B所示的结构中的面板组件从载板400上剥离，为了增强面板组件的强度，可以将面板组件放置于另一载板500上，且面板组件的晶圆的活性面背离载板500设置，从而能够将活性面露出以进行后续的处理工艺。
从图12A-12C可以看到，在该实施例中，也可以在放置晶圆100之前在载板400上设置定位部件203；也可以在载板400与晶圆之间设置粘结层401，也可以在载板500与面板组件之间设置粘接层501。定位部件203、粘接层401和粘接层501的设置方式与材质可以与上述实施例中的相同，在此不再赘述。
例如，上述型腔模205’的材料例如可以为导电材料。在这种情况下，可以省去形成上述图5A和5B或图6A和6B对应的实施例中形成导电件的步骤。在一个示例中，型腔模的材料可以由FR4材料来形成。FR4材料例如是一种树脂纤维板，表面具有铜层，因此，其可以导电。
例如，利用具有开口的型腔模201’形成连接部的方案与上述通过塑封层包封晶圆的方案不同，其没有设置在晶圆背面的部分。因此，型腔模201’的厚度可以与晶圆的厚度大致相同，以在面板组件上形成较为平整的待处理面。
需要说明的是，图11A-12C的实施例所示的形成的面板组件在后续的处理工艺中可以采用上述图8A-图10对应的实施例所描述的各种步骤和工艺。例如，形成种子层603、导电迹线601、导电柱602、介电层604以及焊料605的步骤等均可以采用上述实施例所描述的工艺、材料和各种参数。因此，为了简洁，重复的内容在此不再赘述。
同样，需要说明的是，虽然图11A-12C的实施例中以晶圆100为例进行了描述，但根据图3A和3B的晶圆100’和根据图3C、4A和图4B的面板组件同样适用于这些实施例。
在形成焊料之后，根据本公开的实施例的半导体封装工艺还可以包括将晶圆分割成独立的芯片封装体。例如，如图15A和15B所示，将晶圆分割之后可以形成独立的芯片封装体。图15A和15B示出了在连接部形成在晶圆的侧面和背面的情况下分割出的芯片封装体，例如，这些结构可以对应于图6A-9B的面板组件制作过程。在这种情况下，芯片封装体的背面还可以保留连接部形成于晶圆的背面的部分，这部分形成了芯片封装体的背面保护层207。对于图15A和15B图示的其他结构使用了与上述制作面板组件相同的附图标记，各种结构的描述可以参照上述关于面板组件的实施例。这部分对于加强芯片的结构形成具有有利作用。图15C和图15D对应于图11A-12C的面板组件制作过程。另外，在图15B和15D所示的芯片封装体中，在导电层600和裸片004(晶圆本身切割出的部分)之间还包括介电层106，这种芯片封装体对应于图3A-4B在形成导电层之前形成介电层的面板组件制作过程。
以上对于根据本公开的一些实施例的半导体器件封装方法进行了描述，然而，上述各个实施例的步骤、结构或材料等在没有冲突的情况下可以彼此结合或替换。需要说明的是，在某个面上形成某个层并不限制于直接在这个面上形成这个层，而是也可以包括在这个面与这个层之间插入其他层。
根据本公开的实施例还提供一种面板组件和半导体芯片封装体。例如，面板组件为根据上述实施例的半导体器件封装方法中形成的面板组件以及封装切割之后形成的半导体芯片封装体，因此，上述半导体器件封装方法的实施例中的描述均适用于面板组件和半导体封装体。
例如，如图2A所示，面板组件300包括至少一个晶圆100，晶圆100包括彼此相对的第一面(活性面)101和第二面(背面)102以及连接所述第一面101和所述第二面102的侧面103，第一面101为活性面。例如，在晶圆100的活性面101形成有与晶圆100的内部电路结构连接的焊垫103。另外，该面板组件300还包括连接部200，位于晶圆100的侧面103且连接到晶圆100。例如，连接部200包括与晶圆100的第一面101位于同一侧的第三面(前表面)201和与晶圆100的第二面102位于同一侧的第四面(后表面)202。连接部200的第三面201与晶圆100的第一面101形成面板组件300的待处理面。例如，可以在面板组件的待处理面上进行形成导电层等封装工艺步骤。
例如，如图2A所示，晶圆的第一面101和连接部200的第三面201可以大致位于同一平面，从而，可以方便地在晶圆100的第一面101和连接部200的第三面201共同组成的待处理面上进行后续处理工艺步骤。
例如，如图8B所示，面板组件还可以包括导电层600，位于待处理面上且至少覆盖晶圆的活性面。
例如，如图6A所示，连接部200包括位于晶圆100的侧面的第一部分和位于晶圆100的第二面102侧的第二部分，第一部分和第二部分一体连接。例如，连接部包括塑封层。
例如，如图11B或12C所示，连接部200包括具有贯通的开口的型腔模201’，晶圆100位于开口内，且开口侧壁与晶圆的侧面之间的缝隙形成固定材料以使晶圆100与型腔模205’连接在一起。例如，型腔模的厚度与晶圆的厚度大致相同。
例如，如图8B、11B或12C所示，面板组件还包括定位部件203。定位部件203设置在晶圆的周边，以用于对晶圆进行定位。例如，在图8B所示的结构中，定位部件203嵌入塑封层205中，在图11B和图12C所示的结构中，定位部件203位于型腔模的开口侧壁与晶圆的侧面之间的缝隙内且嵌入固定材料204中。
例如，如图5A和5B所示，面板组件还可以包括导电件204，导电件位于面板的待处理面的周边区域中，并且从所述连接部的第三面露出，且与晶圆分隔。
例如，如图11B和12C所示，型腔模的材料包括导电材料，因此，型腔模本身就可以用作电镀工艺中的电接触点，省去了单独制作导电件的步骤。例如，型腔模的材料包括FR4材料。
例如，如图3C所示，在该面板组件中，在晶圆的活性面上包括介电层106。例如，图3C的面板组件对应于图3A和3B先在晶圆上形成介电层106再将晶圆组合为面板组件的实施例。因此，在这种面板组件中，面板组件上的晶圆的介电层106的表面可以大致与连接部的第三面齐平。
例如，如图4A和4B所示，面板组件的待处理面上包括介电层106。例如，该面板组件对应于图4A和4B先在形成面板组件，再在面板组件的待处理面上形成介电层106的实施例。因此，在这种面板组件中，面板组件上的介电层可以形成在晶圆的第一面上，也可以形成连接部的第三面上。
例如，如图13所示，面板组件还包括位于介电层106的远离晶圆一侧的导电层(例如，可以包括导电迹线601和导电柱602)，以及位于导电层的远离晶圆的一侧的介电层604，介电层604覆盖导电层的至少一部分。因此，该面板组件具有图3A和图3B所示的在导电层和晶圆之间的介电层106。也可以具有如图9A和9B所示的位于导电层远离晶圆一侧的介电层604。另外，虽然图中未示出虚设导电层，但也可以根据图5A和5B所示的实施例增加虚设导电层。
需要说明的是，对于面板组件的描述未提及的材料、结构或技术效果等，均可以参照上述半导体器件封装方法的实施例，这里不再赘述。
根据本公开的实施例还提供从上述面板组件分离出来的晶圆封装体。图14A-14C为根据本公开实施例的几种示例性晶圆封装体的截面结构示意图。如图14A所示，在晶圆100的侧面和第二面上具有塑封层208。晶圆100的结构可以参照上述实施例中的描述，这里不再赘述。虽然图14A示出塑封层在晶圆100的侧面和第二面，然而，根据本公开的实施例不限于此，塑封层208可以设置在晶圆100的侧面和第二面的至少之一上。例如，晶圆封装体还包括至少位于晶圆的第一面上的导电层600。在一些示例中，导电层600可以包括位于晶圆的第一面上有效导电层和位于晶圆侧面的塑封层部分上的虚设导电层。另外，在导电层的远离晶圆100的一侧，还可以设置有覆盖导电层的至少一部分的介电层604。图14B和图14C示出根据本公开另一些实施例的晶圆封装体的截面示意图。图14B与图14A的区别在于，晶圆封装体在导电层靠近晶圆的一侧还包括介电层106，介电层106仅形成在晶圆的第一面上。例如，介电层106的表面与塑封层的前表面齐平。图14C与图14A的区别在于，晶圆封装体在导电层靠近晶圆的一侧还包括介电层106，介电层106形成在晶圆的第一面和塑封层的前表面上。例如，在塑封层包括位于晶圆的第二面的部分的情况下，这部分可设计为具有预定的材料和厚度以减缓或消除所述晶圆封装体的翘曲。
需要说明的是，根据本公开的实施例的晶圆封装体例如是从前述显示面板分离出的结构，在分离晶圆的过程中，保留了位于晶圆的侧面和/或第二面的连接部的部分。因此，对于晶圆封装体的描述未提及的材料、结构或技术效果等，均可以参照上述面板组件的实施例，这里不再赘述。
根据本公开的实施例还提供一种半导体芯片封装体。如图15A所示，该半导体芯片封装体包括裸片004，该裸片004包括相对的第一面101’和第二面102’以及连接第一面101’和第二面102’的侧面103’，所述第一面101’为活性面。例如，裸片004的第一面101’和第二面102’分别为晶圆的第一面101和第二面102的一部分，而侧面103’则为切割出来的新的侧面。另外，如图15A所示，在裸片004的第二面102’还设置有塑封层207。如前述实施例所述，在晶圆的背面形成的塑封层可以保留在分割后形成的芯片封装体上。因此，上述通过计算机模拟将塑封层的材料性质和/或厚度设计为和晶圆的活性面上的介电层和导电层等的材料和/或厚度相匹配，从而也可以防止芯片封装体的翘曲。然而，上述得到塑封层材料性质和/或厚度的方法并不限于计算机模拟，与可以采用实验和测量来优化设计。
另外，如图15A所示，在半导体芯片封装体中，还包括位于裸片004的第一面101’上的导电层600(例如，包括导电迹线601和导电柱602)。例如，裸片004包括位于第一面侧的电路结构，以及从第一面露出的焊垫，导电层与裸片的焊垫电连接。
例如，如图15B所示，在所述半导体芯片封装体中，还可以包括位于所述导电层600和裸片004之间的介电层106。例如，介电层106中包括露出裸片004的焊垫的通孔，导电层600通过介电层106中的通孔与焊垫连接。例如，如图15B所示，在半导体芯片封装体中，还可以包括位于导电层600的远离裸片004的一侧的介电层604，该介电层604覆盖导电层的至少一部分。
另外，图15C和15D为对应于面板组件制作过程中未在晶圆背面形成连接部的情况下形成的半导体芯片封装体，这里不再赘述。
需要说明的是，对于半导体芯片封装体的描述未提及的材料、结构或技术效果等，均可以参照上述半导体器件封装方法、面板组件和晶圆封装体的实施例，这里不再赘述。
以上所述仅是本实用新型的示范性实施方式，而非用于限制本实用新型的保护范围，本实用新型的保护范围由所附的权利要求确定。
本申请要求于2019年3月26日递交的新加坡临时专利申请第10201902686R号、2019年4月8日递交的新加坡临时专利申请第10201903126W号、2019年6月25日递交的新加坡临时专利申请第10201905866P号的优先权、2019年9月4日递交的新加坡临时专利申请第10201908063W号的优先权和2019年5月10日递交的中国专利申请第201910390416.1，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (24)

1.一种面板组件，其特征在于，包括：
至少一个晶圆，所述晶圆包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；
连接部，位于所述晶圆的侧面且连接到所述晶圆，所述连接部包括与所述晶圆的第一面位于同一侧的第三面和与所述晶圆的第二面位于同一侧的第四面，所述第三面与所述第一面形成所述面板组件的待处理面；以及
第一介电层，至少位于所述晶圆的第一面。
2.根据权利要求1所述的面板组件，其特征在于，所述第一介电层的表面与所述连接部的第三面大致位于同一平面。
3.根据权利要求1所述的面板组件，其特征在于，所述连接部的第三面与所述晶圆的第一面大致位于同一平面，所述第一介电层位于所述面板组件的待处理面上。
4.根据权利要求1所述的面板组件，其特征在于，包括彼此分隔设置的多个晶圆。
5.根据权利要求1-4任一项所述的面板组件，其特征在于，还包括：导电层，位于所述待处理面上，且位于所述第一介电层远离所述晶圆的一侧。
6.根据权利要求5所述的面板组件，其特征在于，所述第一介电层中包括通孔，以露出所述晶圆的第一面上的焊垫。
7.根据权利要求5所述的面板组件，其特征在于，所述导电层包括位于所述晶圆的第一面上的有效导电层以及位于所述连接部的第三面上的虚设导电层。
8.根据权利要求7所述的面板组件，其特征在于，所述虚设导电层至少形成在围绕所述晶圆的环状区域内，且所述环状区域的宽度大于5mm。
9.根据权利要求1所述的面板组件，其特征在于，还包括导电件，从所述连接部的第三面露出，位于所述面板组件的周边区域且与所述晶圆间隔。
10.根据权利要求1所述的面板组件，其特征在于，所述连接部包括位于所述晶圆的侧面的第一部分和位于所述晶圆的第二面的第二部分，所述第一部分和所述第二部分一体连接。
11.根据权利要求10所述的面板组件，其特征在于，所述连接部包括塑封层。
12.根据权利要求1所述的面板组件，其特征在于，所述连接部包括具有贯通的开口的型腔模，所述晶圆位于所述开口内，且所述开口的侧壁与所述晶圆的侧面之间的缝隙设置有固定材料以使所述晶圆与所述型腔模连接在一起。
13.根据权利要求12所述的面板组件，其特征在于，所述型腔模的材料包括导电材料。
14.根据权利要求5所述的面板组件，其特征在于，还包括：第二介电层，位于所述导电层远离所述晶圆的一侧，且覆盖所述导电层的至少一部分。
15.根据权利要求10所述的面板组件，其特征在于，所述连接部的位于所述晶圆的第二面的第二部分具有预定的材料和厚度以减缓或消除所述面板组件的翘曲。
16.一种晶圆封装体，其特征在于，包括：
晶圆，包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；
塑封层，位于所述晶圆的侧面和第二面的至少之一；
第一介电层，位于所述晶圆的第一面。
17.根据权利要求16所述的晶圆封装体，其特征在于，还包括：导电层，位于所述第一介电层的远离所述晶圆的一侧。
18.根据权利要求17所述的晶圆封装体，其特征在于，还包括：第二介电层，位于所述导电层远离所述晶圆的一侧，以覆盖至少部分所述导电层。
19.根据权利要求16所述的晶圆封装体，其特征在于，所述塑封层包括位于所述晶圆的第二面的部分，且所述塑封层的位于所述晶圆的第二面的部分具有预定的材料和厚度以减缓或消除所述晶圆封装体的翘曲。
20.一种半导体芯片封装体，其特征在于，包括：
裸片，包括彼此相对的第一面和第二面以及连接所述第一面和所述第二面的侧面，所述第一面为活性面；
塑封层，位于所述裸片的第二面；
第一介电层，位于所述裸片的第一面。
21.根据权利要求20所述的半导体芯片封装体，其特征在于，还包括：导电层，位于所述第一介电层的远离所述裸片的一侧。
22.根据权利要求21所述的半导体芯片封装体，其特征在于，所述第一介电层中包括通孔，以露出所述裸片的第一面上的焊垫。
23.根据权利要求21所述的半导体芯片封装体，其特征在于，还包括：第二介电层，位于所述导电层远离所述裸片的一侧，以覆盖至少部分所述导电层。
24.根据权利要求20所述的半导体芯片封装体，其特征在于，所述塑封层具有预定的材料和厚度以减缓或消除所述半导体芯片封装体的翘曲。
CN201921611779.5U 2019-03-26 2019-09-26 面板组件、晶圆封装体以及芯片封装体 Active CN210607192U (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
SG10201902686R 2019-03-26
SG10201902686R 2019-03-26
SG10201903126W 2019-04-08
SG10201903126W 2019-04-08
CN2019103904161 2019-05-10
CN201910390416 2019-05-10
SG10201905866P 2019-06-25
SG10201905866P 2019-06-25
SG10201908063W 2019-09-02
SG10201908063W 2019-09-02

Publications (1)

Publication Number Publication Date
CN210607192U true CN210607192U (zh) 2020-05-22

Family

ID=68992643

Family Applications (6)

Application Number Title Priority Date Filing Date
CN201910917094.1A Pending CN111755348A (zh) 2019-03-26 2019-09-26 半导体器件封装方法及半导体器件
CN201921611584.0U Active CN210223952U (zh) 2019-03-26 2019-09-26 面板组件、晶圆封装体以及芯片封装体
CN201910915139.1A Pending CN110648931A (zh) 2019-03-26 2019-09-26 封装方法、面板组件、晶圆封装体以及芯片封装体
CN201921611779.5U Active CN210607192U (zh) 2019-03-26 2019-09-26 面板组件、晶圆封装体以及芯片封装体
CN201910914975.8A Pending CN110648930A (zh) 2019-03-26 2019-09-26 封装方法、面板组件、晶圆封装体以及芯片封装体
CN201911134216.6A Pending CN110838452A (zh) 2019-03-26 2019-11-19 封装方法、面板组件、晶圆封装体以及芯片封装体

Family Applications Before (3)

Application Number Title Priority Date Filing Date
CN201910917094.1A Pending CN111755348A (zh) 2019-03-26 2019-09-26 半导体器件封装方法及半导体器件
CN201921611584.0U Active CN210223952U (zh) 2019-03-26 2019-09-26 面板组件、晶圆封装体以及芯片封装体
CN201910915139.1A Pending CN110648931A (zh) 2019-03-26 2019-09-26 封装方法、面板组件、晶圆封装体以及芯片封装体

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201910914975.8A Pending CN110648930A (zh) 2019-03-26 2019-09-26 封装方法、面板组件、晶圆封装体以及芯片封装体
CN201911134216.6A Pending CN110838452A (zh) 2019-03-26 2019-11-19 封装方法、面板组件、晶圆封装体以及芯片封装体

Country Status (3)

Country Link
US (2) US11062917B2 (zh)
CN (6) CN111755348A (zh)
TW (8) TWI728480B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI728480B (zh) 2019-03-26 2021-05-21 新加坡商Ｐｅｐ創新私人有限公司 封裝方法及面板組件
CN113725090A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法
CN111739804B (zh) * 2020-06-09 2022-11-01 矽磐微电子(重庆)有限公司 半导体封装方法
TWI795696B (zh) * 2020-12-04 2023-03-11 吳聲欣 半導體元件封裝結構及其製造方法
JP2022092661A (ja) * 2020-12-11 2022-06-23 日本航空電子工業株式会社 デバイス及びデバイスの製造方法
CN113571461A (zh) * 2021-07-02 2021-10-29 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法
CN113594052B (zh) * 2021-07-29 2024-02-27 矽磐微电子(重庆)有限公司 半导体封装方法
CN117276094A (zh) * 2023-10-12 2023-12-22 江苏柒捌玖电子科技有限公司 一种晶圆级封装方法及芯链封装结构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3565086B2 (ja) * 1999-04-16 2004-09-15 富士通株式会社 プローブカード及び半導体装置の試験方法
US6537482B1 (en) * 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
JP2002217377A (ja) * 2001-01-18 2002-08-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW589726B (en) * 2003-04-25 2004-06-01 Chipmos Technologies Inc Wafer level packaging process and structure thereof
US8680662B2 (en) * 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8236613B2 (en) * 2010-05-24 2012-08-07 Alpha & Omega Semiconductor Inc. Wafer level chip scale package method using clip array
TWI575684B (zh) * 2011-06-13 2017-03-21 矽品精密工業股份有限公司 晶片尺寸封裝件
TWI621224B (zh) * 2017-07-14 2018-04-11 欣興電子股份有限公司 封裝結構及其製造方法
TW201448139A (zh) * 2013-06-03 2014-12-16 Powertech Technology Inc 嵌埋式基板封裝構造及其製造方法
US20150008566A1 (en) * 2013-07-02 2015-01-08 Texas Instruments Incorporated Method and structure of panelized packaging of semiconductor devices
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US9508623B2 (en) * 2014-06-08 2016-11-29 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9396999B2 (en) * 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
WO2016039593A1 (ko) * 2014-09-12 2016-03-17 주식회사 세미콘라이트 반도체 발광소자의 제조 방법
CN104362102A (zh) * 2014-09-28 2015-02-18 南通富士通微电子股份有限公司 晶圆级芯片规模封装工艺
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
TWI584425B (zh) * 2016-06-27 2017-05-21 力成科技股份有限公司 扇出型晶圓級封裝結構
JPWO2018003312A1 (ja) * 2016-06-30 2019-04-18 リンテック株式会社 半導体加工用シート
US10325861B2 (en) * 2016-09-30 2019-06-18 Intel IP Corporation Methods and structures for dicing integrated circuits from a wafer
US10157867B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
JP6711423B2 (ja) * 2017-08-31 2020-06-17 住友ベークライト株式会社 電磁波シールド用フィルム
TWI728480B (zh) * 2019-03-26 2021-05-21 新加坡商Ｐｅｐ創新私人有限公司 封裝方法及面板組件
TWI712190B (zh) * 2019-07-12 2020-12-01 茂丞科技股份有限公司 晶圓級超聲波感測裝置及其製造方法

Also Published As

Publication number Publication date
TW202021076A (zh) 2020-06-01
US20200312676A1 (en) 2020-10-01
TWI728480B (zh) 2021-05-21
CN110838452A (zh) 2020-02-25
TW202025408A (zh) 2020-07-01
TW202107640A (zh) 2021-02-16
TWM595330U (zh) 2020-05-11
TWI755652B (zh) 2022-02-21
TW202121630A (zh) 2021-06-01
US11062917B2 (en) 2021-07-13
TWI762052B (zh) 2022-04-21
US11538695B2 (en) 2022-12-27
CN110648931A (zh) 2020-01-03
US20200312762A1 (en) 2020-10-01
TW202025410A (zh) 2020-07-01
TWI753304B (zh) 2022-01-21
CN210223952U (zh) 2020-03-31
CN111755348A (zh) 2020-10-09
CN110648930A (zh) 2020-01-03
TWI796522B (zh) 2023-03-21
TWM597977U (zh) 2020-07-01
TWM592597U (zh) 2020-03-21

Similar Documents

Publication Publication Date Title
CN210607192U (zh) 面板组件、晶圆封装体以及芯片封装体
US20220328457A1 (en) Semiconductor Device and Method of Manufacture
TWI655692B (zh) 半導體裝置以及形成具有小ｚ方向尺寸的半導體封裝的方法
CN110098147B (zh) 半导体器件和制作半导体器件的方法
TW201813022A (zh) 積體扇出型封裝件
SG183606A1 (en) Semiconductor device and method of forming avertical interconnect structure for 3-d fo-wlcsp
US10424542B2 (en) Semiconductor device
US11233019B2 (en) Manufacturing method of semicondcutor package
CN111883521A (zh) 多芯片3d封装结构及其制作方法
TWI781735B (zh) 半導體封裝及其製造方法
KR20200067761A (ko) 반도체 디바이스 및 그의 제조 방법
US9093416B2 (en) Chip-package and a method for forming a chip-package
US20220293482A1 (en) Semiconductor device and manufacturing method thereof
CN213782012U (zh) 半导体封装结构
CN211017006U (zh) 面板组件、晶圆封装体以及芯片封装体
CN111952190B (zh) 半导体封装方法
CN114446918A (zh) Mcm封装结构及其制作方法
KR20230169840A (ko) 개선된 열 소산 반도체 디바이스 및 그 제조 방법
CN114613684A (zh) 半导体封装方法
KR20240002912A (ko) 내장형 자기 차폐를 형성하는 반도체 디바이스 및 그 제조방법
CN115148713A (zh) Pip封装结构及其制作方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant