TW202107640A - 半導體器件封裝方法及半導體器件 - Google Patents

半導體器件封裝方法及半導體器件 Download PDF

Info

Publication number
TW202107640A
TW202107640A TW108134968A TW108134968A TW202107640A TW 202107640 A TW202107640 A TW 202107640A TW 108134968 A TW108134968 A TW 108134968A TW 108134968 A TW108134968 A TW 108134968A TW 202107640 A TW202107640 A TW 202107640A
Authority
TW
Taiwan
Prior art keywords
wafer
layer
semiconductor device
panel assembly
conductive
Prior art date
Application number
TW108134968A
Other languages
English (en)
Other versions
TWI796522B (zh
Inventor
輝星 周
Original Assignee
新加坡商Ｐｅｐ創新私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商Ｐｅｐ創新私人有限公司 filed Critical 新加坡商Ｐｅｐ創新私人有限公司
Publication of TW202107640A publication Critical patent/TW202107640A/zh
Application granted granted Critical
Publication of TWI796522B publication Critical patent/TWI796522B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Container Filling Or Packaging Operations (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

本公開涉及一種半導體器件封裝方法，包括：提供至少一個晶圓，所述晶圓具有活性面和晶圓背面；將至少一個所述晶圓排布在面板上形成面板組件；在至少一個所述晶圓的活性面一側形成導電層和/或介電層。該封裝方法有助於提高封裝的生產效率，降低封裝價格；提高晶圓的封裝有效使用區域；提高封裝產品的參數穩定性，提高良率。本公開還涉及一種半導體器件，包括：至少一個晶粒，所述晶粒具有晶粒活性面和晶粒背面；形成在至少一個所述晶粒背面的塑封層；形成在至少一個所述晶粒的活性面的複合層。該半導體器件能夠避免產生翹曲。

Description

半導體器件封裝方法及半導體器件
本公開涉及半導體技術領域，尤其涉及一種半導體器件的封裝方法和半導體器件。
近年來，隨著電子設備小型輕量化以及資訊處理量需求增大，小型量輕、運行速度快的晶片成為市場主流需求。晶片級封裝CSP(Chip Scale Package)由於體積小，厚度薄，晶片產生的熱可以通過很短的通道傳導到外界，晶片長時間運行的可靠性高，線路阻抗小，晶片運行速度快等優勢，成為最先進的積體電路封裝形式，CSP封裝晶片在電子設備中迅速獲得應用。
晶圓級晶片尺寸封裝(wafer level CSP)是在單個晶圓的活性表面通過例如旋轉塗布光膠、光刻、顯影、濺射、電鍍、剝膜等工藝形成導電層。在導電層上形成絕緣層，將形成導電層和絕緣層的晶圓分割成單粒晶片完成封裝。 （1）由於採用單個晶圓進行各工藝步驟，使得晶圓的封裝生產效率低下，封裝成本高昂。 （2）另一方面，如圖8所示，是現有技術中晶圓級晶片尺寸封裝通常所使用的導電層形成裝置的導電夾具示意圖。晶圓級晶片尺寸封裝(wafer level CSP)的導電層形成過程中，需要用導電層形成裝置的導電夾具夾住晶圓的外圍，然後將晶圓浸入導電層形成裝置的處理槽的處理液中形成導電層。然而這種工藝需要在晶圓的外圍留出導電夾具夾持的區域：包括電連接接觸點對應的電連接區域以及密封件所對應的密封區域。所以晶圓外圍至少3mm的區域是無效區域，即外圍區域的晶粒不能用於封裝生產晶片。由於晶圓價格高昂，這種無效區域的存在大大提升了封裝的價格。 (3)再一方面，由於導電層形成過程中的電流密度在晶圓表面的分佈不均勻，使得晶圓外圍區域形成的導電層較厚，內圍區域形成的導電層較薄，使同一批封裝產品的參數不穩定。
晶圓級晶片尺寸封裝以上三方面的缺陷限制了CSP的應用。
本公開提出了一種半導體器件的封裝方法，以提高封裝的生產效率，降低封裝價格。該封裝方法採用面板級的封裝取代晶圓級晶片尺寸封裝中採用單個晶圓進行封裝。 （1）利用面板組件將待封裝晶圓連為一個整體，使得同一時間進行多個晶圓的封裝，提高封裝的生產效率，降低封裝價格； （2）面板組件的空白區可以提供用於和導電層形成裝置的電連接點接觸的區域；以及空白區可以提供用於和導電層形成裝置的密封件密合的區域，從而增大晶圓的封裝有效使用區域； （3）面板組件的空白區可以提供形成金屬模擬圖案的區域，從而提高封裝產品的參數穩定性，提高良率。
本公開還提出了一種半導體器件，該半導體器件的背面具有塑封層，能夠避免產生翹曲。
一種半導體器件封裝方法，包括： 提供至少一個晶圓，所述晶圓具有活性面和晶圓背面； 將至少一個所述晶圓排布在面板上形成面板組件； 在所述面板組件上的所述晶圓的所述活性面上形成導電層；及 在所述晶圓的所述活性面和所述導電層上形成介電層。
在一些實施例中，所述晶圓的所述活性面包括焊墊和絕緣保護層，所述導電層形成在所述焊墊和所述絕緣保護層上，所述導電層和所述焊墊電連接，用於將焊墊引出。
在一些實施例中，所述晶圓的所述晶圓背面朝向所述面板組件，所述晶圓的所述活性面朝離所述面板組件，裸露出所述活性面。
在一些實施例中，所述面板組件具有面板組件正面，所述面板組件正面為一個平面。
在一些實施例中，所述面板組件包括空白區，所述空白區包括電連接點接觸區，所述電連接點接觸區用於提供和電連接點接觸的位置。
在一些實施例中，所述面板組件包括空白區，所述空白區包括密封區，所述密封區用於提供密封件密合的位置。
在一些實施例中，所述面板組件包括空白區，所述空白區包括金屬模擬圖案形成區。
在一些實施例中，還包括在所述金屬模擬圖案形成區形成金屬模擬圖案的步驟。
在一些實施例中，所述面板組件包括至少一個導電件，至少一個所述導電件的至少一部分與至少一個電連接點的位置相對應。
在一些實施例中，所述面板組件為通過塑性材料成型將至少一個所述晶圓連成一體。
在一些實施例中，所述塑性材料成型包括： 將至少一個所述晶圓排布在載板或排布在下模板； 所述晶圓的所述活性面朝向載板正面或朝向下模板正面； 在所述載板正面或所述下模板正面以及所述晶圓上形成塑封層，以構造面板組件。
在一些實施例中，所述面板組件為通過塑性材料成型將至少一個所述晶圓，至少一個所述導電件連成一體。
在一些實施例中，所述塑性材料成型包括： 將至少一個所述晶圓和至少一個導電件排布在載板或排布在下模板； 所述晶圓的所述活性面朝向載板正面或朝向下模板正面； 在所述載板正面或所述下模板正面，和所述晶圓以及所述導電件上形成塑封層，以構造面板組件。
在一些實施例中，所述塑性材料成型包括： 提供至少一個具有通孔的模具框； 將至少一個所述晶圓和至少一個所述模具框排布在載板或排布在下模板，所述晶圓排布在所述通孔中； 所述晶圓的所述活性面朝向載板正面或朝向下模板正面； 在所述載板正面或所述下模板正面，和所述晶圓以及所述模具框上形成塑封層，以構造面板組件。
在一些實施例中，所述導電層的形成步驟包括形成種子層，所述種子層將所述面板組件上的至少一個所述導電件的至少一部分和所述面板組件上的至少一個所述晶圓覆蓋為一體。
在一些實施例中，還包括利用圖像定位設備，對所述面板組件上的所述晶圓進行圖像定位，確定所述晶圓在所述面板組件的排布位置的步驟。
一種半導體器件封裝方法，包括： 提供至少一個晶圓，所述晶圓具有活性面和晶圓背面； 將至少一個所述晶圓排布在面板上形成面板組件； 在至少一個所述晶圓的活性面一側形成導電層和/或介電層。
在一些實施例中，形成面板組件的步驟包括在晶圓活性面上形成鈍化層的步驟。
在一些實施例中，面板組件正面包括空白區，所述空白區被配置為提供至少一個電連接點接觸區，所述電連接點接觸區用於提供和電連接點接觸的位置。
在一些實施例中，所述空白區包括密封區，所述密封區用於提供密封件密合的位置。
在一些實施例中，面板組件正面包括空白區，所述空白區包括金屬模擬圖案形成區。
在一些實施例中，所述面板組件為通過塑性材料成型將至少一個所述晶圓連成一體。
一種半導體器件，包括： 晶圓，所述晶圓具有活性面和晶圓背面； 包封在所述晶圓的塑封層； 形成在所述晶圓的所述活性面上的導電層； 形成在所述晶圓的活性面和所述導電層上的介電層。
在一些實施例中，所述晶圓的所述活性面包括焊墊和絕緣保護層，所述導電層形成在所述焊墊和所述絕緣保護層上，所述導電層和所述焊墊電連接，用於將焊墊引出。
在一些實施例中，所述塑封層包封住所述晶圓的晶圓側面和晶圓背面。
在一些實施例中，所述塑封層的材料和/或厚度設計為與所述介電層的材料和/或厚度相匹配，以減緩或消除翹曲。
在一些實施例中，所述塑封層包封住所述晶圓的所述晶圓側面，露出所述晶圓的所述晶圓背面。
在一些實施例中，所述塑封層具有塑封層正面，所述塑封層正面形成有金屬模擬圖案。
在一些實施例中，所述介電層的表面具有凹槽。
一種半導體器件，包括： 至少一個晶圓，所述晶圓具有活性面和晶圓背面； 包封在至少一個所述晶圓的塑封層；及 至少一個所述晶圓的活性面形成有複合層。
在一些實施例中，所述複合層包括導電層和/或鈍化層和/或介電層。
在一些實施例中，所述複合層包括導電層和介電層。
在一些實施例中，所述複合層包括導電層、介電層和鈍化層。
在一些實施例中，至少一個所述晶圓包括晶圓側面，所述塑封層包封住所述晶圓側面和所述晶圓背面。
在一些實施例中，所述塑封層的材料和厚度設計為與所述介電層的材料和厚度相匹配，以減緩或消除翹曲。
一種半導體器件，其特徵在於，包括： 晶粒，所述晶粒具有晶粒活性面和晶粒背面； 形成在所述晶粒背面的塑封層； 形成在所述晶粒活性面上的導電層；及 形成在所述晶粒活性面和所述導電層上的介電層。
在一些實施例中，所述晶粒活性面包括焊墊和絕緣保護層，所述導電層形成在所述焊墊和所述絕緣保護層上，所述導電層和所述焊墊電連接，用於將焊墊引出。
在一些實施例中，所述塑封層的邊緣和半導體晶粒的邊緣齊平。
在一些實施例中，所述介電層的邊緣和半導體晶粒的邊緣齊平。
在一些實施例中，所述塑封層的材料和/或厚度設計為與所述介電層的材料和/或厚度相匹配，以減緩或消除翹曲。
在一些實施例中，所述介電層的表面具有凹槽。
一種半導體器件，其特徵在於，包括： 至少一個晶粒，所述晶粒具有晶粒活性面和晶粒背面； 形成在至少一個所述晶粒背面的塑封層；及 形成在至少一個所述晶粒的活性面的複合層。
在一些實施例中，所述複合層包括導電層和/或鈍化層和/或介電層。
在一些實施例中，所述複合層包括導電層和介電層。
在一些實施例中，所述複合層包括導電層、介電層和鈍化層。
在一些實施例中，所述塑封層的邊緣和半導體晶粒的邊緣齊平。
在一些實施例中，所述塑封層的材料和/或厚度設計為與所述介電層的材料和/或厚度相匹配，以減緩或消除翹曲。
為使本公開的技術方案、優點和目的更加清楚明白，以下結合具體實施例，並參照附圖，對本公開進一步詳細說明。
圖1a至圖1j是根據本公開一示例性實施例提出的晶片封裝方法的流程。
如圖1a所示，提供至少一個半導體晶圓100，該半導體晶圓100具有活性面101和晶圓背面107，晶圓100包括多個晶粒，其中每一個晶粒的活性表面構成了晶圓100的活性面101，每一個晶粒的活性面均通過摻雜、沉積、刻蝕等一系列工藝形成一系列主動部件和被動部件，主動部件包括二極體、三極管等，被動部件包括電壓器、電容器、電阻器、電感器等，將這些主動部件和被動部件利用連接線連接形成功能電路，從而實現晶片的各種功能。活性面101還包括用於將功能電路引出的焊墊103以及用於保護該焊墊103的絕緣保護層105。
如圖1b所示，提供一個載板111，在載板正面113上排布至少一個晶圓100，晶圓100的活性面101朝向載板111排布，在一個實施例中，利用粘接層109將晶圓100粘合並固定在載板111上。
載板111的形狀為：圓形、三邊形，四邊形或其它任何形狀，載板111的大小可以是小尺寸的晶圓襯底，也可以是各種尺寸特別是大尺寸的矩形載板，載板111的材質可以是金屬、非金屬、塑膠、樹脂、玻璃、不銹鋼等。本公開並不對載板的形狀、尺寸、材質做任何限定。優選的，載板111為不銹鋼材質的四邊形板。
載板111具有載板正面113和載板背面115，載板正面113優選的為一個平面，載板正面113也可以根據具體需要設置為具有凹凸的表面。
粘接層109可通過層壓、印刷、噴塗、塗敷等方式形成在載板正面113上。為了便於在之後的流程中將載板111和塑封完成的晶圓100分離，粘接層109優選的採用易分離的材料，在一個實施例中，採用熱分離材料作為粘接層109，該熱分離材料在加熱條件下能夠失去粘性。在另一實施例中，粘接層109採用雙層結構：熱分離材料結構層和晶圓附著層，其中熱分離材料結構層粘貼在載板111上，晶圓附著層用於粘附晶圓100，在分離晶圓100和載板111時，使用加熱的方式使熱分離材料結構層失去粘性，將載板111脫去，再通過機械力剝離的方式從晶圓100表面去除粘接層109，同時，晶圓附著層可以通過化學清洗的方式去除，去除粘接層109後，可以通過化學清洗方式去除殘留在晶片表面的殘餘物。
優選的，可以在載板111上預先標識出晶圓100排布的位置，標識可採用雷射、機械刻圖等方式在載板111上形成，同時晶圓100上也設置有對位元標識，以在粘貼時與載板111上的粘貼位置瞄準對位。
優選的，載板111上排布晶圓100的同時還排布有導電件，該導電件的材質可選為金屬、石墨、銅、金、銀、鐵、鋁等。所述導電件的設置位置為至少一部分對應於後序導電層形成過程中所用設備的電連接接觸點的位置，通常的，電連接接觸點的位置對應於載板111的外圍，故而，所述導電件圍繞載板111的外圍佈置。例如，當載板111的形狀為矩形時，電連接接觸點的位置可以為對應於矩形載板111的四個邊的邊沿內側，沿著矩形載板111的四條邊平行延伸，此時，導電件設置於矩形載板111的四個邊的邊沿內側，沿著矩形載板111的四條邊平行延伸，此時，導電件還可以設置於矩形載板111的相對的兩個邊的邊沿內側，沿著矩形載板111的相對的兩個邊的邊沿內側平行延伸；電連接接觸點的位置還可以為對應於矩形載板111的相對的兩個邊的邊沿內側，沿著矩形載板111的相對的兩條邊平行延伸，此時，導電件設置於矩形載板111的相對的兩個邊的邊沿內側，沿著矩形載板111的相對的兩個邊的邊沿內側平行延伸。導電件的面積和/或寬度優選的大於導電層形成裝置中電連接接觸點區域面積。導電件的高度可以為和晶圓100高度相同，可以為低於晶圓100高度，也可以為高於晶圓100高度，本公開並不對導電件的形狀做任何限定。導電件優選為金屬箔，例如銅箔。
圖1c為根據一個實施例，晶圓100在載板111上的排布俯視圖。
在另外實施例中載板111上的晶圓100數量由載板111和晶圓100的尺寸決定，例如：當載板111尺寸為600×580mm，可容納兩（02）片12寸晶圓100、五（05）片8寸晶圓100、九（09）片6寸晶圓100；當載板111尺寸為670x670mm，可容納四（04）片12寸晶圓100、九（09）片8寸晶圓100、十六（16）片6寸晶圓。
優選的，晶圓100在載板111上的排布為在載板111上留出空白區，所述空白區為密封區和/或電連接點接觸區，密封區對應於導電層形成流程中密封件所處的對應區域，電連接點接觸區用於提供和電連接點接觸的位置。在一個實施例中，密封區位於電連接點接觸區的內側。
優選的，晶圓100在載板111上的排布為晶圓100之間還留有空白區，該空白區包括在接下來的流程中形成金屬模擬圖案的區，以及接下來流程中分割面板組件上的晶圓100成為獨立的單一晶圓100的分割區域。
圖1d中示出了在載板111上晶圓100四周形成塑封層117，塑封層117形成在晶圓背面107以及露出的載板111和/或露出的粘接層109上。塑封層117用於將載板111和晶圓100完全包封住，以構造面板結構。當載板111上置有導電件時，塑封層117將載板111，晶圓100以及導電件完全包封住，以構造面板結構。
可選地，在形成塑封層117之前，可以執行一些前處理步驟，例如化學清洗、電漿清洗等，將表面的雜質去除，以便塑封層117與晶圓100和載板111之間結合更加密切。
塑封層117可採用漿料印刷、注塑成型、熱壓成型、壓縮模塑、傳遞模塑、液體密封劑模塑、真空層壓、或其它合適的成型方式 。
塑封層117可採用有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料， 例如具有填充物的環氧樹脂、ABF (Ajinomoto buildup film)、或具有合適填充物的其它聚合物。
塑封層117包括與載板111相對的塑封層背面119。在一個實施例中，塑封層背面119基本上與載板正面113平行。可選的，塑封層117的厚度可以通過對塑封層背面119進行研磨或拋光來減薄，在一個實施例中，塑封層117的厚度可減薄至晶圓100的背面。
圖1e示出了剝離載板111，露出晶圓100的活性面101和塑封層正面121以及當有導電件存在時導電件的一個表面。
可通過直接機械力剝離的方式去除第一載板111；當使用熱分離膜作為粘接層109時，還可以通過加熱使熱分離膜在遇熱後降低粘性，從而剝離第一載板111。
可選的，剝離載板111之前，在面板組件背面803連接一個支撐板，用於支撐面板組件800使面板組件800更易轉移和進行接下來流程的操作。
在將載板111剝離後，暴露出晶圓100的活性面101和塑封層正面121以及當存在導電件時的導電件的一個表面。塑封層117將晶圓100以及當有導電件存在時的導電件連接成一體，接下的封裝步驟在此重新構造的面板結構上進行。
將晶圓100、塑封層117以及當有導電件存在時的導電件構成的面板結構稱為面板組件800。
面板組件正面801為由晶圓100的活性面101以及當存在導電件時的導電件的一個表面和塑封層正面121組成。
面板組件正面801優選的為一個平面，即晶圓100的活性面101以及當存在導電件時的導電件的一個表面和塑封層正面121高度相同處於一個平面上。
面板組件正面801也可以不為一個平面，當載板正面113設置為具有凹凸的表面時，面板組件正面801為對應的凸凹表面，或者在剝離載板111後，在塑封層正面121利用雷射、機械雕刻形成所需圖案。
面板組件背面803優選為和面板組件正面801基本平行的水平結構。
對應於晶圓100在載板111上的排布，在一個實施例中，所述面板組件800包括空白區，所述空白區包括電連接點接觸區，所述電連接點接觸區用於提供和電連接點接觸的位置。
在一個實施例中，所述面板組件800包括空白區，所述空白區包括密封區，所述密封區用於提供密封件密合的位置。
在一個實施例中，所述面板組件800包括空白區，所述空白區包括金屬模擬圖案形成區。
在一個實施例中，所述面板組件800包括至少一個導電件207，至少一個所述導電件207的至少一部分與至少一個電連接點的位置相對應。
優選的，在塑封過程結束後，將面板轉移至圖像定位設備，對面板組件800上的晶圓100進行圖像定位，確定晶圓100在面板組件800的排布位置。
塑封過程中，模塑材料在固化時收縮使晶圓100在面板組件800的相對位置和原始載板111上的排布位置不同，利用圖像定位設備對晶圓100進行重新定位，可以使導電層形成過程時的對位精確。並且，晶圓100不同於模塑材料，晶圓100自身不會膨脹和收縮，在模塑過程中的表面積不會改變，加之晶圓100的表面積大，在圖像定位時很容易被識別，由此，採用圖像定位設備可以精確定位出晶圓100在面板組件800的相對位置，從而晶圓內的晶粒之間的相對位置也很容易被定位，保證了後續導電層形成過程的位置精度。
圖1f-圖1g中示出了在面板組件800上排布的晶圓100的活性面101上形成圖案化導電層過程的一個實施例。
圖1f示出了在面板組件800上排布的晶圓100的活性面形成導電跡線123和/或在面板組件800的金屬模擬圖案形成區形成金屬模擬圖案125a；所述導電跡線123形成在晶圓100的活性面101的焊墊103和絕緣保護層105上，和焊墊103進行電連接；導電跡線123可以是一層或多層的金、銀、銅、錫、鋁等材料或其它合適的導電材料。
圖1g示出了在導電跡線123的焊墊或連接點上形成導電凸柱127和/或在面板組件800的金屬模擬圖案形成區形成金屬模擬圖案125b；導電凸柱127的形狀可以是圓的，也可以是其它形狀如橢圓形、方形、線形等。導電凸柱127可以是一層或多層的金、銀、銅、錫、鋁等材料或其它合適的導電材料。
導電層由導電跡線123和/或導電凸柱127構成，導電層可以為一層也可以為多層。在一個實施例中，重複圖1f和/或圖1g的步驟，在晶圓100的活性面101上形成多層導電層。
在一個實施例中，導電層的形成步驟包括旋轉塗布光膠、光刻、顯影、濺射和/或無電極電鍍、電鍍、剝膜等。
相比於晶圓級晶片尺寸封裝是在單個晶圓活性表面形成導電層，使得生產效率低下，生產成本高昂。
本公開實施例利用面板組件800一次完成多個晶圓的導電層的製作，提升封裝效率，降低了封裝價格。
在一個優選實施例中，面板組件800具有邊緣空白區，所述邊緣空白區包括密封區和電連接點接觸區，密封區用於提供導電層形成工藝中密封件密合的區域，電連接點接觸區用於提供和導電層形成設備的電連接點接觸的區域，由此，面板組件800上的每個晶圓100都沒有無效區，整個晶圓都為有效區，增大了晶圓的利用率，進一步降低了封裝的價格。
在另一個優選實施例中，面板組件800上排布的晶圓100之間還留有一定空白區，該空白區可以提供為形成金屬模擬圖案125的區域，稱為金屬模擬圖案形成區。金屬模擬圖案125為在導電層形成過程中在晶圓活性面範圍外形成的金屬層，所述金屬層可以為任意圖案，優選的，金屬層圖案為和晶圓上圖案連續一致的圖案。導電層形成過程中，在塑封層正面121形成金屬模擬圖案125，在金屬模擬圖案125的形成過程中，分散了流入晶圓100的電流，使得晶圓100上外圍區域的電流密度減小，使電流在整個晶圓100上均勻分佈，從而整個晶圓100表面導電層厚度均勻。優選的所述金屬模擬圖案形成區為晶圓100的外圍。進一步優選的，所述金屬模擬圖案形成區形成在晶圓100的邊緣向塑封層擴展至少5mm。
在又一個優選實施例中，所述面板組件800包括至少一個導電件207，至少一個所述導電件207的至少一部分與至少一個電連接點的位置相對應。在導電層形成過程中，電連接點連接到導電件上。在導電層形成工藝中，需要首先通過濺射或無電極電鍍在面板組件正面801包括塑封層正面121和晶圓100的活性面101上沉積種子金屬層，所述種子金屬層通常是銅層，種子層很薄，通常在100nm的範圍，種子層被用作圖案化導電層形成過程的導電平面。在圖案化導電層電路的形成過程中，電連接點以物理連接接觸的形式連接到面板組件正面801並與種子層物理接觸以形成導電通路，通常的，導電層形成設備中還包括陽極，在導電層形成過程中，將面板組件800作為陰極，浸沒在處理液中，電流從電連接點，種子層，處理液和陽極流過，將金屬沉積在面板組件正面801形成導電層電路圖案。在此過程中，導電層形成設備的電連接點和種子層的物理接觸狀況對導電層形成工藝的穩定性和導電層的電路圖案品質至關重要，然而，由於種子層厚度薄，和電連接點的接觸力可能導致接觸位置處的導電種子層磨損，從而導致面板組件800和電連接點的導電接觸不良並影響導電層電路圖案品質。導電件的存在使電連接點的種子層即使在磨損的狀況下依然由於導電件的導電能力使面板組件800和電連接點接觸良好。同時導電件增強了面板組件800的導電性能，對電流具有很好的傳導作用，導電件使電連接點處的電流在整個面板組件正面801均勻流動。優選的，種子層將所述面板組件800上的至少一個所述導電件207的至少一部分和所述面板組件800上的至少一個所述晶圓100覆蓋為一體。
如圖1h所示，從面板組件800中分離晶圓100，利用機械或雷射沿著晶圓100的外圍進行切割。可以將面板組件800分割成圓形、多邊形、以及任意不規則形狀；可以沿著晶圓100的外邊緣進行切割；優選的，距離晶圓外邊緣一定距離處進行切割。在切割步驟中，可以將金屬模擬圖案125保留在分割後的晶圓周圍，也可以將金屬模擬圖案125在分割過程中去除。
如圖1i所示，在一個實施例中，沿著晶圓100外圍的金屬模擬圖案125邊緣進行切割。例如沿分割線131進行切割。
如圖1j所示，在晶圓100的所述活性面101和導電層上形成介電層133；以及切割封裝後的晶圓形成單個晶片。
使用層壓，塗覆、噴塗、印刷、模塑以及其它等適合方法在導電層表面形成一層或多層介電層133。
介電層133可以為BCB苯並環丁烯、PI聚醯亞胺、PBO聚苯並惡唑、ABF、二氧化矽、氮化矽、氮氧化矽、五氧化二鉭、氧化鋁、聚合物基質介電膜、有機聚合物膜；也可以為有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料，例如具有填充物的環氧樹脂、ABF、或具有合適填充物的其它聚合物；還可以為其它具有相似絕緣和結構特性的材料。
介電層133起到保護導電層和絕緣的作用。
封裝成型的晶圓結構如圖5a所示。
可選的，介電層133的施加步驟也可以在形成導電層之後，切割面板組件800分離出單個晶圓之前進行。
可選的，在切割面板組件800分離出單個晶圓步驟之後和/或介電層133的施加步驟之後，對塑封層背面119進行研磨或拋光來減薄對塑封層117的厚度，在一實施例中，塑封層117的厚度可減薄至晶圓100的背面，封裝成型的晶圓結構如圖5b所示。
在一優選實施例中，在介電層133的施加步驟之後，蝕刻減薄最外層導電層厚度，以在介電層133的外表面形成凹槽137，封裝成型的晶圓結構如圖5c所示。
利用機械或雷射切割的方式將封裝成型的晶圓100切割形成多個封裝晶片135，形成的晶片135封裝結構如圖6a，6b和6c所示。
重新回到圖1f至圖1j的步驟中。
在一個實施例中，導電層的形成步驟可以為： 在晶圓100的活性面101上形成導電跡線123； 使用層壓，塗覆、噴塗、印刷、模塑以及其它等適合方法在導電跡線123表面形成一層或多層介電層133，介電層133的高度高於導電跡線123的高度，將導電跡線123完全包封於介電層133中； 在介電層133上與導電跡線123的焊墊或連接點對應的位置處形成開口，在開口內形成導電凸柱127。
又一實施例中，開口內可不形成導電凸柱，使完成後的封裝體的導電跡線123的焊墊或連接點從開口中露出。
利用塑封的方法形成面板組件的優點： （1）面板組件結合牢固； （2）容易形成正面為水平的面板組件； （3）塑封層117將晶圓背面和側面牢牢包覆，在導電層形成過程中，處理液不容易沁入晶圓背面和側面。
圖2a至圖2d示出了示例性面板封裝方法的工藝流程實施例。
如圖2a所示，提供塑性材料加工成型設備，所述塑性材料加工成型設備可以為注塑成型設備、熱壓成型設備、漿料印刷設備、壓縮模塑設備、傳遞模塑設備、液體密封劑模塑設備、真空層壓設備或其它合適的成型設備。
所述塑性材料加工成型設備具有下模板201，下模板201具有下模板正面203和下模板背面205，下模板正面203優選的為一個平面，下模板正面203也可以根據具體需要設置為具有凹凸的表面。
將至少一個半導體晶圓100直接排布在下模板201上，晶圓100的活性面101朝向下模板201排布。塑性材料加工設備還包括抽真空裝置，其中下模板201上具有用於抽真空的氣孔，下模板201利用抽真空時形成的真空度將晶圓100固定在下模板201上。優選的，在將晶圓100排布在下模板201之前，在下模板正面203放置一個隔離層209，用於將晶圓100和下模板201隔離開來，所述隔離層209還具有保護晶圓100的活性面101的作用，以及在塑封層117形成後，使面板組件容易從下模板分離的作用，所述隔離層209可以為高分子膜、橡膠膜、聚合物膜等。在一個實施例中，隔離層209可以採用卷軸211輸送的方式置於下模板正面203，利用卷軸211在每一次成型後自動更換隔離層209。
優選的，下模板201上排布晶圓100的同時還排布有導電件207，該導電件207的材質可選為金屬、石墨、銅、金、銀、鐵、鋁等。所述導電件207的設置位置為導電件207的至少一部分對應於後序導電層形成過程中電連接接觸點的位置，通常的，電連接接觸點的位置對應於下模板201的外圍，故而，所述導電件207圍繞下模板201的外圍佈置。通常下模板201的形狀為四邊形，電連接接觸點的位置可以為對應於下模板201的四個邊的邊沿內側，沿著下模板201的四條邊平行延伸，此時，導電件207設置於下模板201的四個邊的邊沿內側，沿著下模板201的四條邊平行延伸，此時，導電件207還可以設置於下模板201的相對的兩個邊的邊沿內側，沿著下模板201的相對的兩個邊的邊沿內側平行延伸；電連接接觸點的位置還可以為對應於下模板201的相對的兩個邊的邊沿內側，沿著下模板201的相對的兩個條邊平行延伸，此時，導電件207設置於下模板201的相對的兩個邊的邊沿內側，沿著下模板201的相對的兩個邊的邊沿內側平行延伸。導電件207的寬度優選的大於電連接接觸點區域面積；導電件207的長度優選為穿過整個下模板201，從下模板201一端延伸到另一端；導電件207的高度可以為任意高度，可以為和晶粒高度相同，可以為低於晶粒高度，也可以為高於晶粒高度。導電件207優選為金屬箔，例如銅箔。
圖2b為根據一個實施例，晶圓100在下模板201上的排布俯視圖。
在另外實施例中下模板201上的晶圓100數量由下模板201和晶圓100的尺寸決定，例如：下模板201尺寸為600×580mm，可容納兩（02）片12寸晶圓100；五（05）片8寸晶圓100，或九（09）片6寸晶圓100。在另一實施例中，下模板201尺寸為670x670mm，可容納四（04）片12寸晶圓100，九（09）片8寸晶圓100或十六（16）片6寸晶圓。
優選的，晶圓100在下模板201上的排布為在下模板201的外圍邊緣周邊留出一個空白區，所述空白區分為密封區215和電連接點接觸區217，電連接點接觸區217排布有導電件207。導電層形成過程中，密封件所處的區域在導電件207所處的區域的內部，所以密封區215位於晶圓排布區和導電件207所處區域之間。晶圓100在下模板201上的排布為晶圓100之間還留有一定空白區，該空白區為在接下來的流程中形成金屬模擬圖案125的金屬模擬圖案形成區213，以及接下來流程中分割面板組件上的晶圓100成為獨立的單一晶圓100的分割區域。
圖2c中示出了在下模板201上晶圓100四周形成塑封層117，塑封層117形成在晶圓背面107以及露出的下模板201和/或露出的隔離層209上。塑封層117用於將下模板201和晶圓100完全包封住，以構造面板結構。當下模板201上置有導電件207時，塑封層117將下模板201，晶圓100以及導電件207完全包封住，以構造面板結構。
可選地，在形成塑封層117之前，可以執行一些前處理步驟，例如化學清洗、電漿清洗等，將表面的雜質去除，以便塑封層117與晶圓100和下模板201之間結合更加密切。
塑封層117可採用漿料印刷、注塑成型、熱壓成型、壓縮模塑、傳遞模塑、液體密封劑模塑、真空層壓、或其它合適的成型方式。
塑封層117可採用有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料，例如具有填充物的環氧樹脂、ABF (Ajinomoto buildup film)、或具有合適填充物的其它聚合物。
塑封層117包括與下模板201相對的塑封層背面119，塑封層背面119基本上與下模板201平行。可選的，塑封層117的厚度可以通過對塑封層背面119進行研磨或拋光來減薄，在一實施例中，塑封層117的厚度可減薄至晶圓100的背面。
圖2d示出了將面板組件800從下模板201分離以及利用面板組件800在晶圓100表面進行導電層的製作。
模塑流程結束後，晶圓100，塑封層117以及當有導電件207存在時的導電件207構成的面板結構稱為面板組件800。接下來的導電層形成流程在面板組件800上進行。
面板組件正面801為由晶圓100的活性面101以及當存在導電件207時的導電件207的一個表面和塑封層正面121組成。
面板組件正面801優選的為一個平面，即晶圓100的活性面101以及當存在導電件時的導電件的一個表面和塑封層正面121高度相同處於一個平面上。
面板組件的正面801也可以為任意表面，當下模板201設置為具有凹凸的表面時，面板組件的正面801為對應的凸凹表面，或者將元件從下模板201分離後，在塑封層正面121利用雷射、機械雕刻形成所需圖案。
面板組件背面803優選的為和面板組件正面801基本平行的水平結構，但本公開並不對面板組件的背面的形狀，狀態做任何限制。
可選的，在將面板組件800從下模板201分離出後，在面板組件背面803連接一個支撐板，用於支撐面板組件800使面板組件800更易轉移和進行接下來流程的操作。
利用形成的面板組件800在晶圓100的活性面101上形成圖案化導電層。導電層的形成方式以及材料等細節具體見對圖1a至圖1j中導電層形成步驟的描述，在此不再贅述。
在一實施例中，載板111上排布晶圓100的同時還排布有導電件207，此時，導電件207與電連接點的位置相對應，在導電層形成過程中，電連接點連接到導電件207上。導電件207的存在使電連接點的種子層即使在磨損的狀況下依然由於導電件207的導電能力使面板組件800和導電層形成設備的電連接點接觸良好。同時導電件207增強了面板組件800的導電性能，對電流具有很好的傳導作用，導電件207使電連接點處的電流在整個面板組件正面801均勻流動。
從面板組件800中分離晶圓100、在晶圓100的活性面101和導電層上形成介電層133、切割封裝後的晶圓形成單個晶片的步驟具體細節見圖1a至圖1j中各對應步驟的描述，在此不再贅述。
圖3a至圖3e示出了示例性面板封裝方法的工藝流程實施例。
如圖3a所示，提供模具框300，模具框300的形狀可以為：圓形、三邊性，四邊形或其它任何形狀，模具框300的材質優選為金屬或任何材料外塗覆金屬（將金屬和塗覆金屬的模具框300以下均稱為金屬模具框），金屬模具框300可以在導電層形成流程中，被用作導電結構，提高導電性並使電流密度分佈均勻，金屬模具框300可選的可以為銅、鐵、鋁、不銹鋼等。優選的，模具框300為不銹鋼材質的四邊形框。模具框的高度為不低於晶圓100的高度。模具框300上具有至少一個模具通孔301，模具通孔301的尺寸為不小於晶圓100的尺寸，優選的，模具框300的四周分佈有空白區，所述空白區為密封區303和/或電連接點接觸區305，密封區303對應於導電層形成流程中密封件所處的對應區域，電連接點接觸區305對應為電連接接觸點的位置，密封件所處的區域在電連接接觸點區域的內部，所以密封區303位於電連接點接觸區305的內部。
圖3b所示，將晶圓100和模具框300按照預定位置排布在載板111或者塑性材料加工成型設備下模板201上。
提供一個載板111，在載板正面113上排布模具框300和至少一個晶圓100，晶圓100置於模具框300的模具通孔301中，晶圓100的活性面101朝向載板111排布，晶圓100在一個實施例中，利用粘接層109將晶圓100粘合並固定在載板111上。
載板111的形狀為：圓形、三邊形、四邊形或其它任何形狀，載板111的大小可以是小尺寸的晶圓襯底，也可以是各種尺寸特別是大尺寸的矩形載板，載板111的材質可以是金屬、非金屬、塑膠、樹脂、玻璃、不銹鋼等。本公開並不對載板的形狀、尺寸、材質做任何限定，優選的，載板111為不銹鋼材質的四邊形板。
粘接層109可通過層壓、印刷、噴塗、塗敷等方式形成在載板正面113上。為了便於在之後的流程中將載板111和塑封完成的晶圓100分離，粘接層109優選的採用易分離的材料。
將載板111轉移至塑性材料成型設備進行塑封成型。
可選的，將晶圓100直接排布在塑性材料加工成型設備的下模板201上，塑性材料加工成型設備可以為注塑成型設備、傳遞模塑設備、液體密封劑模塑設備、或其它合適的成型設備。所述塑性材料加工成型設備具有下模板201，將至少一個晶圓100直接排布在下模板201上，晶圓100的活性面101朝向下模板201排布。塑性材料加工設備還包括抽真空裝置，其中下模板201上具有用於抽真空的氣孔，下模板201利用抽真空時形成的真空度將晶圓100固定在下模板201上。優選的，在將晶圓100排布在下模板201之前，在下模板正面203放置一個隔離層209，用於將晶圓100和下模板201隔離開來，所述隔離層209還具有保護晶圓100的活性面101的作用，以及在塑封層117形成後，使面板組件800容易從下模板201分離的作用，所述隔離層209可以為高分子膜、橡膠膜、聚合物膜等。在一個實施例中，隔離層209可以採用卷軸211輸送的方式置於下模板正面203，利用卷軸211在每一次成型後自動更換隔離層209。塑性材料加工成型設備還包括澆口307，通過澆口307將熔融的模塑材料灌入模具框300上的模具通孔301中。
圖3c示出了將塑封後的元件從下模板201分離，露出晶圓100的活性面101和塑封層正面121以及模具框正面309。塑封層117將晶圓100以及模具框300連接成一體，形成面板狀，接下的工序在此重新構造的面板結構上進行。
將晶圓100、塑封層117以及模具框300構成的面板結構稱為面板組件800。
面板組件正面801為由晶圓100的活性面101以及模具框正面309和塑封層正面121組成。
面板組件正面801優選為一個平面，即晶圓100的活性面101以及模具框正面309和塑封層的正面121高度相同處於一個平面上。
面板組件的正面801也可以為任意表面，當下模板201/載板111設置為具有凹凸的表面時，面板組件正面801為對應的凸凹表面，或者將元件從下模板201/載板111分離後，在塑封層正面121利用雷射、機械雕刻形成所需圖案。
面板組件背面803優選的為和面板組件正面801基本平行的水平結構，但本公開並不對面板組件800的背面的形狀做任何限制。
利用模具框300進行塑封的優點在於，可以有效減少面板組件800的翹曲，在塑封過程中，塑封層材料需要經過一個固化過程使材料充分固化從而使其牢牢和晶圓100結合形成塑封層，固化過程會伴隨著塑封層材料的收縮，從而造成整個面板組件100的翹曲，本公開實施例中使用模具框300將塑封過程分為多個區，塑封材料在各個區域分區固化，這種分區固化的方法，將塑封材料的收縮區域從整個大範圍區域減小到每一個模具框通孔301中的小區域，從而塑封材料固化收縮引起的應力會由於收縮面積的減小而成相應倍數的減小，從而降低翹曲程度。
可選的，在將面板組件800從下模板201分離出後，在面板組件背面803連接一個支撐板，用於支撐面板組件800使面板組件800更易轉移和進行接下來流程的操作。
圖3d中示出了利用面板組件800在晶圓100的活性面101上形成圖案化導電層和從面板組件800中分離晶圓100。
導電層的形成方式以及材料等細節具體見對圖1a至圖1j中導電層形成步驟的描述，在此不再贅述。
模具框300的四周分佈有空白區，所述空白區為密封區303和/或電連接點接觸區305，密封區303用於提供導電層形成過程中密封件密合的區域，電連接點接觸區305用於提供和導電層形成設備的電連接點接觸的區域，同時，模具通孔301中晶圓100周圍的塑封層正面121和/或模具框正面309，提供了空白區，所述空白區可以提供為形成金屬模擬圖案125的金屬模擬圖案形成區。
將金屬模具框300引入面板組件的優點在於：金屬模具框300具有很好的電流傳導作用，導電層形成工藝中，金屬模具框300的電連接點接觸區305與裝置的電連接點連接，金屬模具框300的存在使電連接點處的種子層即使在磨損的狀況下依然由於金屬模具框300的導電能力使面板組件800和裝置的電連接點接觸良好。同時金屬模具框300增強了面板組件800的導電性能，對電流具有很好的傳導作用，導電件207使電連接點處的電流在整個面板組件正面801均勻流動。
從面板組件800中分離晶圓100，將模具通孔301中包含晶圓100的塑封單元從模具框300中分離出。
在晶圓100的活性面101和導電層上形成介電層133、切割封裝後的晶圓形成單個晶片的步驟具體細節見圖1a至圖1j中各對應步驟的描述，在此不再贅述。
除了利用塑性材料成型的方法構建面板組件800，在一個實施例中構建面板組件800的方法為：提供一個板件，所述板件具有至少一個凹腔。優選的，所述板件為不銹鋼材質的四邊形。
凹腔的尺寸為不小於晶圓的尺寸。優選的，凹腔的形狀和尺寸與晶圓的形狀和尺寸基本相同，可以正好將晶圓嵌入在凹腔中，晶圓的邊緣和凹腔的邊緣無縫銜接。
板件和凹腔的高度優選為：和安裝於凹腔中的晶圓100的高度相同，即晶圓100的活性面101和板件正面保持水平。
優選的，板件上凹腔的四周分佈有空白區，所述空白區可提供為密封區和/或電連接點接觸區和/或金屬模擬圖案區。
提供至少一個晶圓100，所述晶圓100具有活性面101和晶圓背面107，將晶圓100的活性面101朝向凹腔外，晶圓背面107朝向凹腔內，放置於板件的凹腔中，裸露出晶圓100活性面101。
優選的，晶圓100的活性面101和板件正面處於同一平面。
面板組件800由至少一個晶圓100和板件構成。
所述面板組件正面801為由晶圓100的活性面101以及板件正面組成，優選的，面板組件正面801為一個平面，即晶圓100的活性面101以及板件正面高度相同處於一個平面上。面板組件背面803優選的為和面板組件正面801基本平行的水平結構。
本公開實施例所遵循的原則是，利用能夠將至少一個晶圓100連為一體的方法，使晶圓100和載體形成面板組件800，例如可以為塑性材料成型的方法，可以為板件連接的方法，也可以為利用膠粘物質噴塗固化連接的方法等，在這種原則指導下，本領域技術人員可以設想面板組件800的其它構建方式，而不脫離本公開的保護範圍。
圖4a至圖4h是根據本公開又一示例性實施例提出的封裝方法的流程。該實施例的方案與圖1a至圖1j中所示出的實施例、與圖2a至圖2d中所示出的實施例、與圖3a至圖3e中所示出的實施例相比，在封裝過程中封裝形成的封裝層結構有所改變，在此僅描述和前述實施例不同的特徵，相同的內容則不再贅述。
如圖4a所示，提供至少一個半導體晶圓100，該半導體晶圓100具有晶圓活性面101和晶圓背面107，在所述晶圓活性面101上施加鈍化層150。
在一個實施例中，鈍化層150採用層壓的方式施加到所述晶圓活性面101上。
鈍化層150可以為 BCB苯並環丁烯、PI聚醯亞胺、PBO聚苯並惡唑、ABF、二氧化矽、氮化矽、氮氧化矽、五氧化二鉭、氧化鋁、聚合物基質介電膜、有機聚合物膜；也可以為有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料，例如具有填充物的環氧樹脂、ABF、或具有合適填充物的其它聚合物；還可以為其它具有相似絕緣和結構特性的材料；
如圖4b所示，在所述鈍化層150與晶圓活性面101上的電連接點103相對應的位置處形成鈍化層開口152，將晶圓活性面101上的焊墊103暴露出來。
如圖4c所示，提供一個載板111，在載板正面113上排布至少一個晶圓100，晶圓100的活性面101朝向載板111排布，利用粘接層109將晶圓100粘合並固定在載板111上。
優選的，晶圓100在載板111上的排布為在載板111上留出空白區，所述空白區為密封區和/或電連接點接觸區和/或金屬模擬圖案形成區和/或接下來流程中分割面板組件上的晶圓100成為獨立的單一晶圓100的分割區域。
進一步優選的，載板111上還排布有導電件，所述導電件207的設置位置為至少一部分對應於後序導電層形成過程中所用設備的電連接接觸點的位置。
如圖4d所示，在載板111上形成塑封層117以構造面板組件800。
圖4e示出了剝離載板111，露出晶圓100的活性面101上的鈍化層150和塑封層正面121以及當有導電件存在時導電件的一個表面。將晶圓100，鈍化層150，塑封層117以及當有導電件存在時的導電件構成的面板結構稱為面板組件800。
可選的，所述鈍化層開口152也可以在剝離載板111後形成。
優選的，對應於晶圓100在載板111上的排布，所述面板組件800包括空白區，所述空白區包括密封區和/或金屬模擬圖案形成區和/或電連接點接觸區和/或分割區域。
圖4f示出了鈍化層150形成的另一可選步驟，將晶圓100直接排布在載板111上，形成塑封層117，脫去載板111，在晶圓100的活性面101以及塑封層正面121形成鈍化層150，將晶圓100，鈍化層150，塑封層117以及當有導電件存在時的導電件構成的面板結構稱為面板組件800。
在鈍化層150上形成鈍化層開口152。
形成鈍化層150的過程還可以為在晶圓100活性面101上形成第一鈍化層後排布在載板111上，在載板111施加塑封層117後，脫去載板111，再在塑封層正面121形成第二鈍化層。
圖4g示出了在面板組件800上排布的晶圓100的活性面101上形成圖案化導電層過程的一個實施例。在所述鈍化層開口152中填充導電介質，使得所述鈍化層開口152成為填充鈍化層開口154，並進一步形成導電跡線123。所述填充鈍化層開口154與所述晶圓活性面101上的焊墊103電連接。在此過程中，優選的，同時形成金屬模擬圖案125a。在導電跡線123的焊墊或連接點上形成導電凸柱127，在此過程中，優選的，在面板組件800的金屬模擬圖案形成區形成金屬模擬圖案125b。
導電層由導電跡線123和/或導電凸柱127構成，導電層可以為一層也可以為多層。
如圖4h所示，在塑封層正面121、鈍化層150以及導電層上形成介電層133，從面板組件800切割分離晶圓100，切割封裝後的晶圓形成單個晶片。
分離過程和介電層133施加過程也可以為：從面板組件800中分離晶圓100，利用機械或雷射沿著晶圓100的外圍進行切割。在鈍化層150和導電層上形成介電層133；以及切割封裝後的晶圓形成單個晶片。
封裝成型的晶圓結構如圖5d所示。形成的晶片135結構如圖6d所示。
圖4a至圖4h所示出的封裝實施例中，示出了在封裝過程中形成的封裝層結構包括形成鈍化層150、導電層和介電層133，但這僅是示例性的，還可以根據具體的封裝產品種類，例如形成鈍化層150和導電層，又例如僅形成導電層。
圖5a至圖5d是根據本公開一些示例性實施例提供的利用上述封裝方法得到的晶圓封裝結構的示意圖。晶圓封裝結構包括：至少一個晶圓100，所述晶圓具有活性面101和晶圓背面107；包封在至少一個所述晶圓的塑封層117；至少一個所述晶圓的活性面101形成有複合層。
在一些實施例中，所述複合層包括導電層和/或鈍化層150和/或介電層133。
在一些實施例中，至少一個所述晶圓100包括晶圓側面129，所述塑封層117包封住所述晶圓側面129和所述晶圓背面107。
在一些實施例中，至少一個所述晶圓100包括晶圓側面129，所述塑封層117包封住所述晶圓側面129。
在一些實施例中，所述塑封層117的材料和厚度設計為與所述介電層133的材料和厚度相匹配，以減緩或消除翹曲。
可選的，所述塑封層117可採用有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料，例如具有填充物的環氧樹脂、ABF (Ajinomoto buildup film)、或具有合適填充物的其它聚合物。
可選的，所述導電層是一層或多層的金、銀、銅、錫、鋁等材料或其它合適的導電材料。
可選的，所述介電層133為 BCB苯並環丁烯、PI聚醯亞胺、PBO聚苯並惡唑、ABF、二氧化矽、氮化矽、氮氧化矽、五氧化二鉭、氧化鋁、聚合物基質介電膜、有機聚合物膜；也可以為有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料，例如具有填充物的環氧樹脂、ABF、或具有合適填充物的其它聚合物；還可以為其它具有相似絕緣和結構特性的材料。
圖5a是根據本公開一些示例性實施例提供的利用上述封裝方法得到的晶圓封裝結構的示意圖。晶圓封裝結構包括： 半導體晶圓100，所述半導體晶圓100具有活性面101和晶圓背面107，晶圓100包括多個晶粒，其中每一個晶粒的活性表面構成了晶圓100的活性面101，活性面101包括用於將功能電路引出的焊墊103以及用於保護該焊墊103的絕緣保護層105； 包封在所述半導體晶圓100的塑封層117； 形成在所述半導體晶圓100活性表面上的導電層，可選的，導電層由導電跡線123和/或導電凸柱127構成，可選的導電層可以為一層也可以為多層； 形成在所述導電層和所述半導體晶圓100活性表面上的介電層133，介電層133起到保護導電層和絕緣的作用。
在一些實施例中，所述導電層與所述半導體晶圓100活性表面上的焊墊103電連接，用於將所述焊墊103引出。
在一些實施例中，所述塑封層117具有塑封層正面121，所述塑封層正面121還可以包括金屬模擬圖案125。
在優選實施例中，通過晶圓封裝結構的模擬設計，所述塑封層117的材料和/或厚度設計為與所述介電層133的材料和/或厚度相匹配，以減緩或消除翹曲。
在一些實施例中，所述塑封層117包封住所述晶圓100的晶圓側面129和晶圓背面107。
在另一些實施例中，如圖5b所示，所述塑封層117包封住所述晶圓100的晶圓側面129，露出晶圓背面107。
在一些優選示例中，如圖5c所述，所述介電層133的表面具有凹槽137。
圖5d是根據本公開一些示例性實施例提供的利用上述封裝方法得到的晶圓封裝結構的示意圖。晶圓封裝結構包括：至少一個晶圓100，所述晶圓100具有活性面101和晶圓背面107；包封在至少一個所述晶圓100的塑封層117；至少一個所述晶圓100的活性面101形成有複合層；所述複合層包括導電層、介電層133和鈍化層150。
在一些實施例中，至少一個所述晶圓100包括晶圓側面129，所述塑封層117包封住所述晶圓側面129和所述晶圓背面107。
在一些實施例中，所述塑封層117包封住所述晶圓100的晶圓側面129，露出晶圓背面107。
在一些實施例中，導電層由導電跡線123和/或導電凸柱127構成，導電層可以為一層也可以為多層。
在一些實施例中，所述塑封層117的材料和厚度設計為與所述介電層133的材料和厚度相匹配，以減緩或消除翹曲。
在一些實施例中，所述介電層133的表面具有凹槽137。
圖6a至圖6d是根據本公開一些示例性實施例提供的利用上述封裝方法得到的晶片135封裝結構的示意圖，晶片135封裝結構包括：至少一個晶粒140，所述晶粒140具有晶粒活性面141和晶粒背面143；形成在至少一個所述晶粒背面143的塑封層117；形成在至少一個所述晶粒活性面141的複合層。
在一些實施例中，所述複合層包括導電層和/或鈍化層150和/或介電層133。
在一些實施例中，所述塑封層117的邊緣和晶粒140的邊緣齊平。
在一些實施例中，所述塑封層117的材料和/或厚度設計為與所述介電層133的材料和/或厚度相匹配，以減緩或消除翹曲。
可選的，所述塑封層117可採用有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料， 例如具有填充物的環氧樹脂、ABF (Ajinomoto buildup film)、或具有合適填充物的其它聚合物。
可選的，所述導電層是一層或多層的金、銀、銅、錫、鋁等材料或其它合適的導電材料。
可選的，所述介電層133為 BCB苯並環丁烯、PI聚醯亞胺、PBO聚苯並惡唑、ABF、二氧化矽、氮化矽、氮氧化矽、五氧化二鉭、氧化鋁、聚合物基質介電膜、有機聚合物膜；也可以為有機複合材料、樹脂複合材料、高分子複合材料、聚合物複合材料，例如具有填充物的環氧樹脂、ABF、或具有合適填充物的其它聚合物；還可以為其它具有相似絕緣和結構特性的材料。
圖6a是根據本公開一些示例性實施例提供的利用上述封裝方法得到的晶片135封裝結構的示意圖。晶片135封裝結構包括： 晶粒140，所述晶粒140具有晶粒活性面141和晶粒背面143，晶粒活性面141還包括用於將功能電路引出的焊墊103以及用於保護該焊墊的絕緣保護層105； 形成在所述晶粒背面143的塑封層117； 形成在所述晶粒活性面143上的導電層，導電層由導電跡線123和/或導電凸柱127構成，導電層可以為一層也可以為多層； 形成在所述導電層上的介電層133，介電層133起到保護導電層和絕緣的作用。
在一些實施例中，所述導電層與所述晶粒活性面141上的焊墊103電連接，用於將所述焊墊103引出。
在一些實施例中，所述介電層133的邊緣和晶粒140的邊緣齊平。
在優選實施例中，通過晶片封裝結構的模擬設計，所述塑封層117的材料和/或厚度設計為與所述介電層133的材料和/或厚度相匹配，以減緩或消除翹曲。
在一些實施例中，所述塑封層117的邊緣和晶粒140的邊緣齊平。
在另一些實施例中，如圖6b所示，所述晶粒背面143沒有包封的塑封層117，裸露出晶粒背面143。
再一些實施例中，如圖6c所示，所述介電層133的表面具有凹槽137。
圖6d是根據本公開一些示例性實施例提供的利用上述封裝方法得到的晶片135封裝結構的示意圖。晶片135封裝結構包括：至少一個晶粒140，所述晶粒140具有晶粒活性面141和晶粒背面143；形成在至少一個所述晶粒背面143的塑封層117；形成在至少一個所述晶粒活性面141的複合層；所述複合層包括導電層、介電層133和鈍化層150。
在一些實施例中，所述塑封層117的邊緣和晶粒140的邊緣齊平。
在一些實施例中，所述介電層133的邊緣和晶粒140的邊緣齊平。
在一些實施例中，導電層由導電跡線123和/或導電凸柱127構成，導電層可以為一層也可以為多層。
在一些實施例中，所述晶粒背面143沒有包封的塑封層117，裸露出晶粒背面143。
再一些實施例中，所述介電層133的表面具有凹槽137。
在優選實施例中，通過晶片封裝結構的模擬設計，所述塑封層117的材料和/或厚度設計為與所述介電層133的材料和/或厚度相匹配，以減緩或消除翹曲。
圖7示出了封裝晶片在使用時的示意圖，在使用過程中通過焊料601將封裝晶片連接到電路板或基板上603上，然後與其他電路元件進行連接。
當所述封裝晶片的介電層133的表面上具有凹槽137時，可使焊料601連接穩定，不易移動。
在通過焊料601將晶片135連接到電路板或基板502上時，需要經過回流（reflow）過程，需將焊料601加熱到熔點以上。在此過程中，由於位於晶粒活性面141一側的介電層133的材料和晶粒140的材料之間材料特性的差異，易於在加熱時，在晶片封裝結構中產生局部熱應力，使晶片封裝結構產生翹曲，而當晶粒背面143一側具有塑封層117時，由於這種“平衡”的封裝結構，即有機層材料特性/無機層材料特性/有機層材料特性，可以減緩或者消除晶片封裝結構的翹曲。
進一步的，可以通過對晶片封裝結構的模擬設計，將塑封層117的材料性質和/或厚度設計為和介電層133的材料和/或厚度相匹配。從而更好的減少或消除晶片封裝結構的翹曲。
以上所述的具體實施例，其目的是對本公開的技術方案和技術效果進行進一步的詳細說明，但是本領域技術人員將理解的是，以上所述具體實施例，並不用於限制本公開，凡在本公開的發明思路之內，所做的任何修改、等同替換、改進等，均應包含在本公開的保護範圍之內。
100:半導體晶圓/晶圓 101:活性面 103:焊墊 105:絕緣保護層 107:晶圓背面 109:粘接層 111:載板 113:載板正面 115:載板背面 117:塑封層 119:塑封層背面 121:塑封層正面 123:導電跡線 125:金屬模擬圖案 125a:金屬模擬圖案 125b:金屬模擬圖案 127:導電凸柱 129:晶圓側面 131:分割線 133:介電層 135:晶片 137:凹槽 140:晶粒 141:晶粒活性面 143:晶粒背面 150:鈍化層 152:鈍化層開口 154:填充鈍化層開口 201:下模板 203:下模板正面 205:下模板背面 207:導電件 209:隔離層 211:卷軸 213:金屬模擬圖案形成區 300:模具框 301:模具通孔 303:密封區 305:電連接點接觸區 307:澆口 309:模具框正面 601:焊料 603:基板 800:面板組件 801:面板組件正面 803:面板組件背面
圖1a至圖1j是根據本公開一示例性實施例提出的封裝方法的流程。 圖2a至圖2d是根據本公開另一示例性實施例提出的封裝方法的流程。 圖3a至圖3e是根據本公開再一示例性實施例提出的封裝方法的流程。 圖4a至圖4h是根據本公開又一示例性實施例提出的封裝方法的流程。 圖5a至圖5d是根據本公開示例性實施例提供的利用上述封裝方法得到的晶圓封裝結構的結構示意圖。 圖6a至圖6d是根據本公開示例性實施例提供的利用上述封裝方法得到的晶片封裝結構的結構示意圖。 圖7是根據本公開一示例性實施例形成的封裝結構焊接到電路板的截面圖。 圖8中的（a）和（b）分別是晶圓級晶片尺寸封裝，導電層形成裝置的導電夾具示意圖的主視圖和俯視圖。
100:晶圓
117:塑封層
131:分割線

Claims (45)

  1. 一種半導體器件封裝方法，包括： 提供至少一個晶圓，所述晶圓具有活性面和晶圓背面； 將至少一個所述晶圓排布在面板上形成面板組件； 在所述面板組件上的所述晶圓的所述活性面上形成導電層；及 在所述晶圓的所述活性面和所述導電層上形成介電層。
  2. 如請求項1所述的方法，所述晶圓的所述活性面包括焊墊和絕緣保護層，所述導電層形成在所述焊墊和所述絕緣保護層上，所述導電層和所述焊墊電連接，用於將焊墊引出。
  3. 如請求項2所述的方法，所述晶圓的所述晶圓背面朝向所述面板組件，所述晶圓的所述活性面朝離所述面板組件，裸露出所述活性面。
  4. 如請求項3所述的方法，所述面板組件具有面板組件正面，所述面板組件正面為一個平面。
  5. 如請求項1-4中任一項所述的方法，所述面板組件包括空白區，所述空白區包括電連接點接觸區，所述電連接點接觸區用於提供和電連接點接觸的位置。
  6. 如請求項1-4中任一項所述的方法，所述面板組件包括空白區，所述空白區包括密封區，所述密封區用於提供密封件密合的位置。
  7. 如請求項1-4中任一項所述的方法，所述面板組件包括空白區，所述空白區包括金屬模擬圖案形成區。
  8. 如請求項7所述的方法，還包括在所述金屬模擬圖案形成區形成金屬模擬圖案的步驟。
  9. 如請求項1-4和8中任一項所述的方法，所述面板組件包括至少一個導電件，至少一個所述導電件的至少一部分與至少一個電連接點的位置相對應。
  10. 如請求項1-4和8中任一項所述的方法，所述面板組件為通過塑性材料成型將至少一個所述晶圓連成一體。
  11. 如請求項10所述的方法，其中，所述塑性材料成型包括： 將至少一個所述晶圓排布在載板或排布在下模板； 所述晶圓的所述活性面朝向載板正面或朝向下模板正面；及 在所述載板正面或所述下模板正面以及所述晶圓上形成塑封層，以構造面板組件。
  12. 如請求項9所述的方法，所述面板組件為通過塑性材料成型將至少一個所述晶圓，至少一個所述導電件連成一體。
  13. 如請求項12所述的方法，所述塑性材料成型包括： 將至少一個所述晶圓和至少一個導電件排布在載板或排布在下模板； 所述晶圓的所述活性面朝向載板正面或朝向下模板正面；及 在所述載板正面或所述下模板正面，和所述晶圓以及所述導電件上形成塑封層，以構造面板組件。
  14. 如請求項10所述的方法，所述塑性材料成型包括： 提供至少一個具有通孔的模具框； 將至少一個所述晶圓和至少一個所述模具框排布在載板或排布在下模板，所述晶圓排布在所述通孔中； 所述晶圓的所述活性面朝向載板正面或朝向下模板正面；及 在所述載板正面或所述下模板正面，和所述晶圓以及所述模具框上形成塑封層，以構造面板組件。
  15. 一種半導體器件封裝方法，包括： 提供至少一個晶圓，所述晶圓具有活性面和晶圓背面； 將至少一個所述晶圓排布在面板上形成面板組件；及 在至少一個所述晶圓的活性面一側形成導電層和/或介電層。
  16. 如請求項15所述的半導體器件封裝方法，形成面板組件的步驟包括在晶圓活性面上形成鈍化層的步驟。
  17. 如請求項15或16所述的半導體器件封裝方法，面板組件正面包括空白區，所述空白區被配置為提供至少一個電連接點接觸區，所述電連接點接觸區用於提供和電連接點接觸的位置。
  18. 如請求項17中所述的半導體器件封裝方法，所述空白區包括密封區，所述密封區用於提供密封件密合的位置。
  19. 如請求項15或16所述的半導體器件封裝方法，面板組件正面包括空白區，所述空白區包括金屬模擬圖案形成區。
  20. 如請求項15-19中任一項所述的半導體器件封裝方法，所述面板組件為通過塑性材料成型將至少一個所述晶圓連成一體。
  21. 一種半導體器件，包括： 晶圓，所述晶圓具有活性面和晶圓背面； 包封在所述晶圓的塑封層； 形成在所述晶圓的所述活性面上的導電層；及 形成在所述晶圓的活性面和所述導電層上的介電層。
  22. 如請求項21所述的半導體器件，所述晶圓的所述活性面包括焊墊和絕緣保護層，所述導電層形成在所述焊墊和所述絕緣保護層上，所述導電層和所述焊墊電連接，用於將焊墊引出。
  23. 如請求項22所述的半導體器件，所述塑封層包封住所述晶圓的晶圓側面和晶圓背面。
  24. 如請求項23所述的半導體器件，所述塑封層的材料和/或厚度設計為與所述介電層的材料和/或厚度相匹配，以減緩或消除翹曲。
  25. 如請求項22所述的半導體器件，所述塑封層包封住所述晶圓的所述晶圓側面，露出所述晶圓的所述晶圓背面。
  26. 如請求項21-25中任一項所述的半導體器件，所述塑封層具有塑封層正面，所述塑封層正面形成有金屬模擬圖案。
  27. 如請求項21-25中任一項所述的半導體器件，所述介電層的表面具有凹槽。
  28. 一種半導體器件，包括： 至少一個晶圓，所述晶圓具有活性面和晶圓背面； 包封在至少一個所述晶圓的塑封層；及 至少一個所述晶圓的活性面形成有複合層。
  29. 如請求項28中所述的半導體器件，所述複合層包括導電層和/或鈍化層和/或介電層。
  30. 如請求項28中所述的半導體器件，所述複合層包括導電層和介電層。
  31. 如請求項28中所述的半導體器件，所述複合層包括導電層、介電層和鈍化層。
  32. 如請求項28-31中任一項所述的半導體器件，至少一個所述晶圓包括晶圓側面，所述塑封層包封住所述晶圓側面和所述晶圓背面。
  33. 如請求項29-31中任一項所述的半導體器件，所述塑封層的材料和厚度設計為與所述介電層的材料和厚度相匹配，以減緩或消除翹曲。
  34. 一種半導體器件，包括： 晶粒，所述晶粒具有晶粒活性面和晶粒背面； 形成在所述晶粒背面的塑封層； 形成在所述晶粒活性面上的導電層；及 形成在所述晶粒活性面和所述導電層上的介電層。
  35. 如請求項34所述的半導體器件，所述晶粒活性面包括焊墊和絕緣保護層，所述導電層形成在所述焊墊和所述絕緣保護層上，所述導電層和所述焊墊電連接，用於將焊墊引出。
  36. 如請求項35所述的半導體器件，所述塑封層的邊緣和半導體晶粒的邊緣齊平。
  37. 如請求項35所述的半導體器件，所述介電層的邊緣和半導體晶粒的邊緣齊平。
  38. 如請求項34-37中任一項所述的半導體器件，所述塑封層的材料和/或厚度設計為與所述介電層的材料和/或厚度相匹配，以減緩或消除翹曲。
  39. 如請求項34-37中任一項所述的半導體器件，所述介電層的表面具有凹槽。
  40. 一種半導體器件，包括： 至少一個晶粒，所述晶粒具有晶粒活性面和晶粒背面； 形成在至少一個所述晶粒背面的塑封層；及 形成在至少一個所述晶粒的活性面的複合層。
  41. 如請求項40所述的半導體器件，所述複合層包括導電層和/或鈍化層和/或介電層。
  42. 如請求項40所述的半導體器件，所述複合層包括導電層和介電層。
  43. 如請求項40所述的半導體器件，所述複合層包括導電層、介電層和鈍化層。
  44. 如請求項40-43中任一項所述的半導體器件，所述塑封層的邊緣和半導體晶粒的邊緣齊平。
  45. 如請求項40-43中任一項所述的半導體器件，所述塑封層的材料和/或厚度設計為與所述介電層的材料和/或厚度相匹配，以減緩或消除翹曲。
TW108134968A 2019-03-26 2019-09-26 半導體器件封裝方法及半導體器件 TWI796522B (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
SG10201902686R 2019-03-26
SG10201902686R 2019-03-26
SG10201903126W 2019-04-08
SG10201903126W 2019-04-08
CN201910390416 2019-05-10
CN201910390416.1 2019-05-10
SG10201905866P 2019-06-25
SG10201905866P 2019-06-25
SG10201908063W 2019-09-02
SG10201908063W 2019-09-02

Publications (2)

Publication Number Publication Date
TW202107640A true TW202107640A (zh) 2021-02-16
TWI796522B TWI796522B (zh) 2023-03-21

Family

ID=68992643

Family Applications (8)

Application Number Title Priority Date Filing Date
TW109141931A TWI762052B (zh) 2019-03-26 2019-09-26 封裝方法、面板組件以及晶圓封裝體
TW108134965A TWI728480B (zh) 2019-03-26 2019-09-26 封裝方法及面板組件
TW108134967A TWI753304B (zh) 2019-03-26 2019-09-26 封裝方法及面板組件
TW108212801U TWM592597U (zh) 2019-03-26 2019-09-26 面板組件、晶圓封裝體以及晶片封裝體
TW108212802U TWM597977U (zh) 2019-03-26 2019-09-26 面板組件、晶圓封裝體以及晶片封裝體
TW108134968A TWI796522B (zh) 2019-03-26 2019-09-26 半導體器件封裝方法及半導體器件
TW108142656A TWI755652B (zh) 2019-03-26 2019-11-22 封裝方法、面板組件以及晶片封裝體
TW108215568U TWM595330U (zh) 2019-03-26 2019-11-22 面板組件、晶圓封裝體以及晶片封裝體

Family Applications Before (5)

Application Number Title Priority Date Filing Date
TW109141931A TWI762052B (zh) 2019-03-26 2019-09-26 封裝方法、面板組件以及晶圓封裝體
TW108134965A TWI728480B (zh) 2019-03-26 2019-09-26 封裝方法及面板組件
TW108134967A TWI753304B (zh) 2019-03-26 2019-09-26 封裝方法及面板組件
TW108212801U TWM592597U (zh) 2019-03-26 2019-09-26 面板組件、晶圓封裝體以及晶片封裝體
TW108212802U TWM597977U (zh) 2019-03-26 2019-09-26 面板組件、晶圓封裝體以及晶片封裝體

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW108142656A TWI755652B (zh) 2019-03-26 2019-11-22 封裝方法、面板組件以及晶片封裝體
TW108215568U TWM595330U (zh) 2019-03-26 2019-11-22 面板組件、晶圓封裝體以及晶片封裝體

Country Status (3)

Country Link
US (2) US11062917B2 (zh)
CN (6) CN111755348A (zh)
TW (8) TWI762052B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI762052B (zh) 2019-03-26 2022-04-21 新加坡商Ｐｅｐ創新私人有限公司 封裝方法、面板組件以及晶圓封裝體
CN113725090A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法
CN111739804B (zh) * 2020-06-09 2022-11-01 矽磐微电子(重庆)有限公司 半导体封装方法
TWI795696B (zh) * 2020-12-04 2023-03-11 吳聲欣 半導體元件封裝結構及其製造方法
JP2022092661A (ja) * 2020-12-11 2022-06-23 日本航空電子工業株式会社 デバイス及びデバイスの製造方法
CN113571461A (zh) * 2021-07-02 2021-10-29 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法
CN113594052B (zh) * 2021-07-29 2024-02-27 矽磐微电子(重庆)有限公司 半导体封装方法
CN117276094A (zh) * 2023-10-12 2023-12-22 江苏柒捌玖电子科技有限公司 一种晶圆级封装方法及芯链封装结构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3565086B2 (ja) * 1999-04-16 2004-09-15 富士通株式会社 プローブカード及び半導体装置の試験方法
US6537482B1 (en) * 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
JP2002217377A (ja) * 2001-01-18 2002-08-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW589726B (en) * 2003-04-25 2004-06-01 Chipmos Technologies Inc Wafer level packaging process and structure thereof
JP5639052B2 (ja) * 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8236613B2 (en) * 2010-05-24 2012-08-07 Alpha & Omega Semiconductor Inc. Wafer level chip scale package method using clip array
TWI575684B (zh) * 2011-06-13 2017-03-21 矽品精密工業股份有限公司 晶片尺寸封裝件
TWI621224B (zh) * 2017-07-14 2018-04-11 欣興電子股份有限公司 封裝結構及其製造方法
TW201448139A (zh) * 2013-06-03 2014-12-16 Powertech Technology Inc 嵌埋式基板封裝構造及其製造方法
US20150008566A1 (en) * 2013-07-02 2015-01-08 Texas Instruments Incorporated Method and structure of panelized packaging of semiconductor devices
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US9508623B2 (en) * 2014-06-08 2016-11-29 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9396999B2 (en) * 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
CN106688115B (zh) * 2014-09-12 2019-06-14 世迈克琉明有限公司 半导体发光元件的制造方法
CN104362102A (zh) * 2014-09-28 2015-02-18 南通富士通微电子股份有限公司 晶圆级芯片规模封装工艺
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
TWI584425B (zh) * 2016-06-27 2017-05-21 力成科技股份有限公司 扇出型晶圓級封裝結構
KR102528636B1 (ko) * 2016-06-30 2023-05-03 린텍 가부시키가이샤 반도체 가공용 시트
US10325861B2 (en) * 2016-09-30 2019-06-18 Intel IP Corporation Methods and structures for dicing integrated circuits from a wafer
JP6711423B2 (ja) * 2017-08-31 2020-06-17 住友ベークライト株式会社 電磁波シールド用フィルム
US10157867B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
TWI762052B (zh) * 2019-03-26 2022-04-21 新加坡商Ｐｅｐ創新私人有限公司 封裝方法、面板組件以及晶圓封裝體
TWI712190B (zh) * 2019-07-12 2020-12-01 茂丞科技股份有限公司 晶圓級超聲波感測裝置及其製造方法

Also Published As

Publication number Publication date
US11062917B2 (en) 2021-07-13
US20200312762A1 (en) 2020-10-01
US20200312676A1 (en) 2020-10-01
TWI728480B (zh) 2021-05-21
TW202025408A (zh) 2020-07-01
TWM595330U (zh) 2020-05-11
CN110648930A (zh) 2020-01-03
TWI755652B (zh) 2022-02-21
TW202121630A (zh) 2021-06-01
CN210223952U (zh) 2020-03-31
TW202025410A (zh) 2020-07-01
US11538695B2 (en) 2022-12-27
TWI753304B (zh) 2022-01-21
CN110838452A (zh) 2020-02-25
TWM592597U (zh) 2020-03-21
TWM597977U (zh) 2020-07-01
CN111755348A (zh) 2020-10-09
TWI762052B (zh) 2022-04-21
TWI796522B (zh) 2023-03-21
CN110648931A (zh) 2020-01-03
TW202021076A (zh) 2020-06-01
CN210607192U (zh) 2020-05-22

Similar Documents

Publication Publication Date Title
TWI796522B (zh) 半導體器件封裝方法及半導體器件
TWI756311B (zh) 晶片封裝方法及封裝結構
TWI666740B (zh) 晶片封裝方法及封裝結構
US10615056B2 (en) Method of packaging chip and chip package structure
US7934313B1 (en) Package structure fabrication method
TWI426587B (zh) 晶片尺寸封裝件及其製法
TWI414027B (zh) 晶片尺寸封裝件及其製法
CN105244341A (zh) 半导体器件的fowlp封装结构及制作方法
CN105047652A (zh) 半导体器件的封装结构及制作方法
CN101221936A (zh) 具有晶粒置入通孔之晶圆级封装及其方法
CN109887890B (zh) 一种扇出型倒置封装结构及其制备方法
CN105374731A (zh) 封装方法
TW202036812A (zh) 半導體裝置封裝方法及半導體裝置
JP2004128286A (ja) チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
CN102332408A (zh) 芯片尺寸封装件及其制法
CN111952190B (zh) 半导体封装方法
TWI352410B (en) Cdim package structure with pre-setting fan out st
CN211017006U (zh) 面板组件、晶圆封装体以及芯片封装体
CN113611616B (zh) 半导体封装方法
CN210575902U (zh) 一种高散热扇出型三维异构双面塑封结构
WO2023005308A1 (zh) 芯片封装结构及其制作方法
JP2004158539A (ja) 樹脂封止型半導体装置の製造方法
JP2010073781A (ja) 電子装置の製造方法