KR20240002912A - 내장형 자기 차폐를 형성하는 반도체 디바이스 및 그 제조방법 - Google Patents

내장형 자기 차폐를 형성하는 반도체 디바이스 및 그 제조방법 Download PDF

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KR20240002912A
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창오 김
진희 정
오민 권
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 디바이스는 기판을 갖는다. 반도체 다이가 기판 위에 배치된다. 제1 인캡슐런트가 반도체 다이 위에 증착된다. 강자성 필름이 제1 인캡슐런트 위에 배치된다. 제2 인캡슐런트가 강자성 필름 위에 증착된다. 차폐층은 선택적으로 기판, 제1 인캡슐런트 및 제2 인캡슐런트 위에 형성된다.

Description

내장형 자기 차폐를 형성하는 반도체 디바이스 및 그 제조방법{SemicondUctor device and method of forming embedded magnetic shielding}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 내장형 자기 차폐를 형성하는 반도체 디바이스 및 그 제조방법에 관한 것이다.
반도체 디바이스는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송수신, 전자 디바이스 제어, 광선을 전기로 변환, 그리고 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 디바이스는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 디바이스는 종종 전자기 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡, 또는 누화라고도 알려진 용량성, 유도성 또는 전도성 결합과 같은 기타 장치 간 간섭에 취약하며, 작동을 방해할 수 있다. 무선 주파수(RF) 필터 또는 디지털 회로와 같은 고속 아날로그 회로도 간섭을 생성한다.
얼마간의 간섭을 줄이기 위해 전도성 차폐층이 반도체 패키지 위에 형성될 수 있다. 그러나 전형적인 차폐층은 저주파 자기장에 투명하면서 고주파 간섭만 줄인다. 저주파 자기 간섭을 줄이기 위해, 자기 투자율이 높은 재료 또는 페라이트가 사용되어서 민감한 컴포넌트를 보호하도록 한다.
강자성 차폐의 사용에는 많은 문제가 존재한다. 높은 투자율을 갖는 마그네틱 필름은 결정 결함 발생률이 높기 때문에 물리적 기상 증착과 같은 일반적인 증착 방법으로는 달성하기 어렵다. 라미네이션 공정을 사용하여 자성 필름을 적용하는 것도 자성 필름과 인접한 에폭시 몰딩 컴파운드 또는 금속 차폐층 사이의 계면에서 박리(delamination) 발생으로 인해 쉽지 않다. 따라서, 반도체 패키지에 대한 강자성 차폐에 대한 개선이 필요하다.
도 1a-1c는 톱 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 2a-2f는 강자성 차폐가 내장된 반도체 패키지를 형성함을 도시한다.
도 3a 및 3b는 선택적인 실시예를 도시한다.
도 4a-4d는 반도체 패키지의 반도체 다이 주위에 배치된 도전성 필라를 도시한다.
도 5a-5d는 다른 도전성 필라 실시예를 예시한다. 그리고
도 6a 및 도 6b는 반도체 패키지를 전자 디바이스로 집적화하는 것을 도시한다.
본 발명은 숫자가 동일하거나 유사한 요소를 나타내는 도면을 참조하여 다음 설명에서 하나 이상의 실시 예로 설명된다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 형태의 관점에서 설명되지만, 첨부된 청구범위에 의해 정의된 발명 및 다음 상세한 설명 및 도면에 의해 뒷받침되는 이들의 등가물에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도됨을 당업자는 이해할 것이다. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단어의 단수형 및 복수형을 모두 지칭하므로, 단일 반도체 디바이스 및 다중 반도체 디바이스 모두를 지칭할 수 있다.
반도체 디바이스는 일반적으로 프론트-엔드 제조 및 백엔드 제조의 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 컴포넌트를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전류의 흐름을 제어하는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조(Back-end manufacturing)는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅하고 구조적 지지, 전기적 상호 연결 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)라고 불리는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 개별화된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 컴포넌트와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기 연결은 도전층, 범프, 스터드 범프, 도전성 페이스트, 와이어본드 또는 다른 적절한 상호연결 구조로 이루어질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 화합물이 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 디바이스의 기능을 다른 시스템 컴포넌트에서 사용할 수 있게 된다.
도 1a는 구조적 지지를 위해 실리콘, 게르마늄, 인화알루미늄, 비화알루미늄, 비소화갈륨, 질화갈륨, 인화인듐, 탄화규소, 또는 다른 벌크 반도체 재료와 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 컴포넌트(104)는 상기 도시된 바와 같이 비활성 다이 간 웨이퍼 영역 또는 쏘우 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 쏘우 스트리트(saw street)(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시 예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 반도체 다이(104) 각각은 후면(back surface) 또는 비활성 표면(108) 및 능동 소자, 수동 소자, 도전층 및 다이 내부 또는 위에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(110)을 갖는다. 예를 들어, 상기 회로는 디지털 신호 프로세서(DSP), ASIC, MEMS, 메모리 또는 기타 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(210) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위한 인덕터, 커패시터 및 저항기와 같은 집적된 수동 회로(IPD)를 포함할 수 있다. 반도체 웨이퍼(100)의 후면(108)은 기재(102)의 일부를 제거하고 반도체 웨이퍼(100) 및 반도체 다이(104)의 두께를 감소시키기 위해 기계적 연삭 또는 에칭 공정으로 선택적인 백그라인딩 작업을 거칠 수 있다.
전기 도전층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 위에 형성된다. 도전층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층을 포함한다. 도전층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
도전층(112)은 도 1b 에 도시된 바와 같이 반도체 다이(104)의 에지로부터 제1 거리 떨어져서 나란히 배치된 접촉 패드로서 형성될 수 있다. 대안적으로, 도전층(112)은 접촉 패드의 제1 행이 다이의 에지로부터 제1 거리 떨어져서 배치되고, 접촉 패드의 제2 행이 다이 에지로부터 제 2거리 떨어져 배치되어서 제1 행과 교대로 배치되도록 다수의 행에서 오프셋된 접촉 패드로서 형성될 수 있다. 도전층(112)은 더 큰 시스템에 대한 후속 전기 상호접속을 위한 접촉 패드를 갖는, 반도체 다이(104) 위에 형성된 마지막 도전층을 나타낸다. 그러나 활성 표면(110) 상의 실제 반도체 디바이스와 신호 라우팅을 위한 접촉 패드(112) 사이에 형성된 하나 이상의 중간 도전성 및 절연 층이 있을 수 있다.
전기 도전성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 도전층(112) 위에 증착된다. 범프 재료는 선택적인 플럭스 솔루션을 갖는, Al, Sn, Ni, Au, Ag, 납(Pb), 비스무트(Bi), Cu, 땜납, 그리고 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 땜납(high-lead solder) 또는 무연 땜납(lead-free solder)일 수 있다. 상기 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(112)에 본딩된다. 한 실시 예에서, 범프 재료는 전도성 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우 될 수 있다. 도전성 범프(114)는 선택적으로 습윤층, 장벽층, 및 접착 층을 갖는 하부 범프 금속화(UBM) 위에 형성된다. 도전성 범프(114)는 또한 도전층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 도전성 범프(114)는 기판으로의 전기적 연결을 위해 도전층(112) 위에 형성될 수 있는 한 유형의 상호 연결 구조를 나타낸다. 상기 상호 연결 구조는 또한 본드 와이어, 도전성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호접속을 사용할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이트 된다. 개별 반도체 다이(104)는 싱귤레이션 후 알려진 양호한 다이(KGD)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2f는 반도체 다이(104)를 갖는 반도체 패키지를 형성하는 것을 도시한다. 일 실시 예에서, 반도체 패키지(150)는 시스템-인-패키지(SiP) 모듈이다. 도 2a는 기판(152)의 부분 단면도를 도시한다. 단 하나의 기판(152)만이 도시되어 있지만, 수백 또는 수천 개의 기판이 단일 유닛에 대해 본 명세서에 기술된 동일한 단계를 사용하여 공통 캐리어 상에서 공통적으로 대량으로 수행된다. 기판(152)은 또한 복수의 유닛을 위한 단일 대형 기판으로 시작할 수 있으며, 제조 공정 동안 또는 이후에 서로 싱귤레이팅 된다.
기판(152)은 하나 이상의 도전층(156)이 삽입된 하나 이상의 절연층(154)을 포함한다. 절연층(154)은 한 실시 예에서 코어 절연 기판이며, 도전층(156)이 예를 들면 구리-클래드 라미네이트 기판과 같은 상부 및 하부 표면 위에서 패턴화된다. 도전층(156)은 또한 절연 층(154)을 통해 전기적으로 결합된 전도성 비아를 포함한다. 기판(152)은 서로 인터리브된 임의의 수의 도전성 및 절연 층을 포함할 수 있다. 땜납 마스크 또는 패시베이션 층은 기판(152)의 양면 위에 형성될 수 있다. 임의의 적합한 유형의 기판 또는 리드프레임이 다른 실시예에서 기판(152)에 사용된다.
도 2a의 반도체 패키지(150)는 반도체 다이(104), 그리고 그 위에 장착된 개별 컴포넌트(160) 뿐만 아니라 임의의 다른 개별 활성 또는 수동 컴포넌트, 반도체 다이 또는 반도체 패키지의 의도된 기능에 필요한 다른 컴포넌트를 갖는다. 땜납(솔더) 범프(114)는 도전층(156)과 반도체 다이(104) 사이에서 리플로우되어 다이를 기판(152)에 기계적으로 및 전기적으로 연결하도록 한다. 임의의 유형 및 개수의 컴포넌트가 도 2a 에 도시된 바와 같이 기판(152)의 상부 표면, 바닥 표면 중 하나, 또는 둘 다 에 장착될 수 있으며, 또한 임의의 적절한 순서 및 구성으로 기판 내에 매립된다. 도시된 바와 같은 개별 컴포넌트(160)는 대표적인 실시 예에 불과하다. 임의의 유형 및 개수의 컴포넌트가 임의의 다른 목적을 위해 사용될 수 있다.
반도체 다이(104), 개별 컴포넌트(160) 및 임의의 다른 원하는 전기적 컴포넌트를 기판(152) 상에 장착한 후, 컴포넌트는 인캡슐런트 또는 몰딩 화합물(170)에 의해 인캡슐레이션된다. 인캡슐런트(170)는 페이스트 프린팅, 압축 성형, 트랜스퍼 성형, 액체 인캡슐런트 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적절한 어플리케이터를 사용하여, 기판(152), 반도체 다이(104) 및 개별 컴포넌트(160) 위에 증착된다. 인캡슐런트(170)는 에폭시 수지, 에폭시 아크릴레이트, 또는 필러가 있거나 없는 폴리머와 같은 폴리머 복합 재료일 수 있다. 인캡슐런트(170)는 비전도성이며,구조적 지지를 제공하고, 외부 요소 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다. 인캡슐런트(170)는 반도체 다이(104) 및 개별 컴포넌트(160)의 상부 및 측면을 완전히 덮는다. 인캡슐런트(170)는 별도의 언더필이 사용되지 않는 한 기판(152)과 반도체 다이(104) 또는 개별 컴포넌트(160) 사이의 모든 갭을 채운다. 인캡슐런트(170)는 반도체 다이(104) 위의 인캡슐런트 두께를 줄이기 위해 백그라인드 될 수 있다.
도 2b 및 2c는 자기장으로부터 반도체 다이(104)를 보호하거나 반도체 다이에 의해 생성된 자기장을 흡수하기 위해 인캡슐런트(170) 상에 배치될 수 있는 예시적인 강자성 필름(180)을 도시한다. 도 2b의 강자성 필름(180a)은 접착층(186, 188)을 갖는 한 쌍의 강자성층(182, 184)을 갖는다. 강자성층(182, 184)은 니켈-철, 니켈-철-몰리브덴, 니켈-철-몰리브덴-구리, 비정질 자성 합금 또는 나노 결정질 합금과 같은 자기 투자율이 높은 재료로 형성된다. 임의의 적합한 니켈-철 기반 합금, 페라이트, 연성 강자성 재료 또는 이들의 합금이 사용될 수 있다.
접착층(188)은 강자성층(182 및 184)을 함께 부착시킨다. 접착층(186)은 강자성 필름(180a)을 또 다른 표면에 부착하는 데 사용된다. 보호 릴리이스 필름(189)은 강자성 필름의 제조 후 저장 동안 그리고 강자성 필름을 사용할 때까지 접착제(188)를 커버한다. 강자성 필름(180a)을 표면에 실장하기 위해서는, 먼저 보호 릴리이스 필름(189)이 제거되며, 다음에 강자성 필름이 접착제(186)를 사용하여 원하는 표면에 붙여진다.
강자성 필름(180a)은 강자성 필름에 대한 일반적인 구조와 유사하며, 여기서 블랙 폴리머층이 제2 강자성층(184) 대신 제1 강자성층(182) 위에 배치된다. 블랙 폴리머층은 일반적으로 패키지의 레이저 마킹에 사용된다. 다만, 블랙 폴리머층은 반도체 패키지(150) 내부에 강자성 필름(180a)이 매립되어 있기 때문에 필요하지 않다. 따라서 자기 차폐 효과를 향상시키기 위해 일반적으로 사용되는 블랙 폴리머층이 제2 강자성층(184)으로 대체된다.
도 2c는 단일 강자성층(182)만을 갖는 강자성 필름(180b)을 도시한다. 보호 릴리이스 필름(189)은 상기와 같이 접착제(186)에 의해 강자성층(182)에 부착된다. 다만, 제2접착층(188)과 제2강자성층(184)은 추가되지 않는다.
강자성 필름(180)은 전형적으로 큰 재료 시트 또는 말릴 수 있는 긴 테이프로 형성된다. 강자성 필름(180)을 적용하기 위해, 강자성 필름은 개별 조각으로 절단되고 선택되어 반도체 패키지 상에 배치될 수 있다. 선택적으로, 강자성 필름(180)의 웨이퍼 크기 또는 웨이퍼 형상 시트가 디바이스의 패널 상에 부착된 후 패널과 함께 싱귤레이팅 될 수 있다.
도 2d에서, 강자성 필름(180)은 인캡슐런트(170)의 상부 표면에 배치된다. 기판(152)이 한 번에 다수의 유닛이 형성되는 패널 또는 스트립으로 남고, 인캡슐런트(170)가 예를 들어 재구성된 웨이퍼를 형성하기 위해 전체 스트립 또는 패널 위에 증착되는 경우, 그 같은 증착이 있은 후 강자성 필름(180)은 전체 패널 또는 여러 패키지(150)의 스트립 위에 단일 조각으로 배치될 수 있다. 보호 릴리이스 필름(189)이 제거된 다음 강자성 필름(180)이 접착제(188)를 사용하여 인캡슐런트(170)에 부착된다.
도 2e에서, 제2 인캡슐런트(190)가 제2 몰딩 공정에서 강자성 필름(180) 위에 증착된다. 전술한 재료 및 방법 중 임의의 것이 인캡슐런트(190) 및 인캡슐런트(170)에 사용될 수 있다. 인캡슐런트(190)는 인캡슐런트(170)와 동일한 재료 또는 다른 재료로 형성될 수 있다. 인캡슐런트(190)는 인캡슐런트(170)와 동일한 유형의 몰딩 프로세스를 사용하여 형성될 수 있거나, 다른 프로세스가 사용될 수 있다. 일부 실시예에서, 제2 인캡슐런트(190)가 개구부를 통해 연장되어 제1 인캡슐런트(170)와 물리적으로 접촉하도록 개구부가 강자성 필름(180)을 통해 형성된다. 인캡슐런트(190)는 강자성 필름(180)의 상부 표면을 완전히 덮는다.
도 2f에서, 도전성 재료는 도전성 차폐층(200)을 형성하기 위해 패키지(150) 위에 스퍼터링된다. 차폐층(200)은 임의의 적합한 금속 증착 기술, 예를 들어 화학 증착, 물리적 증착, 다른 스퍼터링 방법, 분무 또는 도금을 사용하여 형성된다. 스퍼터링된 재료는 구리, 강철, 은, 알루미늄, 금, 이들의 조합 또는 임의의 다른 적합한 전도성 재료일 수 있다. 일부 실시예에서, 차폐층(200)은 상이한 재료, 예를 들어 스테인리스강-구리-스테인리스강 또는 티타늄-구리의 다중 층 상에 스퍼터링함으로써 제조될 수 있다. 차폐층(200)은 패키지(150)의 컴포넌트와 다른 인접 전자 디바이스 사이의 전자기 간섭(EMI)을 감소시킨다.
패키지(150)가 더 큰 기판(152) 상에 패널 또는 스트립으로 형성되는 실시 예에서, 패키지는 선택적으로 차폐층(200)을 형성하기 전에 서로로부터 싱귤레이팅 되어, 차폐층이 싱귤레이팅 된 패키지의 측면 표면 아래로 연장되도록 한다. 차폐층(200)은 기판(152)이 노출된 도전성 층의 일부를 갖는 실시 예에서 EMI 감소를 개선하기 위해 도전성 층(156)을 통해 접지된다. 싱귤레이션은 또한 강자성 필름의 측면 표면을 노출시키는 패키지 싱귤레이션의 일부로서 강자성층의 개별 부분을 분리한다. 따라서 차폐층(200)은 강자성 필름(180)의 측면 표면과 접촉하며, 강자성 필름에 대한 전기적 접지를 제공한다.
반도체 패키지(150)는 패키지 내에 내장된 강자성 필름(180)을 포함한다. 내장됨으로써 강자성 필름(180)이 반도체 다이(104)에 더 가깝게 위치할 수 있게 되고 그에 따라 반도체 다이(104)로부터 자기 방출을 흡수하는 성능이 향상된다. 강자성 필름(180)이 2개의 인캡슐런트 층(170 및 190) 사이에 삽입됨으로써 강자성 필름에서 흔히 발생하는 층 제거(delayering) 문제가 개선된다. 인캡슐런트의 2개 층 사이에 강자성 필름(180)을 샌드위치하는 것 외에 컨포멀하게 차폐층(200)을 형성하는 것은 차폐층이 강자성 필름보다 인캡슐런트에 더 잘 부착되기 때문에 층 제거(delayering)를 더욱 감소시키고, 또한 층 제거가 전형적으로 시작하는 지점에서 층을 물리적으로 함께 유지하기 위해 측면 표면을 커버한다.
도 2a로부터 계속하여, 도 3a 및 3b는 도 3에서 계속되는 것을 도시하며, 패키지(150) 내의 강자성 필름(180)과 비교하여, 반도체 패키지(210)가 반도체 다이(104) 위에 배치된 더 작은 강자성 필름(212) 조각을 갖는 또 다른 실시 예를 도시한다. 강자성 필름(212)은 강자성 필름(180)에 대해 도 2b 및 2c에 도시되어 있으며 단순히 더 작은 조각으로 절단된, 동일한 일반적인 구조를 갖는다. 강자성 필름(212)은 반도체 다이(104) 위에 배치되어 반도체 다이로부터의 자기 방출을 흡수하지만, 자기 차폐가 필요한 다른 컴포넌트 위에 배치될 수도 있다. 원하는 경우 각 패키지 내에 여러 조각의 강자성 필름이 사용될 수 있다.
인캡슐런트(190)는 강자성 필름(212)의 상부 및 측면 표면을 완전히 덮도록 증착된다. 인캡슐런트(190)는 아래로 연장되어 강자성 필름(212) 주위의 인캡슐런트(170)와 물리적으로 접촉하여 강자성 필름을 완전히 둘러싼다. 인캡슐런트(170, 190) 사이의 경계는 점선으로 도시되어 있지만, 물리적 경계는 사용된 특정 재료 및 방법에 따라 식별 가능하거나 식별 가능하지 않을 수 있다. 강자성 필름에 대해 존재하는 층 제거(delayering) 문제가 인캡슐런트(170 및 190)가 만나는 주변 시임 이음부에 적용되지 않기 때문에 인캡슐런트 내에 강자성 필름(212)을 완전히 에워싸는 것은 층 제거(delayering) 문제를 크게 감소시킨다. 인캡슐런트(170 및 190)는 인캡슐런트가 강자성 필름(180)에 의해 완전히 분리된 실시 예와 비교하여 패키지(210)의 에지에서 서로 층 제거 문제를 일으킬 가능성이 없다.
도 4a-4d는 도전성 필라(222)가 추가된 반도체 패키지(220)를 도시한다. 도전성 필라(222)는 저주파 자기장을 흡수하기 위해 높은 투자율을 갖는 자성 금속으로 형성된다. 도전성 필라(222)는 반도체 다이(104)와 개별 컴포넌트(160) 사이의 전자기 간섭(EMI)의 측면 차단을 제공하고 전기 접지에 위에 놓인 강자성 필름의 전기적 결합을 제공할 것이다. 도전성 필라(222)는 반도체 다이(104) 주위에 분포된 복수의 개별 필라 또는 반도체 다이 주위에서 계속해서 연장되는 단일 재료 조각일 수 있다. 도전성 필라(222)는 막대, 지지대 또는 캔의 형태를 취할 수 있다.
도전성 필라(222)는 알루미늄, 구리, 강철, 티타늄, 금, 기타 금속, 또는 이들의 조합 또는 합금으로 형성된다. 하나의 실시 예에서, 위에 놓인 강자성 필름으로 자속을 위한 연속적인 경로를 생성하기 위해 자기 특성을 갖는 재료가 선택된다. 투자율이 높은 자성 금속이 사용되어서 자기 에너지를 흡수할 수 있도록 한다. 도전성 필라(222)는 개별적으로 형성된 후 선택되어 기판(152) 상에 배치된다. 다른 실시 예에서, 도전성 필라(222)는 제거되는 마스크로서 포토레지스트 층을 사용하여 기판(152) 상에 직접 형성된다.
인캡슐런트(170)는 반도체 다이(104) 및 개별 컴포넌트(160)위에 그리고 도전성 필라(222) 위에 증착된다. 도 4b에서, 인캡슐런트(170)는 기계적 그라인더(224), 화학적 에칭, 화학-기계적 평탄화, 또는 인캡슐런트(160)의 높이를 감소시키고 도전성 필라(222)의 상부 표면을 노출시키기 위한 다른 적절한 방법을 사용하여 백그라인딩된다. 그라인딩 후, 도전성 필라(222) 및 인캡슐런트(170)는 동일 평면상의 상단 표면을 갖는다.
도 4c는 도전성 필라(222) 및 강자성 필름(180)을 갖는 완성된 패키지(220)를 도시한다. 강자성 필름(180)은 전기 및 자기 연속성을 제공하기 위해 도전성 필라(222)와 물리적 접촉하여 배치된다. 도 4d는 강자성 필름(212)을 갖는 완성된 패키지(228)를 도시한다. 강자성 필름(212)은 도전성 필라(222)와 물리적으로 접촉하도록 연장되지만 여전히 인캡슐런트(190)가 강자성 필름 주위의 인캡슐런트(170)와 물리적으로 접촉하게 한다. 일 실시 예에서, 도전성 필라(222)는 반도체 다이(104) 주위로 완전히 연장되는 캔(can)이고, 강자성 필름(212)은 캔과 강자성 필름의 조합이 반도체 다이를 5개의 면(sides)에서 완전히 둘러싸는 자기 차폐를 형성하도록 캔과 동일하거나 유사한 풋프린트를 갖는다.
도 5a-5d는 도전성 필라가 인캡슐런트(170)의 개구 내에 형성되는 선택적인 도전성 필라 실시 예를 도시한다. 도 5a에서, 트렌치(232)는 기판(152)을 노출시키기 위해 레이저 절단 도구(234)를 사용하여 인캡슐런트(170)를 통해 형성된다. 트렌치(232)는 기판(152)을 통한 전기 접지가 요구되는 실시 예에서 도전성 층(156)에 이르기까지 아래로 형성된다. 트렌치(232)는 반도체 다이(104) 주위에서 완전히 연속적으로 연장되는 단일 트렌치 또는 복수의 별개의 관통 구멍으로서 형성될 수 있다.
도 5b에서, 트렌치(232)는 도전성 필라(236)를 형성하기 위해 전도성 또는 자성 재료로 채워진다. 일 실시 예에서, 도전성 필라(236)를 위한 트렌치(232) 내로 높은 투자율을 갖는 자성 금속을 증착하기 위해 제트 프린팅이 사용된다. 도전성 필라(236)는 인캡슐런트의 상부 표면과 동일 평면상에 있도록 형성된다. 다른 실시 예에서, 트렌치(232)는 도전성 재료로 과충전된 다음 백그라인딩 공정이 사용되어서 도전성 필라(236)가 인캡슐런트(170)와 동일 평면을 이루도록 한다.
도 5c는 도전성 필라(236) 및 강자성 필름(180)을 갖는 완성된 패키지(230)를 도시한다. 강자성 필름(180)은 전기 및 자기 연속성을 제공하기 위해 도전성 필라(236)와 물리적 접촉하여 배치된다. 도 5d는 강자성 필름(212)을 갖는 완성된 패키지(238)를 도시한다. 강자성 필름(212)은 도전성 필라(236)와 물리적으로 접촉하도록 연장되지만, 여전히 인캡슐런트(190)가 강자성 필름 주위의 인캡슐런트(170)와 물리적으로 접촉하게 한다.
도 6a 및 6b는 전술한 반도체 패키지, 예를 들어 반도체 패키지(150)를 더 큰 전자 디바이스(340) 내로 통합하는 것을 도시한다. 도 6a는 전자 디바이스(340)의 일부로서 인쇄 회로 기판(PCB) 또는 다른 기판(342) 상에 장착된 반도체 패키지(150)의 부분 단면을 도시한다. 범프(346)는 임의의 원하는 제조 단계에서 상기 범프(114)의 설명과 유사하게 형성되며 반도체 패키지(150)를 PCB에 물리적으로 부착하고 전기적으로 연결하기 위해 PCB(342)의 도전층(344) 상으로 리플로우된다. 다른 실시예에서, 열압착 또는 다른 적합한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 접착제 또는 언더필 층이 반도체 패키지(150)와 PCB(342) 사이에 사용된다. 반도체 다이(104)는 기판(152)을 통해 도전층(344)에 전기적으로 결합된다.
도 6b는 반도체 패키지(150)를 포함하여 PCB의 표면 상에 실장된 복수의 반도체 패키지를 갖는 PCB(342)를 포함하는 전자 디바이스(340)를 도시한다. 전자 디바이스(340)는 애플리케이션에 따라 한 가지 유형의 반도체 패키지 또는 여러 유형의 반도체 패키지를 가질 수 있다. 전자 디바이스(340)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 디바이스(340)는 더 큰 시스템의 하위 컴포넌트일 수 있다. 예를 들어, 전자 디바이스(340)는 태블릿 컴퓨터, 휴대폰, 디지털 카메라, 통신 시스템 또는 기타 전자 디바이스의 일부일 수 있다. 전자 디바이스(340)는 또한 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입되는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 장치, 또는 기타 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다.
도 6b에서, PCB(342)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(344)는 증착, 전해 도금, 무전해 도금, 스크린 인쇄 또는 기타 적절한 금속 증착 프로세스를 사용하여 PCB(342)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(344)는 반도체 패키지, 장착된 컴포넌트 및 기타 외부 시스템 또는 컴포넌트 간의 전기 통신을 제공한다. 트레이스(344)는 또한 필요에 따라 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제1단계 패키징은 반도체 다이를 중간 기판에 기계적으로 전기적으로 부착하는 기술이다. 제2단계 패키징은 중간 기판을 PCB(342)에 기계적으로 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 기계적으로 전기적으로 PCB(342)에 직접 장착되는 제1단계 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(346) 및 플립칩(348)을 포함하는 여러 유형의 제1 단계 패키징이 PCB(342) 상에 도시되어 있다. 추가로 볼 그리드 어레이(BGA)(350), 범프 칩 캐리어(BCC)(352), 랜드 그리드 어레이(LGA)(356), 멀티칩 모듈(MCM)(358), 쿼드 플랫 무연 패키지(QFN)(360), 쿼드 플랫 패키지(362) 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(364)가 반도체 패키지(150)와 함께 PCB(342) 상에 장착된 것으로 도시되어 있다. 전도성 트레이스(344)는 PCB(342) 상에 배치된 다양한 패키지와 컴포넌트를 반도체 패키지(150)에 전기적으로 결합하여, PCB(342) 상의 다른 컴포넌트들에게 반도체 패키지(150) 내의 컴포넌트들을 사용할 수 있도록 한다.
시스템 요구 사항에 따라, 제1 및 제2 단계 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합 및 다른 전자 컴포넌트가 PCB(342)에 연결될 수 있다. 일부 실시예에서, 전자 디바이스(340)는 단일 부착 반도체 패키지를 포함하는 반면, 다른 실시예는 다수의 상호 연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 사전 제작된 컴포넌트를 전자 디바이스 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에 저렴한 컴포넌트와 간소화된 제조 프로세스를 사용하여 전자 디바이스를 제조할 수 있다. 그 결과 디바이스는 고장날 가능성이 적고 제조 비용이 낮아 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시 예가 상세하게 예시되었지만, 당업자는 이러한 실시 예에 대한 수정 및 변경이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 기판을 제공하는 단계;
    기판 위에 반도체 다이를 배치하는 단계;
    반도체 다이 위에 제1 인캡슐런트를 증착하는 단계;
    상기 제1 인캡슐런트 위에 강자성 필름을 배치하는 단계; 그리고
    강자성 필름 위에 제2 인캡슐런트를 증착하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 기판, 제1 인캡슐런트 및 제2 인캡슐런트 위에 차폐층을 형성하는 단계를 더욱 포함하는, 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 기판 위에 도전성 필라를 형성하는 단계;
    도전성 필라 위에 제1 인캡슐런트를 증착하는 단계; 그리고
    도전성 필라 및 제1 인캡슐런트 상에 강자성 필름을 배치하는 단계를 더욱 포함하는, 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 반도체 다이 주위에서 완전히 연속적으로 연장되는 캔으로서 도전성 필라를 형성하는 단계를 더욱 포함하는, 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 강자성 필름 주위에 상기 제1 인캡슐런트와 접촉하여 상기 제2 인캡슐런트를 증착하는 단계를 더욱 포함하는, 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 제1 인캡슐런트, 제2 인캡슐런트 및 강자성 필름을 싱귤레이팅하는 단계를 더욱 포함하는, 반도체 디바이스의 제조 방법.
  7. 전기 컴포넌트를 제공하는 단계;
    전기 컴포넌트 위에 제1 인캡슐런트를 증착하는 단계;
    상기 제1 인캡슐런트 위에 강자성 필름을 배치하는 단계; 그리고
    강자성 필름 위에 제2 인캡슐런트를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 제1 인캡슐런트 및 제2 인캡슐런트 위에 차폐층을 형성하는 단계를 더욱 포함하는, 반도체 디바이스 제조 방법.
  9. 제7항에 있어서,
    상기 전기 컴포넌트에 인접하게 도전성 필라를 형성하는 단계;
    상기 도전성 필라 위에 제1 인캡슐런트를 증착하는 단계; 그리고
    상기 도전성 필라 및 제1 인캡슐런트 상에 강자성 필름을 배치하는 단계를 더욱 포함하는, 반도체 디바이스 제조 방법.
  10. 제7항에 있어서,
    상기 제1 인캡슐런트에 트렌치를 형성하는 단계; 그리고
    도전성 필라 또는 캔을 형성하기 위해 트렌치 내에 전기적 또는 자기적 전도성 재료를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  11. 기판;
    상기 기판 위에 배치된 반도체 다이;
    상기 반도체 다이 위에 증착된 제1 인캡슐런트;
    상기 제1인캡슐런트 위에 배치된 강자성 필름; 그리고
    상기 강자성 필름 위에 증착된 제 2 인캡슐런트를 포함하는, 반도체 디바이스.
  12. 제11항에 있어서, 상기 기판, 제1 인캡슐런트 및 제2 인캡슐런트 위에 형성된 차폐층을 더욱 포함하는, 반도체 디바이스.
  13. 제11항에 있어서, 상기 기판과 강자성 필름 사이의 상기 제1 인캡슐런트 내에 배치된 도전성 필라를 더욱 포함하는, 반도체 디바이스.
  14. 제11항에 있어서, 상기 제2 인캡슐런트는 상기 강자성 필름 주위에서 완전히 연속적으로 상기 제1 인캡슐런트와 물리적으로 접촉하는, 반도체 디바이스.
  15. 제11항에 있어서, 상기 제1인캡슐런트, 제2인캡슐런트 및 강자성 필름의 측면 표면은 동일 평면을 만드는, 반도체 디바이스.
KR1020230069438A 2022-06-30 2023-05-30 내장형 자기 차폐를 형성하는 반도체 디바이스 및 그 제조방법 KR20240002912A (ko)

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