KR20200067761A - 반도체 디바이스 및 그의 제조 방법 - Google Patents

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KR20200067761A
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KR
South Korea
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cover
substrate
casing
semiconductor
array
Prior art date
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KR1020190158621A
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오세만
이경연
이상현
신민철
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앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
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Abstract

일례로, 반도체 패키지는 상면과 하면을 갖는 서브스트레이트, 상기 서브스트레이트의 상면에 안착되고 상기 서브스트레이트의 하면 상의 하나 이상의 인터커넥트에 연결된 전자 디바이스, 상기 전자 디바이스 상의 커버, 상기 커버의 주변을 둘러싸는 케이싱, 및 상기 서브스트레이트와 상기 커버와 상기 케이싱 사이에 위치한 인캡슐란트를 포함한다.

Description

반도체 디바이스 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 일반적으로, 전자 디바이스, 보다 구체적으로 반도체 디바이스 및 그의 제조 방법에 관한 것이다.
종래의 반도체 패키지 및 반도체 패키지를 형성하기 위한 방법은 예를 들어, 과도한 비용, 신뢰성 감소, 상대적으로 낮은 성능, 또는 너무 큰 패키지 사이즈를 초래하여 부적절하다. 종래 및 전통적인 방법의 추가적인 제한 및 단점은 본 발명과 도면을 참조하여 이러한 방법을 비교함으로써 당업자에게 명백해질 것이다.
본 발명은 반도체 패키지 및 그 제조 방법을 제공한다.
본 발명은 다른 특징들 중에서도 플립칩 칩 스케일 패키지(fcCSP)와 같은 반도체 패키지의 예 및 플립칩 칩 스케일 패키지를 형성하는 예시적인 방법들을 포함한다. 제1예에서, 반도체 패키지는 상면과 하면을 갖는 서브스트레이트, 상기 서브스트레이트의 상면에 안착되고 상기 서브스트레이트의 하면 상의 하나 이상의 인터커넥트에 연결된 전자 디바이스, 상기 전자 디바이스 상의 커버, 상기 커버의 주변을 둘러싸는 케이싱을 포함한다. 인캡슐란트는 커버와 서브스트레이트 사이 및/또는 케이싱과 서브스트레이트 사이에 위치할 수 있다.
상기 커버는 상기 서브스트레이트의 실질적인 부분 상에 있을 수 있다.
상기 커버는 4개의 측면을 갖고, 상기 케이싱은 상기 4개의 측면을 모두 커버할 수 있다.
상기 커버는 4개의 측면을 갖고, 상기 케이싱은 상기 4개의 측면을 거의 커버할 수 있다.
상기 인캡슐란트의 표면은 상기 서브스트레이트의 표면 및 상기 케이싱의 하나 이상의 표면과 동일 평면일 수 있다.
상기 커버와 상기 전자 디바이스 사이의 접착 물질을 더 포함할 수 있다.
상기 커버와 상기 전자 디바이스 사이의 열전달 물질을 더 포함할 수 있다.
상기 커버는 대체적으로 평평한 방열 부재를 포함할 수 있다.
상기 커버는 열 전도성 금속을 포함할 수 있다.
상기 커버의 상면은 상기 케이싱의 상면과 동일 평면이고, 상기 커버의 상면은 노출될 수 있다.
상기 케이싱은 상기 커버의 위에 위치하고, 상기 커버는 노출되지 않을 수 있다.
제2예에서, 반도체 패키지를 형성하는 방법은 서브스트레이트의 상면에 두 개 이상의 반도체 다이를 위치시키는 단계와, 상기 서브스트레이트의 상면에서 상기 반도체 다이 사이에 인캡슐란트를 형성하는 단계와, 상기 두 개 이상의 반도체 다이의 위에 커버 어레이를 부착하는 단계로, 상기 커버 어레이의 커버는 하나의 반도체 다이 상에 있고 상기 커버 어레이는 각각의 커버 주변을 둘러싸는 케이싱을 포함하는 단계와, 두 개 이상의 반도체 다이의 서브 어셈블리를 형성하고 상기 서브스트레이트를 통해 반도체 다이를 인터커넥트에 전기적으로 연결하기 위해 상기 서브스트레이트의 하면에 두 개 이상의 인터커넥트를 부착하는 단계를 포함한다. 두 개 이상의 반도체 다이의 서브 어셈블리는 다이 사이의 인캡슐란트를 컷트하는 소잉 공정에 의해 개별적인 반도체 패키지로 싱귤레이션될 수 있고, 각각의 개별적인 반도체 패키지는 반도체 다이와 서브스트레이트의 실질적인 부분 상에 있는 커버를 포함하고, 인캡슐란트의 하나 이상의 면은 서브 스트레이트의 하나 이상의 면 및 케이싱의 하나 이상의 면과 동일 평면을 이룰 수 있다.
상기 두 개 이상의 반도체 다이 상에 커버 어레이를 부착하는 단계는, 상기 커버 어레이와 대응하는 반도체 다이 사이에 열전달 물질을 도포하는 단계를 포함할 수 있다.
상기 싱귤레이션하는 단계는, 상기 케이싱을 관통하여 상기 커버 어레이 내의 커버들 사이를 소잉하는 것을 포함할 수 있다.
상기 인캡슐란트를 형성하는 단계는, 상기 두 개 이상의 반도체 다이 상에 상기 커버 어레이를 부착하기 전에 수행될 수 있다.
상기 인캡슐란트를 형성하는 단계는, 상기 두 개 이상의 반도체 다이 상에 상기 커버 어레이를 부착한 후에 수행될 수 있다.
제3예에서, 반도체 패키지를 형성하는 방법은 서브스트레이트 스트립에 두 개 이상의 반도체 다이를 결합하는 단계와, 두개 이상의 반도체 다이 상에 블록 어레이를 위치시키는 단계로, 블록 어레이의 커버는 하나의 반도체 다이 상에 있는 단계와, 두개 이상의 반도체 다이의 제1반도체 다이와 제2반도체 다이 사이에 인캡슐란트를 형성하는 단계를 포함한다. 상기 서브스트레이트 스트립은 두개 이상의 반도체 패키지로 싱귤레이션 될 수 있고, 하나의 커버는 반도체 다이와 서브스트레이트의 실질적인 부분 상에 있고, 인캡슐란트의 하나 이상의 면은 서브스트레이트의 하나 이상의 면 또는 케이싱의 하나 이상의 면과 동일 평면일 수 있다.
상기 싱귤레이션하는 단계는, 상기 케이싱을 관통하여 상기 커버 어레이 내의 커버들 사이를 소잉하는 것을 포함할 수 있다.
두 개 이상의 커버 사이의 영역에 케이싱 물질을 부어 넣고 상기 케이싱 물질을 경화시켜 블록 어레이로 케이싱을 형성함으로써, 상기 커버 어레이를 형성하는 단계를 더 포함할 수 있다.
두 개 이상의 커버 위에 수지 시트를 놓고, 두 개 이상의 커버들 사이의 영역으로 상기 수지 시트를 가압하고 경화시켜 케이싱을 형성함으로써, 상기 커버 어레이를 형성하는 단계를 더 포함할 수 있다.
다른 예들이 본 발명에 포함된다. 이러한 예들은 도면, 청구 범위 및/또는 본 발명의 설명에서 찾을 수 있다.
본 발명은 반도체 패키지 및 그 제조 방법을 제공한다.
도 1은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 2a 내지 도 2l은 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 3a 내지 도 3d는 반도체 디바이스를 제조하기 위한 다른 예시적인 방법을 도시한 단면도이다.
도 4는 다른 예시적인 반도체 디바이스를 도시한 단면도이다.
도 5a 내지 도 5l은 반도체 디바이스를 제조하기 위한 다른 예시적인 방법을 도시한 단면도이다.
도 6a 내지 도 6d는 반도체 디바이스를 제조하기 위한 다른 예식적인 방법을 도시한 단면도이다.
다음의 논의는 반도체 디바이스 및 반도체 디바이스의 제조 방법의 다양한 예를 제공한다. 이러한 예는 비 제한적이므로, 첨부된 클레임의 범위는 개시된 특정 예에 제한되지 않아야 한다. 다음의 논의에서, "예를 들어(for example)" 및 "예를 들어(e.g.,)"이라는 문구는 비 제한적이다.
도면은 일반적인 구성 방식을 도시하고, 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 특징과 기술의 설명 및 세부사항은 생략될 수 있다. 또한, 도면의 구성요소가 반드시 비례하게 그려지는 것은 아니다. 예를 들어, 본 개시에서 논의된 예의 이해를 향상시키도록 도면에서 일부 구성요소의 치수는 다른 구성요소에 비해 과장되게 그려질 수 있다. 다른 도면에서 동일한 참조 번호는 동일한 구성요소를 나타낸다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
"및/또는"이라는 용어는 "및/또는"에 의해 합쳐진 목록에서 임의의 하나 이상의 아이템을 의미한다. 본 개시에서 사용되는 바와 같이, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
"포함하다(comprises)", "포함하는(comprising)", "포함하다(includes)" 및/또는 "포함하는(including)" 이라는 용어는 "개방형" 용어이며 언급된 특징의 존재를 명시하나, 하나 이상의 다른 특징의 존재 또는 추가를 배제하지는 않는다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
"제1", "제2"등의 용어는 여기에서 다양한 구성요소를 설명하기 위해 사용될 수 있으며, 이들 구성요소는 이들 용어에 의해 제한되지 않아야 한다. 이러한 용어는 하나의 구성요소를 다른 구성요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 본 개시에서 논의된 제1 구성요소는 본 개시의 교시를 벗어나지 않으면서 제2 구성요소로 치징될 수 있다. 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
달리 명시되지 않는 한, "결합된(coupled)"이라는 용어는 서로 직접 접촉하는 2개의 구성요소를 설명하거나 하나 이상의 다른 구성요소에 의해 간접적으로 연결된 2개의 구성요소를 설명하는 데 사용될 수 있다. 예를 들어, 구성요소 A가 구성요소 B에 결합되면, 구성요소 A는 구성요소 B와 직접 접촉하거나 개재된 구성요소 C에 의해 구성요소 B에 간접적으로 연결될 수 있다. 유사하게, "위(over)" 또는 "위(on)"라는 용어는 서로 직접 접촉하는 2개의 구성요소를 설명하거나 하나 이상의 다른 구성요소에 의해 간접적으로 연결된 2개의 구성요소를 설명하는 데 사용될 수 있다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
"상부" 및 "하부"라는 용어는 일반적으로 하나 이상의 도면에 도시된 바와 같이, 장치, 특징 또는 구조의 배향에 대응하는 장치, 특징 또는 구조의 반대 면 또는 표면을 지칭한다. 일반적으로, 상부 면 또는 표면은 제1 면 및 하부 면 또는 표면으로 지칭될 수 있고, 하부 면 또는 표면은 제1 면에 대향하여 위치된 제2 면 또는 표면을 지칭할 수 있다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
"동일 평면"이라는 용어는 2개의 물체, 물체의 측면, 물체의 표면, 및/또는 다른 특징들이 동일 평면 상에 또는 일반적으로 적어도 일부가 동일 평면 상에 있는 것을 지칭할 수 있다. 기하학적 용어로, 모든 점을 포함하는 기하학적 표면이 있는 경우, 점들의 집합이 동일 평면 상에 있다. 일반적으로, 2개의 물체 또는 구조물 각각의 표면, 단부, 측면 또는 특징이 적어도 일부가 단일 평면에 놓일 때, 2개의 물체 또는 구조물은 동일 평면으로 지칭될 수 있다. 또한, "평평한"이라는 용어는 허용 가능한 오차 내에서 평평하거나 거의 평평한 표면을 지칭할 수 있다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
"실질적인"이라는 용어는 절반 이상의 부분을 지칭할 수 있고/있거나 예를 들어, 60% 이상, 70% 이상, 80% 이상 또는 90% 이상의 다른 부분을 추가로 지칭할 수 있다. 일부 예들에서, 실질적으로 100% 이상을 지칭할 수 있고, 예를 들어 만약 제1구조가 제2구조보다 크기 및/또는 부피가 큰 경우, 제1구조는 제2구조 위에 있을 수 있고 제1구조가 제2구조보다 더 많은 면적 및/또는 부피를 커버하는 제1구조의 특성에 의해 제2구조의 실질적인 부분을 커버하는 것으로 간주될 수 있다. 여기서, 제1구조는 적어도 부분적으로 제2구조의 가장자리 또는 경계를 넘어서 초과한다. 더욱이, 일부 예들에서, 예들 들어 상기 부분이 품질 및/또는 양이 충분하거나 넉넉한 경우에 실질적으로 50% 미만의 부분을 지칭할 수 있다. 다른 실시예들에서, 실질적으로 모두 또는 거의 모두를 의미할 수 있다. 그러나, 본 개시의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
도 1은 예시적인 반도체 디바이스(100)를 도시한 단면도이다.
도 1에 도시된 예에서, 반도체 디바이스(100)는 서브스트레이트(110), 전자 디바이스(120), 인캡슐란트(130), 커버(140), 케이싱(150) 및 인터커넥트(160)를 포함할 수 있다.
서브스트레이트(110)는 하나 이상의 도전층을 갖는 도전성 구조(111) 및 하나 이상의 유전층을 갖는 유전체 구조(112)를 포함할 수 있다. 전자 디바이스(120)는 인터커넥트(121)를 포함할 수 있다.
서브스트레이트(110), 인캡슐란트(130), 커버(140), 케이싱(150) 및 인터커텍트(160)는 반도체 패키지(190) 또는 패키지(190)로 지칭될 수 있고, 반도체 패키지(190)는 외부 요소 및/또는 환경 노출로부터 전자 디바이스(120)를 보호할 수 있다. 또한, 반도체 패키지(190)는 외부 전자 부품(미도시)과 인터커넥트(160) 사이의 전기적 결합을 제공할 수 있다. 도 1에 도시된 바와 같이, 아래의 다양한 도면들 이외에도, 하나 이상의 실시예들에서 커버(140)는 기판의 실질적인 부분 위에 있다. 용어 "실질적인"은 절반 이상의 부분을 지칭할 수 있고/있거나 예를 들어, 60% 이상, 70% 이상, 80% 이상 또는 90% 이상의 다른 부분을 추가로 지칭할 수 있다. 일부 예들에서, 실질적으로 100% 이상을 지칭할 수 있고, 예를 들어 만약 제1구조가 제2구조보다 크기 및/또는 부피가 큰 경우, 제1구조는 제2구조 위에 있을 수 있고 제1구조가 제2구조보다 더 많은 면적 및/또는 부피를 커버하는 제1구조의 특성에 의해 제2구조의 실질적인 부분을 커버하는 것으로 간주될 수 있다. 여기서, 제1구조는 적어도 부분적으로 제2구조의 가장자리 또는 경계를 넘어서 초과한다. 더욱이, 일부 예들에서, 예들 들어 상기 부분이 품질 및/또는 양이 충분하거나 넉넉한 경우에 실질적으로 50% 미만의 부분을 지칭할 수 있다. 다른 실시예들에서, 실질적으로 모두 또는 거의 모두를 의미할 수 있다. 그러나, 본 발명의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
도 2a 내지 도 2l은 예시적인 반도체 디바이스(100)를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 2a는 제조 초기 단계에서의 반도체 디바이스(100)를 도시한 단면도이다.
도 2a에 도시된 예에서, 서브스트레이트(110)는 하나 이상의 도전층을 갖는 도전성 구조(111) 및 하나 이상의 유전층을 갖는 유전체 구조(112)를 포함할 수 있다. 서브스트레이트(110)는, 예를 들어, 인쇄 회로 기판(예를 들어, 코어를 갖는 사전 제작된 라미네이트 회로 구조), 또는 리드 프레임을 포함할 수 있다. 다른 예들에서, 서브스트레이트(110)는 고밀도 팬아웃 구조(HDFO) 또는 예를 들어, SLIM(Silicon-Less Integrated Module) 또는 SWIFT(Silicon Wafer Integrated Fan-out Technology) 구조와 같은 빌드업 재배선 구조를 포함할 수 있다. 일부 예들에서, 서브스트레이트(110)는 서로 인접한 도전성 구조(111)의 도전층들을 전기적으로 분리하기 위한 유전체 구조(112)의 유전층을 포함할 수 있다. 서브스트레이트(110)는 도전성 구조(111)와 유전체 구조(112)의 각각의 층이 순차적 및/또는 반복적으로 형성된 빌드업 구조를 갖도록 형성될 수 있다.
도전성 구조(111)는 서브스트레이트(110)의 상면과 하면을 통해 외부로 노출될 수 있다. 전자 디바이스(120)는 서브스트레이트(110)의 상면으로 노출된 도전성 구조(111)에 전기적으로 연결되고, 인터커넥트(160)는 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 전기적으로 연결될 수 있다.
일부 예들에서, 도전성 구조(111)는 금속층, 금속 배선층, 또는 회로 패턴으로 구성 또는 지칭될 수 있다. 도전성 구조(111)는 예를 들어, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 또는 팔라듐(Pd)과 같은 전기적 도전 물질을 포함할 수 있다. 도전성 구조(111)를 형성하기 위한 예는 전해 도금 공정 또는 물리적 기상 증착 공정(PVD)을 사용하는 것을 포함한다. 도전성 구조(111)의 하나 이상의 층들의 두께는 약 10㎛ 내지 약 20㎛ 범위일 수 있다. 도전성 구조(111)는 전자 디바이스(120)와 인터커넥트(160) 사이의 전기적인 도전 통로를 제공할 수 있다.
일부 예들에서, 유전체 구조(112)는 인슐레이터, 또는 패시베이션층으로 지칭될 수 있다. 유전체 구조(112)는 예를 들면, 산화막, 질화막 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아진(BT), 페놀 수지, 또는 에폭시를 포함할 수 있다. 유전체 구조(112)를 형성하기 위한 예는 열산화(thermal oxidation), 화학기상증착(CVD: chemical vapor deposition), 물리적기상증착(PVD: physical vapor deposition), 원자층증착(ALD: atomic layer deposition), 저압화학기상증착(LPCVD: low pressure chemical vapor deposition), 플라즈마화학기상증착(PECVD: plasma enhanced chemical vapor deposition), 시트 라미네이팅(sheet lamination), 또는 증발법(evaporating)을 포함할 수 있다. 유전체 구조(112)의 두께는 약 25㎛ 내지 약 100㎛의 범위일 수 있다. 일부 예들에서, 유전체 구조(112)는 전도성 구조(111)를 환경 노출로부터 보호할 수 있고, 유전체 구조(112)는 서브스트레이트(110) 내의 전도성 구성들 사이의 전기적인 분리를 제공할 수 있다.
도 2b는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2b에 도시된 예에서, 전자 디바이스(120)는 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 전자 디바이스(120)는 반도체 다이를 포함할 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 다이(120)는 수동 소자들(미도시) 또는 트랜지스터와 같은 능동 소자들(미도시)을 포함할 수 있다. 반도체 다이(120)는 인터커넥트(121)를 포함할 수 있다. 일부 예들에서, 인터커넥트(121)는 도전성 범프, 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 또는 카파 포스트와 같은 도전성 포스트로 지칭될 수 있다. 인터커넥트(121)의 두께는 약 40㎛ 내지 약 100㎛의 범위일 수 있다.
또한, 비록 도 2b에서는 반도체 다이(120)가 하나인 것으로 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 다른 예들에서, 하나 이상의 반도체 다이(120)가 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 반도체 다이(120)는 디지털 시그널 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 매니지먼트 프로세서, 오디오 프로세서, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서, 센서, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다. 반도체 다이(120)는 서브스트레이트(110)의 상면으로 노출된 도전성 구조(111)에 도전성 범프(121)가 전기적으로 연결됨으로써 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 전도성 구조(111)에 전기적으로 연결될 수 있다.
도 2c는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2c에 도시된 예에서, 어레이(20)와 대응되는 커버(140)가 접착 물질(21)을 사용하여 반도체 다이(120)의 상부에 부착될 수 있다. 접착 물질(21)은 커버(140)와 반도체 다이(120) 상부 사이의 인터페이스로서 제공될 수 있고, 본 예에서 볼 수 있는 바와 같이, 또한 반도체 다이(120)의 측벽의 적어도 일부를 커버할 수 있다. 일부 예들에서, 접착 물질(21)은 열전달 물질(TIM: Thermal Interface Material)을 포함할 수 있다. TIM(210)은 반도체 다이(120)와 어레이(20) 사이에 형성될 수 있다. TIM(21)은 높은 열 전도성 충전제(예를 들어, 질화 알루미늄(AIN), 질화 붕소(BN), 알루미나(Al2O3), 탄화 규소(SiC)등), 바인더 또는 접착제(예를 들어, 중합체 수지) 및/또는 첨가제를 포함할 수 있다. TIM(21)은 약 5 w/m·k 내지 약 100 w/m·k 범위의 열 전도성을 가질 수 있다. TIM(21)은 스프레잉, 디핑, 주입 또는 실크 스크린 코팅을 포함하는 다양한 방법에 의해 형성되거나 적용될 수 있다. TIM(21)의 두께는 약 30㎛ 내지 약 50㎛의 범위일 수 있다. 일부 예들에서, TIM(21)은 반도체 다이(120)에서 발생되는 열을 어레이(20)로 전달할 수 있다. 도 2c에 도시된 실시예 및 다양한 다른 도면에서, TIM(21)은 반도체 다이(120)의 하나 이상의 단부로 연장될 수 있으며, 다른 실시예에서는 반도체 다이(120)의 하나 이상의 단부, 에지 또는 코너를 넘어서/넘거나 연장될 수 있으며, 본 발명 및/또는 청구 범위는 이와 관련하여 제한되지 않는다. 일부 예들에서, 어레이(20)는 커버(140)와 케이싱(150)을 포함할 수 있다. 일부 예들에서, 커버(140)는 방열 부재로 지칭될 수 있다. 일부 실시예들에서, 커버(140)는 대체적으로 평평한 방열 부재를 포함할 수 있다. "평평한"이라는 용어는 허용 가능한 오차 내에서 평평하거나 거의 평평한 표면을 지칭할 수 있음에 유의해야 한다. 그러나, 본 발명의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다.
일부 예들에서, 케이싱(150)은 수지부로 지칭될 수 있다. 아래에서 보다 상세히 설명될 하나 이상의 실시예들에서, 케이싱(150)은 커버(140)의 주변에 배치될 수 있다. 일부 실시예들에서, 커버(140)는 4개의 측면을 가질 수 있고, 케이싱(150)은 커버(140)의 모든 4개의 측면을 연속적인 방식으로 커버하거나, 또는 커버(140)의 모든 4개의 측면을 연속적이거나 비연속적인 방식으로 거의 커버할 수 있다. 예를 들어, 케이싱(150)은 하나 이상의 노치, 슬롯, 또는 그루브 또는 다른 구조를 가질 수 있으며, 이는 케이싱(150)이 커버(140)의 4개의 모든 측면 및/또는 커버(140)의 전체 주변을 완전히 커버하지 못하게 할 수 있으며, 본 발명의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않는다. 어레이(20)의 부착을 설명하기 전에, 어레이(20)를 형성하는 과정이 먼저 설명될 것이다.
도 2d에 도시된 예에서, 다수의 커버(140)는 몰드 또는 캐리어(10) 상에 배열될 수 있고, 일정한 간격으로 커버(140)들 사이에 그루브 또는 공간을 남겨둔다. 일부 예들에서, 커버(140)는 몰드 또는 캐리어(10)에 접착 물질(미도시)을 사용하여 부착될 수 있다. 일부 예들에서, 커버(140)는 우수한 열 전도성을 갖는 열 전도성 금속, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 또는 은(Ag)을 포함할 수 있다. 일부 실시예들에서, 커버(140)는 대체적으로 평평한 열 전도성 금속을 포함할 수 있다. "평평한”이라는 용어는 허용 가능한 오차 내에서 평평하거나 거의 평평한 표면을 지칭할 수 있음에 유의해야 한다. 그러나, 본 발명의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않음에 유의해야 한다. 커버(140)의 두께는 약 200㎛ 내지 약 400㎛의 범위일 수 있다. 다음으로, 도 2e에 도시된 예에서, 겔 타입의 수지는 다수의 커버(140)들 사이의 영역에 부어질 수 있고, 어닐링 공정에 의해 경화되어 케이싱(150)을 형성할 수 있다. 도 2f에 도시된 다른 예에서, 수지 시트(150')는 다수의 커버(140)들 상에 위치할 수 있다. 수지 시트(150')는 반경화 상태일 수 있다. 다음으로, 도 2g에 도시된 예에서, 수지 시트(150')는 가압에 의해 다수의 커버(140)들 사이에 위치되고 어닐링 공정에 의해 경화되어 케이싱(150)을 형성할 수 있다. 일부 예들에서, 케이싱(150)은 에폭시, 페놀 수지, 유리 에폭시, 폴리머, 폴리이미드, 폴리에스테르, 실리콘 또는 세라믹을 포함할 수 있다. 케이싱(150)의 두께는 약 200㎛ 내지 약 400㎛의 범위일 수 있다. 따라서, 케이싱(150)은 커버(140)들을 서로 연결한다. 그리고, 도 2h에 도시된 예에서, 다수의 커버(140)와 케이싱(150)은 몰드 또는 캐리어(10)로부터 분리되어 어레이(20)를 완성한다.
어레이(20)는, 도 2i에 도시된 바와 같이, 다수의 커버(140)가 일정 간격으로 이격되어 배열될 수 있고, 케이싱(150)이 다수의 커버(140) 사이에 형성될 수 있어서, 어레이(20)는 하나의 플레이트 형태로 형성될 수 있다. 어레이(20)는 반도체 다이(120) 상에 각각의 커버(140)를 일일이 배열하는 단계를 생략해주기 때문에, 생산성을 향상시킬 수 있다. 일부 예들에서, 서브스트레이트(110)의 상부에 다수의 반도체 다이(120)가 부착된 상태에서, 단일 어레이(20)의 부착을 통해 각각의 커버(140)들이 다수의 반도체 다이(120)에 부착될 수 있으므로, 생산성을 향상시킬 수 있다. 서브스트레이트(110)의 크기 및 반도체 다이(120)의 수에 따라 다수의 어레이(20)가 부착될 수 있다. 일부 실시예들에서, 하나 이상의 커버(140)는 4개의 측면을 가질 수 있고, 케이싱(150)은 커버(140)의 모든 4개의 측면을 연속적인 방식으로 커버하거나, 또는 커버(140)의 모든 4개의 측면을 연속적이거나 비연속적인 방식으로 거의 커버할 수 있다. 예를 들어, 케이싱(150)은 하나 이상의 노치, 슬롯, 또는 그루브 또는 다른 구조를 가질 수 있으며, 이는 케이싱(150)이 커버(140)의 4개의 모든 측면 및/또는 커버(140)의 전체 주변을 완전히 커버하지 못하게 할 수 있으며, 본 발명의 범위 및/또는 청구된 주제는 이와 관련하여 제한되지 않는다.
도 2c로 다시 돌아가서, 어레이(20)에서 커버(140)의 일부는 반도체 다이(120)의 상면에 결합될 수 있다. 일부 예들에서, 커버(140)의 면적은 반도체 다이(120)의 면적보다 클 수 있고, 서브스트레이트(110)의 면적보다 작을 수 있다. 일부 예들에서, 커버(140)는 반도체 다이(120)를 커버하도록 형성될 수 있고, 서브스트레이트(110)의 일부는 커버(140)의 외측으로 노출될 수 있다. 따라서, 어레이(20)의 하면 전체에 접착 물질(21)을 형성할 필요가 없다. 오히려, 접착 물질(21)은 반도체 다이(120)에 대응되는 커버(140)의 일부분에만 형성될 수 있고, 이에 따라 접착 물질(21)의 형성과 관련된 비용을 절감할 수 있다. 또한, 커버(140)는 반도체 다이(120)보다 넓은 면적을 가지므로, 반도체 다이(120)에서 발생된 열을 외부로 빠르게 방출시킬 수 있다. 일부 예들에서, 케이싱(150)은 커버(140)의 측면들을 감싸도록 형성될 수 있다. 따라서, 커버(140)의 상면은 외부로 노출될 수 있고, 반도체 다이(120)로부터 발생된 열을 외부로 신속하게 방출할 수 있다.
이제 도 2j로 이동하면, 제조 다음 단계에서의 반도체 디바이스(100)의 단면도가 도시되어 있다. 도 2j에 도시된 예에서, 인캡슐란트(130)가 서브스트레이트(110)와 어레이(20) 사이에 형성될 수 있다. 인캡슐란트(130)는 반도체 다이(120)와 서브스트레이트(110)의 상부를 인캡슐레이션 할 수 있다. 일부 예들에서, 인캡슐란트(130)는 반도체 다이(120)의 측면과 하면에 접촉하고, 반도체 다이(120)의 상면에는 접촉하지 않을 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 인캡슐레이팅 또는 몰딩 물질, 예를 들어, 수지, 폴리머 컴파운드, 필러를 갖는 폴리머, 에폭시 수지, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 실리콘 물질, 이들의 조합 또는 그의 등가물의 어느 하나를 포함할 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 방법, 예를 들어, 압축 몰딩 공정, 액상 인캡슐란트 몰딩 공정, 진공 라미네이션 공정, 페이스트 인쇄 공정, 또는 필름 보조 몰딩 공정의 어느 하나에 의해 형성될 수 있다. 인캡슐란트(130)의 두께는 약 120㎛ 내지 약 200㎛의 범위일 수 있다. 일부 예들에서, 인캡슐란트(130)는 서브스트레이트(110)와 어레이(20) 사이의 영역에 주입되어 경화될 수 있고, 이에 따라 반도체 다이(120)를 인캡슐레이션 할 수 있다.
일부 예들에서, 도 2k에 도시된 바와 같이, 서브스트레이트(110), 반도체 다이(120) 및 어레이(20)는 몰드 안에 안착될 수 있고, 인캡슐란트(130)가 몰딩 주입구(30)를 통해 몰드 안으로 주입될 수 있어, 이에 따라 반도체 다이(120)를 인캡슐레이션 할 수 있다. 일부 예들에서, 인캡슐란트(130)는 반도체 다이(120)를 외부 환경으로부터 보호할 수 있다. 케이싱(150)이 인캡슐란트(130)와 관련하여 설명된 것들 중 하나 이상과 유사한 공정으로 형성될 수 있고/있거나 유사한 재료를 포함할 수 있는 예들이 있을 수 있다.
도 2l은 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2l에 도시된 예에서, 서브스트레이트(110), 어레이(20) 및 인캡슐란트(130)는 다수의 반도체 다이(120)와 다수의 커버(140)를 각각 분리하기 위해 싱귤레이션 공정이 수행될 수 있다. 일부 예들에서, 서브스트레이트(110), 케이싱(150) 및 인캡슐란트(130)가 소잉 툴에 의해 분리될 수 있다. 일부 예들에서, 서브스트레이트(110), 어레이(20) 및 인캡슐란트(130)를 싱귤레이션 하기 전에, 인터커넥트(160)가 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 다른 예들에서, 인터커넥트(160)는 소잉 후에 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 예를 들어, 인터커넥트(160)는 볼 그리드 어레이, 랜드 그리드 어레이, 또는 핀 그리드 어레이로 형성될 수 있다. 또한, 인터커넥트(160)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 인터커넥트(160)를 형성하기 위한 예는 볼 드롭 공정, 스크린 인쇄 공정, 또는 전기 도금 공정을 사용하는 것을 포함할 수 있다. 인터커넥트(160)의 두께는 약 150㎛ 내지 약 300㎛의 범위를 포함할 수 있다. 인터커넥트(160)는 서브스트레이트(110)와 외부 전자 부품들(미도시) 사이의 전기적 신호를 제공하기 위한 전기적 접촉으로써의 역할을 할 수 있다.
완성된 반도체 디바이스(100)는 서브스트레이트(110), 서브스트레이트(110)에 안착된 반도체 다이(120), 반도체 다이(120)를 인캡슐레이션 하는 인캡슐란트(130), 반도체 다이(120)의 상부에 부착된 커버(140), 커버(140)의 측면을 감싸는 케이싱(150) 및 서브스트레이트(110)의 하면에 부착된 인터커넥트(160)를 포함할 수 있다.
도 3a 내지 도 3d는 반도체 디바이스(100)를 제조하기 위한 다른 예시적인 방법을 도시한 단면도이다. 도 3a에 도시된 예에서, 전자 디바이스(120)는 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 전자 디바이스(120)는 반도체 다이를 포함할 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 다이(120)는 수동 소자들(미도시) 또는 트랜지스터와 같은 능동 소자들(미도시)을 포함할 수 있다. 반도체 다이(120)는 인터커넥트(121)를 포함할 수 있다. 일부 예들에서, 인터커넥트(121)는 도전성 범프, 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 또는 카파 포스트와 같은 도전성 포스트로 지칭될 수 있다.
또한, 비록 도 3a에서는 반도체 다이(120)가 하나인 것으로 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 다른 예들에서, 하나 이상의 반도체 다이(120)가 서브스트레이트(110)의 상부에 부착될 수 있다. 반도체 다이(120)는 서브스트레이트(110)의 상면에 노출된 도전성 구조(111)에 도전성 범프(121)가 전기적으로 연결됨으로써 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 도전성 구조(111)에 전기적으로 연결될 수 있다.
도 3b는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 3b에 도시된 예에서, 인캡슐란트(130)가 반도체 다이(120)의 측면들에 형성될 수 있다. 인캡슐란트(130)는 반도체 다이(120)와 서브스트레이트(110)의 상부를 인캡슐레이션 할 수 있다. 또한, 인캡슐란트(130)는 반도체 다이(120)의 상면을 외부로 노출시킬 수 있다. 일부 예들에서, 인캡슐란트(130)는 반도체 다이(120)의 측면과 하면에 접촉하고, 반도체 다이(120)의 상면에는 접촉하지 않을 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 인캡슐레이팅 또는 몰딩 물질, 예를 들어, 수지, 폴리머 컴파운드, 필러를 갖는 폴리머, 에폭시 수지, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 실리콘 물질, 이들의 조합 또는 그의 등가물의 어느 하나를 포함할 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 방법, 예를 들어, 압축 몰딩 공정, 액상 인캡슐란트 몰딩 공정, 진공 라미네이션 공정, 페이스트 인쇄 공정, 또는 필름 보조 몰딩 공정의 어느 하나에 의해 형성될 수 있다.
도 3c는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 3c에 도시된 예에서, 어레이(20)와 대응되는 커버(140)가 접착 물질(21,22)을 사용하여 반도체 다이(120)와 인캡슐란트(130)의 상부에 부착될 수 있다. 접착 물질(21,22)은 커버(140)와 반도체 다이(120)의 상부 사이의 인터페이스로 제공될 수 있다. 일부 예들에서, 접착 물질(21,22)은 열전달 물질(TIM: Thermal Interface Material)(21)과 접착제(22)를 포함할 수 있다. TIM(21) 및/또는 접착제(22)에 관계없이 접착 물질은 반도체 다이(120)의 측벽의 적어도 일부를 커버하도록 연장될 수 있다. TIM(21)은 반도체 다이(120)와 어레이(20) 사이에 형성될 수 있다. TIM(21)은 높은 열 전도성 충전제(예를 들어, 질화 알루미늄(AIN), 질화 붕소(BN), 알루미나(Al2O3), 탄화 규소(SiC)등), 바인더 또는 접착제(예를 들어, 중합체 수지) 및/또는 첨가제를 포함할 수 있다. TIM(21)은 약 5 w/m·k 내지 약 100 w/m·k 범위의 열 전도성을 가질 수 있다. TIM(21)은 스프레잉, 디핑, 주입 또는 실크 스크린 코팅을 포함하는 다양한 방법에 의해 형성되거나 적용될 수 있다. TIM(21)의 두께는 약 30㎛ 내지 약 50㎛의 범위일 수 있다. 일부 예들에서, TIM(21)은 반도체 다이(120)에서 발생되는 열을 어레이(20)로 전달할 수 있다. 접착제(22)는 인캡슐란트(130)와 어레이(20) 사이에 형성될 수 있다. 접착제(22)의 두께는 약 30㎛ 내지 약 50㎛의 범위일 수 있다. 접착제(22)는 인캡슐란트(130)와 어레이(20)에 접촉할 수 있다. 또한, TIM(21)의 열 전도성은 접착제(22)의 열 전도성보다 클 수 있다. TIM(21)과 접착제(22)가 동일 및/또는 연속 재료를 포함할 수 있는 예가 있을 수 있다. 일부 예들에서, 어레이(20)는 커버(140)와 케이싱(150)을 포함할 수 있다. 일부 예들에서, 커버(140)는 방열 부재로 지칭될 수 있다. 일부 예들에서, 케이싱(150)은 수지부로 지칭될 수 있다. 어레이(20)를 형성하기 위한 공정은 도 2d 내지 도 2i에 도시되어 있다.
도 3c에 도시된 예에서, 어레이(20) 내에서 커버(140)의 일부는 반도체 다이(120)의 상면과 결합될 수 있다. 일부 예들에서, 커버(140)의 면적은 반도체 다이(120)의 면적보다 크고 서브스트레이트(110)의 면적보다 작을 수 있다. 또한, 커버(140)는 반도체 다이(120)보다 넓은 면적을 가지므로, 반도체 다이(120)에서 발생된 열을 외부로 빠르게 방출시킬 수 있다. 일부 예들에서, 케이싱(150)은 커버(140)의 측면들을 감싸도록 형성될 수 있다. 따라서, 커버(140)의 상면은 외부로 노출될 수 있고, 반도체 다이(120)로부터 발생된 열을 외부로 신속하게 방출할 수 있다.
도 3d는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 3d에 도시된 예에서, 서브스트레이트(110), 어레이(20) 및 인캡슐란트(130)는 다수의 반도체 다이(120)와 다수의 커버(140)를 각각 분리하기 위해 소잉 공정이 수행될 수 있다. 일부 예들에서, 서브스트레이트(110), 케이싱(150) 및 인캡슐란트(130)는 소잉 툴에 의해 분리될 수 있다. 일부 예들에서, 서브스트레이트(110), 어레이(20) 및 인캡슐란트(130)를 소잉하기 전에, 인터커넥트(160)가 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 다른 예들에서, 인터커넥트(160)는 소잉 후에 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 예를 들어, 인터커넥트(160)는 볼 그리드 어레이, 랜드 그리드 어레이, 또는 핀 그리드 어레이로 형성될 수 있다. 또한, 인터커넥트(160)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 인터커넥트(160)를 형성하기 위한 예는 볼 드롭 공정, 스크린 인쇄 공정, 또는 전기 도금 공정을 사용하는 것을 포함할 수 있다.
완성된 반도체 디바이스(100)는 서브스트레이트(110), 서브스트레이트(110)에 안착된 반도체 다이(120), 반도체 다이(120)를 인캡슐레이션 하는 인캡슐란트(130), 반도체 다이(120)의 상부에 부착된 커버(140), 커버(140)의 측면을 감싸는 케이싱(150) 및 서브스트레이트(110)의 하면에 부착된 인터커넥트(160)를 포함할 수 있다.
도 4는 다른 예시적인 반도체 디바이스(200)를 도시한 단면도이다. 반도체 디바이스(200)는 상기 반도체 디바이스(100)와 유사하다. 반도체 디바이스(200)는 커버(140)의 상면에 형성된 케이싱(250)을 포함할 수 있다. 케이싱(250)은 커버(140)의 상면을 보호할 수 있다.
도 5a 내지 도 5l은 반도체 디바이스(200)를 제조하기 위한 다른 예시적인 방법을 도시한 단면도이다. 도 5a는 제조 초기 단계에서의 반도체 디바이스(200)를 도시한 단면도이다.
도 5a에 도시된 예에서, 서브스트레이트(110)는 하나 이상의 도전층을 갖는 도전성 구조(111) 및 하나 이상의 유전층을 갖는 유전체 구조(112)를 포함할 수 있다. 서브스트레이트(110)는, 예를 들어, 인쇄 회로 기판(예를 들어, 코어를 갖는 사전 제작된 라미네이트 회로 구조), 또는 리드 프레임을 포함할 수 있다. 다른 예들에서, 서브스트레이트(110)는 고밀도 팬아웃 구조(HDFO) 또는 예를 들어, SLIM(Silicon-Less Integrated Module) 또는 SWIFT(Silicon Wafer Integrated Fan-out Technology) 구조와 같은 빌드업 재배선 구조를 포함할 수 있다. 일부 예들에서, 서브스트레이트(110)는 서로 인접한 도전성 구조(111)의 도전층들을 전기적으로 분리하기 위한 유전체 구조(112)의 유전층을 포함할 수 있다. 서브스트레이트(110)는 도전성 구조(111)와 유전체 구조(112)의 각각의 층이 순차적 및/또는 반복적으로 형성된 빌드업 구조를 갖도록 형성될 수 있다.
도전성 구조(111)는 서브스트레이트(110)의 상면과 하면을 통해 외부로 노출될 수 있다. 전자 디바이스(120)는 서브스트레이트(110)의 상면으로 노출된 도전성 구조(111)에 전기적으로 연결되고, 인터커넥트(160)는 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 전기적으로 연결될 수 있다.
일부 예들에서, 도전성 구조(111)는 금속층, 금속 배선층, 또는 회로 패턴으로 구성 또는 지칭될 수 있다. 도전성 구조(111)는 예를 들어, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 또는 팔라듐(Pd)과 같은 전기적 도전 물질을 포함할 수 있다. 도전성 구조(111)를 형성하기 위한 예는 전해 도금 공정 또는 물리적 기상 증착 공정(PVD)을 사용하는 것을 포함한다. 도전성 구조(111)는 서브스트레이트(110)와 전자 디바이스(120)를 연결할 수 있다. 또한, 도전성 구조(111)는 서브스트레이트(110)와 인터커넥트(160)를 연결할 수 있다.
일부 예들에서, 유전체 구조(112)는 인슐레이터, 또는 패시베이션층으로 지칭될 수 있다. 유전체 구조(112)는 예를 들면, 산화막, 질화막 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아진(BT), 페놀 수지, 또는 에폭시를 포함할 수 있다. 유전체 구조(112)를 형성하기 위한 예는 열산화(thermal oxidation), 화학기상증착(CVD: chemical vapor deposition), 물리적기상증착(PVD: physical vapor deposition), 원자층증착(ALD: atomic layer deposition), 저압화학기상증착(LPCVD: low pressure chemical vapor deposition), 플라즈마화학기상증착(PECVD: plasma enhanced chemical vapor deposition), 시트 라미네이팅(sheet lamination), 또는 증발법(evaporating)을 포함할 수 있다. 일부 예들에서, 유전체 구조(112)는 전도성 구조(111)를 환경 노출로부터 보호할 수 있고, 유전체 구조(112)는 서브스트레이트(110) 내의 전도성 구성들 사이의 전기적인 분리를 제공할 수 있다.
도 5b는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 5b에 도시된 예에서, 전자 디바이스(120)는 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 전자 디바이스(120)는 반도체 다이를 포함할 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 다이(120)는 수동 소자들(미도시) 또는 트랜지스터와 같은 능동 소자들(미도시)을 포함할 수 있다. 반도체 다이(120)는 인터커넥트(121)를 포함할 수 있다. 일부 예들에서, 인터커넥트(121)는 도전성 범프, 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 또는 카파 포스트와 같은 도전성 포스트로 지칭될 수 있다.
또한, 비록 도 5b에서는 반도체 다이(120)가 하나인 것으로 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 다른 예들에서, 하나 이상의 반도체 다이(120)가 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 반도체 다이(120)는 디지털 시그널 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 매니지먼트 프로세서, 오디오 프로세서, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서, 센서, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다. 반도체 다이(120)는 서브스트레이트(110)의 상면으로 노출된 도전성 구조(111)에 도전성 범프(121)가 전기적으로 연결됨으로써 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 도전성 구조(111)에 전기적으로 연결될 수 있다.
도 5c는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 5c에 도시된 예에서, 어레이(20')가 접착 물질(21)을 사용하여 반도체 다이(120)의 상부에 부착될 수 있다.
일부 예들에서, 접착 물질(21)은 열전달 물질(TIM: Thermal Interface Material)을 포함할 수 있다. TIM(21)은 반도체 다이(120)와 어레이(20') 사이에 형성될 수 있다. TIM(21)은 높은 열 전도성 충전제(예를 들어, 질화 알루미늄(AIN), 질화 붕소(BN), 알루미나(Al2O3), 탄화 규소(SiC)등), 바인더 또는 접착제(예를 들어, 중합체 수지) 및/또는 첨가제를 포함할 수 있다. TIM(21)은 약 5 w/m·k 내지 약 100 w/m·k 범위의 열 전도성을 가질 수 있다. TIM(21)은 스프레잉, 디핑, 주입 또는 실크 스크린 코팅을 포함하는 다양한 방법에 의해 형성되거나 적용될 수 있다. TIM(21)의 두께는 약 30㎛ 내지 약 50㎛의 범위일 수 있다. 일부 예들에서, TIM(21)은 반도체 다이(120)에서 발생되는 열을 어레이(20')로 전달할 수 있다. 일부 예들에서, 어레이(20')는 커버(140)와 케이싱(250)을 포함할 수 있다. 일부 예들에서, 커버(140)는 방열 부재로 지칭될 수 있다. 일부 예들에서, 케이싱(250)은 수지부로 지칭될 수 있다. 어레이(20')의 부착을 설명하기 전에, 어레이(20')를 형성하는 과정이 먼저 설명될 것이다.
도 5d에 도시된 예에서, 다수의 커버(140)는 캐리어(40) 상에 일정 간격으로 배열될 수 있다. 일부 예들에서, 커버(140)는 접착 물질(미도시)을 사용하여 캐리어(40)에 부착될 수 있다. 일부 예들에서, 커버(140)는 우수한 열 전도성을 갖는 열 전도성 금속, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 또는 은(Ag)을 포함할 수 있다. 커버(140)의 두께는 약 200㎛ 내지 약 400㎛의 범위일 수 있다. 다음으로, 도 5e에 도시된 예에서, 몰드(미도시) 위에 커버(140)들이 배열된 캐리어(40)를 위치시키고, 몰드 안으로 에폭시 몰딩 컴파운드(EMC)를 주입하여 케이싱(250)을 형성할 수 있다. 도 5f에 도시된 다른 예에서, 수지 시트(250')는 다수의 커버(140)들 상에 위치할 수 있다. 수지 시트(250')는 반경화 상태일 수 있다. 다음으로, 도 5g에 도시된 예에서, 수지 시트(250')는 가압에 의해 다수의 커버(140)들 사이에 위치되고, 어닐링 공정에 의해 경화되어 케이싱(250)을 형성할 수 있다. 일부 예들에서, 케이싱(250)은 에폭시, 페놀 수지, 유리 에폭시, 폴리머, 폴리이미드, 폴리에스테르, 실리콘 또는 세라믹을 포함할 수 있다. 케이싱(250)의 두께는 약 200㎛ 내지 약 400㎛의 범위일 수 있다. 따라서, 케이싱(250)은 커버(140)들을 서로 연결한다. 그리고, 도 5h에 도시된 예에서, 캐리어(40)가 제거됨으로써, 다수의 커버(140)와 케이싱(250)을 갖는 어레이(20')가 완성된다. 어레이(20')의 커버(140)의 상면과 측면들은 케이싱(250)에 의해 커버되기 때문에, 어레이(20')와 외부 회로 사이의 불필요한 전기적 접촉을 방지할 수 있다.
어레이(20')는, 도 5i에 도시된 바와 같이, 다수의 커버(140)가 일정 간격으로 이격되어 배열될 수 있고, 케이싱(250)이 다수의 커버(140) 사이에 형성될 수 있어서, 어레이(20')는 하나의 플레이트 형태로 형성될 수 있다. 어레이(20')는 반도체 다이(120) 상에 각각의 커버(140)를 일일이 배열하는 단계를 생략해주기 때문에, 생산성을 향상시킬 수 있다. 일부 예들에서, 서브스트레이트(110)의 상부에 다수의 반도체 다이(120)가 부착된 상태에서, 단일 어레이(20')의 부착을 통해 각각의 커버(140)들이 다수의 반도체 다이(120)에 부착될 수 있으므로, 생산성을 향상시킬 수 있다. 서브스트레이트(110)의 크기 및 반도체 다이(120)의 수에 따라 다수의 어레이(20')가 부착될 수 있다.
도 5c에 도시된 예에서, 어레이(20')에서 커버(140)의 일부는 반도체 다이(120)의 상면에 접촉할 수 있다. 일부 예들에서, 커버(140)의 면적은 반도체 다이(120)의 면적보다 크고, 서브스트레이트(110)의 면적보다 작을 수 있다. 일부 예들에서, 커버(140)는 반도체 다이(120)를 커버하도록 형성될 수 있고, 서브스트레이트(110)의 일부는 커버(140)의 외측으로 노출될 수 있다. 따라서, 어레이(20')의 하면 전체에 접착 물질(21)을 형성할 필요가 없다. 오히려, 접착 물질(21)은 반도체 다이(120)에 대응되는 커버(140)의 일부분에만 형성될 수 있고, 이에 따라 접착 물질(21)의 형성과 관련된 비용을 절감할 수 있다. 또한, 커버(140)는 반도체 다이(120)보다 넓은 면적을 가지므로, 반도체 다이(120)에서 발생된 열을 외부로 빠르게 방출시킬 수 있다. 일부 예들에서, 케이싱(250)은 커버(140)의 상면과 측면들을 감싸도록 형성될 수 있다. 따라서, 케이싱(250)은 어레이(20')와 외부 회로 사이의 전기적인 접촉을 방지할 수 있다.
도 5j는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 5j에 도시된 예에서, 인캡슐란트(130)가 서브스트레이트(110)와 어레이(20') 사이에 형성될 수 있다. 인캡슐란트(130)는 서브스트레이트(110)의 상부로부터 반도체 다이(120)를 인캡슐레이션 할 수 있다. 일부 예들에서, 인캡슐란트(130)는 반도체 다이(120)의 측면과 하면에 접촉하고, 반도체 다이(120)의 상면에는 접촉하지 않을 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 인캡슐레이팅 또는 몰딩 물질, 예를 들어, 수지, 폴리머 컴파운드, 필러를 갖는 폴리머, 에폭시 수지, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 실리콘 물질, 이들의 조합 또는 그의 등가물의 어느 하나를 포함할 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 방법, 예를 들어, 압축 몰딩 공정, 액상 인캡슐란트 몰딩 공정, 진공 라미네이션 공정, 페이스트 인쇄 공정, 또는 필름 보조 몰딩 공정의 어느 하나에 의해 형성될 수 있다. 일부 예들에서, 인캡슐란트(130)는 서브스트레이트(110)와 어레이(20') 사이의 영역에 주입되어 경화될 수 있고, 이에 따라 반도체 다이(120)를 인캡슐레이션 할 수 있다.
예를 들어, 도 5k에 도시된 바와 같이, 서브스트레이트(110), 반도체 다이(120) 및 어레이(20')는 몰드 안에 안착될 수 있고, 인캡슐란트(130)가 몰딩 주입구(30)를 통해 몰드 안으로 주입될 수 있어, 이에 따라 반도체 다이(120)를 인캡슐레이션 할 수 있다. 일부 예들에서, 인캡슐란트(130)는 반도체 다이(120)를 외부 환경으로부터 보호할 수 있다.
도 5l은 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 5l에 도시된 예에서, 서브스트레이트(110), 어레이(20') 및 인캡슐란트(130)는 다수의 반도체 다이(120)와 다수의 커버(140)를 각각 분리하기 위해 소잉 공정이 수행될 수 있다. 일부 예들에서, 서브스트레이트(110), 케이싱(250) 및 인캡슐란트(130)가 소잉 툴에 의해 분리될 수 있다. 일부 예들에서, 서브스트레이트(110), 어레이(20') 및 인캡슐란트(130)를 소잉 하기 전에, 인터커넥트(160)가 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 다른 예들에서, 인터커넥트(160)는 소잉 후에 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 예를 들어, 인터커넥트(160)는 볼 그리드 어레이, 랜드 그리드 어레이, 또는 핀 그리드 어레이로 형성될 수 있다. 또한, 인터커넥트(160)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 인터커넥트(160)를 형성하기 위한 예는 볼 드롭 공정, 스크린 인쇄 공정, 또는 전기 도금 공정을 사용하는 것을 포함할 수 있다.
완성된 반도체 디바이스(200)는 서브스트레이트(110), 서브스트레이트(110)에 안착된 반도체 다이(120), 반도체 다이(120)를 인캡슐레이션 하는 인캡슐란트(130), 반도체 다이(120)의 상부에 부착된 커버(140), 커버(140)의 상면과 측면들을 감싸는 케이싱(250) 및 서브스트레이트(110)의 하면에 부착된 인터커넥트(160)를 포함할 수 있다.
도 6a 내지 도 6d는 반도체 디바이스(200)를 제조하기 위한 다른 예식적인 방법을 도시한 단면도이다. 도 6a에 도시된 예에서, 전자 디바이스(120)는 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 전자 디바이스(120)는 반도체 다이를 포함할 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 다이(120)는 수동 소자들(미도시) 또는 트랜지스터와 같은 능동 소자들(미도시)을 포함할 수 있다. 반도체 다이(120)는 인터커넥트(121)를 포함할 수 있다. 일부 예들에서, 인터커넥트(121)는 도전성 범프, 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 또는 카파 포스트와 같은 도전성 포스트로 지칭될 수 있다.
또한, 비록 도 6a에서는 반도체 다이(120)가 하나인 것으로 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 다른 예들에서, 하나 이상의 반도체 다이(120)가 서브스트레이트(110)의 상부에 부착될 수 있다. 반도체 다이(120)는 서브스트레이트(110)의 상면으로 노출된 도전성 구조(111)에 도전성 범프(121)가 전기적으로 연결됨으로써 서브스트레이트(110)의 상부에 부착될 수 있다. 일부 예들에서, 반도체 다이(120)는 예를 들어, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 전도성 구조(111)에 전기적으로 연결될 수 있다.
도 6b는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 6b에 도시된 예에서, 인캡슐란트(130)가 반도체 다이(120)의 측면들에 형성될 수 있다. 인캡슐란트(130)는 서브스트레이트(110)의 상부로부터 반도체 다이(120)를 인캡슐레이션 할 수 있다. 또한, 인캡슐란트(130)는 반도체 다이(120)의 상면을 외부로 노출시킬 수 있다. 일부 예들에서, 인캡슐란트(130)는 반도체 다이(120)의 측면과 하면에 접촉하고, 반도체 다이(120)의 상면에는 접촉하지 않을 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 인캡슐레이팅 또는 몰딩 물질, 예를 들어, 수지, 폴리머 컴파운드, 필러를 갖는 폴리머, 에폭시 수지, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 실리콘 물질, 이들의 조합 또는 그의 등가물의 어느 하나를 포함할 수 있다. 일부 예들에서, 인캡슐란트(130)는 다양한 방법, 예를 들어, 압축 몰딩 공정, 액상 인캡슐란트 몰딩 공정, 진공 라미네이션 공정, 페이스트 인쇄 공정, 또는 필름 보조 몰딩 공정의 어느 하나에 의해 형성될 수 있다.
도 6c는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 6c에 도시된 예에서, 어레이(20')는 접착 물질(21,22)을 사용하여 반도체 다이(120)와 인캡슐란트(130)의 상부에 부착될 수 있다. 일부 예들에서, 접착 물질(21, 22)은 열전달 물질(TIM: Thermal Interface Material)(21)과 접착제(22)를 포함할 수 있다. TIM(21)은 반도체 다이(120)와 어레이(20') 사이에 형성될 수 있다. TIM(21)은 높은 열 전도성 충전제(예를 들어, 질화 알루미늄(AIN), 질화 붕소(BN), 알루미나(Al2O3), 탄화 규소(SiC)등), 바인더 또는 접착제(예를 들어, 중합체 수지) 및/또는 첨가제를 포함할 수 있다. TIM(21)은 약 5 w/m·k 내지 약 100 w/m·k 범위의 열 전도성을 가질 수 있다. TIM(21)은 스프레잉, 디핑, 주입 또는 실크 스크린 코팅을 포함하는 다양한 방법에 의해 형성되거나 적용될 수 있다. TIM(21)의 두께는 약 30㎛ 내지 약 50㎛의 범위일 수 있다. 일부 예들에서, TIM(21)은 반도체 다이(120)에서 발생되는 열을 어레이(20')로 전달할 수 있다. 접착제(22)는 인캡슐란트(130)와 어레이(20') 사이에 형성될 수 있다.
접착제(22)의 두께는 약 30㎛ 내지 약 50㎛의 범위일 수 있다. 접착제(22)는 인캡슐란트(130)와 어레이(20')에 접촉할 수 있다. 또한, TIM(21)의 열 전도성은 접착제(22)의 열 전도성보다 클 수 있다. TIM(21)과 접착제(22)가 동일 및/또는 연속 재료를 포함할 수 있는 예가 있을 수 있다. 일부 예들에서, 어레이(20')는 커버(140)와 케이싱(250)을 포함할 수 있다. 일부 예들에서, 커버(140)는 방열 부재로 지칭될 수 있다. 일부 예들에서, 케이싱(250)은 수지부로 지칭될 수 있다. 어레이(20')를 형성하기 위한 공정은 도 5d 내지 도 5g에 도시되어 있다.
도 6c에 도시된 예에서, 어레이(20') 내에서 커버(140)의 일부는 반도체 다이(120)의 상면과 결합될 수 있다. 일부 예들에서, 커버(140)의 면적은 반도체 다이(120)의 면적보다 크고 서브스트레이트(110)의 면적보다 작을 수 있다. 또한, 커버(140)는 반도체 다이(120)보다 넓은 면적을 가지므로, 반도체 다이(120)에서 발생된 열을 외부로 빠르게 방출시킬 수 있다. 일부 예들에서, 케이싱(250)은 커버(140)의 상면과 측면들을 감싸도록 형성될 수 있다. 따라서, 케이싱(250)은 어레이(20')와 외부 회로 사이의 전기적 접촉을 방지할 수 있다.
도 6d는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 6d에 도시된 예에서, 서브스트레이트(110), 어레이(20') 및 인캡슐란트(130)는 다수의 반도체 다이(120)와 다수의 커버(140)를 각각 분리하기 위해 소잉 공정이 수행될 수 있다. 일부 예들에서, 서브스트레이트(110), 케이싱(250) 및 인캡슐란트(130)는 소잉 툴에 의해 분리될 수 있다. 일부 예들에서, 서브스트레이트(110), 어레이(20') 및 인캡슐란트(130)를 소잉하기 전에, 인터커넥트(160)가 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 다른 예들에서, 인터커넥트(160)는 소잉 후에 서브스트레이트(110)의 하면으로 노출된 도전성 구조(111)에 부착될 수 있다. 예를 들어, 인터커넥트(160)는 볼 그리드 어레이, 랜드 그리드 어레이, 또는 핀 그리드 어레이로 형성될 수 있다. 또한, 인터커넥트(160)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 인터커넥트(160)를 형성하기 위한 예는 볼 드롭 공정, 스크린 인쇄 공정, 또는 전기 도금 공정을 사용하는 것을 포함할 수 있다.
완성된 반도체 디바이스(200)는 서브스트레이트(110), 서브스트레이트(110)에 안착된 반도체 다이(120), 반도체 다이(120)를 인캡슐레이션 하는 인캡슐란트(130), 반도체 다이(120)의 상부에 부착된 커버(140), 커버(140)의 상면과 측면들을 감싸는 케이싱(250) 및 서브스트레이트(110)의 하면에 부착된 인터커넥트(160)를 포함할 수 있다.
요약하면, 플립-칩 칩 스케일 패키지(fcCSP)와 같은 반도체 패키지는 상면과 하면을 갖는 서브스트레이트, 상기 서브스트레이트의 상면에 안착되고 상기 서브스트레이트의 하면 상의 하나 이상의 인터커넥트에 연결된 전자 디바이스와, 상기 서브스트레이트의 실질적인 부분과 상기 전자 디바이스 위에 위치한 커버, 상기 커버의 주변을 둘러싸는 케이싱, 및 상기 서브스트레이트와 커버 및 케이싱 사이에 위치한 인캡슐란트를 포함하고, 상기 인캡슐란트는 서브스트레이트 및 케이싱의 하나 이상의 단부와 동일 평면을 이룬다.
이러한 반도체 패키지를 형성하는 방법은 먼저 커버들 또는 리드(lid)들의 어레이를 블록 어레이로 형성함으로써, 다수의 커버 또는 리드를 패키지의 전자 디바이스 또는 반도체 다이에 각각 부착하는 단계를 포함하고, 상기 블록 어레이는 블록 어레이 내의 커버들 또는 리드들을 붙잡는 케이싱을 포함한다. 그리고 나서, 블록 어레이는 서브스트레이트에 부착된 다수의 전자 디바이스를 갖는 서브스트레이트에 부착될 수 있고, 블록 어레이에서 하나의 커버 또는 리드는 각각의 전자 디바이스를 커버한다. 블록 어레이가 부착되기 전 또는 블록 어레이가 부착된 후, 인캡슐란트가 전자 디바이스와 커버 또는 리드 사이를 인캡슐레이션 할 수 있다.
개별적인 반도체 패키지는 예를 들어, 커버들 사이의 인캡슐란트를 소잉함에 의한, 결과 구조로부터 개별화될 수 있다. 개별화된 반도체 패키지는 상기 커버 또는 리드가 반도체 디바이스와 서브스트레이트의 실질적인 부분을 커버하고, 케이싱이 커버 또는 리드의 주변을 둘러싸고 서브스트레이트의 나머지 부분을 커버하는 결과 구조를 가질 수 있다.
일부 실시예에서, 케이싱과 커버 또는 리드는 동일 평면을 이루고, 커버 또는 리드의 표면은 주변 환경에 노출된다. 다른 실시예에서, 케이싱은 커버 또는 리드를 완전히 또는 실질적으로 커버하며, 상기 커버 또는 리드는 주변 환경에 노출되지 않는다. 상기 커버 또는 리드는 열 방출 장치로서의 기능을 할 수 있고, 전자 디바이스로부터 열을 방출시키기 위해 열 전도성 금속을 포함할 수 있다. 일부 실시예에서, 열전달 물질은 전자 디바이스와 커버 또는 리드 사이에 위치할 수 있다.
반도체 패키지를 형성하기 위한 상기의 예시적인 방법들은 픽 인 플레이스 또는 하나씩 부착하는 방법 보다 높은 속도로 다수의 커버가 다수의 전자 디바이스에 부착되어 시간당 생산량을 더 증가시킬 수 있다. 또한, 결과적인 반도체 패키지는 반도체 패키지의 전자 디바이스로부터 열방출을 향상시키기 위해 반도체 디바이스의 더 많은 부분을 포함하는 커버 또는 리드를 갖는 반도체 디바이스를 야기한다. 블록 어레이로 커버를 형성함은 표준 소잉 공정을 사용하여 개별적인 반도체 패키지의 싱귤레이션을 허용하고, 개별적인 반도체 패키지의 더 작은 폼 팩터를 허용한다.
본 발명은 특정 예에 대한 참조를 포함한다. 그러나, 당업자는 본 발명의 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 본 발명의 범위를 벗어나지 않고 개시된 예들에 대한 수정이 이루어질 수 있다. 따라서, 본 발명은 개시된 예들에 제한되지 않고, 첨부된 청구 범위 내에 속하는 모든 예들을 포함할 것으로 의도된다.
100: 반도체 디바이스 110: 서브스트레이트
120: 전자 디바이스 130: 인캡슐란트
140: 커버 150: 케이싱
160: 인터커넥트

Claims (20)

  1. 상면과 하면을 갖는 서브스트레이트;
    상기 서브스트레이트의 상면에 안착되고, 상기 서브스트레이트의 하면 상의 하나 이상의 인터커넥트에 연결된 전자 디바이스;
    상기 전자 디바이스 상의 커버;
    상기 커버의 주변을 둘러싸는 케이싱; 및
    상기 커버와 상기 서브스트레이트 사이 및 상기 케이싱과 상기 서브스트레이트 사이에 위치한 인캡슐란트를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 커버는 상기 서브스트레이트의 실질적인 부분 상에 있는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 커버는 4개의 측면을 갖고, 상기 케이싱은 상기 4개의 측면을 모두 커버하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 커버는 4개의 측면을 갖고, 상기 케이싱은 상기 4개의 측면을 거의 커버하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 인캡슐란트의 표면은 상기 서브스트레이트의 표면 및 상기 케이싱의 하나 이상의 표면과 동일 평면인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 커버와 상기 전자 디바이스 사이의 접착 물질을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 커버와 상기 전자 디바이스 사이의 열전달 물질을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 커버는 대체적으로 평평한 방열 부재를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 커버는 열 전도성 금속을 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 커버의 상면은 상기 케이싱의 상면과 동일 평면이고, 상기 커버의 상면은 노출된 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 케이싱은 상기 커버의 위에 위치하고, 상기 커버는 노출되지 않는 반도체 패키지.
  12. 서브스트레이트의 상면에 두 개 이상의 반도체 다이를 위치시키는 단계;
    상기 서브스트레이트의 상면 상의 상기 반도체 다이 사이에 인캡슐란트를 형성하는 단계;
    상기 두 개 이상의 반도체 다이 상에 커버 어레이를 부착하는 단계로, 상기 커버 어레이의 커버는 하나의 반도체 다이 상에 있고, 상기 커버 어레이는 각각의 커버의 주변을 둘러싸는 케이싱을 포함하는 단계;
    상기 서브스트레이트를 통해 반도체 다이를 인터커넥트에 전기적으로 연결하고, 두 개 이상의 반도체 다이의 서브 어셈블리를 형성하기 위해 서브스트레이트의 하면에 두 개 이상의 인터커넥트를 부착하는 단계; 및
    상기 서브 어셈블리를 개별적인 반도체 패키지로 싱귤레이션하는 단계를 포함하고, 커버는 반도체 다이 및 서브스트레이트의 실질적인 부분 상에 있고, 상기 인캡슐란트의 하나 이상의 면은 서브스트레이트의 하나 이상의 면 및 케이싱의 하나 이상의 면과 동일 평면을 이루는, 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 두 개 이상의 반도체 다이 상에 커버 어레이를 부착하는 단계는, 상기 커버 어레이와 대응하는 반도체 다이 사이에 열전달 물질을 도포하는 단계를 포함하는, 반도체 패키지의 제조 방법.
  14. 제 12 항에 있어서,
    상기 싱귤레이션하는 단계는, 상기 케이싱을 관통하여 상기 커버 어레이 내의 커버들 사이를 소잉하는 것을 포함하는, 반도체 패키지의 제조 방법.
  15. 제 12 항에 있어서,
    상기 인캡슐란트를 형성하는 단계는, 상기 두 개 이상의 반도체 다이 상에 상기 커버 어레이를 부착하기 전에 수행되는, 반도체 패키지의 제조 방법.
  16. 제 12 항에 있어서,
    상기 인캡슐란트를 형성하는 단계는, 상기 두 개 이상의 반도체 다이 상에 상기 커버 어레이를 부착한 후에 수행되는, 반도체 패키지의 제조 방법.
  17. 두 개 이상의 반도체 다이를 갖는 서브스트레이트 스트립 상에 커버 어레이를 부착하는 단계로, 상기 커버 어레이의 커버는 상기 서브스트레이트 스트립의 반도체 다이 상에 있고, 상기 커버 어레이는 각각의 커버들 주변을 둘러싸는 케이싱을 포함하는 단계;
    상기 두 개 이상의 반도체 다이 사이에 인캡슐란트를 형성하는 단계; 및
    상기 서브스트레이트 스트립을 두 개 이상의 반도체 패키지로 싱귤레이션하는 단계를 포함하고, 반도체 패키지의 커버는 반도체 패키지의 반도체 다이와 서브스트레이트의 실질적인 부분 상에 있고, 상기 인캡슐란트의 하나 이상의 면은 상기 서브스트레이트의 하나 이상의 면 또는 상기 케이싱의 하나 이상의 면과 동일 평면인, 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 싱귤레이션하는 단계는, 상기 케이싱을 관통하여 상기 커버 어레이 내의 커버들 사이를 소잉하는 것을 포함하는, 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    두 개 이상의 커버 사이의 영역에 케이싱 물질을 부어 넣고 상기 케이싱 물질을 경화시켜 블록 어레이로 케이싱을 형성함으로써, 상기 커버 어레이를 형성하는 단계를 더 포함하는, 반도체 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    두 개 이상의 커버 위에 수지 시트를 놓고, 두 개 이상의 커버들 사이의 영역으로 상기 수지 시트를 가압하고 경화시켜 케이싱을 형성함으로써, 상기 커버 어레이를 형성하는 단계를 더 포함하는, 반도체 패키지의 제조 방법.
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